JP2018032141A - 半導体装置 - Google Patents

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Mikihiko Ito
幹彦 伊東
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Abstract


【課題】 動作信頼性を向上出来る半導体装置を提供する。
【解決手段】 実施形態によれば、半導体装置は、第１チャネルのための複数の第１入出力回路と、複数の第１入出力回路にそれぞれ対応する複数の第１入出力パッドと、第１チャネルのための複数の第２入出力回路と、複数の第２入出力回路にそれぞれ対応する複数の第２入出力パッドと、複数の第１入出力パッドの列と、複数の第２入出力パッドの列との間に配置され、複数の第１入出力回路と、複数の第２入出力回路とからのデータのメモリへの入力を行なう入力回路とを有する。複数の第１入出力パッド及び複数の第２入出力パッドからメモリへ入力されるデータは、メモリにおいて、入力されるクロック信号の立ち上がり及び立ち下がりに基づいて取り込まれる。
【選択図】図３

Description

本発明の実施形態は、半導体装置に関する。
半導体基板上に設けられたインターフェイスチップ上に、シリコン貫通電極（ＴＳＶ：Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ Ｖｉａ）を通して、コアチップが積層される半導体装置が知られている。
特開２００３−２６４２４０号公報
動作信頼性を向上出来る半導体装置を提供する。
実施形態によれば、半導体装置は、第１チャネルのための複数の第１入出力回路と、複数の第１入出力回路にそれぞれ対応する複数の第１入出力パッドと、第１チャネルのための複数の第２入出力回路と、複数の第２入出力回路にそれぞれ対応する複数の第２入出力パッドと、複数の第１入出力パッドの列と、複数の第２入出力パッドの列との間に配置され、複数の第１入出力回路と、複数の第２入出力回路とからのデータのメモリへの入力を行なう入力回路とを有する。複数の第１入出力パッド及び複数の第２入出力パッドからメモリへ入力されるデータは、メモリにおいて、入力されるクロック信号の立ち上がり及び立ち下がりに基づいて取り込まれる。
本実施形態に係るメモリシステムのブロック図である。 実施形態のＩ／Ｆチップ４００の構成を示す図である。 第１実施形態に係るＩ／Ｆチップ４００のパッドＰａの配置構成を示す図である。 実施形態のＩ／Ｆチップ４００のデータ入力（データ書き込み）側の配線を示す図である。 実施形態のＩ／Ｆチップ４００のデータ出力（データ読み出し）側の配線を示す図である。 実施形態のＩ／Ｆチップ４００とＮＡＮＤ型フラッシュメモリ１００との実装方法を示す断面図である。 実施形態のＮＡＮＤ型フラッシュメモリ１００の読み出し時の信号ＤＱＳ及び信号ＢＤＱＳとデータとの関係を説明するための図である。 比較例のパッドの配置の構成を示す図である。 第２実施形態に係るＩ／Ｆチップ４００のパッドＰａの配置構成を示す図である。 第３実施形態に係るＩ／Ｆチップ４００のパッドＰａの配置構成を示す図である。 第４実施形態に係るＩ／Ｆチップ４００のパッドＰａの配置構成を示す図である。 第５実施形態に係るＩ／Ｆチップ４００のパッドＰａの配置構成を示す図である。
以下、実施の形態について、図面を参照して説明する。
１．第１実施態様
第１実施形態に係るメモリシステムについて説明する。以下ではメモリセルが半導体基板上に二次元に配列されたＮＡＮＤ型フラッシュメモリを備えたメモリシステムを例に挙げて説明する。実施形態では、ＤＤＲ方式を採用する高速のメモリシステムについて説明するが、これに限られるものではない。実施形態のメモリシステムは、一般的なメモリシステムであっても良い。
１．１ 構成について
以下ではメモリセルが半導体基板上に二次元に配列されたＮＡＮＤ型フラッシュメモリを備えたメモリシステムを例に挙げて説明する。
１．１．１ メモリシステムの全体構成
まず、本実施形態に係るメモリシステムの大まかな全体構成について、図１を用いて説明する。図１は、本実施形態に係るメモリシステムのブロック図である。
図示するようにメモリシステム１は、複数のＮＡＮＤ型フラッシュメモリ１００−０〜１００−Ｎと、インターフェイス（Ｉ／Ｆ）チップ４００と、コントローラ２００とを備えている。なお、実施形態において、ＮＡＮＤ型フラッシュメモリ１００−０〜１００−Ｎを区別して説明する必要がない場合には、ハイフンを省略して「ＮＡＮＤ型フラッシュメモリ１００」として説明する。他の構成要素も同様である。
ＮＡＮＤ型フラッシュメモリ１００は、複数のメモリセルを備え、データを不揮発に記憶する。実施形態では、ＮＡＮＤ型フラッシュメモリ１００は２つのチャネル（チャネル０（ｃｈ０）及びチャネル１（ｃｈ１））を有する。コントローラ２００は、ＮＡＮＤバスによって、チャネル毎にＩ／Ｆチップ４００を介してＮＡＮＤ型フラッシュメモリ１００に接続され、ホストバスによってホスト機器３００に接続される。そして、コントローラ２００はＩ／Ｆチップ４００を介してチャネル毎にＮＡＮＤ型フラッシュメモリ１００を制御する。また、コントローラ２００はホスト機器３００から受信した命令に応答して、Ｉ／Ｆチップ４００を介してチャネル毎にＮＡＮＤ型フラッシュメモリ１００にアクセスする。ホスト機器３００は、例えばデジタルカメラやパーソナルコンピュータ等であり、ホストバスは、例えばＳＤＴＭインターフェイスに従ったバスである。
ＮＡＮＤバスは、ＮＡＮＤインターフェイスに従った信号の送受信を行う。実施形態では、図１に示すように、コントローラ２００とＩ／Ｆチップ４００との間は、２つのチャネルのＮＡＮＤインターフェイスによって接続される。なお、ここでは、チャネル毎にＮＡＮＤインターフェイスを設ける場合について示したが、チャネルの識別情報などを使用して、同一のＮＡＮＤインターフェイスを使用しても良い。
この信号の具体例は、チップイネーブル信号ＣＥｎ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、入出力信号Ｉ／Ｏ及びデータストローブ信号ＤＱＳである。
信号ＣＥｎは、ＮＡＮＤ型フラッシュメモリ１００をイネーブルにするための信号であり、ｌｏｗレベルでアサートされる。信号ＣＬＥ及びＡＬＥは、ＮＡＮＤ型フラッシュメモリ１００への入力信号Ｉ／Ｏがそれぞれコマンド及びアドレスであることをＮＡＮＤ型フラッシュメモリ１００に通知する信号である。信号ＷＥｎは、コマンドもしくはアドレスをｌｏｗレベルからＨｉｇｈレベルの遷移タイミングで取り込む信号である。信号ＲＥｎもｌｏｗレベルでアサートされ、ＮＡＮＤ型フラッシュメモリ１００から出力信号Ｉ／Ｏを読み出すための信号である。信号ＢＲＥｎは、信号ＲＥｎの相補信号であり、ＮＡＮＤ型フラッシュメモリ１００から出力信号Ｉ／Ｏを読み出すための信号である。
入出力信号Ｉ／Ｏは、例えば８ビットの信号である。そして入出力信号Ｉ／Ｏは、ＮＡＮＤ型フラッシュメモリ１００とコントローラ２００との間で送受信されるデータの実体であり、コマンド、アドレス、書き込みデータ、及び読み出しデータ等である。
信号ＤＱＳ及び信号ＤＱＳの相補信号ＢＤＱＳは、送信側から信号Ｉ／Ｏ（データ）とともに出力される。データ受信側は、送信された信号ＤＱＳ及び信号ＢＤＱＳを受けてデータを取り込むタイミングを調整する。
１．１．２ ＮＡＮＤ型フラッシュメモリ１００の構成について
次に、ＮＡＮＤ型フラッシュメモリ１００の構成について説明する。図１に示すように、ＮＡＮＤ型フラッシュメモリ１００は、メモリセルアレイ１１０、ロウデコーダ１２０、ドライバ回路１３０、センスアンプ１４０、アドレスレジスタ１５０、コマンドレジスタ１６０、及びシーケンサ１７０を備える。
メモリセルアレイ１１０は、ロウ及びカラムに対応付けられた複数の不揮発性のメモリセルの集合体である例えば４つのブロックＢＬＫ（ＢＬＫ０〜ＢＬＫ３）を備えている。そしてメモリセルアレイ１１０は、コントローラ２００から与えられたデータを記憶する。
ロウデコーダ１２０は、ブロックＢＬＫ０〜ＢＬＫ３のいずれかを選択し、更に選択したブロックＢＬＫにおけるロウ方向を選択する。
ドライバ回路１３０は、選択されたブロックＢＬＫに対して、ロウデコーダ１２０を介して電圧を供給する。
センスアンプ１４０は、データの読み出し時には、メモリセルアレイ１１０から読み出されたデータをセンスし、必要な演算を行う。そして、このデータＤＡＴをコントローラ２００に出力する。データの書き込み時には、コントローラ２００から受信した書き込みデータＤＡＴを、メモリセルアレイ１１０に転送する。
アドレスレジスタ１５０は、コントローラ２００から受信したアドレスＡＤＤを保持する。コマンドレジスタ１６０は、コントローラ２００から受信したコマンドＣＭＤを保持する。
シーケンサ１７０は、コマンドレジスタ１６０に保持されたコマンドＣＭＤに基づき、ＮＡＮＤ型フラッシュメモリ１００全体の動作を制御する。
なおメモリセルアレイ１１０は、メモリセルトランジスタが半導体基板の上方に三次元に積層された構成であっても良い。このような構成については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
１．１．３ Ｉ／Ｆチップ４００の構成について
図２は、実施形態のＩ／Ｆチップ４００の構成を示す図である。
Ｉ／Ｆチップ４００は、チャネル毎にＩ／Ｆ回路５００を有している。実施形態では、複数のＮＡＮＤ型フラッシュメモリ１００−０〜１００−Ｎのそれぞれは、チャネル０(ｃｈ０)又はチャネル１（ｃｈ１）のいずれかのチャネルに接続される。
従って、２つのチャネル（チャネル０(ｃｈ０)及びチャネル１（ｃｈ１））により、（Ｎ＋１）個のＮＡＮＤ型フラッシュメモリ１００−０〜１００−Ｎに対して同時にアクセス出来る。
チャネル０（ｃｈ０）のＩ／Ｆ回路５００−０は、コントローラ２００からチャネル０（ｃｈ０）のＮＡＮＤ型フラッシュメモリ１００への信号Ｉ／Ｏなどの入力を行なう入力Ｉ／Ｆ４１０−０及びチャネル０（ｃｈ０）のＮＡＮＤ型フラッシュメモリ１００からコントローラ２００への信号Ｉ／Ｏなどの出力を行なう出力Ｉ／Ｆ４２０−０を有する。
チャネル１（ｃｈ１）のＩ／Ｆ回路５００−１は、コントローラ２００からチャネル１（ｃｈ１）のＮＡＮＤ型フラッシュメモリ１００への信号Ｉ／Ｏなどの入力を行なう入力Ｉ／Ｆ４１０−１及びチャネル１（ｃｈ１）のＮＡＮＤ型フラッシュメモリ１００からコントローラ２００への信号Ｉ／Ｏなどの出力を行なう出力Ｉ／Ｆ４２０−１を有する。
入力Ｉ／Ｆ４１０−０は、コントローラ２００からチャネル０（ｃｈ０）に入力される信号（ＣＥｎ、ＡＬＥ、ＣＬＥ、ＷＥｎ、ＲＥｎ、ＢＲＥｎ、Ｉ／Ｏ、ＤＱＳ、ＢＤＱＳ）を対応するチャネル０（ｃｈ０）のＮＡＮＤ型フラッシュメモリ１００に繋げるためのインターフェイスである。
入力Ｉ／Ｆ４１０−１は、コントローラ２００からチャネル１（ｃｈ１）に入力される信号（ＣＥｎ、ＡＬＥ、ＣＬＥ、ＷＥｎ、ＲＥｎ、ＢＲＥｎ、Ｉ／Ｏ、ＤＱＳ、ＢＤＱＳ）を対応するチャネル１（ｃｈ１）のＮＡＮＤ型フラッシュメモリ１００に繋げるためのインターフェイスである。
出力Ｉ／Ｆ４２０−０は、チャネル０（ｃｈ０）のＮＡＮＤ型フラッシュメモリ１００から出力されるデータ（信号Ｉ／Ｏ）をコントローラ２００のチャネル０（ｃｈ０）に繋げるためのインターフェイスである。
出力Ｉ／Ｆ４２０−１は、チャネル１（ｃｈ１）のＮＡＮＤ型フラッシュメモリ１００から出力されるデータ（信号Ｉ／Ｏ）をコントローラ２００のチャネル１（ｃｈ１）に繋げるためのインターフェイスである。
１．１．４ Ｉ／Ｆチップ４００のパッドＰａの配置構成
図３は、第１実施形態に係る２チャネル構成のＩ／Ｆチップ４００のパッドＰａの配置構成を示す図である。
チャネル０（ｃｈ０）側について説明する。同図に示すように、チャネル０（ｃｈ０）側のＩ／Ｏ回路１０−０〜１０−７は、それぞれコントローラ２００のチャネル０（ｃｈ０）との信号Ｉ／Ｏの入出力のために使用されるパッドＰａ及びコントローラ２００のチャネル０からパッドＰａを介して入力される信号を受信するインプットレシーバＩＲを有する。
ＤＱＳ回路１１、ＢＤＱＳ回路１２、ＲＥｎ回路１３及びＢＲＥｎ回路１４は、それぞれコントローラ２００のチャネル０（ｃｈ０）と信号の入出力のために使用されるパッドＰａを有する。ＤＱＳ回路１１及びＢＤＱＳ回路１２は、それぞれインプットレシーバＩＲを独立に有する。ＲＥｎ回路１３及びＢＲＥｎ回路１４は、インプットレシーバＩＲを共通にする。
制御回路２１−１〜２１−４は、それぞれコントローラ２００のチャネル０側の信号の入出力のために使用されるパッドＰａ及びコントローラ２００のチャネル０からパッドＰａを介して入力される信号を受信するインプットレシーバＩＲを有する。制御回路２１−１〜２１−４において入出力される信号は、信号（Ｉ／Ｏ、ＤＱＳ、ＢＤＱＳ、ＲＥｎ、ＢＲＥｎ）以外の信号（ＣＥｎ、ＡＬＥ、ＣＬＥ、ＷＥｎ）である。
パッドＰａは、その上にマイクロバンプＭＢＰが形成され、このマイクロバンプＭＢＰを介して、Ｉ／Ｆチップ４００とコントローラ２００のチャネル０（ｃｈ０）とを電気的に接続する。すなわち、Ｉ／Ｆチップ４００の対応する回路（Ｉ／Ｏ回路１０、ＤＱＳ回路１１、ＢＤＱＳ回路１２、ＲＥｎ回路１３及びＢＲＥｎ回路１４及び制御回路２１）とコントローラ２００との信号の通信は、パッドＰａを介して行なわれる。
また、Ｉ／Ｆチップ４００の対応する回路とアドレス選択により選択されたＮＡＮＤ型フラッシュメモリ１００との通信は、マイクロバンプ領域Ａ−１〜Ａ−３の対応するパッド（図示せず）及びマイクロバンプＭＢＰを介して行なわれる。なお、Ｉ／Ｆチップ４００、コントローラ２００及びＮＡＮＤ型フラッシュメモリ１００の接続関係については、図６を使用して後述する。
チャネル０（ｃｈ０）側のＩ／Ｏ回路１０−０〜１０−３、ＢＤＱＳ回路１２及びＤＱＳ回路１１のパッドＰａは、Ｉ／Ｆチップ４００の内側から外側にかけて一列に配置されている。同様に、チャネル０（ｃｈ０）側のＩ／Ｏ回路１０−７〜１０−４、ＲＥｎ回路１３及びＢＲＥｎ回路１４のパッドＰａは、Ｉ／Ｆチップ４００の内側から外側にかけて一列に配置されている。Ｉ／Ｏ回路１０−０〜１０−７の各インプットレシーバＩＲと、Ｉ／Ｏ回路１０−０〜１０−７の対応する各パッドＰａとの間の配線の距離は、一定である。
また、各Ｉ／Ｏ回路１０−０〜１０−３のパッドＰａは、ＤＱＳ回路１１及びＢＤＱＳ回路１２のパッドＰａよりもＩ／Ｆチップ４００の内側に配置される。各Ｉ／Ｏ回路１０−４〜１０−７のパッドＰａは、ＲＥｎ回路１３及びＢＲＥｎ回路１４のパッドＰａよりもＩ／Ｆチップ４００の内側に配置される。
チャネル０（ｃｈ０）のデータ入力用ラッチＤＩＮは、Ｉ／Ｏ回路１０−０〜１０−７、ＤＱＳ回路１１及びＢＤＱＳ回路１２の各インプットレシーバＩＲと配線により接続されている。
データ入力用ラッチＤＩＮは、Ｉ／Ｏ回路１０−０〜１０−３、ＤＱＳ回路１１及びＢＤＱＳ回路１２の各パッドＰａの列と、Ｉ／Ｏ回路１０−４〜１０−７、ＲＥｎ回路１３及びＢＲＥｎ回路１４の各パッドＰａの列との間に配置される。データ入力用ラッチＤＩＮの配置をこのように構成することにより、Ｉ／Ｏ回路１０−０〜１０−７の各インプットレシーバＩＲと、データ入力用ラッチＤＩＮとの配線の長さを略均一にすることができる。
チャネル０（ｃｈ０）側の各制御回路２１−１〜２１−４は、インプットレシーバＩＲ及びパッドＰａを有する。各制御回路２１−１〜２１−４のパッドＰａは一列に配置されている。制御回路２１−１〜２１−４のパッドＰａの列は、Ｉ／Ｏ回路１０−０〜１０−３、ＤＱＳ回路１１及びＢＤＱＳ回路１２のパッドＰａの列及びＩ／Ｏ回路１０−４〜１０−７、ＲＥｎ回路１３及びＢＲＥｎ回路１４のパッドＰａの列に対して、直交する方向の列である。
次に、チャネル１（ｃｈ１）側について説明する。チャネル１（ｃｈ１）側の構成は、上述のチャネル０（ｃｈ０）側の構成と同様であるが、その配置が異なる。すなわち、チャネル１（ｃｈ１）側のＩ／Ｏ回路１０−０〜１０−７、ＤＱＳ回路１１、ＢＤＱＳ回路１２、ＲＥｎ回路１３及びＢＲＥｎ回路１４は、チャネル０（ｃｈ０）側の回路（Ｉ／Ｏ回路１０−０〜１０−７、ＤＱＳ回路１１、ＢＤＱＳ回路１２、ＲＥｎ回路１３及びＢＲＥｎ回路１４）とチャネル１（ｃｈ１）側の回路（Ｉ／Ｏ回路１０−０〜１０−７、ＤＱＳ回路１１、ＢＤＱＳ回路１２、ＲＥｎ回路１３及びＢＲＥｎ回路１４）との中心に対して、点対称に配置される。
また、チャネル１（ｃｈ１）側の各制御回路２１−１〜２１−４は、チャネル０（ｃｈ０）側の各制御回路２１−１〜２１−４とチャネル１（ｃｈ１）側の各制御回路２１−１〜２１−４との中心に対して、点対称に配置される。
チャネル０（ｃｈ０）側のＩＯ回路１０−４〜１０−７、ＲＥｎ回路１３、ＢＲＥｎ回路１４が形成される領域と、チャネル１（ｃｈ１）側のＩＯ回路１０−０〜１０−３、ＤＱＳ回路１１及びＢＤＱＳ回路１２が形成される領域との間の領域には、マイクロバンプ領域Ａ−１が形成される。
チャネル０（ｃｈ０）側のＩＯ回路１０−０〜１０−３、ＤＱＳ回路１１及びＢＤＱＳ回路１２が形成される領域と、チャネル１（ｃｈ１）側のＩＯ回路１０−４〜１０−７、ＲＥｎ回路１３及びＢＲＥｎ回路１４が形成される領域との間の領域には、マイクロバンプ領域Ａ−２が形成される。
チャネル０（ｃｈ０）側の制御回路２１−１〜２１−４が形成される領域と、チャネル１（ｃｈ１）側の制御回路２１−１〜２１−４が形成される領域との間の領域には、マイクロバンプ領域Ａ−３が形成される。その他、電圧発生回路が形成される領域などがある。マイクロバンプ領域Ａ−１、Ａ−２、及びＡ−３には図示せぬパッドが形成され、このパッドには、コアチップＣＣ−８と接続するためのマイクロバンプＭＢＰが形成される。
１．１．５ ＩＦチップ４００のデータ入出力の回路構成
図４は、実施形態のＩ／Ｆチップ４００のデータ入力（データ書き込み）側の各Ｉ／Ｏ回路１０のインプットレシーバＩＲとデータ入力用ラッチＤＩＮとの配線を示す図である。これらインプットレシーバＩＲとデータ入力用ラッチＤＩＮとは、チャネル毎の配線関係を示している。
同図に示すように、各Ｉ／Ｏ回路１０−０〜１０−７のパッドＰａと、各Ｉ／Ｏ回路１０−０〜１０−７のインプットレシーバＩＲとは、パッド配線により接続されている。
各Ｉ／Ｏ回路１０−０〜１０−７のインプットレシーバＩＲ（例えば、図３のチャネル０（ｃｈ０）側のＩ／Ｏ回路１０−０〜１０−７のインプットレシーバＩＲ）とデータ入力用ラッチＤＩＮ（例えば、図３のチャネル０（ｃｈ０）側のデータ入力用ラッチＤＩＮ）とは配線により接続されている。Ｉ／Ｆチップ４００では、各Ｉ／Ｏ回路１０−０〜１０−７のパッドＰａと、パッドＰａに対応するインプットレシーバＩＲとの距離はそれぞれ一定である。実施形態では、各Ｉ／Ｏ回路１０−０〜１０−７のインプットレシーバＩＲとデータ入力用ラッチＤＩＮとの間の配線の長さが、従来のＩ／Ｆチップ４００に比して、短くなるように設計される。
データ入力用ラッチＤＩＮには、コントローラ２００から送られたＤＱＳ回路１１のパッドＰａを介してインプットレシーバＩＲに入力される信号ＤＱＳ及びＢＤＱＳ回路１２のパッドＰａを介してインプットレシーバＩＲに入力される信号ＢＤＱＳがトリガー信号として入力される。データ入力用ラッチＤＩＮは、マイクロバンプ領域Ａ−１、Ａ−２の対応するマイクロバンプＭＢＰのパッドＰａ’に接続されており、入力されたトリガー信号（信号ＤＱＳ、信号ＢＤＱＳ）を基に、各Ｉ／Ｏ回路１０−０〜１０−７のインプットレシーバＩＲで受信した信号Ｉ／Ｏ（８ビット）をラッチする。
データ入力用ラッチＤＩＮによってラッチされたデータは、マイクロバンプ領域Ａ−１、Ａ−２の対応するパッドＰａ’及びマイクロバンプＭＢＰを介して、アドレス選択により選択されたＮＡＮＤ型フラッシュメモリ１００に出力される。ＮＡＮＤ型フラッシュメモリ１００には、例えば、８×ｍビット（ｍは任意の整数）でデータが出力される。
図５は、実施形態のＩ／Ｆチップ４００のデータ出力（データ読み出し）側のＲＥｎ回路１３のインプットレシーバＩＲと各Ｉ／Ｏ回路１０のＭＵＸ６２０との配線を示す図である。これらインプットレシーバＩＲとＭＵＸ６２０とは、チャネル毎の配線関係を示している。
同図に示すように、ＲＥｎ回路１３のパッドＰａと、ＲＥｎ回路１３のインプットレシーバＩＲとは、パッド配線により接続されている。また、ＲＥｎ回路１３のインプットレシーバＩＲと、各Ｉ／Ｏ回路１０のＭＵＸ６２０とは、Ｉ／Ｆチップ４００の内部配線により接続されている。
各Ｉ／Ｏ回路１０のＭＵＸ６２０は、マイクロバンプ領域Ａ−１、Ａ−２の対応するマイクロバンプＭＢＰのパッドＰａ’に接続されている。また、各Ｉ／Ｏ回路１０のＭＵＸ６２０は、パッド配線（８ビット）により、各Ｉ／Ｏ回路１０のパッドＰａに接続されている。ＭＵＸ６２０は、ＮＡＮＤ型フラッシュメモリ１００からのバッファに格納された対応する読み出しデータをＲＥｎ回路１３のインプットレシーバＩＲからの信号ＲＥｎに基づいて選択する。ＮＡＮＤ型フラッシュメモリ１００からは、例えば、８×ｎビット（ｎは任意の整数）でデータが出力される。
また、ＲＥｎ回路１３のインプットレシーバＩＲからの信号ＲＥｎに基づいて、ＤＱＳ回路１１及びＢＤＱＳ回路１２内のＭＵＸ回路において、信号ＤＱＳ及び信号ＢＤＱＳが生成される。生成された信号ＤＱＳ及び信号ＢＤＱＳは、ＤＱＳ回路１１及びＢＤＱＳ回路１２のパッドＰａを介してコントローラ２００のチャネル０（ｃｈ０）に出力される。
Ｉ／Ｏ回路１０−０〜１０−７のＭＵＸ６２０で選択された読み出しデータは、プレドライバによって駆動された出力ドライバを介して、Ｉ／Ｆチップ４００において生成された信号ＤＱＳ及び信号ＢＤＱＳの立下りを使用してダブルデータレートで、各Ｉ／Ｏ回路１０のパッドＰａを介してコントローラ２００に出力される。
実施形態では、ＲＥｎ回路１３のインプットレシーバＩＲ６１０とＩ／Ｏ回路１０−０〜１０−７のＭＵＸ６２０との間の配線の長さが、従来のＩ／Ｆチップ４００に比して、短くなるように設計される。
なお、実施形態では、Ｉ／Ｏ回路１０−０〜１０−７のＭＵＸ６２０について説明するが、出力回路の他のコンポーネント（例えば、プレドライバなど）であっても良い。
１．１．６ Ｉ／Ｆチップ４００及びＮＡＮＤ型フラッシュメモリ１００の実装について
図６は、実施形態のＩ／Ｆチップ４００とＮＡＮＤ型フラッシュメモリ１００との実装方法を示す断面図である。なお、図１では（Ｎ＋１）個のＮＡＮＤ型フラッシュメモリ１００の場合を示したが、図６では、８個のコアチップＣＣ−１〜ＣＣ−８それぞれに、１つのＮＡＮＤ型フラッシュメモリ１００が搭載されている２チャネル構成の半導体装置を示している（Ｎ＝７）。
同図に示すように、実装基板Ｓ上にはＩ／Ｆチップ４００が搭載されている。半導体基板Ｓの上面には複数のラージバンプＬＢＰ（ＬＢＰ−１〜ＬＢＰ−４）が形成されている。また、Ｉ／Ｆチップ４００の上面には、複数のマイクロバンプＭＢＰ（ＭＢＰ−１〜ＭＢＰ−３）が形成されている。ラージバンプＬＢＰ及びマイクロバンプＭＢＰは、複数のコアチップＣＣ（ＣＣ−１〜ＣＣ−８）を積層するために、基板Ｓの上面からの高さが同じとなるように形成される。
基板Ｓの下面には複数のバンプＢＰ（ＢＰ−１〜ＢＰ−９）が形成されている。バンプＢＰとラージバンプＬＢＰとは、基板Ｓ内に形成された配線を介して電気的に接続されている。バンプＢＰは、基板Ｓの外部との入出力信号のために使用される。実施形態では、例えば、バンプＢＰ−１は各コアチップＣＣ−１〜ＣＣ−８に供給される電源などのために使用される。バンプＢＰ−２〜ＢＰ−９は、コントローラ２００とＩ／Ｆチップ４００との間で伝送される入出力信号Ｉ／Ｏに使用される。
ラージバンプＬＢＰ及びマイクロバンプＭＢＰ上には、複数のコアチップＣＣ（ＣＣ−１〜ＣＣ−８）が積層される。各コアチップＣＣ−１〜ＣＣ−８は、チップを貫通する電極（ＴＳＶ）及びバンプＢＰ−Ａを使用して積層されている。このような構造は、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）と呼ばれ、入出力のピンが多いパッケージ方式の１つである。
なお、図６では、バンプＢＰ１〜ＢＰ９、ラージバンプＬＢＰ−１〜ＬＢＰ−４及びマイクロバンプＭＢＰ−１〜ＭＢＰ−４のみを示しているが、実装基板Ｓには、他の入出力信号などのための図示せぬバンプＢＰ、ラージバンプＬＢＰ及びマイクロバンプＭＢＰが設けられている。
図６の例であると、コアチップＣＣ−２〜ＣＣ−８は、フェイスアップで実装基板上に搭載され、最上層のコアチップＣＣ−１は、フェイスダウンでコアチップＣＣ−２上に搭載される。そして、各コアチップＣＣ（ＣＣ−１〜ＣＣ−８）内には、図１で説明したＮＡＮＤ型フラッシュメモリ１００が形成される。なお、コアチップＣＣ−２〜ＣＣ−８は、フェイスダウンで実装基板上に搭載されていても良い。
最下層のコアチップＣＣ−８の下面（ＮＡＮＤ型フラッシュメモリ１００が形成される基板Ｓの上面と反対側）には、再配線層ＲＤＬ（ＲＤＬ−１〜ＲＤＬ−４及び図示せぬ再配線層ＲＤＬ）が形成される。再配線層ＲＤＬは、基板Ｓ上に形成されたラージバンプＬＢＰを、パッドＰを介してＴＳＶに電気的に接続する。また、再配線層ＲＤＬは、基板Ｓ上に形成されたラージバンプＬＢＰをマイクロバンプＭＢＰに電気的に接続する。
具体的には、バンプＢＰ−１は、基板Ｓ内の配線、ラージバンプＬＢＰ−１、再配線層ＲＤＬ−１、パッドＰ−１を介して、ＴＳＶに電気的に接続される。バンプＢＰ−２〜ＢＰ−９及び図示せぬＢＰは、基板Ｓ内の配線、ラージバンプＬＢＰ、再配線層ＲＤＬ、マイクロバンプＭＢＰ及びパッドＰａ（図示せず）を介してＩ／Ｆチップ４００に電気的に接続される。Ｉ／Ｆチップ４００は、マイクロバンプＭＢＰ、再配線層ＲＤＬ及びパッドＰａ’、ＴＳＶを介して各コアチップＣＣに電気的に接続される。
ＴＳＶは、各コアチップＣＣ−２〜ＣＣ−８を貫通するように形成されている。各コアチップＣＣ−２〜ＣＣ−８のＴＳＶは、上層及び／又は下層の他のコアチップＣＣに電気的に接続するためのものである。コアチップＣＣ−１は、フェイスダウンで搭載されているため、ＴＳＶは形成されていない。コアチップＣＣ−１に形成されたＮＡＮＤ型フラッシュメモリ１００は、バンプＢＰ−Ａと、パッド（図示せず）を介してコアチップＣＣ−２のＴＳＶに電気的に接続される。コアチップＣＣ−２〜ＣＣ−８の各ＴＳＶは、バンプＢＰ−Ａを介して他の上層及び／又は下層のコアチップＣＣのＴＳＶに電気的に接続される。
１．２ 動作について
以下、第１実施形態のＩ／Ｆチップ４００のチャネル０（ｃｈ０）についての読み出しの動作を図７のタイミングチャートを参照して説明する。なお、ここではチャネル０（ｃｈ０）について説明するが、チャネル１（ｃｈ１）についての動作も同様である。
実施形態のメモリシステムでは、ＤＤＲ方式を採用し、信号ＤＱＳ及び信号ＢＤＱＳを使用して、ＮＡＮＤ型フラッシュメモリ１００に対して、読み出し及び書き込みを行なう。
読み出しの場合、コントローラ２００からＩ／Ｆチップ４００にチャネル０（ｃｈ０）について、データ出力コマンドが入力され、次に、チップアドレス信号により、対応するＮＡＮＤ型フラッシュメモリ１００が選択される。具体的には、データ出力コマンド及びチップアドレス信号は、基板Ｓの下面に取り付けられたバンプＢＰ、基板Ｓ内部に形成された配線を介して、基板Ｓの上面に取り付けられたラージバンプＬＢＰに伝達される。ラージバンプＬＢＰに伝達されたデータ出力コマンド及びチップアドレス信号は、コアチップＣＣ−８の下面に取り付けられた再配線層ＲＤＬ、Ｉ／Ｆチップ４００の上面に形成されたマイクロバンプＭＢＰを通り、チャネル０（ｃｈ０）側のＩＯ回路１０−０〜１０−７のパッドＰａ、インプットレシーバＩＲ、データ入力用ラッチＤＩＮ、マイクロバンプ領域Ａ−１、Ａ−２の対応するマイクロバンプＭＢＰへ出力される。これにより、対応する対応するＮＡＮＤ型フラッシュメモリ１００が選択される。
次に、コントローラ２００から、チャネル０（ｃｈ０）についてリードイネーブル信号ＲＥｎが発行される。信号ＲＥｎは、基板Ｓの下面に取り付けられたバンプＢＰ、基板Ｓ内部に形成された配線を介して、基板Ｓの上面に取り付けられたラージバンプＬＢＰに伝達される。ラージバンプＬＢＰに伝達された信号ＲＥｎは、コアチップＣＣ−８の下面に取り付けられた再配線層ＲＤＬ、Ｉ／Ｆチップ４００の上面に形成されたマイクロバンプＭＢＰを通り、チャネル０（ｃｈ０）側のＲＥｎ回路１３のパッドＰａに到達する。
パッドＰａに到達した信号ＲＥｎは、ＲＥｎ回路１３のインプットレシーバＩＲを介して、内部信号ＲＥｎとしてマイクロバンプ領域Ａ−１、Ａ−２内の対応するマイクロバンプＭＢＰへ出力される。内部信号ＲＥｎは、マイクロバンプＭＢＰ、再配線層ＲＤＬ、コアチップＣＣ−８のＴＳＶのパッドＰ、コアチップＣＣ−１〜ＣＣ−７のＴＳＶ、ＢＰ−Ａを通り、アドレス選択信号により選択されたＮＡＮＤ型フラッシュメモリ１００に伝達される（図７（ａ）： ＣＮＴ→Ｉ／Ｆ→ＮＡＮＤ）。
なお、信号（Ｉ／Ｏ、ＤＱＳ、ＢＤＱＳ、ＲＥｎ、ＢＲＥｎ）以外の信号（ＣＥｎ、ＡＬＥ、ＣＬＥ、ＷＥｎ）については、制御回路２１−１〜２１−４の各パッドＰａ、Ｐａ´を介して、コントローラ２００とＮＡＮＤ型フラッシュメモリ１００と送受信が行なわれる。
チャネル０（ｃｈ０）に対応するＮＡＮＤ型フラッシュメモリ１００は、信号ＲＥｎを受信すると、信号ＲＥｎの立下りに応じて、指定されたアドレスのデータを読み出す（図７（ｂ）： ＮＡＮＤ→Ｉ／Ｆ）。読み出されたデータは、信号Ｉ／Ｏとして、コアチップＣＣのＴＳＶ、バンプＢＰ−Ａ、コアチップＣＣ−８の再配線層ＲＤＬ、マイクロバンプ領域Ａ−１、Ａ−２にの対応するマイクロバンプＭＢＰを通過し、パッドＰａ’を介して、チャネル０（ｃｈ０）側のＩ／Ｆチップ４００のＩ／Ｏ回路１０−０〜１０−７のＭＵＸ６２０に入力される。
ＭＵＸ６２０は、チャネル０（ｃｈ０）側のＩ／Ｏ回路１０−０〜１０−７に設けられており、ＮＡＮＤ型フラッシュメモリ１００からのバッファに格納された対応する読み出しデータを選択する。
Ｉ／Ｆチップ４００は、ＲＥｎ信号に基づいて生成された信号ＤＱＳ及び信号ＢＤＱＳをＤＱＳ回路１１のパッドＰａ及びＢＤＱＳ回路のパッドＰａから出力する。また、ＭＵＸ６２０で選択された対応する読み出しデータは、Ｉ／Ｆチップ４００においてＲＥｎ信号に基づいて生成された信号ＤＱＳ及び信号ＢＤＱＳと同期したタイミングで、対応するチャネル０（ｃｈ０）のＩ／Ｏ回路１０−０〜１０−７のパッドＰａからダブルデータレートで出力される。パッドＰａから出力された信号Ｉ／Ｏ、信号ＤＱＳ及び信号ＢＤＱＳは、マイクロバンプＭＢＰ、再配線ＲＤＬ、ラージバンプＬＢＰ、基板Ｓ内部の配線、バンプＢＰを介してコントローラ２００に出力される（図７（ｃ）〜（ｅ）： Ｉ／Ｆ→ＣＮＴ）。
書き込み動作の場合、コントローラ２００から、チャネル０（ｃｈ０）について、信号Ｉ／Ｏ、信号ＤＱＳ及び信号ＢＤＱＳが出力される。信号Ｉ／Ｏ、信号ＤＱＳ及び信号ＢＤＱＳは、基板Ｓの下面に取り付けられたバンプＢＰ、基板Ｓ内部に形成された配線を介して、基板Ｓの上面に取り付けられたラージバンプＬＢＰに伝達される。ラージバンプＬＢＰに伝達された信号Ｉ／Ｏ、信号ＤＱＳ及び信号ＢＤＱＳは、コアチップＣＣ−８の下面に取り付けられた再配線層ＲＤＬ、Ｉ／Ｆチップ４００の上面に形成されたマイクロバンプＭＢＰを通り、チャネル０（ｃｈ０）側のＩ／Ｏ回路１０−０〜１０−７、ＤＱＳ回路１１及びＢＤＱＳ回路１２のパッドＰａに到達する。
パッドＰａに到達した信号Ｉ／Ｏ、信号ＤＱＳ及び信号ＢＤＱＳは、Ｉ／Ｏ回路１０−０〜１０−７、ＤＱＳ回路１１及びＢＤＱＳ回路１２のインプットレシーバＩＲ、データ入力用ラッチＤＩＮを介して、マイクロバンプ領域Ａ−１、Ａ−２内の対応するマイクロバンプＭＢＰへ出力される。信号Ｉ／Ｏ、信号ＤＱＳ及び信号ＢＤＱＳは、マイクロバンプＭＢＰ、再配線層ＲＤＬ、コアチップＣＣ−８のＴＳＶのパッドＰ、コアチップＣＣ−１〜ＣＣ−７のＴＳＶ、ＢＰ−Ａを通り、アドレス選択信号により選択されたＮＡＮＤ型フラッシュメモリ１００に伝達され、センスアンプを介して書き込まれる。
なお、上述の実施形態では、チャネルｃｈ毎に、Ｉ／Ｏ回路１０−０〜１０−７のパッドＰａの数を均等にわける場合（Ｉ／Ｏ回路１０−０〜１０−３、Ｉ／Ｏ回路１０−４〜１０−７）について説明したが、必ずしも同じ数でなくても良い。
また、実施形態では、２チャネル構成のＩ／Ｆチップ４００を示したが、Ｉ／Ｆチップ４００は単一チャネルであっても良い。また、Ｉ／Ｆチップ４００は、３チャネル以上であっても良い。
１．３ 効果について
１．３．１ 比較例
図８は、比較例のパッドの配置の構成を示す図である。
チャネル０（ｃｈ０）について説明する。同図に示すように、比較例のパッドＰａの配置は、チャネル０（ｃｈ０）側において、Ｉ／Ｏ回路１０−０〜１０−３、ＢＤＱＳ回路１２、ＤＱＳ回路１１のパッドＰａは一列に並んでいる。また、Ｉ／Ｏ回路１０−４〜１０−７、ＲＥｎ回路１３、ＢＲＥｎ回路１４のパッドＰａは、一列に並んでいる。さらに、制御回路２１−１〜２１−４のパッドＰａは、一列に並んでいる。これら３つの列は同じ方向に並んでいる。
データ入力用ラッチＤＩＮは、Ｉ／Ｏ回路１０−０〜１０−３、ＢＤＱＳ回路１２及びＤＱＳ回路１１のパッドＰａの列と、Ｉ／Ｏ回路１０−４〜１０−７、ＲＥｎ回路１３及びＢＲＥｎ回路１４のパッドＰａの列との間ではない領域に配置されている。
このようにパッドＰａを配置した場合、Ｉ／Ｏ回路１０−０〜１０−７の構成は同一であり（言い換えれば、各Ｉ／Ｏ回路１０−０〜１０−７におけるパッドＰａの位置は同じであり）、各Ｉ／Ｏ回路１０−０〜１０−７のパッドＰａとインプットレシーバＩＲとの距離は略同一であることから、各Ｉ／Ｏ回路１０−０〜１０−７のインプットレシーバＩＲとデータ入力用ラッチＤＩＮとの距離が、入力データ線の長さに影響を与える。
図８に示したパッドＰａの配置の場合、入出力データ線は、各Ｉ／Ｏ回路１０−０〜１０−７のパッドＰａまで延びることになる。したがって、入力データ線については、データ入力用ラッチＤＩＮから一番遠いＩ／Ｏ回路１０−０、１０−７のパッドＰａまでの距離と、一番近いＩ／Ｏ回路１０−３、１０−４との距離との間で最も相違が生ずる。
これにより、データ線の長さの相違に起因する波形の変化、Ｉ／Ｏ間のタイミングスキューを招く。Ｉ／Ｏ間のタイミングスキューを最小化するために、データ入力用ラッチＤＩＮから最も遠いＩ／Ｏ回路（図８の１０−０、１０−７）へのデータ線の長さに合わせて、それ以外のＩ／Ｏ回路（図８の１０−１〜１０−６）へのデータ線を延ばして長さを合わせることが行なわれる。この場合、データ線を延ばすことによる寄生容量の増大が発生し、消費電流の増大を招く。
出力データ線については、共通の信号ＲＥｎに基づいて、信号Ｉ／Ｏが出力されるので、ＲＥｎ回路１３と出力回路（例えば、ＭＵＸ６２０）との距離が問題になる。比較例によれば、一番近いＩ／Ｏ回路１０−４と、一番遠いＩ／Ｏ回路１０−０との距離との間で最も相違が生ずる。
１．３．２ 第１実施形態の効果
第１実施形態の半導体装置のＩ／Ｆチップ４００によれば、図３に示すように、同一チャネルのＩ／Ｏ回路１０−０〜１０−７のパッドＰａを２列に配置し、両者が対向するように配置されている。そして、対向するこれら２列のパッドＰａの間に、データ入力用ラッチＤＩＮがある。このような構成により、各Ｉ／Ｏ回路１０−０〜１０−７とデータ入力用ラッチＤＩＮとの間の距離を比較例に比して、短縮することができる。これにより、各Ｉ／Ｏ回路１０からの信号Ｉ／Ｏタイミングを揃えるために、データ入力用ラッチＤＩＮから最も遠いＩ／Ｏ回路１０（図８のＩ／Ｏ回路１０−０、１０−７）のデータ線の長さに合わせて、それ以外のＩ／Ｏ回路１０（図８のＩ／Ｏ回路１０−１〜１０−６）のデータ線を延ばす距離を抑制することができる。その結果、消費電流の増大を最小にすることができる。
また、このような構成を採用することにより、各Ｉ／Ｏ回路１０−０〜１０−７、ＤＱＳ回路１１及びＢＤＱＳ回路１２へ供給される出力用クロックの距離を比較例に比して、均一化することができる。その結果、信号Ｉ／Ｏ、信号ＤＱＳ及び信号ＢＤＱＳ間の出力タイミングのスキューを抑制することができる。また、出力タイミングスキューを最小化するために、ＲＥｎ回路１３及びＢＲＥｎ回路１４から最も遠い回路（図８の場合、Ｉ／Ｏ回路１０−０）への出力クロック信号の長さに合わせて、それ以外の回路（Ｉ／Ｏ回路１０−１〜１０−７、ＤＱＳ回路１１及びＢＤＱＳ回路１２）への出力クロック信号を延ばして長さを合わせることが行なわれることがある。その場合でも、寄生容量の増大を比較例に比して抑制できるので、消費電流の増大を最小限にすることができる。
従って、第１実施形態によれば、複数の入出力データ線の長さの相違に起因する波形の変化、Ｉ／Ｏ間のタイミングスキューを抑制することができる。特に、高速で動作するメモリシステムであっても、タイミングマージンを向上させることができる。また、入出力データ線の寄生容量が削減されるため、消費電力を削減することができる。
２． 第２実施形態
次に、第２実施形態に係るメモリシステムについて説明する。第２実施形態以降の実施形態は、Ｉ／Ｆチップ４００の構成を除き、第１実施形態の構成と同様であるので、ここでは異なる部分についてのみ述べる。
図９は、第２実施形態に係るＩ／Ｆチップ４００のパッドＰａの配置構成を示す図である。同図に示すように、第１実施形態に比して、Ｉ／Ｏ回路１０−０〜１０−７、ＤＱＳ回路１１、ＢＤＱＳ回路１２、ＲＥｎ回路１３及びＢＲＥｎ回路１４の配置が異なる。
具体的には、チャネル０（ｃｈ０）側のＩ／Ｏ回路１０−０、１０−１、ＢＤＱＳ回路１２、ＤＱＳ回路１１、Ｉ／Ｏ回路１０−２、１０−３のパッドＰａは、Ｉ／Ｆチップ４００の内側から外側にかけて一列に配置されている。同様に、チャネル０（ｃｈ０）側のＩ／Ｏ回路１０−７、１０−６、ＲＥｎ回路１３、ＢＲＥｎ回路１４、ＩＯ回路１０−５、１０−４のパッドＰａは、Ｉ／Ｆチップ４００の内側から外側にかけて一列に配置されている。
すなわち、第２実施形態ではＢＤＱＳ回路１２及びＤＱＳ回路１１のパッドＰａをＩ／Ｏ回路１０−０、１０−１のパッドＰａと、Ｉ／Ｏ回路１０−２、１０−３のパッドＰａとの間に配置する。また、ＢＲＥｎ回路１４及びＲＥｎ回路１３のパッドＰａをＩ／Ｏ回路１０−４、１０−５のパッドＰａと、Ｉ／Ｏ回路１０−６、１０−７のパッドＰａとの間に配置する。
次に、チャネル１（ｃｈ１）側について説明する。チャネル１（ｃｈ１）側の構成は、上述のチャネル０（ｃｈ０）側の構成と同様であるが、その配置が異なる。すなわち、チャネル１（ｃｈ１）側の回路（Ｉ／Ｏ回路１０−０〜１０−７、ＤＱＳ回路１１、ＢＤＱＳ回路１２、ＲＥｎ回路１３及びＢＲＥｎ回路１４）は、チャネル０（ｃｈ０）側の回路（Ｉ／Ｏ回路１０−０〜１０−７、ＤＱＳ回路１１、ＢＤＱＳ回路１２、ＲＥｎ回路１３及びＢＲＥｎ回路１４）とチャネル１（ｃｈ１）側の回路（Ｉ／Ｏ回路１０−０〜１０−７、ＤＱＳ回路１１、ＢＤＱＳ回路１２、ＲＥｎ回路１３及びＢＲＥｎ回路１４）との中心点に対して、点対称に配置される。
第２実施形態によれば、第１実施形態の効果に加えて、ＲＥｎ回路１３及びＢＲＥｎ回路１４の入力バッファから生成される出力用クロック信号の配線を更に短くすることができる。
３． 第３実施形態
図１０は、第３実施形態に係るＩ／Ｆチップ４００のパッドＰａの配置構成を示す図である。
第３実施形態では、図３に示した第１実施形態のＩ／Ｏ回路１０−０〜１０−７、ＢＤＱＳ回路１２、ＤＱＳ回路１１、ＲＥｎ回路１３及びＢＲＥｎ回路１４のパッドＰａの配置と比較して、チャネル０（ｃｈ０）側のＩ／Ｏ回路１０−０〜１０−３、ＢＤＱＳ回路１２及びＤＱＳ回路１１のパッドＰａは、Ｉ／Ｆチップ４００の内側から外側にかけて斜め方向に一列に配置されている。同様に、チャネル０（ｃｈ０）側のＩ／Ｏ回路１０−４〜１０−７、ＲＥｎ回路１３及びＢＲＥｎ回路１４のパッドＰａは、Ｉ／Ｆチップ４００の内側から外側にかけて斜め方向に一列に配置されている。
データ入力用ラッチＤＩＮは、Ｉ／Ｏ回路１０−０〜１０−３の各パッドＰａの列と、Ｉ／Ｏ回路１０−４〜１０−７の各パッドＰａの列との間に配置される。
次に、チャネル１（ｃｈ１）側について説明する。チャネル１（ｃｈ１）側の構成は、上述のチャネル０（ｃｈ０）側の構成と同様であるが、その配置が異なる。すなわち、チャネル１（ｃｈ１）側の回路（Ｉ／Ｏ回路１０−０〜１０−７、ＤＱＳ回路１１、ＢＤＱＳ回路１２、ＲＥｎ回路１３及びＢＲＥｎ回路１４）は、チャネル０（ｃｈ０）側の回路（Ｉ／Ｏ回路１０−０〜１０−７、ＤＱＳ回路１１、ＢＤＱＳ回路１２、ＲＥｎ回路１３及びＢＲＥｎ回路１４）とチャネル１（ｃｈ１）側の回路（Ｉ／Ｏ回路１０−０〜１０−７、ＤＱＳ回路１１、ＢＤＱＳ回路１２、ＲＥｎ回路１３及びＢＲＥｎ回路１４）との中心点に対して、点対称に配置される。
第３実施形態によれば、第１実施形態の効果に加えて、Ｉ／Ｆチップ４００の単体での評価が容易になる。すなわち、単体のＩ／Ｆチップ４００評価時には、ＲＤＬ配線がないため、ワイヤによりＩ／Ｆチップ４００のパッドに接続する必要がある。第３実施形態では、各パッドＰａを斜めにずらして配置することにより、このワイヤを容易にすることができる。
４． 第４実施形態
図１１は、第４実施形態に係るＩ／Ｆチップ４００のパッドＰａの配置構成を示す図である。同図に示すように、第１実施形態に比して、Ｉ／Ｏ回路１０−０〜１０−７、ＤＱＳ回路１１、ＢＤＱＳ回路１２、ＲＥｎ回路１３及びＢＲＥｎ回路１４の配置が異なる。
具体的には、チャネル０（ｃｈ０）側のＩ／Ｏ回路１０−０、１０−１、ＢＤＱＳ回路１２、ＤＱＳ回路１１、Ｉ／Ｏ回路１０−２、１０−３のパッドＰａは、Ｉ／Ｆチップ４００の内側から外側にかけて斜め方向に一列に配置されている。同様に、チャネル０（ｃｈ０）側のＩ／Ｏ回路１０−６、１０−７、ＲＥｎ回路１３、ＢＲＥｎ回路１４、Ｉ／Ｏ回路１０−４、１０−５のパッドＰａは、Ｉ／Ｆチップ４００の内側から外側にかけて斜め方向に一列に配置されている。
すなわち、第４実施形態ではＢＤＱＳ回路１２及びＤＱＳ回路１１のパッドＰａをＩ／Ｏ回路１０−０、１０−１のパッドＰａと、Ｉ／Ｏ回路１０−２、１０−３のパッドＰａとの間に配置する。また、ＢＲＥｎ回路１４及びＲＥｎ回路１３のパッドＰａをＩ／Ｏ回路１０−４、１０−５のパッドＰａと、Ｉ／Ｏ回路１０−６、１０−７のパッドＰａとの間に配置する。
次に、チャネル１（ｃｈ１）側について説明する。チャネル１（ｃｈ１）側の構成は、上述のチャネル０（ｃｈ０）側の構成と同様であるが、その配置が異なる。すなわち、チャネル１（ｃｈ１）側の回路（Ｉ／Ｏ回路１０−０〜１０−７、ＤＱＳ回路１１、ＢＤＱＳ回路１２、ＲＥｎ回路１３及びＢＲＥｎ回路１４）は、チャネル０（ｃｈ０）側の回路（Ｉ／Ｏ回路１０−０〜１０−７、ＤＱＳ回路１１、ＢＤＱＳ回路１２、ＲＥｎ回路１３及びＢＲＥｎ回路１４）とチャネル１（ｃｈ１）側の回路（Ｉ／Ｏ回路１０−０〜１０−７、ＤＱＳ回路１１、ＢＤＱＳ回路１２、ＲＥｎ回路１３及びＢＲＥｎ回路１４）との中心点に対して、点対称に配置される。
第４実施形態によれば、第３実施形態の効果に加えて、ＲＥｎ回路１３及びＢＲＥｎ回路１４の入力バッファから生成される出力用クロック信号の配線を更に短くすることができる。
５． 第５実施形態
図１２は、第５実施形態に係るＩ／Ｆチップ４００のパッドＰａの配置構成を示す図である。同図においては、２チャネル構成のＩ／Ｆチップ４００の配置構成を示している。
チャネル０（ｃｈ０）側について説明する。制御回路２１−１〜２１−４、Ｉ／Ｏ回路１０−０〜１０−３、ＤＱＳ回路１１及びＢＤＱＳ回路１２のパッドＰａの列の配置は、図９に示した第２実施形態と同様である。Ｉ／Ｏ回路１０−４〜１０−７のパッドＰａの列は、Ｉ／Ｆチップ４００の内側から外側にかけて一列に配置されている。
ＲＥｎ回路１３及びＢＲＥｎ回路１４のパッドＰａの列は、Ｉ／Ｏ回路１０−０〜１０−３、ＤＱＳ回路１１及びＢＤＱＳ回路１２のパッドＰａの列及びＩ／Ｏ回路１０−４〜１０−７のパッドＰａの列と直交する方向に配置される。
また、データ入力用のラッチＤＩＮは、Ｉ／Ｏ回路１０−０〜１０−３、ＤＱＳ回路１１及びＢＤＱＳ回路１２のパッドＰａの列と、Ｉ／Ｏ回路１０−４〜１０−７のパッドＰａの列との間に配置する。
次に、チャネル１（ｃｈ１）側について説明する。チャネル１（ｃｈ１）側の構成は、上述のチャネル０（ｃｈ０）側の構成と同様であるが、その配置が異なる。すなわち、チャネル１（ｃｈ１）側の回路（Ｉ／Ｏ回路１０−０〜１０−７、ＤＱＳ回路１１、ＢＤＱＳ回路１２、ＲＥｎ回路１３及びＢＲＥｎ回路１４）は、チャネル０（ｃｈ０）側の回路（Ｉ／Ｏ回路１０−０〜１０−７、ＤＱＳ回路１１、ＢＤＱＳ回路１２、ＲＥｎ回路１３及びＢＲＥｎ回路１４）とチャネル１（ｃｈ１）側の回路（Ｉ／Ｏ回路１０−０〜１０−７、ＤＱＳ回路１１、ＢＤＱＳ回路１２、ＲＥｎ回路１３及びＢＲＥｎ回路１４）との中心点に対して、点対称に配置される。
第５実施形態によれば、第１実施形態の効果に加え、さらに、ＲＥｎ回路１３及びＢＲＥｎ回路１４の入力バッファから生成される出力用クロック信号の配線を更に短くすることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…メモリシステム、１００…ＮＡＮＤ型フラッシュメモリ、２００…コントローラ、３００…ホスト機器、４００…Ｉ／Ｆチップ、Ｐａ、Ｐ…パッド、ＩＲ…インプットレシーバ、ＲＤＬ…再配線層。

Claims (10)

  1. 第１チャネルのための複数の第１入出力回路と、
    前記複数の第１入出力回路にそれぞれ対応する複数の第１入出力パッドと、
    前記第１チャネルのための複数の第２入出力回路と、
    前記複数の第２入出力回路にそれぞれ対応する複数の第２入出力パッドと、
    前記複数の第１入出力パッドの列と、前記複数の第２入出力パッドの列との間に配置され、前記複数の第１入出力回路と、前記複数の第２入出力回路とからのデータのメモリへの入力を行なう入力回路と
    を有し、
    前記複数の第１入出力パッド及び前記複数の第２入出力パッドからメモリへ入力されるデータは、前記メモリにおいて、入力されるクロック信号の立ち上がり及び立ち下がりに基づいて取り込まれる、
    半導体装置。
  2. メモリ装置との間で信号を送受信可能な半導体装置であって、
    前記メモリ装置との間の第１チャネルに関連付けられ、少なくとも一列に配列された複数の第１入出力パッドと、
    前記第１チャネルに関連付けられ、少なくとも一列に配列された複数の第２入出力パッドと、
    前記複数の第１入出力パッドの列と、前記複数の第２入出力パッドの列との間に配置され、前記第１及び第２入出力パッドで受信されたデータを前記メモリ装置へ入力する入力回路と
    を具備する半導体装置。
  3. 前記複数の第１及び第２入出力パッドは、前記第１チャネルのための複数の入出力回路にそれぞれ設けられ、
    前記複数の入出力回路は、外部から受信したリードイネーブル信号に基づいて、それぞれ前記メモリ装置からのデータの一部を出力する出力回路をさらに具備する、
    請求項２記載の半導体装置。
  4. 前記複数の第１入出力パッド及び前記複数の第２入出力パッドを介して前記メモリ装置へ入力されるデータは、前記メモリ装置において、入力されるクロック信号の立ち上がり及び立ち下がりに基づいて取り込まれる、
    請求項２記載の半導体装置。
  5. リードイネーブル信号のためのリードイネーブル回路のパッドをさらに具備し、
    前記リードイネーブル回路のパッドは、前記複数の第２入出力パッドの間に配置されている、
    請求項２記載の半導体装置。
  6. 前記複数の第１入出力パッドの列及び前記複数の第２入出力パッド及び前記リードイネーブル回路のパッドの列は、前記半導体装置の基板の内側から外側にかけて斜め方向に配置されている、
    請求項５記載の半導体装置。
  7. 前記リードイネーブル回路のパッドは、前記複数の第１入出力パッドの列と、前記複数の第２入出力パッドの列との間に配置される、
    請求項５記載の半導体装置。
  8. 前記クロック信号のための制御用パッド
    をさらに具備する請求項１又は請求項４記載の半導体装置。
  9. 他のチャネルのための第１入出力パッド、第２入出力パッド及び入力回路をさらに具備する請求項１又は請求項２記載の半導体装置。
  10. 基板を貫通する電極を備え、前記電極に接続されたメモリ装置がそれぞれ形成された複数のメモリチップと、
    前記電極を介して、前記複数のメモリ装置との間でデータの送受信を行なうインターフェイスチップとを具備し、
    前記複数のメモリチップは、前記インターフェイスチップ上に積層された第１メモリチップと、前記第１メモリチップ上に積層された第２メモリチップとを含み、
    前記インターフェイスチップは、
    前記メモリチップとの間の第１チャネルに関連付けられ、外部のコントローラと電気的に接続され、且つ少なくとも一列に配列された複数の第１入出力パッドと、
    前記第１チャネルに関連付けられ、前記外部のコントローラと電気的に接続され、且つ少なくとも一列に配列された複数の第２入出力パッドと、
    前記第１チャネルに関連付けられ、前記第１メモリチップの前記電極と電気的に接続された第３入出力パッドと、
    前記複数の第１入出力パッドの列と、前記複数の第２入出力パッドの列との間に配置され、前記第１及び第２入出力パッドで受信されたデータを、前記第３入出力パッドを介して前記メモリチップへ入力する入力回路と
    を具備する半導体装置。
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