KR102226370B1 - 집적 회로 및 집적 회로를 포함하는 스토리지 장치 - Google Patents

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Abstract

본 발명은 집적 회로에 관한 것이다. 본 발명의 집적 회로는 입출력 패드, 입출력 패드에 연결되고 입출력 패드를 통해 외부 장치로 출력 신호를 출력하는 구동 회로, 입출력 패드에 연결되고 입출력 패드를 외부 장치로부터 입력 신호를 수신하는 수신 회로, 그리고 수신 회로로부터 출력되는 신호에 응답하여, 입출력 패드로 입력 신호를 전송하는 외부 장치의 터미네이션 코드를 생성하는 코드 생성기로 구성된다.

Description

집적 회로 및 집적 회로를 포함하는 스토리지 장치{INTEGRATED CIRCUIT AND STORAGE DEVICE}
본 발명은 전자 회로에 관한 것으로, 더 상세하게는 집적 회로 및 집적 회로를 포함하는 스토리지 장치에 관한 것이다.
스토리지 장치는 컴퓨터, 스마트폰, 스마트패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 스토리지 장치는 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치, 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불휘발성 메모리에 데이터를 저장하는 장치를 포함한다.
스토리지 장치는 하나 또는 그 이상의 집적 회로들(integrated circuit)을 포함한다. 예를 들어, 스토리지 장치는 복수의 불휘발성 메모리의 집적 회로들, 그리고 하나의 메모리 컨트롤러의 집적 회로를 포함한다.
집적 회로들이 서로 통신할 때에 신호가 반사되는 것을 방지하기 위하여, 온-다이 터미네이션(ODT, On-Die Termination) 회로가 집적 회로에 제공된다. 온-다이 터미네이션 회로는 집적 회로의 출력 패드와 채널의 임피던스 정합을 지원하며, 따라서 신호가 출력 패드를 통해 출력될 때에 반사되는 것을 방지한다.
온-다이 터미네이션 회로는 임피던스 정합을 달성하기 위한 복수의 저항들을 포함한다. 온-다이 터미네이션 회로의 저항들의 저항값들은 제조 공정(process), 전압(voltage) 및 온도(temperature)에 따라 변화할 수 있다. 온-다이 터미네이션 회로의 저항들의 저항값들이 변화하는 것을 보상하기 위하여, 집적 회로에 ZQ 칼리브레이션(calibration) 회로가 제공된다. ZQ 칼리브레이션 회로는 온-다이 터미네이션 회로의 저항들의 저항값들을 조절하도록 구성되거나, 또는 온-타이 터미네이션 회로의 가변 저항들로 구현될 수 있다.
앞서 언급된 바와 같이, 스토리지 장치는 하나의 메모리 컨트롤러의 집적 회로 및 복수의 불휘발성 메모리의 집적 회로들을 포함한다. 메모리 컨트롤러의 집적 회로는 복수의 불휘발성 메모리의 집적 회로들과 통신하도록 구성된다. 복수의 불휘발성 메모리의 집적 회로들 각각에 ZQ 칼리브레이션 회로들을 구비하는 것은 스토리지 장치의 제조 비용을 상승시키고, 스토리지 장치의 사이즈를 증가시키는 요인이 되고 있다.
미국등록특허공보 제7,679,133호 미국등록특허공보 제8,553,466호 미국등록특허공보 제8,654,587호 미국등록특허공보 제8,559,235호 미국공개특허공보 제2011/0233648호
본 발명의 목적은 감소된 사이즈 및 제조 비용으로 ZQ 칼리브레이션을 수행하는 집적 회로 장치 및 스토리지 장치를 제공하는 데에 있다.
본 발명의 실시 예에 따른 집적 회로는, 입출력 패드; 상기 입출력 패드에 연결되고, 상기 입출력 패드를 통해 외부 장치로 출력 신호를 출력하도록 구성되는 구동 회로; 상기 입출력 패드에 연결되고, 상기 입출력 패드를 상기 외부 장치로부터 입력 신호를 수신하도록 구성되는 수신 회로; 그리고 상기 수신 회로로부터 출력되는 신호에 응답하여, 상기 입출력 패드로 상기 입력 신호를 전송하는 상기 외부 장치의 터미네이션(termination) 코드를 생성하도록 구성되는 코드 생성기를 포함한다.
본 발명의 다른 실시 예에 따른 집적 회로는, 입출력 패드; 상기 입출력 패드에 연결되고, 상기 입출력 패드를 통해 외부 장치로 출력 신호를 출력하도록 구성되는 구동 회로; 그리고 상기 입출력 패드에 연결되고, 상기 입출력 패드를 상기 외부 장치로부터 입력 신호를 수신하도록 구성되는 수신 회로를 포함하고, 상기 구동 회로는 상기 입출력 패드를 통해 수신되는 터미네이션 코드에 기반하여 풀업 구동 세기 및 풀다운 구동 세기를 조절하도록 구성된다.
실시 예로서, 상기 집적 회로는 상기 구동 회로 및 상기 수신 회로에 연결되는 데이터 입출력 회로; 그리고 상기 데이터 입출력 회로와 연결되는 메모리 셀 어레이를 더 포함하고, 상기 메모리 셀 어레이는 기판 위에서 행들 및 열들로 배열되는 복수의 셀 스트링들을 포함하고, 각 셀 스트링은 상기 기판 위에서 상기 기판과 수직한 방향으로 적층되는 복수의 전하 포획형 메모리 셀들을 포함한다.
본 발명의 실시 예에 따른 스토리지 장치는, 복수의 불휘발성 메모리 집적 회로들; 상기 복수의 불휘발성 메모리 칩적 회로들을 제어하도록 구성되는 메모리 컨트롤러 집적 회로; 그리고 상기 복수의 불휘발성 메모리 칩적 회로들 및 상기 메모리 컨트롤러 칩적 회로 사이에 연결되며, 상기 복수의 불휘발성 메모리 칩적 회로들 및 상기 메모리 컨트롤러 집적 회로 사이의 통신을 중개하도록 구성되는 인터페이스 집적 회로를 포함하고, 상기 인터페이스 집적 회로는 상기 복수의 불휘발성 메모리 집적 회로들 각각으로부터 수신되는 신호에 기반하여 터미네이션 코드를 검출하도록 구성되고, 상기 복수의 불휘발성 메모리 집적 회로들 각각은 상기 터미네이션 코드에 기반하여 상기 인터페이스 집적 회로로 신호를 출력하는 풀업 구동기 및 풀다운 구동기의 구동 세기들을 조절하도록 구성된다.
본 발명의 실시 예들에 따르면, 메모리 컨트롤러 집적 회로 또는 인터페이스 집적 회로에 구비되는 ZQ 칼리브레이션 회로를 이용하여 복수의 불휘발성 메모리 집적 회로들의 풀업 구동 세기와 풀다운 구동 세기가 조절된다. 불휘발성 메모리 집적 회로들이 ZQ 칼리브레이션 회로 없이 풀업 구동 세기와 풀다운 구동 세기를 조절함으로써 임피던스 정합이 달성되므로, 불휘발성 메모리 집적 회로 및 불휘발성 메모리 집적 회로를 포함하는 스토리지 장치의 제조 비용 및 사이즈가 감소한다.
도 1은 본 발명의 실시 예에 따른 집적 회로들을 보여주는 블록도이다.
도 2는 제1 집적 회로 및 제2 집적 회로의 동작 방법을 보여주는 순서도이다.
도 3은 본 발명의 실시 예에 따라 코드를 검출하는 집적 회로의 예를 보여주는 블록도이다.
도 4는 제1 집적 회로의 따른 송수신 회로의 예를 보여준다.
도 5은 패드를 통해 수신되는 입력 신호가 수신 신호로 출력되는 제1 예를 보여준다.
도 6은 패드를 통해 수신되는 입력 신호가 수신 신호로 출력되는 제2 예를 보여준다.
도 7은 본 발명의 실시 예에 따른 제1 집적 회로의 동작 방법을 보여주는 순서도이다.
도 8은 본 발명의 실시 예에 따라 구동 세기를 조절하는 제2 집적 회로의 예를 보여주는 블록도이다.
도 9는 제2 집적 회로의 송수신 회로의 예를 보여준다.
도 10은 본 발명의 실시 예에 따른 제2 집적 회로의 동작 방법을 보여주는 순서도이다.
도 11은 제1 집적 회로 및 복수의 제2 집적 회로들이 연결된 다른 예를 보여준다.
도 12는 제1 집적 회로 및 복수의 제2 집적 회로들의 동작 방법의 예를 보여주는 순서도이다.
도 13은 본 발명의 다른 실시 예에 따른 집적 회로들을 보여주는 블록도이다.
도 14는 제3 집적 회로의 예를 보여주는 블록도이다.
도 15는 본 발명의 또 다른 실시 예에 따른 집적 회로들을 보여주는 블록도이다.
도 16은 본 발명의 다른 예에 따른 제3 집적 회로를 보여주는 블록도이다.
도 17은 본 발명의 실시 예에 따른 제2 집적 회로를 보여주는 블록도이다.
도 18은 본 발명의 실시 예에 따른 메모리 블록을 보여주는 회로도이다.
도 19는 본 발명의 실시 예에 따른 제1 또는 제4 집적 회로를 보여주는 블록도이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 집적 회로들(IC1, IC2)을 보여주는 블록도이다. 도 1을 참조하면, 제1 집적 회로(IC1)와 제2 집적 회로(IC2)는 제1 내지 제N 패드들(PAD_1~PAD_N)을 통해 서로 통신하도록 구성된다. 제1 집적 회로(IC1)는 제1 내지 제N 패드들(PAD_1~PAD_N)을 통해 출력되는 신호가 반사되는 것을 방지하는 온-다이 터미네이션 회로의 저항값들을 조절하는 ZQ 칼리브레이션(calibration) 기능을 구비한다. 제2 집적 회로(IC2)는 ZQ 칼리브레이션 기능을 구비하지 않으며, 제1 집적 회로(IC1)와의 상호 작용을 통해 구동 세기를 조절할 수 있다. 제2 집적 회로(IC2)가 구동 세기를 조절하는 동작은 ZQ 칼리브레이션 동작과 등가적인 효과를 가질 수 있다. 즉, 제2 집적 회로(IC2)는 ZQ 칼리브레이션을 수행하기 위한 회로들을 구비하지 않고도, 제1 집적 회로(IC1)와의 상호 작용을 통해 ZQ 칼리브레이션과 등가적은 동작을 수행할 수 있다.
예시적으로, 제2 집적 회로(IC2)는 낸드 플래시 메모리, PRAM (Phase-change Random Access Memory), MRAM (Magnetic RAM), FeRAM (Ferroelectric RAM), RRAM (Resistive RAM) 등과 같은 불휘발성 메모리를 포함할 수 있다. 제1 집적 회로(IC1)는 제2 집적 회로(IC2)를 제어하도록 구성되는 메모리 컨트롤러를 포함할 수 있다.
예시적으로, 제1 집적 회로(IC1)는 하나의 반도체 칩을 형성할 수 있다. 제2 집적 회로(IC2)는 또다른 하나의 반도체 칩을 형성할 수 있다. 제1 집적 회로(IC1) 및 제2 집적 회로(IC2)는 하나의 패키지에 MCP (Multi-Chip Package)로 제공될 수 있다. 제1 집적 회로(IC1) 및 제2 집적 회로(IC2)는 서로 다른 패키지들로 제공될 수 있으며, PoP (Package-on-Package)를 형성할 수 있다.
도 2는 제1 집적 회로(IC1) 및 제2 집적 회로(IC2)의 동작 방법을 보여주는 순서도이다. 도 1 및 도 2를 참조하면, S110 단계에서, 제1 집적 회로(IC1)가 ZQ 칼리브레이션을 수행한다.
S120 단계에서, 제2 집적 회로(IC2)가 제1 집적 회로(IC1)로 신호를 전송한다. 예를 들어, 제2 집적 회로(IC2)는 제1 집적 회로(IC1)의 요청에 따라 신호를 전송할 수 있다. 제2 집적 회로(IC2)는 미리 정해진 패턴을 갖는 테스트 신호 또는 하이 레벨과 로우 레벨을 반복적으로 천이하는 테스트 신호를 출력할 수 있다.
S130 단계에서, 제1 집적 회로(IC1)는 제2 집적 회로(IC2)로부터 수신되는 신호로부터 코드(CODE)를 생성한다. 코드(CODE)는 제2 집적 회로(IC2)로부터 전송되어 제1 집적 회로(IC1)에 도달한 신호의 특성에 대한 정보를 포함할 수 있다.
S140 단계에서, 제1 집적 회로(IC1)는 코드(CODE)를 제2 집적 회로(IC2)로 전송한다.
S150 단계에서, 제2 집적 회로(IC2)는 코드(CODE)에 응답하여 칼리브레이션을 수행한다. 예를 들어, 제2 집적 회로(IC2)는 코드(CODE)에 응답하여 풀업 구동 세기와 풀다은 구동 세기를 조절할 수 있다. 제2 집적 회로(IC2)에서 수행되는 코드(CODE)에 따른 칼리브레이션은 ZQ 칼리브레이션이 수행된 것과 같은 효과를 가질 수 있다.
예를 들어, 제1 집적 회로(IC1)는 테스트 모드로 진입한 후에 ZQ 칼리브레이션을 수행할 수 있다. 테스트 모드에서, ZQ 칼리브레이션이 완료된 후에, 제1 집적 회로(IC1)는 코드(CODE)를 생성하고, 생성된 코드(CODE)를 제2 집적 회로(CODE)로 전송할 수 있다.
예를 들어, 제2 집적 회로(IC2)는 제1 집적 회로(IC2)로부터 수신되는 커맨드 또는 제어 신호에 따라 테스트 모드로 진입할 수 있다. 테스트 모드로 진입한 후에, 제1 집적 회로(IC1)의 요청에 따라, 제2 집적 회로(IC2)는 테스트 신호를 제1 집적 회로(IC1)로 출력할 수 있다. 또한, 테스트 모드에서, 제2 집적 회로(IC2)는 제1 집적 회로(IC1)로부터 수신되는 코드(CODE)에 응답하여 풀업 구동 세기 및 풀다운 구동 세기를 조절할 수 있다. 제2 집적 회로(IC2)는 제1 집적 회로(IC2)로부터 수신되는 커맨드 또는 제어 신호에 따라 테스트 모드를 종료할 수 있다.
예시적으로, 제1 집적 회로(IC1)가 테스트 모드로 진입할 때에, 제1 집적 회로(IC1)는 제2 집적 회로(IC2)에 커맨드 또는 제어 신호를 전송하여 테스트 모드를 트리거할 수 있다. 제1 집적 회로(IC1)에서 ZQ 칼리브레이션이 완료된 후에 그리고 코드(CODE) 생성을 시작하기 전에, 제1 집적 회로(IC1)는 제2 집적 회로(IC2)에 커맨드 또는 제어 신호를 전송하여 테스트 모드를 트리거할 수 있다.
도 3은 본 발명의 실시 예에 따라 코드(CODE)를 검출하는 제1 집적 회로(IC1)의 예를 보여주는 블록도이다. 도 3을 참조하면, 제1 집적 회로(IC1)는 제1 내지 제N 패드들(PAD_1~PAD_N), 제1 내지 제N 송수신 회로들(TRC_1~TRC_N), 그리고 코어 회로(COC)를 포함한다.
제1 내지 제N 송수신 회로들(TRC_1~TRC_N)은 코어 회로(COC)와 제1 내지 제N 패드들(PAD_1~PAD_N) 사이에 연결된다. 제1 내지 제N 송수신 회로들(TRC_1~TRC_N) 각각은 코어 회로(COC)로부터 수신되는 송신 신호(TX)에 응답하여, 제1 내지 제N 패드들(PAD_1~PAD_N) 중 대응하는 패드를 통해 출력 신호를 출력할 수 있다. 제1 내지 제N 송수신 회로들(TRC_1~TRC_N) 각각은 제1 내지 제N 패드들(PAD_1~PAD_N) 중 대응하는 패드로부터 수신되는 입력 신호에 응답하여, 코어 회로(COC)로 수신 신호(RX)를 전달할 수 있다.
제1 내지 제N 송수신 회로들(TRC_1~TRC_N) 각각은 구동 회로(DRC) 및 수신 회로(REC)를 포함한다. 구동 회로(DRC)는 코어 회로(COC)로부터 수신되는 송신 신호(TX)에 응답하여, 대응하는 패드를 통해 출력되는 출력 신호를 생성할 수 있다. 구동 회로(DRC)는 온-다이 터미네이션(ODT, On-Die Termination) 기능 및 ZQ 칼리브레이션 기능을 수행하도록 구성될 수 있다. 수신 회로(REC)는 대응하는 패드를 통해 입력 신호를 수신하고, 수신된 입력 신호를 수신 신호(RX)로 출력할 수 있다.
코어 회로(COC)는 제2 집적 회로(IC2, 도 1 참조)로 전송할 데이터를 송신 신호(TX)로서 제1 내지 제N 송수신 회로들(TRC_1~TRC_N)로 전달할 수 있다. 코어 회로(COC)는 제2 집적 회로(IC2)로부터 제1 내지 제N 패드들(PAD_1~PAD_N)로 전달된 입력 신호를 제1 내지 제N 송수신 회로들(TRC_1~TRC_N)을 통해 수신 신호(RX)로 수신할 수 있다.
코어 회로(COC)는 코드 생성기(CGE)를 포함한다. 코드 생성기(CGE)는 테스트 모드 시에 제1 내지 제N 송수신 회로들(TRC_1~TRC_N) 각각의 수신 신호(RX)에 기반하여 코드(CODE)를 검출하도록 구성된다. 코드 생성기(CGE)는 생성된 코드(CODE)가 제2 집적 회로(IC2)로 출력되도록 제1 집적 회로(IC1)를 제어할 수 있다. 예를 들어, 코드 생성기(CGE)는 코드(CODE)가 제1 내지 제N 패드들(PAD_1~PAD_N)의 일부 또는 전부를 통해 제2 집적 회로(IC2)로 출력되도록 제1 내지 제N 송수신 회로들(TRC_1~TRC_N)의 일부 또는 전부를 제어할 수 있다. 코드 생성기(CGE)는 코드(CODE)가 별도의 채널을 통해 제2 집적 회로(IC2)로 출력되도록 제1 집적 회로(IC1)를 제어할 수 있다.
예시적으로, 코드 생성기(CGE)는 하드웨어의 형태로 코어 회로(COC)의 일부로 제공될 수 있다. 다른 예로서, 코드 생성기(CGE)는 코어 회로(COC)에서 구동되는 펌웨어로 제공될 수 있다.
도 4는 제1 집적 회로(IC1)의 송수신 회로(TRC_k, k는 양의 정수)의 예를 보여준다. 도 3 및 도 4를 참조하면, 송수신 회로(TRC_k)는 저항(R), 저항 회로(RC), 기준 전압 생성기(VRG), 온도 센서(TEC), 제1 비교기(COMP1), 코드 생성기(COG), 풀업 저항 회로(PU_ODT), 풀다운 저항 회로(PD_ODT), 풀업 스위치(US), 풀다운 스위치(US), 그리고 제2 비교기(COMP2)를 포함한다.
저항(R)은 전원 전압(VCC)이 공급되는 전원 노드와 노드(ZQ) 사이에 연결될 수 있다.
저항 회로(RC)는 노드(ZQ) 및 접지 전압이 공급되는 접지 노드 사이에 연결된다. 저항 회로(RC)는 노드(ZQ)와 접지 노드 사이에 병렬 연결된 복수의 제1 저항들(R1) 및 복수의 제1 스위치들(S1)을 포함한다. 제1 저항들(R1)의 제1 단들은 노드(ZQ)에 공통으로 연결될 수 있다. 제1 저항들(R1)의 제2 단들은 제1 스위치들(S1)의 제1 단들에 연결될 수 있다. 제1 스위치들(S1)의 제2 단들은 접지 노드에 공통으로 연결될 수 있다. 제1 스위치들(S1) 중 온 되는 스위치들의 수 또는 오프 되는 스위치들의 수에 따라, 저항 회로(RC)의 저항값이 조절된다. 예를 들어, 저항 회로(RC)는 저항(R)의 저항값과 같거나 그에 비례하는 저항값을 갖도록 조절될 수 있다. 저항 회로(RC)의 저항값은 제1 집적 회로(IC1)가 형성된 웨이퍼 상에서 조절되어 고정될 수 있다. 예를 들어, 제1 스위치들(S1)은 레이저 퓨즈들 또는 전기 퓨즈들에 의해 제어될 수 있다.
기준 전압 생성기(VRG)는 기준 전압(VREF)을 생성하도록 구성된다. 예를 들어, 기준 전압 생성기(VRG)는 전원 전압(VCC)을 분배하고, 분배된 전압을 기준 전압(VREF)으로 출력하도록 구성될 수 있다. 기준 저압 생성기(VRG)는 전원 전압(VCC)의 분배 비율을 조절함으로써, 기준 전압(VREF)의 레벨을 조절하도록 구성될 수 있다.
온도 센서(TEC)는 송수신 회로(TRC_k)의 온도를 검출하고, 검출 결과에 따라 온도 정보(TC)를 출력하도록 구성된다. 예를 들어, 온도 센서(TEC)는 NTC (Negative Temperature Coefficient) 또는 ZTC (Zero Temperature Coefficient)와 연관된 정보를 온도 정보(TC)로 출력할 수 있다.
제1 비교기(COMP1)는 노드(ZQ)의 전압과 기준 전압(VREF)을 수신하고, 수신된 노드(ZQ)의 전압 및 기준 전압(VREF)을 비교하도록 구성된다. 제1 비교기(COMP1)는 온도 정보(TC)를 수신하고, 수신된 온도 정보(TC)를 비교 시의 오프셋으로 적용하도록 구성된다.
코드 생성기(COG)는 제1 비교기(COMP1)의 출력으로부터 풀업 코드(CODE_U) 및 풀다운 코드(CODE_D)를 생성할 수 있다.
풀업 저항 회로(PU_ODT)는 전원 전압(VCC)이 공급되는 전원 노드 및 풀업 스위치(US)의 제1 단의 사이에 연결된다. 풀업 저항 회로(PU_ODT)는 전원 노드와 풀업 스위치(US)의 제1 단의 사이에 병렬 연결된 복수의 제2 저항들(R2) 및 복수의 제2 스위치들(S2)을 포함한다. 제2 저항들(R2)의 제1 단들은 전원 노드에 공통으로 연결될 수 있다. 제2 저항들(R2)의 제2 단들은 제2 스위치들(S2)의 제1 단들에 연결될 수 있다. 제2 스위치들(S2)의 제2 단들은 풀업 스위치(US)의 제1 단에 공통으로 연결될 수 있다. 제2 스위치들(S2) 중 온 되는 스위치들의 수 또는 오프 되는 스위치들의 수에 따라, 풀업 저항 회로(PU_ODT)의 저항값이 조절된다. 제2 스위치들(S2)은 풀업 코드(CODE_U)에 의해 제어될 수 있다. 예를 들어, 제2 스위치들(S2) 각각은 풀업 코드(CODE_U)에 응답하여 온 또는 오프될 수 있다.
풀다운 저항 회로(PD_ODT)는 접지 전압(VSS)이 공급되는 접지 노드 및 풀다운 스위치(US)의 제1 단의 사이에 연결된다. 풀다운 저항 회로(PD_ODT)는 접지 노드와 풀다운 스위치(US)의 제1 단의 사이에 병렬 연결된 복수의 제3 저항들(R2) 및 복수의 제3 스위치들(S3)을 포함한다. 제3 저항들(R3)의 제1 단들은 접지 노드에 공통으로 연결될 수 있다. 제3 저항들(R3)의 제2 단들은 제3 스위치들(S3)의 제1 단들에 연결될 수 있다. 제3 스위치들(S3)의 제2 단들은 풀다운 스위치(US)의 제1 단에 공통으로 연결될 수 있다. 제3 스위치들(S3) 중 온 되는 스위치들의 수 또는 오프 되는 스위치들의 수에 따라, 풀다운 저항 회로(PD_ODT)의 저항값이 조절된다. 제3 스위치들(S3)은 풀다운 코드(CODE_D)에 의해 제어될 수 있다. 예를 들어, 제3 스위치들(S3) 각각은 풀다운 코드(CODE_D)에 응답하여 온 또는 오프될 수 있다.
풀업 스위치(US)의 제1 단은 풀업 저항 회로(PU_ODT)에 연결된다. 풀업 스위치(US)의 게이트는 풀다운 스위치(US)의 게이트와 연결되며, 송신 신호(TX)를 수신한다. 풀업 스위치(US)의 제2 단은 풀다운 스위치(US)의 제2 단과 연결되며, 패드(PAD_k)와 연결된다.
풀다운 스위치(US)의 제1 단은 풀다운 저항 회로(PD_ODT)에 연결된다. 풀다운 스위치(US)의 게이트는 풀업 스위치(US)의 게이트와 연결되며, 송신 신호(TX)를 수신한다. 풀다운 스위치(US)의 제2 단은 풀업 스위치(US)의 제2 단과 연결되며, 패드(PAD_k)와 연결된다.
제2 비교기(COMP2)는 기준 전압(VREF) 및 패드(PAD_k)의 전압을 비교할 수 있다. 제2 비교기(COMP2)는 비교 결과를 수신 신호(RX)로 출력할 수 있다. 제2 비교기(COMP2)는 수신 회로(REC)를 형성할 수 있다.
저항(R), 저항 회로(RC), 온도 센서(TEC), 제1 비교기(COMP1), 코드 생성기(COG), 풀업 저항 회로(PU_ODT), 풀다운 저항 회로(PD_ODT), 풀업 스위치(US), 그리고 풀다운 스위치(US)는 구동 회로(DRC)를 형성할 수 있다.
송수신 회로(TRC_k)가 패드(PAD_k)를 통해 출력 신호를 출력할 때, 송신 신호(TX)에 응답하여, 풀업 스위치(US) 및 풀다운 스위치(DS) 중 하나는 온 되고 다른 하나는 오프될 수 있다. 풀업 스위치(US)가 온 되고 풀다운 스위치(DS)가 오프 되면, 패드(PAD_k)를 통해 하이 레벨의 신호가 출력될 수 있다. 풀업 스위치(US)가 오프 되고 풀다운 스위치(DS)가 온 되면, 패드(PAD_k)를 통해 로우 레벨의 신호가 출력될 수 있다.
송수신 회로(TRC_k)가 패드(PAD_k)를 통해 입력 신호를 수신할 때, 풀업 스위치(US) 및 풀다운 스위치(DS)는 모두 온 될 수 있다. 풀업 스위치(US) 및 풀다운 스위치(DS)가 모두 온 됨에 따라, 풀업 저항 회로(PU_ODT) 및 풀다운 저항 회로(PD_ODT)에 의해 온-칩 터미네이션(ODT)이 수행될 수 있다.
테스트 모드 시에, 송수신 회로(TRC_k)의 ZQ 칼리브레이션 및 코드(CODE)의 생성이 수행될 수 있다. ZQ 칼리브레이션은 풀업 저항 회로(PU_ODT)의 저항값과 풀다운 저항 회로(PD_ODT)의 저항값을 결정하는 동작일 수 있다. ZQ 칼리브레이션이 수행되면, 풀업 저항 회로(PU_ODT) 및 풀다운 저항 회로(PD_ODT)는 동일한 저항값들 또는 미리 정해진 비율에 따른 저항값들을 가질 수 있다.
테스트 모드 시에, ZQ 칼리브레이션에 의해 풀업 저항 회로(PU_ODT)과 풀다운 저항 회로(PD_ODT)의 저항값들이 결정된 후, 코드(CODE)가 생성된다. 예를 들어, 풀업 스위치(US) 및 풀다운 스위치(DS)가 모두 온 되어, 풀업 저항 회로(PU_ODT) 및 풀다운 저항 회로(PD_ODT)에 의해 온-다이 터미네이션이 수행될 수 있다. 제2 비교기(COMP2)는 제2 집적 회로(IC2)로부터 패드(PAD_k)를 통해 수신되는 입력 신호를 기준 전압(VREF)과 비교하고, 비교 결과를 수신 신호로 출력할 수 있다. 코드 생성기(CGE)는 수신 신호(RX)의 특성에 따라 코드(CODE)를 생성할 수 있다.
도 5는 패드(PAD_k)를 통해 수신되는 입력 신호가 수신 신호(RX)로 출력되는 제1 예를 보여준다. 도 5에서, 가로 축은 시간을 가리키고, 세로 축은 전압의 레벨을 가리킨다. 도 5의 제1 그래프(G1)에서 입력 신호가 도시되고, 제2 그래프(G2)에서 수신 신호(RX)가 도시된다.
도 4 및 도 5의 제1 그래프(G1)를 참조하면, 입력 신호는 하이 레벨과 로우 레벨을 주기적으로 스윙하는 신호일 수 있다. 입력 신호의 스윙의 중심 레벨(CEN)은 기준 전압(VREF)의 레벨보다 높을 수 있다.
제2 비교기(COMP2)는 기준 전압(VREF)과 입력 신호의 비교 결과를 수신 신호(RX)로 출력한다. 따라서, 도 5의 제2 그래프(G2)에 도시된 바와 같이, 수신 신호(RX)는 입력 신호와 동일한 파형을 갖는다. 입력 신호의 스윙 레벨에 대한 기준 전압(VREF)의 상대적인 위치는 수신 신호(RX)의 스윙 레벨에 대한 접지 전압(VSS)의 상대적인 위치와 동일할 수 있다.
코드 생성기(CGE)는 수신 신호(RX)의 듀티비를 검출하거나 또는 수신 신호(RX)의 하이 레벨의 크기와 로우 레벨의 크기 사이의 차이를 검출하도록 구성될 수 있다. 수신 신호(RX)가 50%의 듀티비를 갖거나 또는 수신 신호(RX)의 하이 레벨의 제 크기(V1)와 로우 레벨의 제2 크기(V2)가 동일할 때, 수신 신호(RX)의 식별 마진이 증가된다. 예를 들어, 수신 신호(RX)가 로우 레벨을 갖는지 하이 레벨을 갖는지를 판별하는 정확도가 향상된다.
도 5에서, 수신 신호(RX)가 하이 레벨을 갖는 제1 구간(INT1)의 길이는 수신 신호(RX)가 로우 레벨을 갖는 제2 구간(INT2)보다 길다. 수신 신호(RX)의 하이 레벨의 크기(V1)는 수신 신호(RX)의 로우 레벨의 크기(V2)보다 크다. 따라서, 코드 생성기(CGE)는 제1 구간(INT1)이 제2 구간(INT2)보다 김을 가리키는 정보 제1 구간(INT1)을 감소시키거나 제2 구간(INT2)을 증가시켜야 함을 가리키는 정보, 제1 크기(V1)가 제2 크기(V2)보다 큼을 가리키는 정보, 제1 크기(V1)를 감소시키거나 제2 크기(V2)를 증가시켜야 함을 가리키는 정보, 또는 풀다운 세기를 증가시켜야 함을 가리키는 정보를 코드(CODE)로 생성할 수 있다.
도 6은 패드(PAD_k)를 통해 수신되는 입력 신호가 수신 신호(RX)로 출력되는 제2 예를 보여준다. 도 6에서, 가로 축은 시간을 가리키고, 세로 축은 전압의 레벨을 가리킨다. 도 6의 제1 그래프(G1)에서 입력 신호가 도시되고, 제2 그래프(G2)에서 수신 신호(RX)가 도시된다.
도 4 및 도 6의 제1 그래프(G1)를 참조하면, 입력 신호는 하이 레벨과 로우 레벨을 주기적으로 스윙하는 신호일 수 있다. 입력 신호의 스윙의 중심 레벨(CEN)은 기준 전압(VREF)의 레벨보다 낮을 수 있다.
제2 비교기(COMP2)는 기준 전압(VREF)과 입력 신호의 비교 결과를 수신 신호(RX)로 출력한다. 따라서, 도 6의 제2 그래프(G2)에 도시된 바와 같이, 수신 신호(RX)는 입력 신호와 동일한 파형을 갖는다. 입력 신호의 스윙 레벨에 대한 기준 전압(VREF)의 상대적인 위치는 수신 신호(RX)의 스윙 레벨에 대한 접지 전압(VSS)의 상대적인 위치와 동일할 수 있다.
도 6에서, 수신 신호(RX)가 하이 레벨을 갖는 제1 구간(INT1)의 길이는 수신 신호(RX)가 로우 레벨을 갖는 제2 구간(INT2)보다 짧다. 수신 신호(RX)의 하이 레벨의 크기(V1)는 수신 신호(RX)의 로우 레벨의 크기(V2)보다 작다. 따라서, 코드 생성기(CGE)는 제1 구간(INT1)이 제2 구간(INT2)보다 짧음을 가리키는 정보 제1 구간(INT1)을 증가시키거나 제2 구간(INT2)을 감소시켜야 함을 가리키는 정보, 제1 크기(V1)가 제2 크기(V2)보다 작음을 가리키는 정보, 제1 크기(V1)를 증가시키거나 제2 크기(V2)를 감소시켜야 함을 가리키는 정보, 또는 풀업 세기를 증가시켜야 함을 가리키는 정보를 코드(CODE)로 생성할 수 있다.
도 7은 본 발명의 실시 예에 따른 제1 집적 회로(IC1)의 동작 방법을 보여주는 순서도이다. 도 1, 도 3, 도 4 및 도 7을 참조하면, S210 단계에서, 제1 집적 회로(IC1)는 제2 집적 회로(IC2)에 신호의 전송을 요청할 수 있다. 예를 들어, 제1 집적 회로(IC1)는 제1 내지 제N 패드들(PAD_1~PAD_N)의 일부 또는 전부, 또는 별도의 채널을 통해 신호를 전송함으로써, 신호의 전송할 것을 제2 집적 회로(IC2)에 요청할 수 있다. 제1 집적 회로(IC1)는 테스트 모드에서 ZQ 칼리브레이션이 완료된 후에 신호의 전송을 요청할 수 있다. 제1 집적 회로(IC1)는 미리 정해진 패턴을 갖는 테스트 신호 또는 하이 레벨과 로우 레벨 사이를 주기적으로 천이하는 테스트 신호를 출력할 것을 제2 집적 회로(IC2)에 요청할 수 있다.
S220 단계에서, 제1 집적 회로(IC1)는 수신 신호(RX)의 듀티비 또는 스윙 레벨을 검출한다. 예를 들어, 검출 회로(DEC)는 수신 신호(RX)의 듀티비 또는 스윙 레벨을 검출하고, 검출 결과에 따라 코드(CODE)를 생성할 수 있다.
S230 단계에서, 제1 집적 회로(IC1)는 수신 신호(RX)가 정렬되었는지 판별한다. 예를 들어, 제1 집적 회로(IC1)는 수신 신호(RX)의 듀티비가 50% 또는 50%로부터 제1 임계값 이내의 차이를 갖는 경우, 수신 신호(RX)가 정렬된 것으로 판별할 수 있다. 예를 들어, 제1 집적 회로(IC1)는 수신 신호(RX)의 하이 레벨의 크기와 로우 레벨의 크기가 동일하거나 또는 하이 레벨의 크기와 로우 레벨의 크기 사이의 차이가 제2 임계값 이내인 경우, 수신 신호(RX)가 정렬된 것으로 판별할 수 있다. 예를 들어, S230 단계는 코드 생성기(CGE) 또는 코어 회로(COC)에 의해 수행될 수 있다.
수신 신호(RX)가 정렬되지 않으면, S240 단계에서, 코드 생성기(CGE)는 수신 신호(RX)에 기반하여 코드(CODE)를 생성할 수 있다. 예를 들어, 코드 생성기(CGE)는 수신 신호(RX)의 정렬 상태에 대한 정보를 포함하는 코드(CODE)를 생성할 수 있다. S250 단계에서, 코드 생성기(CGE)는 생성된 코드(CODE)가 제2 집적 회로(IC2)로 전송되도록 제1 집적 회로(IC1)를 제어할 수 있다.
수신 신호(RX)가 정렬되면, 테스트 모드가 종료될 수 있다.
도 8은 본 발명의 실시 예에 따라 구동 세기를 조절하는 제2 집적 회로(IC2)의 예를 보여주는 블록도이다. 도 8을 참조하면, 제2 집적 회로(IC2)는 제1 내지 제N 패드들(PAD_1~PAD_N), 제1 내지 제N 송수신 회로들(TRC_1~TRC_N), 그리고 코어 회로(COC)를 포함한다.
제1 내지 제N 송수신 회로들(TRC_1~TRC_N)은 코어 회로(COC)와 제1 내지 제N 패드들(PAD_1~PAD_N) 사이에 연결된다. 제1 내지 제N 송수신 회로들(TRC_1~TRC_N) 각각은 코어 회로(COC)로부터 수신되는 송신 신호(TX)에 응답하여, 제1 내지 제N 패드들(PAD_1~PAD_N) 중 대응하는 패드를 통해 출력 신호를 출력할 수 있다. 제1 내지 제N 송수신 회로들(TRC_1~TRC_N) 각각은 제1 내지 제N 패드들(PAD_1~PAD_N) 중 대응하는 패드로부터 수신되는 입력 신호에 응답하여, 코어 회로(COC)로 수신 신호(RX)를 전달할 수 있다.
제1 내지 제N 송수신 회로들(TRC_1~TRC_N) 각각은 구동 회로(DRC) 및 수신 회로(REC)를 포함한다. 구동 회로(DRC)는 코어 회로(COC)로부터 수신되는 송신 신호(TX)에 응답하여, 대응하는 패드를 통해 출력되는 출력 신호를 생성할 수 있다. 구동 회로(DRC)는 제어 신호(CTRL)에 응답하여 구동 세기를 조절하도록 구성된다. 예를 들어, 구동 회로(DRC)는 패드(PAD)의 전압을 하이 레벨로 구동하는 풀업 구동 세기 또는 패드(PAD)의 전압을 로우 레벨로 구동하는 풀다운 구동 세기를 제어할 수 있다. 수신 회로(REC)는 대응하는 패드를 통해 입력 신호를 수신하고, 수신된 입력 신호를 수신 신호(RX)로 출력할 수 있다.
코어 회로(COC)는 제1 집적 회로(IC1, 도 1 참조)로 전송할 데이터를 송신 신호(TX)로서 제1 내지 제N 송수신 회로들(TRC_1~TRC_N)로 전달할 수 있다. 코어 회로(COC)는 제1 집적 회로(IC1)로부터 제1 내지 제N 패드들(PAD_1~PAD_N)에 전달되는 입력 신호를 제1 내지 제N 송수신 회로들(TRC_1~TRC_N)을 통해 수신 신호(RX)로 수신할 수 있다.
코어 회로(COC)는 코드 관리부(CMU)를 포함한다. 코드 관리부(CMU)는 테스트 모드 시에 제1 집적 회로(IC1)의 요청에 따라 테스트 신호를 출력하도록 제1 내지 제N 송수신 회로들(TRC_1~TRC_N)을 제어할 수 있다. 코드 관리부(CMU)는 테스트 모드 시에 제1 집적 회로(IC1)로부터 수신되는 코드(CODE)를 저장할 수 있다. 코드 관리부(CMU)는 저장된 코드(CODE)를 이용하여 제1 내지 제N 송수신 회로들(TRC_1~TRC_N) 각각에 제어 신호(CTRL)를 출력할 수 있다.
예시적으로, 코드 관리부(CMU)는 하드웨어의 형태로 코어 회로(COC)의 일부로 제공될 수 있다. 다른 예로서, 코드 관리부(CMU)는 코어 회로(COC)에서 구동되는 펌웨어로 제공될 수 있다.
도 9는 제2 집적 회로(IC2)의 송수신 회로(TRC_k)의 예를 보여준다. 도 8 및 도 9를 참조하면, 송수신 회로(TRC_k)는 풀업 구동기(PU_DRV), 풀다운 구동기(PD_DRV), 기준 전압 생성기(VRG), 그리고 제3 비교기(COMP3)를 포함한다.
풀업 구동기(PU_DRV)는 전원 전압(VCC)이 공급되는 전원 노드 및 패드(PAD_k)의 사이에 연결된다. 풀업 구동기(PU_DRV)는 전원 노드와 패드(PAD_k)의 사이에 병렬 연결된 복수의 풀업 스위치들(US) 및 복수의 제4 스위치들(S4)을 포함한다. 제4 스위치들(S4)의 제1 단들은 전원 노드에 공통으로 연결될 수 있다. 제4 스위치들(S4)의 제2 단들은 풀업 스위치들(US)의 제1 단들에 연결될 수 있다. 풀업 스위치들(US)의 제2 단들은 패드(PAD_k)에 공통으로 연결될 수 있다.
풀업 스위치들(US)은 송신 신호(TX)의 레벨에 따라 동시에 온 또는 오프되도록 구성된다. 제4 스위치들(S4) 중 온 되는 스위치들의 수 또는 오프 되는 스위치들의 수에 따라, 전원 노드와 패드(PAD_k) 사이의 전류 경로들의 수가 조절된다. 즉, 풀업 구동기(PU_DRV)의 풀업 구동 세기가 조절된다. 제4 스위치들(S4)은 코어 회로(COC)로부터 전송되는 제어 신호(CTRL) 중에서 풀업 구동 세기와 연관된 신호에 따라 제어될 수 있다. 예를 들어, 제4 스위치들(S4) 각각은 제어 신호(CTRL)에 응답하여 온 또는 오프될 수 있다.
풀다운 구동기(PD_DRV)는 접지 전압(VSS)이 공급되는 접지 노드 및 패드(PAD_k)의 사이에 연결된다. 풀다운 구동기(PD_DRV)는 접지 노드와 패드(PAD_k)의 사이에 병렬 연결된 복수의 풀다운 스위치들(DS) 및 복수의 제5 스위치들(S5)을 포함한다. 제5 스위치들(S5)의 제1 단들은 접지 노드에 공통으로 연결될 수 있다. 제5 스위치들(S5)의 제2 단들은 풀다운 스위치들(DS)의 제1 단들에 연결될 수 있다. 풀다운 스위치들(DS)의 제2 단들은 패드(PAD_k)에 공통으로 연결될 수 있다.
풀다운 스위치들(DS)은 송신 신호(TX)의 레벨에 따라 동시에 온 또는 오프되도록 구성된다. 제5 스위치들(S5) 중 온 되는 스위치들의 수 또는 오프 되는 스위치들의 수에 따라, 접지 노드와 패드(PAD_k) 사이의 전류 경로들의 수가 조절된다. 즉, 풀다운 구동기(PD_DRV)의 풀다운 구동 세기가 조절된다. 제5 스위치들(S5)은 코어 회로(COC)로부터 전송되는 제어 신호(CTRL) 중에서 풀다운 구동 세기와 연관된 신호에 따라 제어될 수 있다. 예를 들어, 제5 스위치들(S5) 각각은 제어 신호(CTRL)에 응답하여 온 또는 오프될 수 있다.
기준 전압 생성기(VRG)는 기준 전압(VREF)을 생성하도록 구성된다. 예를 들어, 기준 전압 생성기(VRG)는 전원 전압(VCC)을 분배하고, 분배된 전압을 기준 전압(VREF)으로 출력하도록 구성될 수 있다. 기준 저압 생성기(VRG)는 전원 전압(VCC)의 분배 비율을 조절함으로써, 기준 전압(VREF)의 레벨을 조절하도록 구성될 수 있다.
제3 비교기(COMP3)는 패드(PAD_k)의 전압과 기준 전압(VREF)을 비교하고, 비교 결과를 수신 신호(RX)로 출력하도록 구성된다. 제3 비교기(COMP3)는 수신 회로(REC)를 형성할 수 있다.
풀업 구동기(PU_DRV) 및 풀다운 구동기(PD_DRV)는 구동 회로(DRC)를 형성할 수 있다.
송수신 회로(TRC_k)가 패드(PAD_k)를 통해 출력 신호를 출력할 때, 송신 신호(TX)에 응답하여, 풀업 스위치들(US) 및 풀다운 스위치들(DS) 중 하나의 스위치들은 온 되고 다른 하나의 스위치들은 오프될 수 있다. 풀업 스위치들(US)이 온 되고 풀다운 스위치들(DS)이 오프 되면, 패드(PAD_k)를 통해 하이 레벨의 신호가 출력될 수 있다. 풀업 스위치들(US)이 오프 되고 풀다운 스위치들(DS)이 온 되면, 패드(PAD_k)를 통해 로우 레벨의 신호가 출력될 수 있다. 제어 신호(CTRL)에 의해 제4 스위치들(S4) 중 활성 스위치들의 수가 조절되면, 구동 회로(DRC)의 풀업 구동 세기 및 풀다운 구동 세기가 조절될 수 있다.
송수신 회로(TRC_k)가 패드(PAD_k)를 통해 입력 신호를 수신할 때, 풀업 스위치들(US) 및 풀다운 스위치들(DS)은 모두 온 될 수 있다. 풀업 스위치들(US) 및 풀다운 스위치들(DS)이 모두 온 됨에 따라, 풀업 스위치들(US)은 제4 스위치들(S4)과 패드(PAD_k) 사이에 연결된 저항 성분으로 작용하고 풀다운 스위치들(DS)은 제5 스위치들(S5)과 패드(PAD_k) 사이에 연결된 저항 성분으로 작용한다. 제4 스위치들(S4) 및 제5 스위치들(S5) 중 활성 스위치들의 수가 조절되면, 패드(PAD_k)와 전원 노드 사이의 풀업 저항 성분 및 패드(PAD_k)와 접지 노드 사이의 풀다운 저항 성분이 조절된다. 예시적으로, 제1 집적 회로(IC1)의 수신 신호(RX)가 정렬(도 7 참조)되면, 풀업 구동기(PU_DRV)의 풀업 저항 성분 및 풀다운 구동기(PD_DRV)의 풀다운 저항 성분에 의해 온-칩 터미네이션(ODT)이 달성될 수 있다.
예시적으로, 도 4에서, 풀업 스위치(US) 및 풀다운 스위치(DS)는 각각 하나의 스위치인 것으로 도시되어 있다. 그러나, 도 9를 참조하여 설명된 바와 같이, 도 4의 풀업 스위치(US)는 풀업 구동기(PU_DRV)와 유사한 구조를 가질 수 있으며, 도 4의 풀다운 스위치(DS)는 풀다운 구동기(PD_DRV)와 유사한 구조를 가질 수 있다. 즉, 도 4에서, 풀업 스위치(US) 및 풀다운 스위치(DS)의 풀업 구동 시게 및 풀다운 구동 세기가 각각 조절될 수 있다.
도 10은 본 발명의 실시 예에 따른 제2 집적 회로(IC2)의 동작 방법을 보여주는 순서도이다. 도 1 및 도 8 내지 도 10을 참조하면, S310 단계에서, 제2 집적 회로(IC2)는 제1 집적 회로(IC1)로부터 요청을 수신한다. 예를 들어, 제2 집적 회로(IC2)는 테스트 신호의 전송 요청을 제1 집적 회로(IC1)로부터 수신할 수 있다.
S320 단계에서, 제2 집적 회로(IC2)는 신호를 전송한다. 예를 들어, 제2 집적 회로(IC2)는 미리 정해진 패턴 또는 하이 레벨과 로우 레벨을 주기적으로 스윙하는 패턴을 갖는 테스트 신호를 제1 내지 제N 패드들(PAD_1~PAD_N)을 통해 제1 집적 회로(IC1)로 출력할 수 있다.
S330 단계에서, 제2 집적 회로(IC2)는 코드(CODE)를 수신한다. 예를 들어, 제2 집적 회로(CODE)는 제1 내지 제N 패드들(PAD_1~PAD_N)의 일부 또는 전부, 또는 별도의 채널을 통해 코드(CODE)를 수신할 수 있다.
S340 단계에서, 제2 집적 회로(IC2)는 수신된 코드(CODE)에 응답하여 풀업 구동기(PU_DRV) 및 풀다운 구동기(PD_DRV)를 제어할 수 있다. 예를 들어, 제2 집적 회로(IC2)는 풀업 구동기(PU_DRV)의 풀업 구동 세기를 제어하고, 풀다운 구동기(PD_DRV)의 풀다운 구동 세기를 조절할 수 있다. 풀업 구동 세기 및 풀다운 구동 세기가 조절됨에 따라, 풀업 구동기(PU_DRV) 및 풀다운 구동기(PD_DRV)에 의해 수행되는 온-다이 터미네이션(ODT)과 연관된 풀업 저항값들 및 풀다운 저항값들이 조절된다. 즉, 제2 집적 회로(IC2)에서 ZQ 칼리브레이션과 연관된 회로들에 제공되지 않고, 제2 집적 회로(IC2)에서 ZQ 칼리브레이션이 수행되지 않음에도 불구하고, 제2 집적 회로(IC2)에서 실질적으로 ZQ 칼리브레이션이 수행된 것과 등가적인 효과가 발생한다.
도 11은 제1 집적 회로(IC1) 및 복수의 제2 집적 회로들(IC2)이 연결된 다른 예를 보여준다. 도 11을 참조하면, 복수의 제2 집적 회로들(IC2)은 제1 집적 회로(IC1)에 공통으로 연결될 수 있다. 예를 들어, 제2 집적 회로들(IC2)의 제1 패드들(PAD_1)은 제1 집적 회로(IC1)의 제1 패드(PAD_1)에 공통으로 연결될 수 있다. 제2 집적 회로들(IC2)의 제k 패드(PAD_k, k는 양의 정수)는 제1 집적 회로(IC1)의 제k 패드(PAD_k)에 공통으로 연결될 수 있다. 제2 집적 회로들(IC2)의 제N 패드(PAD_N)는 제1 집적 회로(IC1)의 제N 패드(PAD_N)에 공통으로 연결될 수 있다.
제1 집적 회로(IC1)는 복수의 제2 집적 회로들(IC2)로 각각 제공되는 별도의 신호 라인들(미도시)을 통해, 복수의 제2 집적 회로들(IC2)을 각각 활성화 또는 비활성화할 수 있다. 제1 집적 회로(IC1)는 제1 내지 제N 패드들(PAD_1~PAD_N)을 통해 제2 집적 회로들(IC2) 중 활성화된 집적 회로로 출력 신호를 전송하고, 활성화된 집적 회로로부터 입력 신호를 수신할 수 있다.
제1 집적 회로(IC1)는 도 3 및 도 4를 참조하여 설명된 구조를 가질 수 있다. 제2 집적 회로들(IC2) 각각은 도 8 및 도 9를 참조하여 설명된 구조를 가질 수 있다. 즉, 제1 집적 회로(IC1)는 ZQ 칼리브레이션을 수행하고, 제2 집적 회로들(IC2)로부터 전송되는 테스트 신호를 이용하여 제2 집적 회로들(IC2)에 각각 대응하는 코드들(CODE)을 생성할 수 있다. 제2 집적 회로들(IC2) 각각은 대응하는 코드에 따라 풀업 구동 세기 및 풀다운 구동 세기를 조절할 수 있다.
도 12는 제1 집적 회로(IC1) 및 복수의 제2 집적 회로들(IC2)의 동작 방법의 예를 보여주는 순서도이다. 도 11 및 도 12를 참조하면, S410 단계에서, 제1 집적 회로(IC1)는 ZQ 칼리브레이션을 수행한다.
S415 단계에서, 제1 집적 회로(IC1)는 복수의 제2 집적 회로들(IC2) 중 하나를 선택한다. 예를 들어, 제1 집적 회로(IC1)는 복수의 제2 집적 회로들(IC2) 중 하나를 활성화할 수 있다.
S420 단계에서, 활성화된 제2 집적 회로(IC2)는 제1 집적 회로(IC1)로 테스트 신호를 전송할 수 있다.
S430 단계에서, 제1 집적 회로(IC1)는 활성화된 제2 집적 회로(IC2)로부터 수신되는 테스트 신호로부터 코드(CODE)를 생성할 수 있다.
S440 단계에서, 제1 집적 회로(IC1)는 생성된 코드(CODE)를 활성화된 제2 집적 회로(IC2)로 전송할 수 있다.
S450 단계에서, 활성화된 제2 집적 회로(IC2)는 코드(CODE)에 응답하여 칼리브레이션을 수행할 수 있다. 예를 들어, 활성화된 제2 집적 회로(IC2)는 코드(CODE)에 응답하여 풀업 구동 세기 및 풀다운 구동 세기를 조절할 수 있다.
활성화된 제2 집적 회로(IC2)의 칼리브레이션이 완료되면, S460 단계에서, 제1 집적 회로(IC1)는 선택된 제2 집적 회로(IC2)가 마지막인지 판별한다. 예를 들어, 제1 집적 회로(IC1)는 복수의 제2 집적 회로들(IC2) 모두에서 칼리브레이션이 수행되었는지 판별할 수 있다. 선택된 제2 집적 회로(IC2)가 마지막이면, 테스트 동작은 종료된다. 선택된 제2 집적 회로(IC2)가 마지막이 아니면, S415 단계에서 다음 제2 집적 회로(IC2)가 선택된다.
예를 들어, 제1 집적 회로(IC1)는 테스트 모드로 진입한 후에 ZQ 칼리브레이션을 수행할 수 있다. 테스트 모드에서, ZQ 칼리브레이션이 완료된 후에, 제1 집적 회로(IC1)는 복수의 제2 집적 회로들(IC2) 중 첫 번째 집적 회로를 활성화하고, 활성화된 제2 집적 회로(IC2)의 코드(CODE)를 생성하고, 생성된 코드(CODE)를 활성화된 제2 집적 회로(CODE)로 전송할 수 있다.
예를 들어, 활성화된 제2 집적 회로(IC2)는 제1 집적 회로(IC2)로부터 수신되는 커맨드 또는 제어 신호에 따라 테스트 모드로 진입할 수 있다. 테스트 모드로 진입한 후에, 제1 집적 회로(IC1)의 요청에 따라, 활성화된 제2 집적 회로(IC2)는 테스트 신호를 제1 집적 회로(IC1)로 출력할 수 있다. 또한, 테스트 모드에서, 활성화된 제2 집적 회로(IC2)는 제1 집적 회로(IC1)로부터 수신되는 코드(CODE)에 응답하여 풀업 구동 세기 및 풀다운 구동 세기를 조절할 수 있다. 활성화된 제2 집적 회로(IC2)는 제1 집적 회로(IC2)로부터 수신되는 커맨드 또는 제어 신호에 따라 테스트 모드를 종료할 수 있다.
예시적으로, 제1 집적 회로(IC1)가 테스트 모드로 진입할 때에, 제1 집적 회로(IC1)는 활성화된 제2 집적 회로(IC2)에 커맨드 또는 제어 신호를 전송하여 테스트 모드를 트리거할 수 있다. 이 경우, S415 단계는 S410 단계 이전에 수행될 수 있다. 다른 예로서, 제1 집적 회로(IC1)에서 ZQ 칼리브레이션이 완료된 후에 그리고 코드(CODE) 생성을 시작하기 전에, 제1 집적 회로(IC1)는 활성화된 제2 집적 회로(IC2)에 커맨드 또는 제어 신호를 전송하여 테스트 모드를 트리거할 수 있다.
본 발명의 실시 예에 따르면, 제1 집적 회로(IC1)에 코드(CODE)를 생성하는 기능을 구비함에 따라, 복수의 집적 회로들(IC2)로부터 ZQ 칼리브레이션과 연관된 회로들 및 기능들이 제거될 수 있다. 따라서, 복수의 집적 회로들(IC2)의 사이즈 및 복잡도가 감소되고, 제조 비용이 감소될 수 있다.
도 13은 본 발명의 다른 실시 예에 따른 집적 회로들(IC2~IC4)을 보여주는 블록도이다. 도 13을 참조하면, 제4 집적 회로(IC4)는 제3 집적 회로(IC3) 및 제5 집적 회로(IC5)와 통신하도록 구성된다. 제3 집적 회로(IC3)는 복수의 제2 집적 회로들(IC2) 및 제4 집적 회로(IC4)와 통신하도록 구성된다. 복수의 제2 집적 회로들(IC2)은 제3 집적 회로(IC3)와 통신하도록 구성된다.
예시적으로, 제2 집적 회로들(IC2) 각각은 도 8 및 도 9를 참조하여 설명된 구조를 가질 수 있다. 즉, 제2 집적 회로들(IC2) 각각은 코드(CODE)에 응답하여 풀업 구동 세기 및 풀다운 구동 세기를 조절하도록 구성된다. 제2 집적 회로들(IC2) 각각은 불휘발성 메모리를 포함할 수 있다.
제4 집적 회로(IC4)는 제2 집적 회로들(IC2)을 제어하도록 구성되는 메모리 컨트롤러일 수 있다.
제3 집적 회로(IC3)는 제4 집적 회로(IC4)와 제2 집적 회로(IC2) 사이의 통신을 중개하도록 구성된다. 예를 들어, 제3 집적 회로(IC3)는 제4 집적 회로(IC4)로부터 출력되는 신호를 제2 집적 회로(IC2)로 전달하고, 제2 집적 회로(IC2)로부터 전달되는 신호를 제4 집적 회로(IC4)로 전달하도록 구성된다. 신호 전달 과정에서, 제3 집적 회로(IC3)는 클럭과 신호의 동기를 재정렬하는 리타이밍(retiming)을 수행하도록 구성될 수 있다.
제5 집적 회로(IC5)는 메모리 컨트롤러에 의해 버퍼 메모리, 캐시 메모리, 동작 메모리 등으로 사용되는 RAM (Random Access Memory)일 수 있다.
제2 내지 제5 집적 회로들(IC2~IC5) 각각은 별도의 패키지들로 구현될 수 있다. 제2 내지 제5 집적 회로들(IC2~IC5) 중 적어도 둘 이상은 하나의 패키지로 구현될 수 있다.
도 14는 제3 집적 회로(IC3)의 예를 보여주는 블록도이다. 도 14를 참조하면, 제3 집적 회로(IC3)는 제1a 내지 제Na 패드들(PAD_1a~PAD_Na), 제1a 내지 제Na 송수신 회로들(TRC_1a~TRC_Na), 제1b 내지 제Nb 패드들(PAD_1b~PAD_Nb), 제1b 내지 제Nb 송수신 회로들(TRC_1b~TRC_Nb), 그리고 코어 회로(COC)를 포함한다.
제1a 내지 제Na 패드들(PAD_1a~PAD_1b)은 제2 집적 회로들(IC2)과 연결될 수 있다. 제1a 내지 제Na 송수신 회로들(TRC_1a~TRC_Na)은 제1a 내지 제Na 패드들(PAD_1a~PAD_Na)을 통해 제2 집적 회로들(IC2)과 통신하도록 구성될 수 있다. 제1a 내지 제Na 송수신 회로들(TRC_1a~TRC_Na) 각각은 도 3 및 도 4를 참조하여 설명된 구조를 가질 수 있다.
제1b 내지 제Nb 패드들(PAD_1b~PAD_1b)은 제2 집적 회로들(IC2)과 연결될 수 있다. 제1b 내지 제Nb 송수신 회로들(TRC_1b~TRC_Nb)은 제1b 내지 제Nb 패드들(PAD_1b~PAD_Nb)을 통해 제4 집적 회로(IC4)과 통신하도록 구성될 수 있다. 제1b 내지 제Nb 송수신 회로들(TRC_1b~TRC_Nb) 각각은 도 3 및 도 4를 참조하여 설명된 구조를 가질 수 있다.
정상 모드 시에, 코어 회로(COC)는 제4 집적 회로(IC4)로부터 제1b 내지 제Nb 패드들(PAD_1b~PAD_1b) 및 제1b 내지 제Nb 송수신 회로들(TRC_1b~TRC_Nb)을 통해 수신되는 수신 신호(RXb)를 제1a 내지 제Na 송수신 회로들(TRC_1a~TRC_Na) 및 제1a 내지 제Na 패드들(PAD_1a~PAD_1b)을 통해, 송신 신호(TXa)로서, 활성화된 제2 집적 회로(IC2)로 전달할 수 있다. 코어 회로(COC)는 활성화된 제2 집적 회로(IC2)로부터 제1a 내지 제Na 패드들(PAD_1a~PAD_Na) 및 제1a 내지 제Na 송수신 회로들(TRC_1a~TRC_Na)을 통해 수신되는 수신 신호(RXa)를 제1b 내지 제Nb 송수신 회로들(TRC_1b~TRC_Nb) 및 제1b 내지 제Nb 패드들(PAD_1b~PAD_1b)을 통해, 송신 신호(TXb)로서, 제4 집적 회로(IC4)로 전달할 수 있다. 신호 전달 과정에서, 코어 회로(COC)는 리타이밍을 수행하도록 구성될 수 있다.
코어 회로(COC)는 디코더(CMD)를 포함한다. 디코더(CMD)는 제4 집적 회로(IC4)로부터 제1b 내지 제Nb 패드들(PAD_1b~PAD_1b) 및 제1b 내지 제Nb 송수신 회로들(TRC_1b~TRC_Nb)의 일부 또는 전부, 또는 별도의 채널을 통해 수신되는 커맨드를 디코딩하도록 구성된다. 디코딩 결과가 테스트 진입을 가리키면, 제3 집적 회로(IC3)는 테스트 모드로 진입할 수 있다. 디코딩 결과가 테스트 종료를 가리키면, 제3 집적 회로(IC3)는 테스트 모드를 종료할 수 있다.
코어 회로(COC)는 코드 생성기(CGE)를 더 포함한다. 테스트 모드에서, 코드 생성기(CGE)는 활성화된 제2 집적 회로(IC2)로부터 제1a 내지 제Na 패드들(PAD_1a~PAD_Na) 및 제1a 내지 제Na 송수신 회로들(TRC_1a~TRC_Na)을 통해 수신되는 수신 신호(RXa)로부터 코드(CODE)를 생성하도록 구성된다.
예시적으로, 도 7 및 도 10을 참조하여 설명된 바와 같이, 코드 생성기(CGE)는 활성화된 제2 집적 회로(IC2)로부터 수신되는 수신 신호(RXa)가 정렬될 때까지, 활성화된 제2 집적 회로(IC2)와 칼리브레이션 동작을 수행할 수 있다. 제3 집적 회로(IC3)는 활성화된 제2 집적 회로(IC2)로 코드(CODE)를 직접 전송하도록 구성될 수 있다.
다른 예로서, 코드 생성기(CGE)는 제4 집적 회로(IC4)의 제어에 따라 도 7 및 도 10을 참조하여 설명된 칼리브레이션 동작을 수행할 수 있다. 제3 집적 회로(IC3)는 제4 집적 회로(IC4)의 제어에 따라, 활성화된 제2 집적 회로(IC2)에 테스트 신호의 전송을 요청할 수 있다. 코드 생성기(CGE)는 활성화된 제2 집적 회로(IC2)로부터 수신되는 테스트 신호로부터 코드(CODE)를 생성할 수 있다. 제3 집적 회로(IC3)는 생성된 코드(CODE)를 제4 집적 회로(IC4)로 전달할 수 있다. 제4 집적 회로(IC4)는 코드(CODE)를 제3 집적 회로(IC3)를 통해 활성화된 제2 집적 회로(IC2)로 전달할 수 있다. 즉, 제3 집적 회로(IC3)는 제4 집적 회로(IC4)를 통해 활성화된 제2 집적 회로(IC2)로 코드(CODE)를 전송하도록 구성될 수 있다.
예시적으로, 제1a 내지 제Na 송수신 회로들(TRC_1a~TRC_Na)은 도 3 및 도 4를 참조하여 설명된 구조를 갖는 것으로 설명되었다. 그러나, 제1b 내지 제Nb 송수신 회로들(TRC_1b~TRC_Nb) 각각은 도 8 및 도 9를 참조하여 설명된 구조를 가질 수 있다. 이 때, 제4 집적 회로(IC4)는 도 1 내지 도 6을 참조하여 설명된 바와 같이, 제3 집적 회로(IC3)로부터 전송되는 테스트 신호로부터 코드(CODE)를 생성하고, 생성된 코드를 제3 집적 회로(IC3)로 전송하도록 구성될 수 있다. 즉, 제4 집적 회로(IC4) 및 제3 집적 회로(IC3)는 도 1의 제1 집적 회로(IC1) 및 제2 집적 회로(IC2)에 각각 대응하는 칼리브레이션 동작을 수행할 수 있다.
예시적으로, 도 13에서, 제4 집적 회로(IC4)는 RAM과 연결되는 것으로 설명되었다. 그러나, 도 1 및 도 11을 참조하여 설명된 바와 같이, RAM은 생략될 수 있다. 반대로, 도 13을 참조하여 설명된 바와 같이, 도 1 및 도 11의 제1 집적 회로(IC1)는 RAM과 통신하도록 구성될 수 있다.
제2 내지 제5 집적 회로들(IC2~IC5)은 솔리드 스테이트 드라이브(SSD, Solid State Drive)를 형성할 수 있다.
도 15는 본 발명의 또 다른 실시 예에 따른 집적 회로들(IC2~IC5)을 보여주는 블록도이다. 도 15를 참조하면, 제4 집적 회로(IC4)는 제5 집적 회로(IC5)와 연결되고, 복수의 제3 집적 회로들(IC3)과 연결된다. 복수의 제3 집적 회로들(IC3) 각각은 복수의 제2 집적 회로들(IC2)과 연결된다.
제2 집적 회로들(IC2) 각각은 불휘발성 메모리를 포함할 수 있다. 제3 집적 회로들(IC3) 각각은 제4 집적 회로(IC4)와 제2 집적 회로들(IC2) 사이에서 리타이밍을 수행하도록 구성될 수 있다. 제3 집적 회로들(IC3) 각각은 ZQ 칼리브레이션을 수행하고, 제2 집적 회로들(IC2)로 코드(CODE)를 전송하도록 구성될 수 있다.
제4 집적 회로(IC4)는 제3 집적 회로들(IC3)을 통해 제2 집적 회로들(IC2)을 제어하는 메모리 컨트롤러일 수 있다.
제5 집적 회로(IC5)는 버퍼 메모리, 캐시 메모리 또는 동작 메모리로 사용되는 RAM일 수 있다.
제2 내지 제5 집적 회로들(IC2~IC5)은 솔리드 스테이트 드라이브(SSD)를 형성할 수 있다.
도 16은 본 발명의 다른 예에 따른 제3 집적 회로(IC3)를 보여주는 블록도이다. 도 16을 참조하면, 제3 집적 회로(IC3)는 패드들(PAD_ka, PAD_kb, PAD_DQSa, PAD_DQSb, PAD_REa, PAD_REb, PAD_CTa, PAD_CTb), 송수신 회로들(TRC_ka, TRC_kb, TRC_DQSa, TRC_DQSb), 송신 회로들(DRC1, DRC2), 수신 회로들(REC1, REC2), 그리고 코어 회로(COC)를 포함한다.
패드(PAD_ka) 및 송수신 회로(TRC_ka)는 도 14의 제1a 내지 제1N 패드들(PAD_1a~PAD_Na) 및 제1a 내지 제Na 송수신 회로들(TRC_1a~TRC_Na)에 각각 대응할 수 있다. 예를 들어, 제1a 내지 제1N 패드들(PAD_1a~PAD_Na)의 수 또는 제1a 내지 제Na 송수신 회로들(TRC_1a~TRC_Na)의 수 만큼 패드(PAD_ka) 및 송수신 회로(TRC_ka)가 각각 복수개 제공될 수 있다. 패드(PAD_ka)는 불휘발성 메모리들(예를 들어, 제2 집적 회로들(IC2))과 연결되는 데이터 패드일 수 있다. 송수신 회로(TRC_ka)는 패드(PAD_ka)를 통해 불휘발성 메모리들(예를 들어, 제2 집적 회로들(IC2))과 데이터를 송신 및 수신할 수 있다. 송수신 회로(TRC_ka)는 패드(PAD_ka)를 통해 불휘발성 메모리들(예를 들어, 제2 집적 회로들(IC2))로 데이터를 전송하는 구동 회로(DRC) 및 패드(PAD_ka)를 통해 불휘발성 메모리들(예를 들어, 제2 집적 회로들(IC2))로부터 데이터를 수신하는 수신 회로(REC)를 포함할 수 있다.
패드(PAD_kb) 및 송수신 회로(TRC_kb)는 도 14의 제1b 내지 제1N 패드들(PAD_1b~PAD_Nb) 및 제1b 내지 제Nb 송수신 회로들(TRC_1b~TRC_Nb)에 각각 대응할 수 있다. 예를 들어, 제1b 내지 제1N 패드들(PAD_1b~PAD_Nb)의 수 또는 제1b 내지 제Nb 송수신 회로들(TRC_1b~TRC_Nb)의 수 만큼 패드(PAD_kb) 및 송수신 회로(TRC_kb)가 각각 복수개 제공될 수 있다. 패드(PAD_kb)는 메모리 컨트롤러(예를 들어, 제4 집적 회로(IC4))와 연결되는 데이터 패드일 수 있다. 송수신 회로(TRC_kb)는 패드(PAD_kb)를 통해 메모리 컨트롤러(예를 들어, 제4 집적 회로(IC4))와 데이터를 송신 및 수신할 수 있다. 송수신 회로(TRC_kb)는 패드(PAD_kb)를 통해 메모리 컨트롤러(예를 들어, 제4 집적 회로(IC4))로 데이터를 전송하는 구동 회로(DRC) 및 패드(PAD_kb)를 통해 메모리 컨트롤러(예를 들어, 제4 집적 회로(IC4))로부터 데이터를 수신하는 수신 회로(REC)를 포함할 수 있다.
패드(PAD_DQSa)는 불휘발성 메모리들(예를 들어, 제2 집적 회로들(IC2))과 연결되고, 패드(PAD_DQSb)는 메모리 컨트롤러(예를 들어, 제4 집적 회로(IC4))와 연결될 수 있다. 송수신 회로(TRC_DQSa)는 패드(PAD_DQSa)를 통해 불휘발성 메모리들(예를 들어, 제2 집적 회로들(IC2))과 데이터 스트로브 신호(DQS)를 통신하고, 송수신 회로(TRC_DQSb)는 패드(PAD_DQSb)를 통해 메모리 컨트롤러(예를 들어, 제4 집적 회로(IC4))와 데이터 스트로브 신호(DQS)를 통신할 수 있다. 예를 들어, 데이터 쓰기 동작 시에, 송수신 회로(TRC_DQSb)는 패드(PAD_DQSb)를 통해 메모리 컨트롤러(예를 들어, 제4 집적 회로(IC4))로부터 데이터 스트로브 신호(DQS)를 수신할 수 있다. 데이터 쓰기 동작 시에, 데이터 송수신 회로(TRC_DQSa)는 패드(PAD_DQSa)를 통해 불휘발성 메모리들(예를 들어, 제2 집적 회로들(IC2))로 데이터 스트로브 신호(DQS)를 송신할 수 있다. 데이터 읽기 동작 시에, 데이터 송수신 회로(TRC_DQSa)는 패드(PAD_DQSa)를 통해 불휘발성 메모리들(예를 들어, 제2 집적 회로들(IC2))로부터 데이터 스트로브 신호(DQS)를 수신할 수 있다. 데이터 읽기 동작 시에, 송수신 회로(TRC_DQSb)는 패드(PAD_DQSb)를 통해 메모리 컨트롤러(예를 들어, 제4 집적 회로(IC4))로 데이터 스트로브 신호(DQS)를 송신할 수 있다. 송수신 회로(TRC_DQSa)는 패드(PAD_DQSa)를 통해 불휘발성 메모리들(예를 들어, 제2 집적 회로들(IC2))로 데이터 스트로브 신호(DQS)를 송신하는 송신 회로(DRC) 및 패드(PAD_DQSa)를 통해 불휘발성 메모리들(예를 들어, 제2 집적 회로들(IC2))로부터 데이터 스트로브 신호(DQS)를 수신하는 수신 회로(REC)를 포함할 수 있다. 송수신 회로(TRC_DQSb)는 패드(PAD_DQSb)를 통해 메모리 컨트롤러(예를 들어, 제4 집적 회로(IC4))로 데이터 스트로브 신호(DQS)를 송신하는 송신 회로(DRC) 및 패드(PAD_DQSb)를 통해 메모리 컨트롤러(예를 들어, 제4 집적 회로(IC4))로부터 데이터 스트로브 신호(DQS)를 수신하는 수신 회로(REC)를 포함할 수 있다.
패드(PAD_REa)는 불휘발성 메모리들(예를 들어, 제2 집적 회로들(IC2))과 연결되고, 패드(PAD_REb)는 메모리 컨트롤러(예를 들어, 제4 집적 회로(IC4))와 연결될 수 있다. 데이터 읽기 동작 시에, 송신 회로(DRC1)는 패드(PAD_REa)를 통해 불휘발성 메모리들(예를 들어, 제2 집적 회로들(IC2))로 읽기 인에이블 신호(/RE)를 송신하고, 수신 회로(REC1)는 패드(PAD_REb)를 통해 메모리 컨트롤러(예를 들어, 제4 집적 회로(IC4))로부터 읽기 인에이블 신호(/RE)를 수신할 수 있다.
패드(PAD_CTa)는 불휘발성 메모리들(예를 들어, 제2 집적 회로들(IC2))과 연결되고, 패드(PAD_CTb)는 메모리 컨트롤러(예를 들어, 제4 집적 회로(IC4))와 연결될 수 있다. 데이터 읽기 동작 시에, 송신 회로(DRC2)는 패드(PAD_CTa)를 통해 불휘발성 메모리들(예를 들어, 제2 집적 회로들(IC2))로 제어 신호(CT)를 송신하고, 수신 회로(REC2)는 패드(PAD_CTb)를 통해 메모리 컨트롤러(예를 들어, 제4 집적 회로(IC4))로부터 제어 신호(CT)를 수신할 수 있다. 예를 들어, 패드(PAD_CTb), 수신 회로(REC2), 송신 회로(DRC2), 그리고 패드(PAD_CTa) 각각은 메모리 컨트롤러(예를 들어, 제4 집적 회로(IC4))로부터 제3 집적 회로(IC3)를 통해 불휘발성 메모리들(예를 들어, 제2 집적 회로들(IC2))로 전달되는 제어 신호(CT)의 수 만큼 복수개 제공될 수 있다. 예를 들어, 제어 신호(CT)는 어드레스 래치 인에이블 신호(ALE), 커맨드 래치 인에이블 신호(CLE), 쓰기 인에이블 신호(/WE), 그리고 제3 집적 회로(IC3)에 연결된 불휘발성 메모리들(예를 들어, 제2 집적 회로들(IC2))의 수 만큼의 칩 인에이블 신호(/CE)를 포함할 수 있다.
디코더(CMD)는 수신 회로(REC2)로부터 어드레스 래치 인에이블 신호(ALE), 커맨드 래치 인에이블 신호(CLE), 쓰기 인에이블 신호(/WE), 그리고 제1 내지 제N 칩 인에이블 신호(/CE)를 포함하는 제어 신호(CT)를 수신할 수 있다. 디코더(CMD)는 수신된 제어 신호(CT)를 송신 회로(DRC2)로 전달할 수 있다.
제어 신호(CT)에 응답하여, 디코더(CMD)는 송수신 회로(TRC_kb)를 통해 커맨드가 입력되는 커맨드 입력 사이클을 식별할 수 있다. 커맨드 입력 사이클 동안에, 디코더(CMD)는 송수신 회로(TRC_kb)를 통해 수신되는 커맨드를 해석할 수 있다. 예를 들어, 디코더(CMD)는 수신되는 커맨드가 읽기 커맨드인지 또는 쓰기 커맨드인지 식별할 수 있다. 식별 결과에 따라, 디코더(CD)는 제어 신호(RW)를 제어할 수 있다. 예를 들어, 수신되는 커맨드가 읽기 커맨드일 때, 디코더(CMD)는 제어 신호(RW)를 제1 값으로 제어할 수 있다. 수신되는 커맨드가 쓰기 커맨드일 때, 디코더(CMD)는 제어 신호(RW)를 제2 값으로 제어할 수 있다. 수신되는 커맨드가 읽기 커맨드 또는 쓰기 커맨드가 아닐 때, 디코더(CMD)는 제어 신호(RW)를 비활성화할 수 있다.
수신 회로(REC1)를 통해 수신되는 읽기 인에이블 신호(/RE)는 제1 멀티플렉서(MUX1) 및 송신 회로(DRC1)로 전달된다.
송수신 회로(TRC_DQSb)를 통해 수신되는 데이터 스트로브 신호(DQS)는 제1 멀티플렉서(MUX1) 및 제3 멀티플렉서(MUX3)로 전달된다. 송수신 회로(TRC_DQSa)를 통해 수신되는 데이터 스트로브 신호(DQS)는 제1 멀티플렉서(MUX1) 및 제2 멀티플렉서(MUX2)로 전달된다.
제1 멀티플렉서(MUX1)는 수신 회로(REC1)로부터 읽기 인에이블 신호(/RE)를 수신하고, 송수신 회로(TRC_DQSb)로부터 데이터 스트로브 신호(DQS)를 수신하고, 송수신 회로(TRC_DQSa)로부터 데이터 스트로브 신호(DQS)를 수신하고, 그리고 디코더(CMD)로부터 제어 신호(RW)를 수신한다. 제어 신호(RW)가 읽기를 가리킬 때, 제1 멀티플렉서(MUX1)는 수신 회로(REC1)로부터 수신된 읽기 인에이블 신호(/RE) 및 송수신 회로(TRC_DQSa)로부터 수신된 데이터 스트로브 신호(DQS)를 지연 고정 루프(DLL)로 전달할 수 있다. 제어 신호(RW)가 쓰기를 가리킬 때, 제1 멀티플렉서(MUX1)는 송수신 회로(TRC_DQSb)로부터 수신된 데이터 스트로브 신호(DQS)를 지연 고정 루프(DLL)로 전달할 수 있다.
지연 고정 루프(DLL)는, 읽기 시에, 제1 멀티플렉서(MUX1)로부터 읽기 인에이블 신호(/RE) 및 송수신 회로(TRC_DQSa)로부터 수신되는 데이터 스트로브 신호(DQS)를 수신한다. 지연 고정 루프(DLL)는 읽기 인에이블 신호(/RE)로부터 1/4 주기의 고정 지연(locking delay)을 검출하고, 검출된 고정 지연을 이용하여 데이터 스트로브 신호(DQS)로부터 1/4 주기만큼 지연된 내부 신호(iDQS)를 출력할 수 있다. 지연 고정 루프(DLL)는, 쓰기 시에, 송수신 회로(TRC_DQSb)로부터 수신되는 데이터 스트로브 신호(DQS)를 제1 멀티플렉서(MUX1)로부터 수신한다. 지연 고정 루프(DLL)는 데이터 스트로브 신호(DQS)로부터 1/4주기의 고정 지연(locking delay)을 검출하고, 검출된 고정 지연을 이용하여 데이터 스트로브 신호(DQS)로부터 1/4 주기만큼 지연된 내부 신호(iDQS)를 출력할 수 있다. 내부 신호(iDQS)는 제2 멀티플렉서(MUX2) 및 플립플롭들(FF1, FF2)로 전달된다.
제1 플립플롭(FF1)은, 읽기 시에, 송수신 회로(TRC_ka)를 통해 수신되는 데이터를 내부 신호(iDQS)에 동기되어 재정렬할 수 있다. 제2 플립플롭(FF2)은, 쓰기 시에, 송수신 회로(TRC_kb)를 통해 수신되는 데이터를 내부 신호(iDQS)에 동기되어 재정렬할 수 있다.
제2 멀티플렉서(MUX2)는 지연 고정 루프(DLL)로부터 내부 신호(iDQS)를 수신하고, 송수신 회로(TRC_DQSa)를 통해 데이터 스트로브 신호(DQS)를 수신할 수 있다. 활성 신호(EN)에 응답하여, 제2 멀티플렉서(MUX2)는 내부 신호(iDQS) 또는 데이터 스트로브 신호(DQS)를 송수신 회로(TRC_DQSb)로 전달할 수 있다.
제3 멀티플렉서(MUX3)는 지연 고정 루프(DLL)로부터 내부 신호(iDQS)를 수신하고, 송수신 회로(TRC_DQSb)를 통해 데이터 스트로브 신호(DQS)를 수신한다. 활성 신호(EN)에 응답하여, 제3 멀티플렉서(MUX3)는 내부 신호(iDQS) 또는 데이터 스트로브 신호(DQS)를 송수신 회로(DQS_TRCa)로 전달할 수 있다.
제4 멀티플렉서(MUX4)는 제1 플립플롭(FF1)으로부터 재정렬된 데이터를 수신하고, 송수신 회로(TRC_DQSa)를 통해 데이터를 수신할 수 있다. 활성 신호(EN)에 응답하여, 제4 멀티플렉서(MUX4)는 재정렬된 데이터 또는 송수신 회로(TRC_ka)를 통해 수신된 데이터를 송수신 회로(TRC_kb)로 전달할 수 있다.
제5 멀티플렉서(MUX5)는 제2 플립플롭(FF2)으로부터 재정렬된 데이터를 수신하고, 송수신 회로(TRC_kb)를 통해 데이터를 수신한다. 활성 신호(EN)에 응답하여, 제5 멀티플렉서(MUX5)는 재정렬된 데이터 또는 송수신 회로(TRC_DQSb)로부터 수신되는 데이터를 송수신 회로(TRC_ka)로 전달한다.
활성 신호(EN)가 활성 상태이고 제어 신호(RW)가 쓰기 동작을 가리킬 때, 코어 회로(COC)는 내부 신호(iDQS)를 송수신 회로(TRC_DQSa)로 출력하고, 제2 플립플롭(FF2)에 의해 재정렬된 데이터를 송수신 회로(TRC_ka)로 출력한다. 활성 신호(EN)가 활성 상태이고 제어 신호(RW)가 읽기 동작을 가리킬 때, 코어 회로(COC)는 내부 신호(iDQS)를 송수신 회로(TRC_DQSb)로 출력하고, 제1 플립플롭(FF1)에 의해 재정렬된 데이터를 송수신 회로(TRC_kb)로 출력한다. 즉, 활성 신호(EN)가 활성 상태일 때, 코어 회로(COC)는 메모리 컨트롤러(예를 들어 제4 집적 회로(IC4))와 불휘발성 메모리들(예를 들어 제2 집적 회로들(IC2)) 사이에서 통신되는 데이터 및 데이터 스트로브 신호(DQS)를 재정렬하는 리타이밍을 수행할 수 있다. 활성 신호(EN)가 비활성 상태일 때, 코어 회로(COC)는 메모리 컨트롤러(예를 들어 제4 집적 회로(IC4))와 불휘발성 메모리들(예를 들어 제2 집적 회로들(IC2)) 사이에서 단순한 신호 전달만을 수행할 수 있다.
제어 신호(CT)가 커맨드 입력 사이클을 가리킬 때, 디코더(CMD)는 송수신 회로(TRC_kb)를 통해 수신되는 커맨드를 디코딩할 수 있다. 디코딩된 커맨드가 테스트 모드의 시작을 가리킬 때, 코어 회로(COC)는 테스트 모드로 진입할 수 있다. 디코딩된 커맨드가 테스트 모드의 종료를 가리킬 때, 코어 회로(COC)는 테스트 모드를 종료할 수 있다. 테스트 모드에서, 송수신 회로(TRC_ka)의 송신 회로(DRC)는 ZQ 칼리브레이션을 수행할 수 있다. ZQ 칼리브레이션이 종료된 후에, 코드 생성기(CGE)는 송수신 회로(TRC_ka)를 통해 수신되는 수신 신호에 기반하여 코드(CODE)를 생성할 수 있다. 생성된 코드(CODE)는 불휘발성 메모리들(예를 들어 제2 집적 회로들(IC2))로 전달될 수 있다.
도 17은 본 발명의 실시 예에 따른 제2 집적 회로(IC2)를 보여주는 블록도이다. 도 17을 참조하면, 제2 집적 회로(IC2)는 메모리 셀 어레이(111), 어드레스 디코더 회로(113), 페이지 버퍼 회로(115), 데이터 입출력 회로(117), 그리고 제어 로직 회로(119)를 포함한다.
메모리 셀 어레이(111)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 복수의 메모리 셀들을 포함한다. 각 메모리 블록은 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인들(WL), 그리고 적어도 하나의 스트링 선택 라인(SSL)을 통해 어드레스 디코더 회로(113)에 연결될 수 있다. 각 메모리 블록은 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(115)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 복수의 비트 라인들(BL)에 공통으로 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)의 메모리 셀들은 동일한 구조들을 가질 수 있다. 예시적으로, 복수의 메모리 블록들(BLK1~BLKz) 각각은 소거 동작의 단위일 수 있다. 메모리 셀 어레이(111)의 메모리 셀들은 하나의 메모리 블록의 단위로 소거될 수 있다. 하나의 메모리 블록에 속한 메모리 셀들은 동시에 소거될 수 있다. 다른 예로서, 각 메모리 블록은 복수의 서브 블록들로 분할될 수 있다. 복수의 서브 블록들 각각은 소거 동작의 단위일 수 있다.
어드레스 디코더 회로(113)는 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 그리고 복수의 스트링 선택 라인들(SSL)을 통해 메모리 셀 어레이(111)에 연결된다. 어드레스 디코더 회로(113)는 제어 로직 회로(119)의 제어에 따라 동작한다. 어드레스 디코더 회로(113)는 제1 또는 제4 집적 회로(IC1, IC4)로부터 제1 어드레스(ADDR1)를 수신할 수 있다. 어드레스 디코더 회로(113)는 수신된 제1 어드레스(ADDR1)를 디코딩하고, 디코딩된 어드레스에 따라 워드 라인들(WL)에 인가되는 전압들을 제어할 수 있다.
예를 들어, 프로그램 시에, 어드레스 디코더 회로(113)는, 제1 어드레스(ADDR1)가 가리키는 선택된 메모리 블록의 선택된 워드 라인에 프로그램 전압(VGPM)을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 패스 전압(VPASS)을 인가할 수 있다. 읽기 시에, 어드레스 디코더 회로(131)는 제1 어드레스(ADDR1)가 가리키는 선택된 메모리 블록의 선택된 워드 라인에 선택 읽기 전압(VRD)을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 비선택 읽기 전압(VREAD)을 인가할 수 있다. 소거 시에, 어드레스 디코더 회로(113)는 제1 어드레스(ADDR1)가 가리키는 선택된 메모리 블록의 워드 라인들에 소거 전압들(예를 들어, 접지 전압 또는 접지 전압과 유사한 레벨들을 갖는 저전압들)을 인가할 수 있다.
페이지 버퍼 회로(115)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(111)에 연결된다. 페이지 버퍼 회로(115)는 복수의 데이터 라인들(DL)을 통해 데이터 입출력 회로(117)와 연결된다. 페이지 버퍼 회로(115)는 제어 로직 회로(119)의 제어에 따라 동작한다.
페이지 버퍼 회로(115)는 메모리 셀 어레이(111)의 메모리 셀들에 프로그램될 데이터 또는 메모리 셀들로부터 읽히는 데이터를 저장할 수 있다. 프로그램 시에, 페이지 버퍼 회로(115)는 메모리 셀들에 프로그램될 데이터를 저장할 수 있다. 저장된 데이터에 기반하여, 페이지 버퍼 회로(115)는 복수의 비트 라인들(BL)을 바이어스할 수 있다. 프로그램 시에, 페이지 버퍼 회로(115)는 쓰기 드라이버로 기능할 수 있다. 읽기 시에, 페이지 버퍼 회로(115)는 비트 라인들(BL)의 전압들을 센싱하고, 센싱 결과를 저장할 수 있다. 읽기 시에, 페이지 버퍼 회로(115)는 감지 증폭기로 기능할 수 있다.
데이터 입출력 회로(117)는 복수의 데이터 라인들(DL)을 통해 페이지 버퍼 회로(115)와 연결된다. 데이터 입출력 회로(117)는 제1 또는 제4 집적 회로(IC1, IC4)와 제1 데이터(DATA1)를 교환할 수 있다.
데이터 입출력 회로(117)는 제1 또는 제4 집적 회로(IC1, IC4)로부터 수신되는 제1 데이터(DATA1)를 임시로 저장할 수 있다. 데이터 입출력 회로(117)는 저장된 데이터를 페이지 버퍼 회로(115)로 전달할 수 있다. 데이터 입출력 회로(117)는 페이지 버퍼 회로(115)로부터 전달되는 데이터(DATA)를 임시로 저장할 수 있다. 데이터 입출력 회로(117)는 저장된 데이터(DATA)를 제1 또는 제4 집적 회로(IC1, IC4)로 전송할 수 있다. 데이터 입출력 회로(117)는 버퍼 메모리로 기능할 수 있다.
제어 로직 회로(119)는 제1 또는 제4 집적 회로(IC1, IC4)로부터 제1 커맨드(CMD1) 및 제어 신호(CTRL)를 수신한다. 제어 로직 회로(119)는 수신된 제1 커맨드(CMD1)를 디코딩하고, 디코딩된 커맨드에 따라 제2 집적 회로(IC2)의 제반 동작을 제어할 수 있다.
예시적으로, 읽기 시에, 제어 로직 회로(119)는 수신된 제어 신호(CTRL) 중 읽기 인에이블 신호(/RE)로부터 데이터 스트로브 신호(DQS)를 생성하여 출력할 수 있다. 쓰기 시에, 제어 로직 회로(119)는 수신된 제어 신호(CTRL) 중 데이터 스트로브 신호(DQS)로부터 데이터 스트로브 신호(DQS)를 생성하여 출력할 수 있다.
도 18은 본 발명의 실시 예에 따른 메모리 블록(BLKa)을 보여주는 회로도이다. 도 18을 참조하면, 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS21, CS12~CS22)을 포함한다. 복수의 셀 스트링들(CS11~CS21, CS12~CS22)은 행 방향(row direction) 및 열 방향(column direction)을 따라 배열되어, 행들 및 열들을 형성할 수 있다.
예를 들어, 행 방향(row direction)을 따라 배열된 셀 스트링들(CS11, CS12)은 제1 행을 형성하고, 행 방향(row direction)을 따라 배열된 셀 스트링들(CS21, CS22)은 제2 행을 형성할 수 있다. 열 방향(column direction)을 따라 배열된 셀 스트링들(CS11, CS21)은 제1 열을 형성하고, 열 방향(column direction)을 따라 배열된 셀 스트링들(CS12, CS22)은 제2 열을 형성할 수 있다.
각 셀 스트링은 복수의 셀 트랜지스터들을 포함할 수 있다. 복수의 셀 트랜지스터들은 접지 선택 트랜지스터들(GSTa, GSTb), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터들(SSTa, SSTb)을 포함한다. 각 셀 스트링의 접지 선택 트랜지스터들(GSTa, GSTb), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터들(SSTa, GSTb)은 셀 스트링들(CS11~CS21, CS12~CS22)이 행들 및 열들을 따라 배열되는 평면(예를 들어, 메모리 블록(BLKa)의 기판 상의 평면)과 수직한 높이 방향으로 적층될 수 있다.
복수의 셀 트랜지스터들은 절연막에 포획된 전하량에 따라 가변하는 문턱 전압들을 갖는 전하 포획형(charge trap type) 트랜지스터들일 수 있다.
최하단의 접지 선택 트랜지스터들(GSTa)의 소스들은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 접지 선택 트랜지스터들(GSTa, GSTb)의 제어 게이트들은 접지 선택 라인(GSL)에 공통으로 연결될 수 있다.
예시적으로, 동일한 높이(또는 순서)의 접지 선택 트랜지스터들은 동일한 접지 선택 라인에 연결되고, 서로 다른 높이(또는 순서)를 갖는 접지 선택 트랜지스터들은 서로 다른 접지 선택 라인들에 연결될 수 있다. 예를 들어, 제1 높이의 접지 선택 트랜지스터들(GSTa)은 제1 접지 선택 라인에 공통으로 연결되고, 제2 높이의 접지 선택 트랜지스터들(GSTb)은 제2 접지 선택 라인에 공통으로 연결될 수 있다.
예시적으로, 동일한 행의 접지 선택 트랜지스터들은 동일한 접지 선택 라인에 연결되고, 서로 다른 행의 접지 선택 트랜지스터들은 서로 다른 접지 선택 라인들에 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 접지 선택 트랜지스터들(GSTa, GSTb)은 제1 접지 선택 라인에 연결되고, 제2 행의 셀 스트링들(CS21, CS22)의 접지 선택 트랜지스터들(GSTa, GSTb)은 제2 접지 선택 라인에 연결될 수 있다.
기판(또는 접지 선택 트랜지스터들(GST))으로부터 동일한 높이(또는 순서)에 위치한 메모리 셀들의 제어 게이트들은 하나의 워드 라인에 공통으로 연결되고, 서로 다른 높이(또는 순서)에 위치한 메모리 셀들의 제어 게이트들은 서로 다른 워드 라인들(WL1~WL6)에 각각 연결될 수 있다. 예를 들어, 메모리 셀들(MC1)은 워드 라인(WL1)에 공통으로 연결된다. 메모리 셀들(MC2)은 워드 라인(WL2)에 공통으로 연결된다. 메모리 셀들(MC3)은 워드 라인(WL3)에 공통으로 연결된다. 메모리 셀들(MC4)은 워드 라인(WL4)에 공통으로 연결된다. 메모리 셀들(MC5)은 워드 라인(WL5)에 공통으로 연결된다. 메모리 셀들(MC6)은 워드 라인(WL6)에 공통으로 연결된다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 동일한 높이(또는 순서)의 제1 스트링 선택 트랜지스터들(SSTa)에서, 서로 다른 행의 제1 스트링 선택 트랜지스터들(SSTa)의 제어 게이트들은 서로 다른 스트링 선택 라인들(SSL1a~SSL2a)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL2a)에 공통으로 연결된다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 동일한 높이(또는 순서)의 제2 스트링 선택 트랜지스터들(SSTb)에서, 서로 다른 행의 제2 스트링 선택 트랜지스터들(SSTb)의 제어 게이트들은 서로 다른 스트링 선택 라인들(SSL1b~SSL2b)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL1b)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL2b)에 공통으로 연결된다.
즉, 서로 다른 행의 셀 스트링들은 서로 다른 스트링 선택 라인들에 연결된다. 동일한 행의 셀 스트링들의 동일한 높이(또는 순서)의 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인에 연결된다. 동일한 행의 셀 스트링들의 서로 다른 높이(또는 순서)의 스트링 선택 트랜지스터들은 서로 다른 스트링 선택 라인들에 연결된다.
예시적으로, 동일한 행의 셀 스트링들의 스트링 선택 트랜지스터들은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 제2 행의 샐 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 열들은 서로 다른 비트 라인들(BL1, BL2)에 각각 연결된다. 예를 들어, 제1 열의 셀 스트링들(CS11~CS21)의 스트링 선택 트랜지스터들(SSTb)은 비트 라인(BL1)에 공통으로 연결된다. 제2 열의 셀 스트링들(CS12~CS22)의 스트링 선택 트랜지스터들(SST)은 비트 라인(BL2)에 공통으로 연결된다.
셀 스트링들(CS11, CS12)은 제1 플레인을 형성할 수 있다. 셀 스트링들(CS21, CS22)은 제2 플레인을 형성할 수 있다.
메모리 블록(BLKa)에서, 각 플레인의 각 높이의 메모리 셀들은 물리 페이지를 형성할 수 있다. 물리 페이지는 메모리 셀들(MC1~MC6)의 쓰기 및 읽기의 단위일 수 있다. 예를 들어, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b)에 의해 메모리 블록(BLKa)의 하나의 플레인이 선택될 수 있다. 스트링 선택 라인들(SSL1a, SSL1b)이 턴-온 전압이 공급되고 스트링 선택 라인들(SSL2a, SSL2b)에 턴-오프 전압이 공급될 때, 제1 플레인의 셀 스트링들(CS11, CS12)이 비트 라인들(BL1, BL2)에 연결된다. 즉, 제1 플레인이 선택된다. 스트링 선택 라인들(SSL2a, SSL2b)에 턴-온 전압이 공급되고 스트링 선택 라인들(SSL1a, SSL1B)에 턴-오프 전압이 공급될 때, 제2 플레인의 셀 스트링들(CS21, CS22)이 비트 라인들(BL1, BL2)에 연결된다. 즉, 제2 플레인이 선택된다. 선택된 플레인에서, 워드 라인들(WL1~WL6)에 의해 메모리 셀들(MC)의 하나의 행이 선택될 수 있다. 선택된 행에서, 제2 워드 라인(WL2)에 선택 전압이 인가되고, 나머지 워드 라인들(WL1, WL3~WL6)에 비선택 전압이 인가될 수 있다. 즉, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b) 및 워드 라인들(WL1~WL6)의 전압들을 조절함으로써, 제2 플레인의 제2 워드 라인(WL2)에 대응하는 물리 페이지가 선택될 수 있다. 선택된 물리 페이지의 메모리 셀들(MC2)에서, 쓰기 또는 읽기가 수행될 수 있다.
메모리 블록(BLKa)에서, 메모리 셀들(MC1~MC6)의 소거는 메모리 블록 단위 또는 서브 블록의 단위로 수행될 수 있다. 메모리 블록 단위로 소거가 수행될 때, 메모리 블록(BLKa)의 모든 메모리 셀들(MC)이 하나의 소거 요청(예를 들어, 외부의 메모리 컨트롤러로부터의 소거 요청)에 따라 동시에 소거될 수 있다. 서브 블록의 단위로 수행될 때, 메모리 블록(BLKa)의 메모리 셀들(MC1~MC6) 중 일부는 하나의 소거 요청(예를 들어, 외부의 메모리 컨트롤러로부터의 소거 요청)에 따라 동시에 소거되고, 나머지 일부는 소거 금지될 수 있다. 소거되는 메모리 셀들(MC)에 연결된 워드 라인에 저전압(예를 들어, 접지 전압 또는 접지 전압과 유사한 레벨을 갖는 저전압)이 공급되고, 소거 금지된 메모리 셀들(MC)에 연결된 워드 라인은 플로팅될 수 있다.
도 18에 도시된 메모리 블록(BLKa)은 예시적인 것이다. 본 발명의 기술적 사상은 도 18에 도시된 메모리 블록(BLKa)에 한정되지 않는다. 예를 들어, 셀 스트링들의 행들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 행들의 수가 변경됨에 따라, 셀 스트링들의 행들에 연결되는 스트링 선택 라인들 또는 접지 선택 라인의 수, 그리고 하나의 비트 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 열들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 열들의 수가 변경됨에 따라, 셀 스트링들의 열들에 연결되는 비트 라인들의 수, 그리고 하나의 스트링 선택 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 높이는 증가 또는 감소될 수 있다. 예를 들어, 셀 스트링들 각각에 적층되는 접지 선택 트랜지스터들, 메모리 셀들 또는 스트링 선택 트랜지스터들의 수는 증가 또는 감소될 수 있다.
예시적으로, 하나의 물리 페이지에 속한 메모리 셀들(MC)은 적어도 세 개의 논리 페이지들에 대응할 수 있다. 예를 들어, 하나의 메모리 셀(MC)에 k 개(k는 2보다 큰 양의 정수)의 비트들이 프로그램될 수 있다. 하나의 물리 페이지에 속한 메모리 셀들(MC)에서, 각 메모리 셀(MC)에 프로그램되는 k 개의 비트들은 각각 k 개의 논리 페이지들을 형성할 수 있다.
상술된 바와 같이, 메모리 블록(BLKa)은 3차원 메모리 어레이로 제공된다. 3차원 메모리 어레이는, 실리콘 기판 및 메모리 셀들(MC)의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들(MC)의 어레이들의 하나 또는 그 이상의 물리 레벨들에 획일적으로(monolithically) 형성될 수 있다. 메모리 셀들(MC)의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 획일적으로 형성되는 것은, 3차원 어레이의 각 레벨의 레이어들이 3차원 어레이의 하위 레벨의 레이어들 위에 직접 증착됨을 의미한다.
본 발명의 기술적 사상에 따른 일 예로서, 3차원 메모리 어레이는 수직의 방향성을 가져, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 NAND 스트링들(또는 셀 스트링들)을 포함한다. 적어도 하나의 메모리 셀(MC)은 전하 포획 레이어를 포함한다. 각 수직 NAND 스트링은 메모리 셀들(MC) 위에 위치하는 적어도 하나의 선택 트랜지스터를 더 포함한다. 적어도 하나의 선택 트랜지스터는 메모리 셀들(MC)과 동일한 구조를 갖고, 메모리 셀들(MC)과 함께 획일적으로 형성된다.
3차원 메모리 어레이가 복수의 레벨들로 구성되고, 레벨들 사이에서 워드 라인들 또는 비트 라인들이 공유되는 구성은 미국등록특허공보 제7,679,133호, 미국등록특허공보 제8,553,466호, 미국등록특허공보 제8,654,587호, 미국등록특허공보 제8,559,235호, 그리고 미국공개특허공보 제2011/0233648호에 개시되어 있으며, 본 발명의 레퍼런스로 포함된다.
도 19는 본 발명의 실시 예에 따른 제1 또는 제4 집적 회로(IC1, IC4)를 보여주는 블록도이다. 도 19를 참조하면, 제1 또는 제4 집적 회로(IC1, IC4)는 버스(121), 프로세서(122), RAM (123), 에러 정정 블록(124), 호스트 인터페이스(125), 버퍼 컨트롤 회로(126), 그리고 메모리 인터페이스(127)를 포함한다.
버스(121)는 제1 또는 제4 집적 회로(IC1, IC4)의 구성 요소들 사이에 채널을 제공하도록 구성된다.
프로세서(122)는 제1 또는 제4 집적 회로(IC1, IC4)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(122)는 호스트 인터페이스(125)를 통해 외부의 호스트 장치와 통신할 수 있다. 프로세서(122)는 호스트 인터페이스(125)를 통해 수신되는 제2 커맨드(CMD2) 또는 제2 어드레스(ADDR2)를 RAM (123)에 저장할 수 있다. 프로세서(122)는 RAM (123)에 저장된 제2 커맨드(CMD2) 또는 제2 어드레스(ADDR2)에 따라 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 생성하고, 생성된 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 메모리 인터페이스(127)를 통해 출력할 수 있다.
프로세서(122)는 호스트 인터페이스(125)를 통해 수신되는 제2 데이터(DATA2)를 버퍼 컨트롤 회로(126)를 통해 출력하거나 또는 RAM (123)에 저장할 수 있다. 프로세서(122)는 RAM (123)에 저장된 데이터 또는 버퍼 컨트롤 회로(126)를 통해 수신되는 데이터를 제1 데이터(DATA1)로서 메모리 인터페이스(127)를 통해 출력할 수 있다. 프로세서(122)는 메모리 인터페이스(127)를 통해 수신되는 제1 데이터(DATA1)를 RAM (123)에 저장하거나, 또는 버퍼 컨트롤 회로(126)를 통해 출력할 수 있다. 프로세서(122)는 RAM (123)에 저장된 데이터 또는 버퍼 컨트롤 회로(126)를 통해 수신되는 데이터를 제2 데이터(DATA2)로서 호스트 인터페이스(125)를 통해 출력하거나 또는 제1 데이터(DATA1)로서 메모리 인터페이스(127)를 통해 출력할 수 있다.
RAM (123)은 프로세서(122)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. RAM (123)은 프로세서(122)가 실행하는 코드들 및 명령들을 저장할 수 있다. RAM (123)은 프로세서(122)에 의해 처리되는 데이터를 저장할 수 있다. RAM (123)은 SRAM (Static RAM)을 포함할 수 있다.
에러 정정 블록(124)은 에러 정정을 수행할 수 있다. 에러 정정 블록(124)은 메모리 인터페이스(127)로 출력될 제1 데이터(DATA1) 또는 호스트 인터페이스(125)로부터 수신되는 제2 데이터(DATA2)에 기반하여, 에러 정정을 수행하기 위한 에러 정정 코드(예를 들어, 패리티)를 생성할 수 있다. 제1 데이터(DATA1) 및 패리티는 메모리 인터페이스(127)를 통해 출력될 수 있다. 에러 정정 블록(124)은 메모리 인터페이스(127)를 통해 수신되는 제1 데이터(DATA1) 및 패리티를 이용하여, 수신된 제1 데이터(DATA1_)의 에러 정정을 수행할 수 있다. 예시적으로, 에러 정정 블록(124)은 메모리 인터페이스(127)의 구성 요소로서 메모리 인터페이스(127)에 포함될 수 있다.
호스트 인터페이스(125)는 프로세서(122)의 제어에 따라, 외부의 호스트 장치와 통신하도록 구성된다. 호스트 인터페이스(125)는 외부 호스트 장치로부터 제2 커맨드(CMD2) 및 제2 어드레스(ADDR2)를 수신하고, 외부 호스트 장치와 제2 데이터(DATA2)를 교환할 수 있다.
호스트 인터페이스(125)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), 파이어와이어(Firewire), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC) 등과 같은 다양한 통신 방법들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 컨트롤 회로(126)는 프로세서(122)의 제어에 따라, 제5 집적 회로(IC5, 도 13 또는 도 15 참조)를 제어하도록 구성된다. 버퍼 컨트롤 회로(126)는 제5 집적 회로(IC5)에 데이터를 쓰고, 제5 집적 회로(IC5)로부터 데이터를 읽을 수 있다.
메모리 인터페이스(127)는 프로세서(122)의 제어에 따라, 제3 집적 회로(IC3, 도 13 또는 도 15 참조)) 또는 제2 집적 회로들(IC2, 도 1 또는 도 11 참조)과 통신하도록 구성된다. 메모리 인터페이스(127)는 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 전송하고, 제1 데이터(DATA1) 및 제어 신호(CTRL)를 송수신할 수 있다.
예시적으로, 제1 또는 제4 집적 회로(IC1, IC4)가 제5 집적 회로(IC5)와 연결되지 않는 경우, 제1 또는 제4 집적 회로(IC1, IC4)에 버퍼 컨트롤 회로(126)가 제공되지 않을 수 있다. 그리고, 제5 집적 회로(IC5)의 기능은 제1 또는 제4 집적 회로(IC1, IC4)의 내부의 RAM (123)이 수행할 수 있다.
예시적으로, 프로세서(122)는 코드들을 이용하여 제1 또는 제4 집적 회로(IC1, IC4)를 제어할 수 있다. 프로세서(122)는 제1 또는 제4 집적 회로(IC1, IC4)의 내부에 제공되는 불휘발성 메모리(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서(122)는 메모리 인터페이스(127)로부터 수신되는 코드들을 로드할 수 있다.
예시적으로, 제1 또는 제4 집적 회로(IC1, IC4)의 버스(121)는 제어 버스 및 데이터 버스로 구분될 수 있다. 데이터 버스는 제1 또는 제4 집적 회로(IC1, IC4) 내에서 데이터를 전송하고, 제어 버스는 제1 또는 제4 집적 회로(IC1, IC4) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(125), 버퍼 제어 회로(126), 에러 정정 블록(124) 및 메모리 인터페이스(127)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(125), 프로세서(122), 버퍼 제어 회로(126), RAM (123) 및 메모리 인터페이스(127)에 연결될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
IC1, IC2, IC3, IC4: 집적 회로들 PAD_1~PAD_N: 패드들
TRC_1~TRC_N: 송수신 회로들 DRC: 구동 회로
REC: 수신 회로 COC: 코어 회로
CGE: 코드 생성기 CMU: 코드 관리부
PU_ODT: 풀업 저항 회로 PD_ODT: 풀다운 저항 회로
R: 저항 S: 스위치
US: 풀업 스위치 DS: 풀다운 스위치
COMP: 비교기 TEC: 온도 센서
COG: 코드 생성기 VRG: 기준 전압 생성기
PU_DRV: 풀업 구동기 PD_DRV: 풀다운 구동기

Claims (10)

  1. 입출력 패드;
    상기 입출력 패드에 연결되고, 상기 입출력 패드를 통해 외부 장치로 출력 신호를 출력하도록 구성되는 구동 회로;
    상기 입출력 패드에 연결되고, 상기 입출력 패드를 상기 외부 장치로부터 입력 신호를 수신하도록 구성되는 수신 회로; 그리고
    상기 수신 회로로부터 출력되는 신호에 응답하여, 상기 입출력 패드로 상기 입력 신호를 전송하는 상기 외부 장치의 터미네이션(termination) 코드를 생성하도록 구성되는 코드 생성기를 포함하는 집적 회로.
  2. 제1 항에 있어서,
    상기 코드 생성기는 상기 수신 회로로부터 출력되는 상기 신호의 듀티비(duty ratio)를 검출하도록 구성되는 집적 회로.
  3. 제2 항에 있어서,
    상기 터미네이션 코드는 상기 검출된 듀티비가 기준비(reference ratio)보다 큰지 또는 작은지에 대한 정보를 포함하는 집적 회로.
  4. 제1 항에 있어서,
    상기 코드 생성기는 상기 수신 회로로부터 출력되는 상기 신호의 하이 레벨과 로우 레벨을 검출하도록 구성되는 집적 회로.
  5. 제4 항에 있어서,
    상기 터미네이션 코드는 상기 하이 레벨의 절대값과 상기 로우 레벨의 크기에 대한 정보를 포함하는 집적 회로.
  6. 제1 항에 있어서,
    상기 구동 회로는 상기 터미네이션 코드를 상기 출력 신호로서 상기 입출력 패드를 통해 상기 외부 장치로 출력하도록 구성되는 집적 회로.
  7. 제1 항에 있어서,
    제2 입출력 패드;
    상기 제2 입출력 패드에 연결되고, 상기 제2 입출력 패드를 통해 제2 외부 장치로 제2 출력 신호를 출력하도록 구성되는 제2 구동 회로;
    상기 제2 입출력 패드에 연결되고, 상기 제2 입출력 패드를 통해 상기 제2 외부 장치로부터 제2 입력 신호를 수신하도록 구성되는 제2 수신 회로를 더 포함하는 집적 회로.
  8. 제7 항에 있어서,
    상기 제2 구동 회로는 상기 터미네이션 코드를 상기 제2 출력 신호로서 상기 제2 입출력 패드를 통해 상기 제2 외부 장치로 출력하도록 구성되는 집적 회로.
  9. 입출력 패드;
    상기 입출력 패드에 연결되고, 상기 입출력 패드를 통해 외부 장치로 출력 신호를 출력하도록 구성되는 구동 회로; 그리고
    상기 입출력 패드에 연결되고, 상기 입출력 패드를 상기 외부 장치로부터 입력 신호를 수신하도록 구성되는 수신 회로를 포함하고,
    상기 구동 회로는 상기 입출력 패드를 통해 수신되는 터미네이션 코드에 기반하여 풀업 구동 세기 및 풀다운 구동 세기를 조절하도록 구성되는 집적 회로.
  10. 복수의 불휘발성 메모리 집적 회로들;
    상기 복수의 불휘발성 메모리 집적 회로들을 제어하도록 구성되는 메모리 컨트롤러 집적 회로; 그리고
    상기 복수의 불휘발성 메모리 집적 회로들 및 상기 메모리 컨트롤러 집적 회로 사이에 연결되며, 상기 복수의 불휘발성 메모리 집적 회로들 및 상기 메모리 컨트롤러 집적 회로 사이의 통신을 중개하도록 구성되는 인터페이스 집적 회로를 포함하고,
    상기 인터페이스 집적 회로는 상기 복수의 불휘발성 메모리 집적 회로들 각각으로부터 수신되는 신호에 기반하여 터미네이션 코드를 검출하도록 구성되고,
    상기 복수의 불휘발성 메모리 집적 회로들 각각은 상기 터미네이션 코드에 기반하여 상기 인터페이스 집적 회로로 신호를 출력하는 풀업 구동기 및 풀다운 구동기의 구동 세기들을 조절하도록 구성되는 스토리지 장치.
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