KR20170023254A - 반도체 메모리 시스템 및 반도체 메모리 장치 및 반도체 메모리 장치의 동작방법 - Google Patents

반도체 메모리 시스템 및 반도체 메모리 장치 및 반도체 메모리 장치의 동작방법 Download PDF

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Abstract

본 발명은 반도체 메모리 장치에 관한 것이다. 본 발명의 반도체 메모리 장치는, 외부장치로부터 제 1 타이밍 신호를 수신하고, 상기 제 1 타이밍 신호의 펄스 폭보다 긴 펄스 폭으로부터 점차 감소되는 펄스 폭을 갖는 제 2 타이밍 신호를 출력하도록 구성되는 타이밍 회로와 상기 제 2 타이밍 신호를 수신하고, 상기 제 2 타이밍 신호에 동기되어 상기 외부장치로 데이터를 출력하는 데이터 입출력 회로를 포함한다.

Description

반도체 메모리 시스템 및 반도체 메모리 장치 및 반도체 메모리 장치의 동작방법{SEMICONDUCTOR MEMORY SYSTEM AND SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD FOR SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 시스템, 반도체 메모리 장치 및 반도체 메모리 장치의 동작방법에 관한 것으로, 대표적으로 불휘발성 메모리 장치를 포함하는 반도체 메모리 시스템에 관한 것이다.
스토리지 장치는 컴퓨터, 스마트 폰, 스마트 패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 스토리지 장치는 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치, 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불휘발성 메모리에 데이터를 저장하는 장치를 포함한다.
불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.
그러나, 스토리지 장치의 고용량화 및 고속화는 스토리지 장치의 신뢰성을 저해할 수 있다. 예를 들어, 중첩되어 사용되는 반도체 칩들의 수가 증가할수록, 반도체 칩들로 인해 생성되는 저항 성분이 증가한다. 저항 성분이 증가하면, 반도체 칩들과 통신하는 신호의 파형이 붕괴될 수 있다. 따라서, 스토리지 장치의 고속화 및 고용량화가 진행될수록, 향상된 신뢰성을 갖는 스토리지 장치와 이를 구현하기 위한 방법이 요구되고 있다.
본 발명의 목적은 향상된 신뢰성을 갖는 반도체 메모리 시스템 및 반도체 메모리 장치 및 반도체 메모리 장치의 동작방법을 제공하는데 있다.
본 발명의 실시 예에 따른 반도체 메모리 시스템은, 메모리 블록들을 포함하는 반도체 메모리 장치; 그리고 상기 반도체 메모리 장치를 제어하고, 상기 반도체 메모리 장치로 제 1 타이밍 신호를 전송하도록 구성되는 메모리 컨트롤러를 포함하고, 상기 반도체 메모리 장치는, 상기 제 1 타이밍 신호를 수신하고, 상기 제 1 타이밍 신호의 펄스 폭보다 긴 펄스 폭으로부터 점차 감소되는 펄스 폭을 갖는 타이밍 출력신호를 생성하여 상기 메모리 컨트롤러로 출력하도록 구성된다.
본 발명의 실시 예에 따른 반도체 메모리 장치는, 외부장치로부터 제 1 타이밍 신호를 수신하고, 상기 제 1 타이밍 신호의 펄스 폭보다 긴 펄스 폭으로부터 점차 감소되는 펄스 폭을 갖는 제 2 타이밍 신호를 출력하도록 구성되는 타이밍 회로 및 상기 제 2 타이밍 신호를 수신하고, 상기 제 2 타이밍 신호에 동기되어 상기 외부장치로 데이터를 출력하는 데이터 입출력 회로를 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 동작방법은, 외부장치가 상기 반도체 메모리 장치로 제 1 타이밍 신호를 전송하는 단계, 상기 반도체 메모리 장치가 상기 제 1 타이밍 신호를 기반으로 복수개의 지연 신호들을 생성하는 단계, 상기 반도체 메모리 장치가 상기 제 1 타이밍 신호 및 상기 복수개의 지연 신호들을 기반으로 펄스의 폭이 상기 제 1 타이밍 신호보다 긴 펄스 폭으로부터 점차 펄스의 폭을 감소시켜 상기 제 1 타이밍 신호의 펄스 폭과 동일한 펄스 폭을 갖는 제 2 타이밍 신호를 생성하는 단계 그리고 상기 반도체 메모리 장치가 상기 제 2 타이밍 신호에 따라 데이터를 상기 외부장치로 출력하는 단계를 포함한다.
본 발명의 실시 예에 따르면, 제 1 타이밍 신호로부터 생성되는 제 2 타이밍 신호는 제 1 타이밍 신호의 펄스 폭보다 큰 펄스 폭으로부터 점차 감소하는 펄스 폭을 갖는다. 따라서, 제 2 타이밍 신호의 파형이 붕괴되는 것이 방지되며, 향상된 신뢰성을 갖는 반도체 메모리 시스템 및 반도체 메모리 장치 및 반도체 메모리 장치의 동작방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 스토리지 장치를 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 타이밍 회로를 보여주는 블록도이다.
도 3은 본 발명의 실시 예에 따른 타이밍 회로를 구체적으로 보여주는 회로도이다.
도 4는 본 발명의 실시 예에 따른 스토리지 장치의 동작방법을 보여주는 순서도이다.
도 5는 본 발명의 실시 예에 따른 레디신호 생성회로를 보여주는 블록도이다.
도 6은 본 발명의 실시 예에 따른 레디신호 생성회로에서 입력 및 출력되는 신호들의 타이밍도이다.
도 7은 본 발명의 실시 예에 따른 타이밍 회로를 포함한 불휘발성 메모리 장치에 입력 및 출력되는 신호들을 보여주는 타이밍도이다.
도 8은 본 발명의 다른 실시 예에 따른 타이밍 회로를 구체적으로 보여주는 회로도이다.
도 9는 본 발명의 다른 실시 예에 따른 타이밍 회로를 포함한 불휘발성 메모리 장치에 입력 및 출력되는 신호들을 보여주는 타이밍도이다.
도 10은 본 발명의 실시 예에 따른 타이밍 회로를 포함한 불휘발성 메모리 장치를 보여주는 블록도이다.
도 11는 본 발명의 실시 예에 따른 컨트롤러를 보여주는 블록도이다.
도 12은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 13은 본 발명의 실시 예에 따른 컴퓨팅 장치를 보여주는 블록도이다.
이하에서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세하게 설명하기 위하여, 본 발명의 구체적인 실시 예들을 첨부된 도면들을 참조하여 설명하기로 한다.
장치 내부에서 동작 클럭을 생성하지 않고, 외부에서 인가되는 클럭을 PLL(Phase Locked Loop) 또는 DLL(Delay Locked Loop) 등을 이용해 내부 장치의 동작 클럭으로 그대로 이용하는 시스템을 소스 동기화 시스템(Source Synchronous System)이라고 한다. 본 발명은 소스 동기화 시스템(Source Synchronous System)으로 구현된 반도체 메모리 장치 또는 반도체 메모리 시스템에 관한 것으로, 구체적으로 불휘발성 메모리 장치를 포함하는 반도체 메모리 시스템에 적용될 수 있다.
이하 간결한 설명을 위하여, 반도체 메모리 장치는 불휘발성 메모리 장치로 간주하고, 불휘발성 메모리 장치를 포함하는 반도체 메모리 시스템은 스토리지 장치로 간주하여 설명한다.
다만, 본 발명이 불휘발성 메모리 장치 또는 스토리지 장치에 한정되는 것이 아니고, 소스 동기화 시스템(Source Synchronous System)으로 구현된 반도체 메모리 장치 및 반도체 메모리 시스템에 다양하게 적용될 수 있음은 이해될 것이다.
도 1은 본 발명의 실시 예에 따른 스토리지 장치(100)를 보여주는 블록도이다.
도 1을 참조하면, 스토리지 장치(100)는 불휘발성 메모리 장치(110), 컨트롤러(120), 그리고 RAM(130)을 포함한다.
불휘발성 메모리 장치(110)는 컨트롤러(120)의 제어에 따라 쓰기, 읽기 및 소거를 수행할 수 있다. 불휘발성 메모리 장치(110)는 입출력 채널을 통해 컨트롤러(120)로부터 커맨드 및 어드레스를 수신할 수 있다. 불휘발성 메모리 장치(110)는 입출력 채널을 통해 컨트롤러(120)와 데이터를 교환할 수 있다.
불휘발성 메모리 장치(110)는 제어 채널을 통해 컨트롤러(120)와 제어 신호(CTRL)를 교환할 수 있다. 예를 들어, 불휘발성 메모리 장치(110)는 불휘발성 메모리 장치(110)의 복수의 불휘발성 메모리 칩들 중 적어도 하나의 불휘발성 메모리 칩을 선택하는 칩 인에이블 신호(/CE), 컨트롤러(120)로부터 입출력 채널을 통해 수신되는 신호가 커맨드임을 가리키는 커맨드 래치 인에이블 신호(CLE), 컨트롤러(120)로부터 입출력 채널을 통해 수신되는 신호가 어드레스임을 가리키는 어드레스 래치 인에이블 신호(ALE), 읽기 시에 컨트롤러(120)에 의해 생성되며 주기적으로 토글되어 타이밍을 맞추는 데에 사용되는 읽기 인에이블 신호(/RE), 커맨드 또는 어드레스가 전송될 때에 컨트롤러(120)에 의해 활성화되는 쓰기 인에이블 신호(/WE), 전원이 변화할 때에 의도하지 않은 쓰기 또는 소거를 방지하기 위해 컨트롤러(120)에 의해 활성화되는 쓰기 방지 신호(/WP), 쓰기 시에 컨트롤러(120)에 의해 생성되며 주기적으로 토글되어 입출력 채널을 통해 전달되는 데이터의 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS)를 컨트롤러(120)로부터 수신할 수 있다. 예를 들어, 불휘발성 메모리 장치(110)는 불휘발성 메모리 장치(110)가 프로그램, 소거 또는 읽기 동작을 수행중인지를 가리키는 레디 및 비지 신호(R/nB), 불휘발성 메모리 장치(110)에 의해 읽기 인에이블 신호(/RE)로부터 생성되며 주기적으로 토글되어 데이터의 출력 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS)를 컨트롤러(120)로 출력할 수 있다.
불휘발성 메모리 장치(110)는 타이밍 회로(TC, 116) 및 데이터 입출력 회로(117)를 포함할 수 있다. 타이밍 회로(116)는 제어 신호들 중에서 제 1 타이밍 신호(CTRL_I)를 수신하고, 수신된 제 1 타이밍 신호(CTRL_I)를 기반으로 제 2 타이밍 신호(CTRL_O)를 데이터 입출력 회로(117)로 출력할 수 있다. 데이터 입출력 회로(117)는 수신된 제 2 타이밍 신호(CTRL_O)를 출력할 수 있다.
불휘발성 메모리 장치(110)는 제 2 타이밍 신호(CTRL_O)에 동기된 데이터 신호를 컨트롤러(120)로 출력할 수 있다. 예를 들어, 제 1 타이밍 신호(CTRL_I)는 읽기 인에이블 신호(/RE)이고, 제 2 타이밍 신호(CTRL_O)는 데이터 스트로브 신호(DQS)일 수 있다. 예를 들어, 제 1 타이밍 신호(CTRL_I)는 데이터 스트로브 신호(DQS)이고, 제 2 타이밍 신호(CTRL_O)는 수신된 데이터 스트로브 신호(DQS)의 펄스 폭이 변조된 신호일 수 있다.
타이밍 회로(116)의 내부 구조에 관하여는 도 2 내지 도 3을 참고하여 더 상세하게 설명된다.
불휘발성 메모리 장치(110)는 플래시 메모리를 포함할 수 있다. 그러나, 불휘발성 메모리 장치(110)는 플래시 메모리를 포함하는 것으로 한정되지 않는다. 불휘발성 메모리 장치(110)는 PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 다양한 불휘발성 메모리 장치들 중 적어도 하나를 포함할 수 있다.
컨트롤러(120)는 불휘발성 메모리 장치(110)를 제어하도록 구성된다. 예를 들어, 컨트롤러(120)는 불휘발성 메모리 장치(110)가 쓰기, 읽기 또는 소거를 수행하도록 입출력 채널 및 제어 채널을 통해 불휘발성 메모리 장치(110)를 제어할 수 있다.
컨트롤러(120)는 외부의 호스트 장치(미도시)의 제어에 따라 불휘발성 메모리 장치(110)를 제어할 수 있다. 예를 들어, 컨트롤러(120)는 불휘발성 메모리 장치(110)와 통신하는 포맷과 다른 포맷에 따라 외부의 호스트 장치와 통신할 수 있다. 컨트롤러(120)가 불휘발성 메모리 장치(110)와 통신하는 데이터의 단위는 외부의 호스트 장치와 통신하는 데이터의 단위와 다를 수 있다.
컨트롤러(120)는 RAM (130)을 버퍼 메모리, 캐시 메모리, 또는 동작 메모리로 사용할 수 있다. 컨트롤러(120)는 불휘발성 메모리 장치(110)를 관리하기 위해 필요한 데이터 또는 코드를 RAM(130)에 저장할 수 있다. 예를 들어, 컨트롤러(120)는 불휘발성 메모리 장치(110)를 관리하기 위해 필요한 데이터 또는 코드를 불휘발성 메모리 장치(110)로부터 읽고, RAM (130)에 로딩하여 구동할 수 있다.
RAM (130)은 DRAM (Dynamic RAM), SRAM (Static RAM), SDRAM (Synchronous DRAM), PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 다양한 랜덤 액세스 메모리 장치들 중 적어도 하나를 포함할 수 있다.
불휘발성 메모리 장치(110)는 복수의 불휘발성 메모리 칩들을 포함할 수 있다. 예시적으로, 컨트롤러(120) 및 불휘발성 메모리 칩들은 채널 및 웨이(way)에 기반하여 서로 연결될 수 있다. 하나의 채널은 하나의 데이터 채널 및 하나의 제어 채널을 포함할 수 있다. 하나의 데이터 채널은 8개의 데이터 라인들을 포함할 수 있다. 하나의 제어 채널은 상술된 칩 인에이블 신호(/CE), 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 읽기 인에이블 신호(/RE), 쓰기 인에이블 신호(/WE), 쓰기 방지 신호(/WP), 그리고 레디 및 비지 신호(R/nB)를 전송하는 제어 라인들을 포함할 수 있다.
하나의 채널에 연결된 불휘발성 메모리 칩들은 웨이를 형성할 수 있다. 하나의 채널에 n개의 불휘발성 메모리 칩들이 연결되면, n-웨이(n-way)를 형성할 수 있다. 하나의 웨이에 속한 불휘발성 메모리 칩들은 데이터 라인들, 그리고 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 읽기 인에이블 신호(/RE), 쓰기 인에이블 신호(/WE), 그리고 쓰기 방지 신호(/WP)를 전송하는 제어 라인들을 공유할 수 있다. 하나의 웨이에 속한 불휘발성 메모리 칩들 각각은 칩 인에이블 신호(/CE), 그리고 레디 및 비지 신호(R/nB)를 전송하는 전용의 제어 라인들을 통해 컨트롤러(120)와 통신할 수 있다.
컨트롤러(120)는 하나의 채널에 연결된 n-웨이의 불휘발성 메모리 칩들을 교대로 액세스할 수 있다. 컨트롤러(120)는 서로 다른 채널들에 연결된 불휘발성 메모리 칩들을 독립적으로 액세스할 수 있다. 컨트롤러(120)는 서로 다른 채널에 연결된 불휘발성 메모리 칩들을 교대로 또는 동시에 액세스할 수 있다.
예시적으로, 불휘발성 메모리 칩들은 와이드IO (Wide IO) 형태로 컨트롤러(120)와 연결될 수 있다. 예를 들어, 서로 다른 채널들에 연결된 불휘발성 메모리 칩들이 하나의 칩 인에이블 신호(/CE)의 제어 라인을 공유할 수 있다. 하나의 칩 인에이블 신호(/CE)의 제어 라인을 공유하는 불휘발성 메모리 칩들은 동시에 액세스될 수 있다. 서로 다른 채널들의 데이터 라인들이 동시에 사용되므로, 넓은 입출력 대역폭이 달성될 수 있다.
스토리지 장치(100)는 솔리드 스테이트 드라이브(SSD, Solid State Drive) 또는 하드 디스크 드라이브(HDD, Hard Disk Drive)를 포함할 수 있다. 스토리지 장치(100)는 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), USB (Universal Serial Bus) 메모리 카드, 유니버설 플래시 스토리지(UFS) 등과 같은 메모리 카드들을 포함할 수 있다. 스토리지장치(100)는 eMMC (embedded MultiMedia Card), UFS, PPN (Perfect Page NAND) 등과 같은 실장형 메모리를 포함할 수 있다.
도 1에서, 스토리지 장치(100)는 컨트롤러(120)의 외부에 배치되는 RAM (130)을 포함하는 것으로 도시되어 있다. 그러나, 스토리지 장치(100)는 컨트롤러(120)의 외부에 배치되는 RAM (130)을 구비하지 않을 수 있다. 컨트롤러(120)는 내부의 RAM을 버퍼 메모리, 동작 메모리 또는 캐시 메모리로 사용하도록 구성될 수 있다.
도 2는 본 발명의 실시 예에 따른 타이밍 회로(116)를 보여주는 블록도이다.
도 1 및 도 2를 참조하면, 타이밍 회로(TC, 116)는 복수의 시간 지연회로들(SD_1~SD_N)과 조합회로(EC, Edge Combiner)를 포함할 수 있다.
예를 들어, 제 1 시간 지연회로(SD_1)는 제 1 타이밍 신호(CTRL_I)를 수신하고, 수신된 제 1 타이밍 신호(CTRL_I)를 제 1 지연시간(d1)만큼 딜레이(delay)시켜 제 1 지연신호(D_1)를 생성할 수 있다. 그리고, 제 1 시간 지연회로(SD_1)는 제 1 지연신호(D_1)를 제 2 시간 지연회로(SD_2) 및 조합회로(EC)로 출력할 수 있다.
이어, 제 1 시간 지연회로(SD_1)와 직렬로 연결된 제 2 시간 지연회로(SD_2)는 제 1 지연신호(D_1)를 수신하고, 수신된 제 1 지연신호(D_1)를 제 2 지연시간(d2)만큼 딜레이(delay)시켜 제 2 지연신호(D_2)를 생성할 수 있다. 그리고, 제 2 시간 지연회로(SD_2)는 제 2 지연신호(D_2)를 제 3 시간 지연회로(SD_3) 및 조합회로(EC)로 출력할 수 있다.
이어, 제 2 시간 지연회로(SD_2)와 직렬로 연결된 제 3 시간 지연회로(SD_3)는 제 2 지연신호(D_2)를 수신하고, 수신된 제 2 지연신호(D_2)를 제 3 지연시간(d3)만큼 딜레이(delay)시켜 제 3 지연신호(D_3)를 생성할 수 있다. 그리고, 제 3 시간 지연회로(SD_3)는 제 3 지연신호(D_3)를 제 4 시간 지연회로(SD_4) 및 조합회로(EC)로 출력할 수 있다.
마찬가지로, 직렬로 연결된 제 N 시간 지연회로(SD_N)는 제 N-1 지연신호(D_N-1)를 수신하고, 수신된 제 N-1 지연신호(D_N-1)를 제 N 지연시간(dN)만큼 딜레이(delay)시켜 제 N 지연신호(D_N)를 생성할 수 있다. 그리고, 제 N 시간 지연회로(SD_N)는 제 N 지연신호(D_N)를 조합회로(EC)로 출력할 수 있다.
또한, 복수의 시간 지연회로들(SD_1~SD_N)은 서로 다른 지연시간들(d1~dN)을 가질 수 있다. 예를 들어, 제 1 지연시간(d1)은 제 2 지연시간(d2) 보다 길게 설정될 수 있고, 제 2 지연시간(d2)은 제 3 지연시간(d3)보다 길게 설정될 수 있다. 즉, 제 1 시간 지연회로(SD_1)에 수신된 제 1 타이밍 신호(CTRL_I)가 복수의 시간 지연회로들(SD_1~SD_N)을 통과할수록, 복수의 시간 지연회로들(SD_1~SD_N)이 갖는 서로 다른 지연시간들(d1~dN)은 감소되도록 설정될 수 있다.
조합회로(EC)는 제 1 타이밍 신호(CTRL_I) 및 제 1 내지 제 N 시간 지연회로들(SD_1~SD_N)에서 출력되는 제 1 내지 제 N 지연신호들(D_1~D_N)을 기반으로 타이밍 출력신호(TCO)를 출력할 수 있다.
도 3은 본 발명의 실시 예에 따른 타이밍 회로(116)를 구체적으로 보여주는 회로도이다. 예시적으로, N은 2인 경우의 예가 도 3에 도시된다.
도 1 내지 도 3을 참조하면, 타이밍 회로(116)는 제 1 내지 제 2 지연회로들(SD_1, SD_2), 제 1 내지 제 3 플립플롭들(FF1, FF2, FF3)과 제 1 내지 제 3 게이트들(G1, G2, G3)을 포함하는 조합회로(EC), 레디신호 생성회로(RSG, Ready Signal Generator), 하강 엣지 탐지회로(FD, Falling Detector), 멀티플렉서(MUX)를 포함할 수 있다.
제 1 시간 지연회로(SD_1)는 수신된 제 1 타이밍 신호(CTRL_I)를 1 지연시간(d1)만큼 딜레이(delay)시켜 제 1 지연신호(D_1)를 생성할 수 있다. 제 1 시간 지연회로(SD_1)는 제 1 지연신호(D_1)를 제 2 시간 지연회로(SD_2) 및 조합회로(EC) 내부의 제 2 플립플롭(FF2)으로 출력할 수 있다. 이어, 제 2 시간 지연회로(SD_2)는 수신된 제 1 지연신호(D_1)를 제 2 지연시간(d2)만큼 딜레이(delay)시켜 제 2 지연신호(D_2)를 생성할 수 있다. 제 2 시간 지연회로(SD_2)는 조합회로(EC) 내부의 제 3 플립플롭(FF3) 및 제 2 게이트(G2)로 출력할 수 있다.
제 1 타이밍 신호(CTRL_I)의 레벨이 일정시간 이상 유지될 때, 레디신호 생성회로 (RSG)는 레디신호(READY)를 출력할 수 있다. 그리고 레디신호(READY)는 제 1 플립플롭(FF1)의 리셋단(R, Reset), 제 2 플립플롭(FF2)의 셋단(S, Set), 제 3 플립플롭(FF3)의 리셋단(R) 및 하강 엣지 탐지회로(FD, Falling Detector)로 전달될 수 있다.
제 1 플립플롭(FF1)은 제 1 타이밍 신호(CTRL_I) 및 전원전압 신호(VDD)를 근거로 생성되는 신호를 제 1 게이트(G1)로 출력할 수 있다. 예를 들어, 제 1 플립플롭(FF1)은 상승 엣지 트리거 D 플립플롭일 수 있다. 이 경우, 레디신호(READY)가 비동기 리셋단(R)으로 입력될 때, 제 1 플립플롭(FF1)의 출력값은 0으로 초기화된다. 그리고, 제 1 플립플롭(FF1)의 출력값은 제 1 타이밍 신호(CTRL_I)의 상승 엣지가 수신될 때까지 0을 유지한다. 이어, 제 1 플립플롭(FF1)은 제 1 타이밍 신호(CTRL_I)의 상승 엣지에 응답하여 입력신호를 출력단으로 전달할 수 있다. 이 경우, 입력 신호가 전원전압 신호(VDD)이므로, 제 1 플립플롭(FF1)의 출력값은 다시 레디신호(READY)가 재입력되기 전까지 1을 유지할 수 있다.
제 2 플립플롭(FF2)은 제 1 지연신호(D_1) 및 접지전압 신호(GND)를 근거로 생성되는 신호를 제 1 게이트(G1)로 출력할 수 있다. 예를 들어, 제 2 플립플롭(FF2)은 하강 엣지 트리거 D 플립플롭일 수 있다. 이 경우, 레디신호(READY)가 비동기 셋단(S)으로 입력될 때, 제 2 플립플롭(FF2)의 출력값은 1로 초기화된다. 그리고, 제 2 플립플롭(FF2)의 출력값은 제 1 지연신호(D_1)의 하강 엣지가 수신될 때까지 1을 유지한다. 이어, 제 2 플립플롭(FF2)은 제 1 지연신호(D_1)의 하강 엣지에 응답하여 입력 신호를 출력단으로 전달할 수 있다. 이 경우, 입력 신호가 접지전압 신호(GND)이므로, 제 2 플립플롭(FF2)의 출력값은 다시 레디신호(READY)가 재입력되기 전까지 0을 유지할 수 있다.
제 3 플립플롭(FF3)은 제 2 지연신호(D_2) 및 전원전압 신호(VDD)를 근거로 생성되는 신호를 제 2 게이트(G2)로 출력할 수 있다. 예를 들어, 제 3 플립플롭(FF3)은 상승 엣지 트리거 D 플립플롭일 수 있다. 이 경우, 레디신호(READY)가 비동기 리셋단(R)으로 입력될 때, 제 3 플립플롭(FF3)의 출력값은 0으로 초기화된다. 그리고, 제 3 플립플롭(FF3)의 출력값은 제 2 지연신호(D_2)의 상승 엣지가 수신될 때까지 0을 유지한다. 이어, 제 3 플립플롭(FF3)은 제 2 지연신호(D_2)의 상승 엣지에 응답하여 입력 신호를 출력단으로 전달할 수 있다. 이 경우, 입력 신호가 전원전압 신호(VDD)이므로, 제 3 플립플롭(FF3)의 출력값은 다시 레디신호(READY)가 재입력되기 전까지 1을 유지할 수 있다.
제 1 게이트(G1)는 제 1 플립플롭(FF1)의 출력값 및 제 2 플립플롭(FF2)의 출력값을 근거로 논리 연산한 결과값을 제 3 게이트(G3)로 출력할 수 있다. 제 2 게이트(G2)는 제 3 플립플롭(FF3)의 출력값 및 제 2 지연신호(D_2)를 근거로 논리 연산한 결과값을 제 3 게이트(G3)로 출력할 수 있다. 제 3 게이트(G3)는 제 1 게이트(G1)의 출력값 및 제 2 게이트(G2)의 출력값을 근거로 논리 연산하여 타이밍 출력신호(TCO)를 출력할 수 있다. 예를 들어, 제 1 내지 제 3 게이트들(G1~G3)은 낸드(NAND) 로직 게이트들일 수 있다.
하강 엣지 탐지회로(FD, Falling Detector)는 레디신호(READY) 및 제 1 타이밍 신호(CTRL_I)를 기반으로 선택신호(SEL)를 출력할 수 있다. 예를 들어, 하강 엣지 탐지회로(FD)는 레디신호(READY)를 수신한 이후부터 제 1 타이밍 신호(CTRL_I)의 첫 하강 엣지가 인가될 때까지 선택신호(SEL)를 로우 상태로 하여 출력할 수 있다. 또한, 하강 엣지 탐지회로(FD)는 제 1 타이밍 신호(CTRL_I)의 첫 하강 엣지가 인가될 때부터 다시 레디신호(READY)가 재입력될 때까지 선택신호(SEL)를 하이 상태로 하여 출력할 수 있다.
멀티플렉서(MUX)는 선택 신호(SEL)에 따라 제 1 타이밍 신호(CTRL_I) 및 타이밍 출력신호(TCO) 중에서 선택하여 제 2 타이밍 신호(CTRL_O)를 출력할 수 있다. 예를 들어, 선택 신호(SEL)가 로우 상태인 경우, 멀티플렉서(MUX)는 제 1 타이밍 신호(CTRL_I)를 제 2 타이밍 신호(CTRL_O)로 하여 출력할 수 있다. 또한, 선택 신호(SEL)가 하이 상태인 경우, 멀티플렉서(MUX)는 타이밍 출력신호(TCO)를 제 2 타이밍 신호(CTRL_O)로 하여 출력할 수 있다.
도 3의 레디신호 생성회로(RSG)는 제 1 타이밍 신호(CTRL_I) 의 레벨이 일정시간 이상 유지되면 레디신호(READY)를 생성할 수 있다. 그리고, 레디신호 생성회로(RSG)는 레디신호(READY)를 제 1 내지 제 3 플립플롭들(FF1~FF3) 및 하강 엣지 탐지회로(FD)에 동시에 출력할 수 있다. 레디신호 생성회로(RSG)에 관하여는 도 5 내지 도 6을 참고하여 더 상세하게 설명된다.
도 4는 본 발명의 실시 예에 따른 스토리지 장치(100)의 동작방법을 보여주는 순서도이다.
도 1 및 도 4를 참조하면, S110단계에서, 컨트롤러(120)는 불휘발성 메모리 장치(110)에 제 1 타이밍 신호(CTRL_I)를 출력할 수 있다. 예를 들어, 제 1 타이밍 신호(CTRL_I)는 제 1 펄스 폭(PW1)을 갖는 신호일 수 있다.
컨트롤러(120)는 외부의 호스트 장치의 요청에 따라 또는 내부의 스케줄에 따라 선택된 메모리 블록으로부터 데이터를 읽기 위한 제 1 타이밍 신호(CTRL_I)를 불휘발성 메모리 장치(110)로 출력할 수 있다. 예를 들어, 제 1 타이밍 신호(CTRL_I)는 컨트롤러(120)에 의해 토글되는 읽기 인에이블 신호(Read Enable, /RE)일 수 있다.
S120단계에서, 불휘발성 메모리 장치(110)는 제 1 타이밍 신호(CTRL_I)를 수신하고, 수신된 제 1 타이밍 신호(CTRL_I)를 기반으로 제 1 타이밍 신호(CTRL_I)의 제 1 펄스 폭(PW1)보다 긴 제 2 펄스 폭(PW2)을 갖는 제 2 타이밍 신호(CTRL_O)를 컨트롤러(120)로 출력할 수 있다.
구체적으로, 제 1 타이밍 신호(CTRL_I)는 불휘발성 메모리 장치(110)의 내부에 위치한 타이밍 회로(TC, 116)로 인가될 수 있다. 예를 들어, 제 1 타이밍 신호(CTRL_I)가 읽기 인에이블 신호(/RE)인 경우, 타이밍 회로(TC, 116)는 읽기 인에이블 신호(/RE)를 수신하고, 수신된 읽기 인에이블 신호(/RE)를 기반으로 읽기 인에이블 신호(/RE)보다 긴 펄스 폭을 갖는 제 2 타이밍 신호(CTRL_O)를 데이터 입출력 회로(117)로 출력할 수 있다. 그리고, 입출력 회로(117)는 제 2 타이밍 신호(CTRL_O)를 수신하고, 수신된 제 2 타이밍 신호(CTRL_O)를 그대로 컨트롤러(120)에 출력하거나 수신된 제 2 타이밍 신호(CTRL_O)를 고임피던스 구간(Hi-z)를 갖도록 하여 컨트롤러(120)로 출력할 수 있다.
S130단계에서, 불휘발성 메모리 장치(110)는 제 1 타이밍 신호(CTRL_I)의 제 1 펄스 폭(PW1)보다 긴 제 2 펄스 폭(PW2)으로부터 점차 펄스 폭이 감소되도록 제 2 타이밍 신호(CTRL_O)를 컨트롤러(120)로 출력할 수 있다.
예를 들어, 제 1 타이밍 신호(CTRL_I)가 읽기 인에이블 신호(/RE)인 경우, 타이밍 회로(TC, 116)는 수신된 읽기 인에이블 신호(/RE)의 펄스 폭보다 긴 펄스 폭으로부터 점차 펄스 폭(PW)이 감소되도록 제 2 타이밍 신호(CTRL_O)를 입출력 회로(117)로 출력할 수 있다. 그리고, 입출력 회로(117)는 제 2 타이밍 신호(CTRL_O)를 수신하고, 수신된 제 2 타이밍 신호(CTRL_O)를 그대로 출력하거나 고임피던스 구간(Hi-z)를 갖도록 하여 컨트롤러(120)로 출력할 수 있다.
불휘발성 메모리 장치(110)는 제 2 타이밍 신호(CTRL_O)의 제 2 펄스 폭(PW2)을 점차 감소시킴으로써, S140단계에서, 제 1 타이밍 신호(CTRL_I)의 제 1 펄스 폭(PW1)과 같은 펄스 폭을 갖는 제 2 타이밍 신호(CTRL_O)를 컨트롤러(120)로 출력할 수 있다. 제 2 타이밍 신호(CTRL_O)의 제 2 펄스 폭(PW2)이 제 1 타이밍 신호(CTRL_I)의 제 1 펄스 폭(PW1)과 같지 않다면, 불휘발성 메모리 장치(110)는 S130단계를 다시 수행할 수 있다.
제 2 타이밍 신호(CTRL_O)의 제 2 펄스 폭(PW2)이 제 1 타이밍 신호(CTRL_I)의 제 1 펄스 폭(PW1)과 같다면, 불휘발성 메모리 장치(110)는 더 이상 제 2 타이밍 신호(CTRL_O)의 펄스 폭(PW2)을 점차 감소시키지 않고, 제 2 타이밍 신호(CTRL_O)의 펄스 폭(PW2)을 유지할 수 있다.
도 5는 본 발명의 실시 예에 따른 레디신호 생성회로(RSG)를 보여주는 블록도이다.
도 5를 참조하면, 레디신호 생성회로(RSG)는 제 1 타이밍 회로(CTRL_I)를 수신하고, 제 1 타이밍 신호(CTRL_I)에 따라 레디신호(READY)를 출력한다. 레디신호 생성회로(RSG)는 천이상태 감지부(TD, Transition Detector) 및 펄스 생성부(PG, Pulse Generator)를 포함한다.
천이상태 감지부(TD)는 제 1 타이밍 회로(CTRL_I)의 레벨이 천이하지 않고 일정시간 이상 유지되면 비천이 신호(NO_TR)를 출력할 수 있다.
펄스 생성부(PG)는 비천이 신호(NO_TR)를 수신하고, 수신된 비천이 신호(NO_TR)를 기반으로 레디신호(READY)를 출력할 수 있다. 앞서 언급한 바와 같이, 레디신호(READY)는 제 1 내지 제 3 플립플롭들(FF1~FF3)에 동시에 인가될 수 있다. 레디신호 생성회로(RSG)의 동작 과정에 관하여는 도 6을 참고하여 더 상세하게 설명된다.
도 6은 본 발명의 실시 예에 따른 레디신호 생성회로(RSG)에서 입력 및 출력되는 신호들의 타이밍도이다.
도 1 및 도 6을 참조하면, 레디신호 생성회로(RSG)에 수신되는 제 1 타이밍 신호(CTRL_I)의 레벨이 일정시간(tRDY) 이상 유지될 때, 비천이 신호(NO_TR)의 레벨이 천이 시간(tR) 동안 변화할 수 있다. 예를 들어, 도 6의 제 1 타이밍 신호(CTRL_I)의 레벨은 일정시간(tRDY) 이상 로우 레벨로 유지될 수 있다. 이 때, 비천이 신호(NO_TR)의 레벨은 천이 시간(tR) 동안 하이 레벨로 상승할 수 있다. 예를 들어, 레디신호(READY)는 비천이 신호(NO_TR)의 상승 엣지에 동기되어 하이 레벨로 상승한 후, 비천이 신호(NO_TR)의 하강 엣지에 동기되어 로우 레벨로 하강하는 과정을 통해 생성될 수 있다.
반대로, 제 1 타이밍 신호(CTRL_I)의 일정시간(tRDY) 이상 하이 레벨로 유지될 수 있다. 이 때, 비천이 신호(NO_TR)의 레벨은 천이 시간(tR) 동안 로우 레벨로 상승할 수 있다. 예를 들어, 도 6의 제 1 타이밍 신호(CTRL_I)의 일정시간(tRDY) 이상 하이 레벨로 유지될 수 있다. 이 때, 비천이 신호(NO_TR)의 레벨은 천이 시간(tR) 동안 로우 레벨로 하강할 수 있다. 예를 들어, 레디신호(READY)는 비천이 신호(NO_TR)의 하강 엣지에 동기되어 로우 레벨로 하강한 후, 비천이 신호(NO_TR)의 상승 엣지에 동기되어 하이 레벨로 상승하는 과정을 통해 생성될 수 있다.
도 7은 본 발명의 실시 예에 따른 타이밍 회로(116)를 포함한 불휘발성 메모리 장치(110)에 입력 및 출력되는 신호들을 예시적으로 보여주는 타이밍도이다. 불휘발성 메모리 장치(110)에 입력 및 출력되는 신호들 중에서 동기(Synchronization)되는 신호들은 도 7의 경우와 같이 반드시 동시에 출력되지 않을 수 있고, 이전 신호보다 지연되어 출력될 수도 있다.
도 1 내지 도 7을 참조하여, 제 1 타이밍 신호(CTRL_I)는 컨트롤러(120)로부터 수신된 신호이고, 프리앰블(tPRE) 구간을 가질 수 있다. 예를 들어, 제 1 타이밍 신호(CTRL_I)는 컨트롤러(120)에 의해 토글되는 읽기 인에이블 신호(/RE)신호일 수 있다. 불휘발성 메모리 장치(110)는 프리앰블(tPRE) 구간을 통해 제 1 타이밍 신호(CTRL_I)에 일정한 주기(T) 및 일정한 파형을 갖는 신호가 입력될 것임을 인식할 수 있다. 도 7에서 제 1 타이밍 신호(CTRL_I)의 프리앰블(tPRE) 구간은 로우 레벨로 설정되었으나, 구동 방식에 따라 하이 레벨로 설정될 수도 있다.
레디신호(READY)는 제 1 타이밍 신호(CTRL_I) 의 레벨이 일정시간(tRDY) 이상 유지되면 생성될 수 있다. 또한, 레디신호(READY)는 도 5 내지 도 6에서 언급한 바와 같이, 레디신호 생성회로(RSG)에 수신된 제 1 타이밍 신호(CTRL_I)를 기반으로 생성되며, 조합회로(EG) 내의 제 1 내지 제 3 플립플롭들(FF1~FF3)에 동시에 출력될 수 있다.
제 1 지연신호(D_1)는 제 1 시간 지연회로(SD_1)에 수신된 제 1 타이밍 신호(CTRL_I)를 제 1 지연시간(d1)만큼 지연시켜 생성된 신호이다. 예를 들어, 도 7의 경우 제 1 지연시간(d1)은 제 1 타이밍 신호(CTRL_I)의 주기(T)의 1/2에 해당할 수 있다.
제 2 지연신호(D_2)는 제 2 시간 지연회로(SD_2)에 수신된 제 1 지연신호(D_1)를 제 2 지연시간(d2)만큼 지연시켜 생성된 신호이다. 예를 들어, 도 7의 경우 제 2 지연시간(d2)은 제 1 지연시간(d1)의 1/2에 해당할 수 있다.
다만, 제 1 지연시간(d1) 및 제 2 지연시간(d2)가 이에 한정되는 것은 아니며 실시 예에 따라 다르게 설정될 수 있다.
타이밍 출력신호(TCO)는 조합회로(EC)에 수신된 제 1 타이밍 신호(CTRL_I) 및 제 1 내지 제 2 시간 지연회로들(SD_1, SD_2)에서 출력된 제 1 내지 제 2 지연신호들(D_1, D_2)을 기반으로 생성되는 신호일 수 있다.
예를 들어, 타이밍 출력신호(TCO)의 레벨은 제 1 타이밍 신호(CTRL_I)의 상승 엣지에 동기되어 상승하고, 제 1 지연신호(D_1)의 하강 엣지에 동기되어 하강하고, 제 2 지연신호(D_2)의 상승 엣지에 동기되어 상승한다. 이후에, 타이밍 출력신호(TCO)의 레벨은 제 1 타이밍 신호(CTRL_I)의 펄스 폭과 동일하게 펄스 폭을 유지하며 상승 및 하강을 할 수 있다.
즉, 타이밍 출력신호(TCO)의 첫 번째 하이 레벨의 지속시간은 제 1 타이밍 신호(CTRL_I)의 하이 레벨의 지속시간(T/2)보다 제 1 지연시간(d1)만큼 길게 유지되고, 타이밍 출력신호(TCO)의 로우 레벨의 지속시간은 제 1 타이밍 신호(CTRL_I)의 로우 레벨의 지속시간(T/2)보다 제 2 지연시간(d2)만큼 길게 유지된다. 이후에, 타이밍 출력신호(TCO)의 지속시간은 제 1 타이밍 신호(CTRL_I)의 하이 및 로우 레벨의 지속시간(T/2)와 동일하게 유지될 수 있다.
선택신호(SEL)는 하강 엣지 탐지회로(FD)에 수신된 제 1 타이밍 신호(CTRL_I)와 레디신호(READY)를 기반으로 생성될 수 있다. 예를 들어, 선택신호(SEL)는 레디신호(READY)를 수신한 이후부터 제 1 타이밍 신호(CTRL_I)의 첫 하강 엣지가 인가될 때까지 로우 상태로 출력될 수 있다. 또한, 선택신호(SEL)는 제 1 타이밍 신호(CTRL_I)의 첫 하강 엣지가 인가될 때부터 다시 레디신호(READY)가 수신될 때까지 하이 상태로 출력될 수 있다.
제 2 타이밍 신호(CTRL_O)는 선택신호(SEL)에 따라멀티플렉서(MUX)에 수신된 제 1 타이밍 신호(CTRL_I) 및 타이밍 출력신호(TCO)를 기반으로 생성되는 신호일 수 있다. 예를 들어, 선택신호(SEL)가 하이레벨인 경우 타이밍 출력신호(TCO)를 제 2 타이밍 신호(CTRL_O)로 하여 출력할 수 있다. 또한, 선택신호(SEL)가 로우레벨인 경우 제 1 타이밍 신호(CTRL_I)를 제 2 타이밍 신호(CTRL_O)로 하여 출력할 수 있다. 그리고 제 2 타이밍 신호(CTRL_O)는 그대로 출력되거나 신호 특성상 고임피던스 구간(Hi-z)을 갖도록 하여 출력될 수 있다.
도 7의 경우, 제 1 타이밍 신호(CTRL_I)는 불휘발성 메모리 장치(110)의 읽기 시에 메모리 컨트롤러(120)에 의해 토글되는 읽기 인에이블 신호(Read Enable, RE)이고, 제 2 타이밍 신호(CTRL_O)는 읽기 시에 상기 불휘발성 메모리 장치(110)가 읽기 인에이블 신호(/RE)에 기반하여 생성하는 데이터 스트로브 신호(Data Strobe, DQS)일 수 있다. 그리고 불휘발성 메모리 장치(110)는 제 2 타이밍 신호(CTRL_O), 즉 데이터 스트로브 신호(DQS)에 동기되어 컨트롤러(120)로 읽기 데이터 신호(DQ)를 출력할 수 있다.
도 8은 본 발명의 다른 실시 예에 따른 타이밍 회로(116)를 구체적으로 보여주는 회로도이다. 예시적으로, N은 2인 경우의 예가 도 8에 도시된다.
도 1 내지 도 8을 참조하면, 타이밍 회로(116)는 제 1 내지 제 2 지연회로들(SD_1, SD_2), 제 1 내지 제 3 플립플롭들(FF1, FF2, FF3)과 제 1 내지 제 3 게이트들(G1, G2, G3)을 포함하는 조합회로(EC), 낫(NOT)게이트, 하강 엣지 탐지회로(FD, Falling Detector) 및 멀티플렉서(MUX)를 포함할 수 있다.
제 1 시간 지연회로(SD_1)는 수신된 제 1 타이밍 신호(CTRL_I)를 1 지연시간(d1)만큼 딜레이(delay)시켜 제 1 지연신호(D_1)를 생성할 수 있다. 제 1 시간 지연회로(SD_1)는 제 1 지연신호(D_1)를 제 2 시간 지연회로(SD_2) 및 조합회로(EC) 내부의 제 2 플립플롭(FF2)으로 출력할 수 있다. 이어, 제 2 시간 지연회로(SD_2)는 수신된 제 1 지연신호(D_1)를 제 2 지연시간(d2)만큼 딜레이(delay)시켜 제 2 지연신호(D_2)를 생성할 수 있다. 제 2 시간 지연회로(SD_2)는 조합회로(EC) 내부의 제 3 플립플롭(FF3) 및 제 2 게이트(G2)로 출력할 수 있다.
제 1 타이밍 신호(CTRL_I)의 레벨이 일정시간 이상 유지될 때부터 제 1 타이밍 신호(CTRL_I)의 첫 하강 엣지가 인가될 때까지, 하강 엣지 탐지회로(FD, Falling Detector)는 선택신호(SEL)를 로우레벨로 출력할 수 있다. 그리고 낫(NOT)게이트는 선택신호(SEL)를 수신하여 반전 선택신호(I_SEL)를 출력할 수 있다. 그리고 반전 선택신호(I_SEL)는 제 1 플립플롭(FF1)의 리셋단(R, Reset), 제 2 플립플롭(FF2)의 셋단(S, Set), 제 3 플립플롭(FF3)의 리셋단(R)으로 전달될 수 있다.
제 1 플립플롭(FF1)은 제 1 타이밍 신호(CTRL_I) 및 전원전압 신호(VDD)를 근거로 생성되는 신호를 제 1 게이트(G1)로 출력할 수 있다. 예를 들어, 제 1 플립플롭(FF1)은 상승 엣지 트리거 D 플립플롭일 수 있다. 이 경우, 반전 선택신호(I_SEL)가 비동기 리셋단(R)으로 입력될 때, 제 1 플립플롭(FF1)의 출력값은 0으로 초기화된다. 그리고, 제 1 플립플롭(FF1)의 출력값은 제 1 타이밍 신호(CTRL_I)의 상승 엣지가 수신될 때까지 0을 유지한다. 이어, 제 1 플립플롭(FF1)은 제 1 타이밍 신호(CTRL_I)의 상승 엣지에 응답하여 입력신호를 출력단으로 전달할 수 있다. 이 경우, 입력 신호가 전원전압 신호(VDD)이므로, 제 1 플립플롭(FF1)의 출력값은 다시 반전 선택신호(I_SEL)가 재입력되기 전까지 1을 유지할 수 있다.
제 2 플립플롭(FF2)은 제 1 지연신호(D_1) 및 접지전압 신호(GND)를 근거로 생성되는 신호를 제 1 게이트(G1)로 출력할 수 있다. 예를 들어, 제 2 플립플롭(FF2)은 하강 엣지 트리거 D 플립플롭일 수 있다. 이 경우, 반전 선택신호(I_SEL)가 비동기 셋단(S)으로 입력될 때, 제 2 플립플롭(FF2)의 출력값은 1로 초기화된다. 그리고, 제 2 플립플롭(FF2)의 출력값은 제 1 지연신호(D_1)의 하강 엣지가 수신될 때까지 1을 유지한다. 이어, 제 2 플립플롭(FF2)은 제 1 지연신호(D_1)의 하강 엣지에 응답하여 입력 신호를 출력단으로 전달할 수 있다. 이 경우, 입력 신호가 접지전압 신호(GND)이므로, 제 2 플립플롭(FF2)의 출력값은 다시 반전 선택신호(I_SEL)가 재입력되기 전까지 0을 유지할 수 있다.
제 3 플립플롭(FF3)은 제 2 지연신호(D_2) 및 전원전압 신호(VDD)를 근거로 생성되는 신호를 제 2 게이트(G2)로 출력할 수 있다. 예를 들어, 제 3 플립플롭(FF3)은 상승 엣지 트리거 D 플립플롭일 수 있다. 이 경우, 반전 선택신호(I_SEL)가 비동기 리셋단(R)으로 입력될 때, 제 3 플립플롭(FF3)의 출력값은 0으로 초기화된다. 그리고, 제 3 플립플롭(FF3)의 출력값은 제 2 지연신호(D_2)의 상승 엣지가 수신될 때까지 0을 유지한다. 이어, 제 3 플립플롭(FF3)은 제 2 지연신호(D_2)의 상승 엣지에 응답하여 입력 신호를 출력단으로 전달할 수 있다. 이 경우, 입력 신호가 전원전압 신호(VDD)이므로, 제 3 플립플롭(FF3)의 출력값은 다시 반전 선택신호(I_SEL)가 재입력되기 전까지 1을 유지할 수 있다.
제 1 게이트(G1)는 제 1 플립플롭(FF1)의 출력값 및 제 2 플립플롭(FF2)의 출력값을 근거로 논리 연산한 결과값을 제 3 게이트(G3)로 출력할 수 있다. 제 2 게이트(G2)는 제 3 플립플롭(FF3)의 출력값 및 제 2 지연신호(D_2)를 근거로 논리 연산한 결과값을 제 3 게이트(G3)로 출력할 수 있다. 제 3 게이트(G3)는 제 1 게이트(G1)의 출력값 및 제 2 게이트(G2)의 출력값을 근거로 논리 연산하여 타이밍 출력신호(TCO)를 출력할 수 있다. 예를 들어, 제 1 내지 제 3 게이트들(G1~G3)은 낸드(NAND) 로직 게이트들일 수 있다.
하강 엣지 탐지회로(FD, Falling Detector)는 제 1 타이밍 신호(CTRL_I)를 기반으로 선택신호(SEL)를 낫(NOT)게이트 및 멀티플렉서(MUX)로 출력할 수 있다. 예를 들어, 하강 엣지 탐지회로(FD)는 제 1 타이밍 신호(CTRL_I)의 첫 하강 엣지가 인가될 때부터 제 1 타이밍 신호(CTRL_I)의 레벨이 일정시간 이상 유지될 때까지 선택신호(SEL)를 하이 상태로 하여 출력할 수 있다. 그리고 하강 엣지 탐지회로(FD, Falling Detector)는 제 1 타이밍 신호(CTRL_I)의 레벨이 일정시간 이상 유지될 때부터 제 1 타이밍 신호(CTRL_I)의 첫 하강 엣지가 인가될 때까지 선택신호(SEL)를 로우 상태로 하여 출력할 수 있다.
낫(NOT)게이트는 하강 엣지 탐지회로(FD, Falling Detector)에서 출력된 선택신호(SEL)를 반전하여 출력할 수 있다.
멀티플렉서(MUX)는 선택 신호(SEL)에 따라 제 1 타이밍 신호(CTRL_I) 및 타이밍 출력신호(TCO) 중에서 선택하여 제 2 타이밍 신호(CTRL_O)를 출력할 수 있다. 예를 들어, 선택 신호(SEL)가 로우 상태인 경우, 멀티플렉서(MUX)는 제 1 타이밍 신호(CTRL_I)를 제 2 타이밍 신호(CTRL_O)로 하여 출력할 수 있다. 또한, 선택 신호(SEL)가 하이 상태인 경우, 멀티플렉서(MUX)는 타이밍 출력신호(TCO)를 제 2 타이밍 신호(CTRL_O)로 하여 출력할 수 있다.
도 9는 본 발명의 다른 실시 예에 따른 타이밍 회로(116)를 포함한 불휘발성 메모리 장치(110)에 입력 및 출력되는 신호들을 예시적으로 보여주는 타이밍도이다. 불휘발성 메모리 장치(110)에 입력 및 출력되는 신호들 중에서 동기(Synchronization)되는 신호들은 도 9의 경우와 같이 반드시 동시에 출력되지 않을 수 있고, 이전 신호보다 지연되어 출력될 수도 있다.
도 8 내지 도 9을 참조하여, 제 1 타이밍 신호(CTRL_I)는 컨트롤러(120)로부터 수신된 신호이고, 프리앰블(tPRE) 구간을 가질 수 있다. 예를 들어, 제 1 타이밍 신호(CTRL_I)는 컨트롤러(120)에 의해 토글되는 읽기 인에이블 신호(/RE)신호일 수 있다. 불휘발성 메모리 장치(110)는 프리앰블(tPRE) 구간을 통해 제 1 타이밍 신호(CTRL_I)에 일정한 주기(T) 및 일정한 파형을 갖는 신호가 입력될 것임을 인식할 수 있다. 도 9에서 제 1 타이밍 신호(CTRL_I)의 프리앰블(tPRE) 구간은 로우 레벨로 설정되었으나, 구동 방식에 따라 하이 레벨로 설정될 수도 있다.
선택신호(SEL)는 제 1 타이밍 신호(CTRL_I)의 레벨이 일정시간(tRDY) 이상 유지되면 생성될 수 있다. 예를 들어, 선택신호(SEL)는 제 1 타이밍 신호(CTRL_I)의 레벨이 일정시간(tRDY) 이상 유지된 이후부터 제 1 타이밍 신호(CTRL_I)의 첫 하강 엣지가 인가될 때까지 로우 상태로 출력될 수 있다. 또한, 선택신호(SEL)는 제 1 타이밍 신호(CTRL_I)의 첫 하강 엣지가 인가될 때부터 다시 레디신호(READY)가 수신될 때까지 하이 상태로 출력될 수 있다. 또한, 낫(NOT)게이트를 통과한 반전 선택신호(I_SEL)는 조합회로(EG) 내의 제 1 내지 제 3 플립플롭들(FF1~FF3)에 동시에 출력될 수 있다.
제 1 지연신호(D_1)는 제 1 시간 지연회로(SD_1)에 수신된 제 1 타이밍 신호(CTRL_I)를 제 1 지연시간(d1)만큼 지연시켜 생성된 신호이다. 예를 들어, 도 9의 경우 제 1 지연시간(d1)은 제 1 타이밍 신호(CTRL_I)의 주기(T)의 1/2에 해당할 수 있다.
제 2 지연신호(D_2)는 제 2 시간 지연회로(SD_2)에 수신된 제 1 지연신호(D_1)를 제 2 지연시간(d2)만큼 지연시켜 생성된 신호이다. 예를 들어, 도 9의 경우 제 2 지연시간(d2)은 제 1 지연시간(d1)의 1/2에 해당할 수 있다.
다만, 제 1 지연시간(d1) 및 제 2 지연시간(d2)가 이에 한정되는 것은 아니며 실시 예에 따라 다르게 설정될 수 있다.
타이밍 출력신호(TCO)는 조합회로(EC)에 수신된 제 1 타이밍 신호(CTRL_I) 및 제 1 내지 제 2 시간 지연회로들(SD_1, SD_2)에서 출력된 제 1 내지 제 2 지연신호들(D_1, D_2)을 기반으로 생성되는 신호일 수 있다.
예를 들어, 타이밍 출력신호(TCO)의 레벨은 제 1 타이밍 신호(CTRL_I)의 상승 엣지에 동기되어 상승하고, 제 1 지연신호(D_1)의 하강 엣지에 동기되어 하강하고, 제 2 지연신호(D_2)의 상승 엣지에 동기되어 상승한다. 이후에, 타이밍 출력신호(TCO)의 레벨은 제 1 타이밍 신호(CTRL_I)의 펄스 폭과 동일하게 펄스 폭을 유지하며 상승 및 하강을 할 수 있다.
즉, 타이밍 출력신호(TCO)의 첫 번째 하이 레벨의 지속시간은 제 1 타이밍 신호(CTRL_I)의 하이 레벨의 지속시간(T/2)보다 제 1 지연시간(d1)만큼 길게 유지되고, 타이밍 출력신호(TCO)의 로우 레벨의 지속시간은 제 1 타이밍 신호(CTRL_I)의 로우 레벨의 지속시간(T/2)보다 제 2 지연시간(d2)만큼 길게 유지된다. 이후에, 타이밍 출력신호(TCO)의 지속시간은 제 1 타이밍 신호(CTRL_I)의 하이 및 로우 레벨의 지속시간(T/2)와 동일하게 유지될 수 있다.
제 2 타이밍 신호(CTRL_O)는 선택신호(SEL)에 따라 멀티플렉서(MUX)에 수신된 제 1 타이밍 신호(CTRL_I) 및 타이밍 출력신호(TCO)를 기반으로 생성되는 신호일 수 있다. 예를 들어, 선택신호(SEL)가 하이레벨인 경우 타이밍 출력신호(TCO)를 제 2 타이밍 신호(CTRL_O)로 하여 출력할 수 있다. 또한, 선택신호(SEL)가 로우레벨인 경우 제 1 타이밍 신호(CTRL_I)를 제 2 타이밍 신호(CTRL_O)로 하여 출력할 수 있다. 그리고 제 2 타이밍 신호(CTRL_O)는 그대로 출력되거나, 신호 특성상 고임피던스 구간(Hi-z)을 갖도록 하여 출력될 수 있다.
도 9의 경우, 제 1 타이밍 신호(CTRL_I)는 불휘발성 메모리 장치(110)의 읽기 시에 메모리 컨트롤러(120)에 의해 토글되는 읽기 인에이블 신호(Read Enable, RE)이고, 제 2 타이밍 신호(CTRL_O)는 읽기 시에 상기 불휘발성 메모리 장치(110)가 읽기 인에이블 신호(/RE)에 기반하여 생성하는 데이터 스트로브 신호(Data Strobe, DQS)일 수 있다. 그리고 불휘발성 메모리 장치(110)는 제 2 타이밍 신호(CTRL_O), 즉 데이터 스트로브 신호(DQS)에 동기되어 컨트롤러(120)로 읽기 데이터 신호(DQ)를 출력할 수 있다.
도 10은 본 발명의 실시 예에 따른 타이밍 회로(TC, 116)를 포함한 불휘발성 메모리 장치(110)를 보여주는 블록도이다.
도 1 및 도 10을 참조하면, 불휘발성 메모리 장치(110)는 메모리 셀 어레이(111), 행 디코더 회로(113), 페이지 버퍼 회로(115), 데이터 입출력 회로(117), 그리고 제어 로직 회로(119)를 포함한다.
메모리 셀 어레이(111)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 복수의 메모리 셀들을 포함한다. 각 메모리 블록은 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인들(WL), 그리고 적어도 하나의 스트링 선택 라인(SSL)을 통해 행 디코더 회로(113)에 연결될 수 있다. 각 메모리 블록은 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(115)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 복수의 비트 라인들(BL)에 공통으로 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)의 메모리 셀들은 동일한 구조들을 가질 수 있다.
예시적으로, 복수의 메모리 블록들(BLK1~BLKz) 각각은 소거 동작의 단위일 수 있다. 메모리 셀 어레이(111)의 메모리 셀들은 하나의 메모리 블록의 단위로 소거될 수 있다. 하나의 메모리 블록에 속한 메모리 셀들은 동시에 소거될 수 있다. 다른 예로서, 각 메모리 블록은 복수의 서브 블록들로 분할될 수 있다. 복수의 서브 블록들 각각은 소거 동작의 단위일 수 있다.
예시적으로, 복수의 메모리 블록들(BLK1~BLKz) 각각은 블록 어드레스에 의해 식별되는 물리적 저장 공간을 포함할 수 있다. 복수의 워드 라인들(WL) 각각은 행 어드레스에 의해 식별되는 물리적 저장 공간에 대응할 수 있다. 복수의 비트 라인들(BL) 각각은 열 어드레스에 의해 식별되는 물리적 저장 공간에 대응할 수 있다.
행 디코더 회로(113)는 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 그리고 복수의 스트링 선택 라인들(SSL)을 통해 메모리 셀 어레이(111)에 연결된다. 행 디코더 회로(113)는 제어 로직 회로(119)의 제어에 따라 동작한다. 행 디코더 회로(113)는 컨트롤러(120)로부터 입출력 채널을 통해 수신되는 어드레스를 디코딩하고, 디코딩된 어드레스에 따라 스트링 선택 라인들(SSL), 워드 라인들(WL), 그리고 접지 선택 라인들(GSL)에 인가되는 전압들을 제어할 수 있다.
예를 들어, 프로그램 시에, 행 디코더 회로(113)는, 어드레스에 의해 선택된 메모리 블록의 선택된 워드 라인에 프로그램 전압(VGPM)을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 패스 전압(VPASS)을 인가할 수 있다. 읽기 시에, 행 디코더 회로(113)는 어드레스에 의해 선택된 메모리 블록의 선택된 워드 라인에 선택 읽기 전압(VRD)을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 비선택 읽기 전압(VREAD)을 인가할 수 있다. 소거 시에, 행 디코더 회로(113)는 어드레스에 의해 선택된 메모리 블록의 워드 라인들에 소거 전압들(예를 들어, 접지 전압 또는 접지 전압과 유사한 레벨들을 갖는 저전압들을 인가할 수 있다.
페이지 버퍼 회로(115)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(111)에 연결된다. 페이지 버퍼 회로(115)는 복수의 데이터 라인들(DL)을 통해 데이터 입출력 회로(117)와 연결된다. 페이지 버퍼 회로(115)는 제어 로직 회로(119)의 제어에 따라 동작한다.
프로그램 시에, 페이지 버퍼 회로(115)는 메모리 셀들에 프로그램될 데이터를 저장할 수 있다. 저장된 데이터에 기반하여, 페이지 버퍼 회로(115)는 복수의 비트 라인들(BL)에 전압들을 인가할 수 있다. 예를 들어, 페이지 버퍼 회로(115)는 쓰기 드라이버로 기능할 수 있다. 읽기 시에, 페이지 버퍼 회로(115)는 비트 라인들(BL)의 전압들을 센싱하고, 센싱 결과를 저장할 수 있다. 예를 들어, 페이지 버퍼 회로(115)는 감지 증폭기로 기능할 수 있다.
데이터 입출력 회로(117)는 복수의 데이터 라인들(DL)을 통해 페이지 버퍼 회로(115)와 연결된다. 데이터 입출력 회로(117)는 페이지 버퍼 회로(115)에 의해 읽힌 데이터를 입출력 채널을 통해 컨트롤러(120)로 출력하고, 컨트롤러(120)로부터 입출력 채널을 통해 수신되는 데이터를 페이지 버퍼 회로(115)로 전달할 수 있다.
제어 로직 회로(119)는 컨트롤러(120)로부터 입출력 채널을 통해 커맨드를 수신하고, 제어 채널을 통해 제어 신호를 수신할 수 있다. 제어 로직 회로(119)는 제어 신호에 응답하여 입출력 채널을 통해 수신되는 커맨드를 수신하고, 입출력 채널을 통해 수신되는 어드레스는 행 디코더 회로(113)로 라우팅하고, 그리고 입출력 채널을 통해 수신되는 데이터를 데이터 입출력 회로(117)로 라우팅할 수 있다. 제어 로직 회로(119)는 수신된 커맨드를 디코딩하고, 디코딩된 커맨드에 따라 불휘발성 메모리 장치(110)를 제어할 수 있다.
예시적으로, 제어 로직 회로(119)는 타이밍 회로(116)를 포함할 수 있다. 타이밍 회로(116)는 컨트롤러(120)로부터 수신되는 읽기 인에이블 신호(/RE)를 수신할 수 있다. 타이밍 회로(116)는 수신된 읽기 인에이블 신호(/RE)의 펄스 폭보다 긴 펄스폭으로부터 점차 감소되는 펄스 폭을 갖는 신호를 생성할 수 있다. 이 때, 제어 로직 회로(119)는 타이밍 회로(116)에서 생성된 신호에 따라 데이터 스트로브 신호(DQS)를 생성하여 출력할 수 있다. 생성된 데이터 스트로브 신호(DQS)는 제어 채널을 통해 컨트롤러(120)로 출력될 수 있다.
도 11은 본 발명의 실시 예에 따른 컨트롤러(120)를 보여주는 블록도이다. 도 1 및 도 11을 참조하면, 컨트롤러(120)는 버스(121), 프로세서(122), RAM (123), 에러 정정 블록(124), 호스트 인터페이스(125), 버퍼 컨트롤 회로(126), 그리고 메모리 인터페이스(127)를 포함한다.
버스(121)는 컨트롤러(120)의 구성 요소들 사이에 채널을 제공하도록 구성된다.
프로세서(122)는 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(122)는 호스트 인터페이스(125)를 통해 외부의 호스트 장치와 통신하고, 메모리 인터페이스(127)를 통해 불휘발성 메모리 장치(110)와 통신하고, 그리고 버퍼 제어 회로(126)를 통해 RAM (130)과 통신할 수 있다. 프로세서(122)는 RAM (123)을 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용하여 스토리지 장치(100)를 제어할 수 있다.
RAM (123)은 프로세서(122)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. RAM (123)은 프로세서(122)가 실행하는 코드들 및 명령들을 저장할 수 있다. RAM (123)은 프로세서(122)에 의해 처리되는 데이터를 저장할 수 있다. RAM (123)은 SRAM (Static RAM)을 포함할 수 있다.
에러 정정 블록(124)은 에러 정정을 수행할 수 있다. 에러 정정 블록(124)은 메모리 인터페이스(127)를 통해 불휘발성 메모리 장치(110)에 기입될 데이터에 기반하여 에러 정정 인코딩을 수행할 수 있다. 에러 정정 인코딩된 데이터는 메모리 인터페이스(127)를 통해 불휘발성 메모리 장치(110)로 전달될 수 있다. 에러 정정 블록(124)은 불휘발성 메모리 장치(110)로부터 메모리 인터페이스(127)를 통해 수신되는 데이터에 대해 에러 정정 디코딩을 수행할 수 있다. 예시적으로, 에러 정정 블록(124)은 메모리 인터페이스(127)의 구성 요소로서 메모리 인터페이스(127)에 포함될 수 있다.
호스트 인터페이스(125)는 프로세서(122)의 제어에 따라, 외부의 호스트 장치와 통신하도록 구성된다. 호스트 인터페이스(125)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 제어 회로(126)는 프로세서(122)의 제어에 따라, RAM (130)을 제어하도록 구성된다.
메모리 인터페이스(127)는 프로세서(122)의 제어에 따라, 불휘발성 메모리 장치(110)와 통신하도록 구성된다. 도 1을 참조하여 설명된 바와 같이, 메모리 인터페이스(127)는 입출력 채널을 통해 커맨드, 어드레스 및 데이터를 불휘발성 메모리 장치(110)와 통신할 수 있다. 메모리 인터페이스(127)는 제어 채널을 통해 제어 신호를 불휘발성 메모리 장치(110)와 통신할 수 있다.
예시적으로, 스토리지 장치(100)에 RAM (130)이 제공되지 않는 경우, 컨트롤러(120)에 버퍼 제어 회로(126)가 제공되지 않을 수 있다.
예시적으로, 프로세서(122)는 코드들을 이용하여 컨트롤러(120)를 제어할 수 있다. 프로세서(122)는 컨트롤러(120)의 내부에 제공되는 불휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서(122)는 불휘발성 메모리 장치(110)로부터 메모리 인터페이스(127)를 통해 코드들을 로드할 수 있다.
예시적으로, 컨트롤러(120)의 버스(121)는 제어 버스 및 데이터 버스로 구분될 수 있다. 데이터 버스는 컨트롤러(120) 내에서 데이터를 전송하고, 제어 버스는 컨트롤러(120) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(125), 버퍼 제어 회로(126), 에러 정정 블록(124) 및 메모리 인터페이스(127)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(125), 프로세서(122), 버퍼 제어 회로(126), RAM (123) 및 메모리 인터페이스(127)에 연결될 수 있다.
도 12는 본 발명의 실시 예에 따른 메모리 블록(BLKa)을 보여주는 회로도이다. 도 12를 참조하면, 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS21, CS12~CS22)을 포함한다. 복수의 셀 스트링들(CS11~CS21, CS12~CS22)은 행 방향(row direction) 및 열 방향(column direction)을 따라 배열되어, 행들 및 열들을 형성할 수 있다.
예를 들어, 행 방향(row direction)을 따라 배열된 셀 스트링들(CS11, CS12)은 제1 행을 형성하고, 행 방향(row direction)을 따라 배열된 셀 스트링들(CS21, CS22)은 제2 행을 형성할 수 있다. 열 방향(column direction)을 따라 배열된 셀 스트링들(CS11, CS21)은 제1 열을 형성하고, 열 방향(column direction)을 따라 배열된 셀 스트링들(CS12, CS22)은 제2 열을 형성할 수 있다.
각 셀 스트링은 복수의 셀 트랜지스터들을 포함할 수 있다. 복수의 셀 트랜지스터들은 접지 선택 트랜지스터들(GST), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터들(SSTa, SSTb)을 포함한다. 각 셀 스트링의 접지 선택 트랜지스터들(GST), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터들(SSTa, SSTb)은 셀 스트링들(CS11~CS21, CS12~CS22)이 행들 및 열들을 따라 배열되는 평면(예를 들어, 메모리 블록(BLKa)의 기판 상의 평면)과 수직한 높이 방향으로 적층될 수 있다.
복수의 셀 트랜지스터들은 절연막에 포획된 전하량에 따라 가변하는 문턱 전압들을 갖는 전하 포획형(charge trap type) 트랜지스터들일 수 있다.
최하단의 접지 선택 트랜지스터들(GST)의 소스들은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 접지 선택 트랜지스터들(GST)의 제어 게이트들은 접지 선택 라인들(GSL1, GSL2)에 각각 연결될 수 있다. 예시적으로, 동일한 행의 접지 선택 트랜지스터들은 동일한 접지 선택 라인에 연결되고, 서로 다른 행의 접지 선택 트랜지스터들은 서로 다른 접지 선택 라인들에 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 접지 선택 트랜지스터들(GST)은 제1 접지 선택 라인(GSL1)에 연결되고, 제2 행의 셀 스트링들(CS21, CS22)의 접지 선택 트랜지스터들(GST)은 제2 접지 선택 라인(GSL2)에 연결될 수 있다.
기판(또는 접지 선택 트랜지스터들(GST))으로부터 동일한 높이(또는 순서)에 위치한 메모리 셀들의 제어 게이트들은 하나의 워드 라인에 공통으로 연결되고, 서로 다른 높이(또는 순서)에 위치한 메모리 셀들의 제어 게이트들은 서로 다른 워드 라인들(WL1~WL6)에 각각 연결될 수 있다. 예를 들어, 메모리 셀들(MC1)은 워드 라인(WL1)에 공통으로 연결된다. 메모리 셀들(MC2)은 워드 라인(WL2)에 공통으로 연결된다. 메모리 셀들(MC3)은 워드 라인(WL3)에 공통으로 연결된다. 메모리 셀들(MC4)은 워드 라인(WL4)에 공통으로 연결된다. 메모리 셀들(MC5)은 워드 라인(WL5)에 공통으로 연결된다. 메모리 셀들(MC6)은 워드 라인(WL6)에 공통으로 연결된다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 동일한 높이(또는 순서)의 제1 스트링 선택 트랜지스터들(SSTa)에서, 서로 다른 행의 제1 스트링 선택 트랜지스터들(SSTa)의 제어 게이트들은 서로 다른 스트링 선택 라인들(SSL1a~SSL2a)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL2a)에 공통으로 연결된다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 동일한 높이(또는 순서)의 제2 스트링 선택 트랜지스터들(SSTb)에서, 서로 다른 행의 제2 스트링 선택 트랜지스터들(SSTb)의 제어 게이트들은 서로 다른 스트링 선택 라인들(SSL1b~SSL2b)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL1b)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL2b)에 공통으로 연결된다.
즉, 서로 다른 행의 셀 스트링들은 서로 다른 스트링 선택 라인들에 연결된다. 동일한 행의 셀 스트링들의 동일한 높이(또는 순서)의 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인에 연결된다. 동일한 행의 셀 스트링들의 서로 다른 높이(또는 순서)의 스트링 선택 트랜지스터들은 서로 다른 스트링 선택 라인들에 연결된다.
예시적으로, 동일한 행의 셀 스트링들의 스트링 선택 트랜지스터들은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 제2 행의 샐 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 열들은 서로 다른 비트 라인들(BL1, BL2)에 각각 연결된다. 예를 들어, 제1 열의 셀 스트링들(CS11~CS21)의 스트링 선택 트랜지스터들(SSTb)은 비트 라인(BL1)에 공통으로 연결된다. 제2 열의 셀 스트링들(CS12~CS22)의 스트링 선택 트랜지스터들(SST)은 비트 라인(BL2)에 공통으로 연결된다.
셀 스트링들(CS11, CS12)은 제1 플레인을 형성할 수 있다. 셀 스트링들(CS21, CS22)은 제2 플레인을 형성할 수 있다.
메모리 블록(BLKa)에서, 각 플레인의 각 높이의 메모리 셀들은 물리 페이지를 형성할 수 있다. 물리 페이지는 메모리 셀들(MC1~MC6)의 쓰기 및 읽기의 단위일 수 있다. 예를 들어, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b)에 의해 메모리 블록(BLKa)의 하나의 플레인이 선택될 수 있다. 스트링 선택 라인들(SSL1a, SSL1b)이 턴-온 전압이 공급되고 스트링 선택 라인들(SSL2a, SSL2b)에 턴-오프 전압이 공급될 때, 제1 플레인의 셀 스트링들(CS11, CS12)이 비트 라인들(BL1, BL2)에 연결된다. 즉, 제1 플레인이 선택된다. 스트링 선택 라인들(SSL2a, SSL2b)에 턴-온 전압이 공급되고 스트링 선택 라인들(SSL1a, SSL1B)에 턴-오프 전압이 공급될 때, 제2 플레인의 셀 스트링들(CS21, CS22)이 비트 라인들(BL1, BL2)에 연결된다. 즉, 제2 플레인이 선택된다. 선택된 플레인에서, 워드 라인들(WL1~WL6)에 의해 메모리 셀들(MC)의 하나의 행이 선택될 수 있다. 선택된 행에서, 제2 워드 라인(WL2)에 선택 전압이 인가되고, 나머지 워드 라인들(WL1, WL3~WL6)에 비선택 전압이 인가될 수 있다. 즉, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b) 및 워드 라인들(WL1~WL6)의 전압들을 조절함으로써, 제2 플레인의 제2 워드 라인(WL2)에 대응하는 물리 페이지가 선택될 수 있다. 선택된 물리 페이지의 메모리 셀들(MC2)에서, 쓰기 또는 읽기가 수행될 수 있다.
메모리 블록(BLKa)에서, 메모리 셀들(MC1~MC6)의 소거는 메모리 블록 단위 또는 서브 블록의 단위로 수행될 수 있다. 메모리 블록 단위로 소거가 수행될 때, 메모리 블록(BLKa)의 모든 메모리 셀들(MC)이 하나의 소거 요청(예를 들어, 외부의 메모리 컨트롤러로부터의 소거 요청)에 따라 동시에 소거될 수 있다. 서브 블록의 단위로 수행될 때, 메모리 블록(BLKa)의 메모리 셀들(MC1~MC6) 중 일부는 하나의 소거 요청(예를 들어, 외부의 메모리 컨트롤러로부터의 소거 요청)에 따라 동시에 소거되고, 나머지 일부는 소거 금지될 수 있다. 소거되는 메모리 셀들(MC)에 연결된 워드 라인에 저전압(예를 들어, 접지 전압 또는 접지 전압과 유사한 레벨을 갖는 저전압)이 공급되고, 소거 금지된 메모리 셀들(MC)에 연결된 워드 라인은 플로팅될 수 있다.
예시적으로, 메모리 블록(BLKa)은 블록 어드레스에 의해 식별되는 물리적 저장 공간을 포함할 수 있다. 워드 라인들(WL1~WL6) 각각은 행 어드레스에 의해 식별되는 물리적 저장 공간에 대응할 수 있다. 비트 라인들(BL1, BL2) 각각은 열 어드레스에 의해 식별되는 물리적 저장 공간에 대응할 수 있다. 서로 다른 행의 스트링 선택 라인들(SSL1a 및 SSL2a, 또는 SSL1b 및 SSL2b) 각각은 또는 서로 다른 행의 접지 선택 라인들(GSL1 및 GSL2)은 플레인 어드레스에 의해 식별되는 물리적 저장 공간에 대응할 수 있다.
도 12에 도시된 메모리 블록(BLKa)은 예시적인 것이다. 본 발명의 기술적 사상은 도 12에 도시된 메모리 블록(BLKa)에 한정되지 않는다. 예를 들어, 셀 스트링들의 행들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 행들의 수가 변경됨에 따라, 셀 스트링들의 행들에 연결되는 스트링 선택 라인들 또는 접지 선택 라인의 수, 그리고 하나의 비트 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 열들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 열들의 수가 변경됨에 따라, 셀 스트링들의 열들에 연결되는 비트 라인들의 수, 그리고 하나의 스트링 선택 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 높이는 증가 또는 감소될 수 있다. 예를 들어, 셀 스트링들 각각에 적층되는 접지 선택 트랜지스터들, 메모리 셀들 또는 스트링 선택 트랜지스터들의 수는 증가 또는 감소될 수 있다.
예시적으로, 하나의 물리 페이지에 속한 메모리 셀들(MC)은 적어도 세 개의 논리 페이지들에 대응할 수 있다. 예를 들어, 하나의 메모리 셀(MC)에 k 개(k는 2보다 큰 양의 정수)의 비트들이 프로그램될 수 있다. 하나의 물리 페이지에 속한 메모리 셀들(MC)에서, 각 메모리 셀(MC)에 프로그램되는 k 개의 비트들은 각각 k 개의 논리 페이지들을 형성할 수 있다.
예를 들어, 하나의 물리 페이지는 블록 어드레스, 행 어드레스, 열 어드레스 및 플레인 어드레스에 의해 식별되는 물리적 저장 공간을 포함한다. 하나의 물리 페이지는 둘 이상의 논리 페이지들을 포함할 수 있다. 논리 페이지들 각각은 물리 페이지의 어드레스에 더하여 논리 페이지들을 식별하는 추가 어드레스(또는 오프셋)에 의해 식별되는 논리적 저장 공간을 포함할 수 있다.
본 발명의 기술적 사상에 따른 일 예로서, 3차원 메모리 어레이가 제공된다. 3차원 메모리 어레이는, 실리콘 기판 및 메모리 셀들의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들의 어레이들의 하나 또는 그 이상의 물리 레벨들에 획일적으로(monolithically) 형성될 수 있다. 메모리 셀들의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 획일적으로 형성되는 것은, 3차원 어레이의 각 레벨의 레이어들이 3차원 어레이의 하위 레벨의 레이어들 위에 직접 증착됨을 의미한다.
본 발명의 기술적 사상에 따른 일 예로서, 3차원 메모리 어레이는 수직의 방향성을 가져, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 NAND 스트링들을 포함한다. 적어도 하나의 메모리 셀은 전하 포획 레이어를 포함한다. 각 수직 NAND 스트링은 메모리 셀들 위에 위치하는 적어도 하나의 선택 트랜지스터를 더 포함한다. 적어도 하나의 선택 트랜지스터는 메모리 셀들과 동일한 구조를 갖고, 메모리 셀들과 함께 획일적으로 형성된다.
3차원 메모리 어레이가 복수의 레벨들로 구성되고, 레벨들 사이에서 워드 라인들 또는 비트 라인들이 공유되는 구성은 미국등록특허공보 제7,679,133호, 미국등록특허공보 제8,553,466호, 미국등록특허공보 제8,654,587호, 미국등록특허공보 제8,559,235호, 그리고 미국공개특허공보 제2011/0233648호에 개시되어 있으며, 본 발명의 레퍼런스로 포함된다.
도 13은 본 발명의 실시 예에 따른 컴퓨팅 장치(1000)를 보여주는 블록도이다. 도 13을 참조하면, 컴퓨팅 장치(1000)는 프로세서(1100), 메모리(1200), 스토리지 장치(1300), 모뎀(1400), 그리고 사용자 인터페이스(1500)를 포함한다.
프로세서(1100)는 컴퓨팅 장치(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 예를 들어, 프로세서(1100)는 시스템-온-칩(SoC, System-on-Chip)으로 구성될 수 있다. 프로세서(1100)는 범용 프로세서, 특수 목적 프로세서 또는 어플리케이션 프로세서일 수 있다.
RAM (1200)은 프로세서(1100)와 통신할 수 있다. RAM (1200)은 프로세서(1100) 또는 컴퓨팅 장치(1000)의 메인 메모리일 수 있다. 프로세서(1100)는 RAM (1200)에 코드 또는 데이터를 임시로 저장할 수 있다. 프로세서(1100)는 RAM (1200)을 이용하여 코드를 실행하고, 데이터를 처리할 수 있다. 프로세서(1100)는 RAM (1200)을 이용하여 운영체제, 어플리케이션과 같은 다양한 소프트웨어들을 실행할 수 있다. 프로세서(1100)는 RAM (1200)을 이용하여 컴퓨팅 장치(1000)의 제반 동작을 제어할 수 있다. RAM (1200)은 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등과 같은 휘발성 메모리, 또는 PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리 장치를 포함할 수 있다.
스토리지 장치(1300)는 프로세서(1100)와 통신할 수 있다. 스토리지 장치(1300)는 장기적으로 보존되어야 하는 데이터를 저장할 수 있다. 즉, 프로세서(1100)는 장기적으로 보존되어야 하는 데이터를 스토리지 장치(1300)에 저장할 수 있다. 스토리지 장치(1300)는 컴퓨팅 장치(1000)를 구동하기 위한 부트 이미지를 저장할 수 있다. 스토리지 장치(1300)는 운영체제, 어플리케이션과 같은 다양한 소프트웨어들의 소스 코드들을 저장할 수 있다. 스토리지 장치(1300)는 운영체제, 어플리케이션과 같은 다양한 소프트웨어들에 의해 처리된 데이터를 저장할 수 있다.
예시적으로, 프로세서(1100)는 스토리지 장치(1300)에 저장된 소스 코드들을 RAM (1200)에 로드하고, RAM (1200)에 로드된 코드들을 실행함으로써, 운영체제, 어플리케이션과 같은 다양한 소프트웨어들을 구동할 수 있다. 프로세서(1100)는 스토리지 장치(1300)에 저장된 데이터를 RAM (1200)에 로드하고, RAM (1200)에 로드된 데이터를 처리할 수 있다. 프로세서(1100)는 RAM (1200)에 저장된 데이터 중 장기적으로 보존하고자 하는 데이터를 스토리지 장치(1300)에 저장할 수 있다.
스토리지 장치(1300)는 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리 장치를 포함할 수 있다.
모뎀(1400)은 프로세서(1100)의 제어에 따라 외부 장치와 통신을 수행할 수 있다. 예를 들어, 모뎀(1400)은 외부 장치와 유선 또는 무선 통신을 수행할 수 있다. 모뎀(140)은 LTE (Long Term Evolution), 와이맥스(WiMax), GSM (Global System for Mobile communication), CDMA (Code Division Multiple Access), 블루투스(Bluetooth), NFC (Near Field Communication), 와이파이(WiFi), RFID (Radio Frequency IDentification) 등과 같은 다양한 무선 통신 방식들, 또는 USB (Universal Serial Bus), SATA (Serial AT Attachment), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), 파이어와이어(Firewire), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), SDIO, UART (Universal Asynchronous Receiver Transmitter), SPI (Serial Peripheral Interface), HS-SPI (High Speed SPI), RS232, I2C (Inter-integrated Circuit), HS-I2C, I2S, (Integrated-interchip Sound), S/PDIF (Sony/Philips Digital Interface), MMC (MultiMedia Card), eMMC (embedded MMC) 등과 같은 다양한 유선 통신 방식들 중 적어도 하나에 기반하여 통신을 수행할 수 있다.
사용자 인터페이스(1500)는 프로세서(1100)의 제어에 따라 사용자와 통신할 수 있다. 예를 들어, 사용자 인터페이스(1500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(150)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
스토리지 장치(1300)는 본 발명의 실시 예에 따른 스토리지 장치들(100, 200, 300) 중 적어도 하나를 포함할 수 있다. 프로세서(1100), RAM (1200), 모뎀(1400), 그리고 사용자 인터페이스(1500)는 스토리지 장치(1300)와 통신하는 호스트 장치를 형성할 수 있다
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로, 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100; 스토리지 장치 110; 불휘발성 메모리 장치
120; 컨트롤러 130; 랜덤 엑세스 메모리(RAM)
111; 메모리 셀 어레이 113; 어드레스 디코더 회로
115; 페이지 버퍼 회로 116; 타이밍 회로
117; 데이터 입출력 회로 119; 제어 로직 회로

Claims (10)

  1. 외부장치로부터 제 1 타이밍 신호를 수신하고, 상기 제 1 타이밍 신호의 펄스 폭보다 긴 펄스 폭으로부터 점차 감소되는 펄스 폭을 갖는 제 2 타이밍 신호를 출력하도록 구성되는 타이밍 회로; 및
    상기 제 2 타이밍 신호를 수신하고, 상기 제 2 타이밍 신호에 동기되어 상기 외부장치로 데이터를 출력하는 데이터 입출력 회로를 포함하고,
    상기 제 2 타이밍 신호의 펄스 폭이 점차 감소하여 상기 제 1 타이밍 신호의 펄스 폭과 같아지면, 상기 제 2 타이밍 신호의 펄스 폭은 유지되는 반도체 메모리 장치.
  2. 메모리 블록들을 포함하는 반도체 메모리 장치; 그리고
    상기 반도체 메모리 장치를 제어하고, 상기 반도체 메모리 장치로 제 1 타이밍 신호를 전송하도록 구성되는 메모리 컨트롤러를 포함하고,
    상기 반도체 메모리 장치는,
    상기 제 1 타이밍 신호를 수신하고, 상기 제 1 타이밍 신호의 펄스 폭보다 긴 펄스 폭으로부터 점차 감소되는 펄스 폭을 갖는 제 2 타이밍 신호를 생성하여 상기 메모리 컨트롤러로 출력하도록 구성되는 반도체 메모리 시스템.
  3. 제 2 항에 있어서,
    상기 반도체 메모리 장치는 상기 제 1 타이밍 신호를 기반으로 타이밍 출력신호를 생성하는 타이밍 회로를 포함하는 반도체 메모리 시스템.
  4. 제 3 항에 있어서,
    상기 타이밍 회로는,
    서로 다른 지연시간들을 갖고 직렬로 연결된 복수의 시간 지연회로들; 및
    상기 제 1 타이밍 신호 및 상기 복수의 시간 지연회로들의 출력 신호들에 기반하여 상기 타이밍 출력신호를 출력하는 조합 회로를 포함하는 반도체 메모리 시스템.
  5. 제 4 항에 있어서,
    상기 복수의 시간 지연회로들은,
    상기 제 1 타이밍 신호를 수신하고, 상기 제 1 타이밍 신호를 제 1 지연시간만큼 지연시킨 제 1 지연신호를 출력하는 제 1 시간 지연회로;
    상기 제 1 지연신호를 수신하고, 상기 제 1 지연신호를 제 2 지연시간만큼 지연시킨 제 2 지연신호를 출력하는 제 2 시간 지연회로; 및
    상기 제 1 타이밍 신호의 레벨이 일정시간 이상 유지될 때 레디신호를 출력하는 레디신호 생성회로를 포함하는 반도체 메모리 시스템.
  6. 제 5 항에 있어서,
    상기 조합 회로는,
    상기 레디신호가 비동기 리셋단으로 입력되고, 상기 제 1 타이밍 신호 및 전원전압 신호를 근거로 생성되는 신호를 출력하는 제 1 플립플롭;
    상기 레디신호가 비동기 셋단으로 입력되고, 상기 제 1 지연신호 및 접지전압 신호를 근거로 생성되는 신호를 출력하는 제 2 플립플롭;
    상기 레디신호가 비동기 리셋단으로 입력되고, 상기 제 2 지연신호 및 상기 전원전압 신호를 근거로 생성되는 신호를 출력하는 제 3 플립플롭;
    상기 제 1 플립플롭의 출력값 및 상기 제 2 플립플롭의 출력값을 근거로 논리 연산한 결과값을 출력하는 제 1 게이트;
    상기 제 3 플립플롭의 출력값 및 상기 제 2 지연신호를 근거로 논리 연산한 결과값을 출력하는 제 2 게이트; 및
    상기 제 1 게이트의 출력값 및 상기 제 2 게이트의 출력값을 근거로 논리 연산하여 상기 타이밍 출력신호를 출력하는 제 3 게이트를 포함하는 반도체 메모리 시스템.
  7. 제 5 항에 있어서,
    상기 레디신호 생성회로는,
    상기 제 1 타이밍 신호의 레벨이 일정시간 이상 유지될 때 비천이 신호를 출력하는 천이상태 감지부; 및
    상기 비천이 신호의 상승 엣지에 동기화되어 상승하고, 상기 제 1 타이밍 신호의 상승 엣지 이전에 하강하는 레디신호를 생성하는 펄스 생성부를 포함하는 반도체 메모리 시스템.
  8. 제 2 항에 있어서,
    상기 반도체 메모리 장치는 상기 제 2 타이밍 신호에 동기되어 상기 외부장치로 데이터를 출력하는 데이터 입출력 회로를 포함하는 반도체 메모리 시스템.
  9. 제 8 항에 있어서,
    상기 제 1 타이밍 신호는 상기 불휘발성 메모리 장치의 읽기 시에 상기 메모리 컨트롤러에 의해 토글되는 읽기 인에이블 신호(Read Enable, RE)이고,
    상기 데이터는 읽기 데이터이고,
    상기 제 2 타이밍 신호는 읽기 시에 상기 불휘발성 메모리 장치가 상기 읽기 인에이블 신호에 기반하여 생성하는 데이터 스트로브 신호 (Data Strobe, DQS) 인 반도체 메모리 시스템.
  10. 반도체 메모리 장치의 동작방법에 있어서:
    외부장치가 상기 반도체 메모리 장치로 제 1 타이밍 신호를 전송하는 단계;
    상기 반도체 메모리 장치가 상기 제 1 타이밍 신호를 기반으로 복수개의 지연 신호들을 생성하는 단계;
    상기 반도체 메모리 장치가 상기 제 1 타이밍 신호 및 상기 복수개의 지연 신호들을 기반으로 펄스의 폭이 상기 제 1 타이밍 신호보다 긴 펄스 폭으로부터 점차 펄스의 폭을 감소시켜 상기 제 1 타이밍 신호의 펄스 폭과 동일한 펄스 폭을 갖는 제 2 타이밍 신호를 생성하는 단계; 그리고
    상기 반도체 메모리 장치가 상기 제 2 타이밍 신호에 따라 데이터를 상기 외부장치로 출력하는 단계를 포함하는 반도체 메모리 장치의 동작방법.
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