KR20220031791A - 메모리 장치와 그 동작 방법, 및 메모리 시스템 - Google Patents

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KR20220031791A
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박재우
손영훈
최영돈
진형민
최정환
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Abstract

본 발명의 일 실시예에 따른 메모리 장치의 동작 방법은, 외부 컨트롤러가 전송하는 M개의 레벨들(M은 2보다 큰 자연수)을 갖는 멀티 레벨 신호를 클럭 수신 핀을 통해 수신하는 단계, 및 상기 멀티 레벨 신호를 디코딩하여 DBI(Data Bus Inversion) 데이터, DM(Data Mask) 데이터, CRC(Cyclic Redundancy Check) 데이터, 및 ECC(Error Correction Code) 데이터 중 적어도 하나를 복원하는 단계를 포함하며, 상기 멀티 레벨 신호는 상기 외부 컨트롤러가 전송하는 클럭 신호이며, 상기 M개의 레벨들 중 최소 레벨과 최대 레벨의 중간값인 중간 기준 신호를 기준으로 스윙하는 신호이다.

Description

메모리 장치와 그 동작 방법, 및 메모리 시스템{MEMORY DEVICE, OPERATING METHOD OF THE SAME, AND MEMORY SYSTEM}
본 발명은 메모리 장치와 그 동작 방법, 및 메모리 시스템에 관한 것이다.
메모리 장치는 외부의 컨트롤러로부터 수신한 제어 신호에 응답하여 데이터를 기록하고 지우거나, 기록된 데이터를 읽어올 수 있는 기능을 제공할 수 있다. 메모리 장치는 컨트롤러로부터 데이터를 수신하고 이를 메모리 셀들에 저장할 수 있으며, 메모리 장치와 컨트롤러 사이의 통신 속도를 개선하기 위해, 통신 채널들 중 적어도 하나는 NRZ(Non-Return-Zero) 신호와 다른 멀티 레벨 신호를 이용할 수 있다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 클럭 신호 및 데이터 스트로브 신호 등을 멀티 레벨 신호로 생성하여 데이터를 함께 전송함으로써, 핀들의 개수를 줄이고 소모 전력을 낮출 수 있는 메모리 장치와 그 동작 방법, 및 메모리 시스템을 제공하고자 하는 데에 있다.
본 발명의 일 실시예에 따른 메모리 장치의 동작 방법은, 외부 컨트롤러가 전송하는 M개의 레벨들(M은 2보다 큰 자연수)을 갖는 멀티 레벨 신호를 클럭 수신 핀을 통해 수신하는 단계, 및 상기 멀티 레벨 신호를 디코딩하여 DBI(Data Bus Inversion) 데이터, DM(Data Mask) 데이터, CRC(Cyclic Redundancy Check) 데이터, 및 ECC(Error Correction Code) 데이터 중 적어도 하나를 복원하는 단계를 포함하며, 상기 멀티 레벨 신호는 상기 외부 컨트롤러가 전송하는 클럭 신호이며, 상기 M개의 레벨들 중 최소 레벨과 최대 레벨의 중간값인 중간 기준 신호를 기준으로 스윙하는 신호이다.
본 발명의 일 실시예에 따른 메모리 장치의 동작 방법은, 외부 컨트롤러가 전송하며, M개의 레벨들(M은 2보다 큰 자연수)을 갖는 데이터 스트로브 신호를 DQS 핀을 통해 수신하는 단계, 및 상기 데이터 스트로브 신호를 디코딩하여 상기 외부 컨트롤러가 상기 데이터 스트로브 신호로 인코딩한 데이터를 복원하는 단계를 포함하며, 상기 데이터 스트로브 신호는 상기 M개의 레벨들 중 최소 레벨과 최대 레벨의 중간값을 기준으로 스윙하는 신호이다.
본 발명의 일 실시예에 따른 메모리 장치는, M개의 레벨들(M은 2보다 큰 자연수)을 갖는 멀티 레벨 신호를 DQS 핀을 통해 수신하는 버퍼, 상기 멀티 레벨 신호를 지연시켜 지연 클럭 신호를 생성하는 지연 회로, 상기 지연 클럭 신호의 상승 엣지 및 하강 엣지에서 상기 데이터 스트로브 신호를 제1 기준 신호와 비교하여 제1 출력 신호를 생성하는 제1 센스 앰프, 상기 기준 클럭 신호의 상승 엣지 및 하강 엣지에서 상기 데이터 스트로브 신호를 상기 제1 기준 신호보다 큰 제2 기준 신호와 비교하여 제2 출력 신호를 생성하는 제2 센스 앰프, 및 상기 제1 출력 신호와 상기 제2 출력 신호 중 적어도 하나를 이용하여 상기 멀티 레벨 신호로 인코딩된 DBI 데이터, DM 데이터, CRC 데이터, 및 ECC 데이터 중 적어도 하나를 복원하는 디코더를 포함한다.
본 발명의 일 실시예에 따른 메모리 시스템은, 복수의 메모리 셀들을 갖는 메모리 장치, 및 소정의 인터페이스를 통해 상기 메모리 장치와 연결되는 컨트롤러를 포함하며, 상기 컨트롤러는 상기 메모리 장치에 클럭 신호 및 데이터 스트로브 신호를 전송하고, 상기 클럭 신호 및 상기 데이터 스트로브 신호 중 적어도 하나는 펄스 진폭 변조 신호이며, 상기 컨트롤러는 상기 펄스 진폭 변조 신호를 이용하여 상기 메모리 장치에 DBI 데이터, ECC 데이터, CRC 데이터, 데이터 마스크 데이터, 및 커맨드/어드레스 데이터 중 적어도 하나를 전송하고, 상기 펄스 진폭 변조 신호는 가장 작은 최소 레벨 및 가장 큰 최대 레벨의 중간 레벨을 갖는 중간 기준 신호를 기준으로 스윙한다.
본 발명의 일 실시예에 따른 메모리 장치는, 외부 컨트롤러와 연결되며 신호를 송수신하는 복수의 핀들, 및 데이터를 저장하는 복수의 메모리 셀들을 포함하며, 상기 복수의 핀들 중 적어도 하나는 클럭 신호 또는 데이터 스트로브 신호를 펄스 진폭 변조 신호로 수신하며, 상기 펄스 진폭 변조 신호는 DBI 데이터, ECC 데이터, CRC 데이터, 데이터 마스크 데이터, 및 커맨드/어드레스 데이터 중 적어도 하나를 포함하고, 상기 펄스 진폭 변조 신호는 가장 작은 최소 레벨 및 가장 큰 최대 레벨의 중간 레벨을 갖는 중간 기준 신호를 기준으로 스윙한다.
본 발명의 일 실시예에 따르면, 외부 컨트롤러로부터 클럭 신호 및/또는 데이터 스트로브 신호를 펄스 진폭 변조 등의 방식으로 생성되는 멀티 레벨 신호로 수신하고, 이를 디코딩하여 원본 데이터를 복원할 수 있다. 따라서, 컨트롤러와 메모리 장치 사이에서 원본 데이터를 전송하기 위한 별도의 핀을 생략함으로써, 핀들의 개수를 줄여 메모리 장치의 집적도를 개선하고, 소모 전력을 낮출 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 시스템을 간단하게 나타낸 도면이다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 메모리 장치가 수신하는 멀티 레벨 신호를 설명하기 위한 도면들이다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 도면들이다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 8a, 도 8b 및 도 9는 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 도면들이다.
도 10a 및 도 10b는 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 11은 본 발명의 실시예들에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 12는 본 발명의 일 실시예에 따른 메모리 시스템을 간단하게 나타낸 도면이다.
도 13은 본 발명의 일 실시예에 따른 메모리 시스템에 포함되는 메모리 장치를 간단하게 나타낸 도면이다.
도 14는 본 발명의 일 실시예에 따른 메모리 시스템에 포함되는 메모리 장치를 간단하게 나타낸 도면이다.
도 15 내지 도 17은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 18은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면이다.
도 19는 본 발명의 일 실시예에 따른 메모리 시스템을 간단하게 나타낸 도면이다.
도 20은 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 모바일 시스템을 간단하게 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 시스템을 간단하게 나타낸 도면이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 시스템(1)은, 데이터를 주고받는 제1 반도체 장치(10)와 제2 반도체 장치(20)를 포함할 수 있다. 도 1에 도시한 일 실시예에 따른 시스템(1)에서 제1 반도체 장치(10)가 제2 반도체 장치(20)로 데이터를 전송할 수 있다. 제1 반도체 장치(10)는 중앙 처리 장치, AP, 시스템-온-칩 등과 같은 프로세서일 수 있으며, 제2 반도체 장치(20)는 데이터를 저장하는 메모리 장치일 수 있다.
예를 들어, 제1 반도체 장치(10)는 데이터 신호와 클럭 신호를 제2 반도체 장치(20)에 전송할 수 있다. 제1 반도체 장치(10)는 데이터 신호를 전송하는 제1 출력 회로(11)와 제2 출력 회로(12), 클럭 신호를 전송하는 클럭 생성 회로(13), 및 제1 반도체 장치(10)의 전반적인 동작을 제어하는 코어 회로(14) 등을 포함할 수 있다. 제2 반도체 장치(20)는 데이터 신호를 수신하는 제1 멀티 레벨 수신기(21)와 제2 멀티 레벨 수신기(22), 클럭 신호를 수신하는 클럭 수신기(23), 및 제2 반도체 장치(20)의 전반적인 동작을 제어하는 코어 회로(24) 등을 포함할 수 있다.
제1 출력 회로(11)와 제2 출력 회로(12) 각각은 멀티 레벨 신호로 데이터 신호를 전송할 수 있다. 따라서 제1 데이터 채널(DCH1)과 제2 데이터 채널(DCH2)을 통해 전송되는 데이터 신호들 각각은, M개의 레벨들을 갖는 멀티 레벨 신호일 수 있으며, M은 2보다 큰 자연수일 수 있다. 일례로 M은 2의 제곱수일 수 있으며, 제1 및 제2 통신 채널들(CH1, CH2) 각각을 통해 전송하고자 하는 데이터의 전송량에 따라 결정될 수 있다. 다만 실시예들에 따라, 제1 출력 회로(11)와 제2 출력 회로(12) 각각의 출력은 멀티 레벨 신호가 아닌 NRZ(Non Return Zero) 신호로 생성될 수도 있다.
클럭 생성 회로(13)는 제3 통신 채널(CH3)을 통해 외부 클럭 신호를 제2 반도체 장치(20) 측으로 전송할 수 있다. 본 발명의 일 실시예에서, 외부 클럭 신호 역시 데이터 신호와 유사한 멀티 레벨 신호로 생성되어 제2 반도체 장치(20)로 전송될 수도 있다. 실시예들에 따라, 외부 클럭 신호가 가질 수 있는 레벨들의 개수와, 데이터 신호가 가질 수 있는 레벨들의 개수는 서로 같거나 또는 다를 수도 있다.
제1 멀티 레벨 수신기(21)와 제2 멀티 레벨 수신기(22)는 데이터 신호를 수신하여 복원할 수 있다. 일례로, 제1 멀티 레벨 수신기(21)는 M개의 레벨들을 갖는 멀티 레벨 신호와 기준 신호를 각각 수신하는 N개의 센스 앰프들을 포함할 수 있다. N은 멀티 레벨 신호를 정의하는 M보다 작은 자연수일 수 있으며, N개의 센스 앰프들의 출력을 복원하는 디코더가 제1 멀티 레벨 수신기(21)에 더 포함될 수 있다. 제2 멀티 레벨 수신기(22)의 구성 및 동작은 제1 멀티 레벨 수신기(21)와 유사할 수 있다.
클럭 수신기(23) 역시 복수의 센스 앰프들을 포함할 수 있다. 일례로 클럭 수신기(23)는 제3 통신 채널(CH3)을 통해 수신한 외부 클럭 신호를 제1 기준 신호와 비교하는 제1 센스 앰프, 및 외부 클럭 신호를 제2 기준 신호와 비교하는 제2 센스 앰프를 포함할 수 있다. 제1 기준 신호의 레벨은 제2 기준 신호의 레벨과 다를 수 있다.
또한 클럭 수신기(23)는, 제1 센스 앰프의 출력과 제2 센스 앰프의 출력을 이용하여 소정의 데이터를 생성하는 디코더를 포함할 수 있다. 디코더가 생성하는 데이터는, 제1 반도체 장치(10)가 외부 클럭 신호로 인코딩하여 송신하는 원본 데이터에 대응할 수 있다. 일례로 디코더는 제1 센스 앰프의 출력과 제2 센스 앰프의 출력을 이용하여 하나의 원본 데이터를 생성할 수 있다. 또는 디코더가 제1 센스 앰프의 출력을 이용하여 제1 원본 데이터를 생성하고, 제2 센스 앰프의 출력을 이용하여 제2 원본 데이터를 생성할 수도 있다.
제1 반도체 장치(10)는, 제2 반도체 장치(20)가 외부 클럭 신호를 이용하여 원본 데이터를 복원할 수 있도록, 원본 데이터에 기초하여 외부 클럭 신호를 인코딩할 수 있다. 따라서, 원본 데이터를 별도로 전송하기 위한 적어도 하나의 핀을 생략할 수 있으며, 반도체 장치들(10, 20)의 집적도를 개선하고 소모 전력을 개선할 수 있다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 메모리 장치가 수신하는 멀티 레벨 신호를 설명하기 위한 도면들이다.
도 2 및 도 3을 참조하면, 본 발명의 일 실시예에서 메모리 장치가 수신하는 멀티 레벨 신호는 4개의 레벨들(LV1-LV4)을 가질 수 있다. 도 2 및 도 3에 도시한 일 실시예에서, 메모리 장치는 4-레벨 펄스 진폭 변조 (PAM-4; pulse amplitude modulation-4)을 기반으로 생성되는 멀티 레벨 신호를 수신할 수 있다. 4-레벨 펄스 폭 변조를 기반으로 생성되는 멀티 레벨 신호로 데이터를 수신하는 경우, 하나의 데이터 전송 주기(PR) 동안 2개의 데이터 비트들을 수신할 수 있다.
일례로, 4개의 레벨들(LV1-LV4) 각각은 00, 01, 10, 11의 데이터에 대응할 수 있다. 따라서, 메모리 장치는 하나의 데이터 전송 주기(PR) 동안 2개의 비트들, 예를 들어, 00, 10, 01, 11 중 하나를 수신할 수 있다. 메모리 장치는 멀티 레벨 신호를 수신하여 데이터를 복원하는 멀티 레벨 수신기를 포함할 수 있으며, 멀티 레벨 수신기는 복수의 센스 앰프들을 포함할 수 있다.
본 발명의 일 실시예에서는, 메모리 장치가 주고받는 클럭 신호가 도 2 및 도 3에 도시한 실시예들과 같은 멀티 레벨 신호로 생성될 수 있다. 멀티 레벨 신호로 생성되는 클럭 신호의 레벨은, 데이터만을 전송할 목적으로 생성되는 멀티 레벨 신호와 달리, 데이터 전송 주기들(PR) 사이의 트랜지션 구간(TP)에서 중간 기준 신호(VMID)를 기준으로 증가 또는 감소할 수 있다.
일례로, 첫번째 데이터 전송 주기(PR)에서 클럭 신호의 레벨이 제1 레벨(LV1) 또는 제2 레벨(LV2)이면, 두번째 데이터 전송 주기(PR)에서 클럭 신호의 레벨은 제3 레벨(LV3) 또는 제4 레벨(LV4)일 수 있다. 유사하게, 첫번째 데이터 전송 주기(PR)에서 클럭 신호의 레벨이 제3 레벨(LV3) 또는 제4 레벨(LV4)이면, 두번째 데이터 전송 주기(PR)에서 클럭 신호의 레벨은 제1 레벨(LV1) 또는 제2 레벨(LV2)일 수 있다.
한편, 멀티 레벨 신호로 클럭 신호를 수신하는 메모리 장치는, 클럭 신호를 낮은 기준 신호(VLOW) 및 높은 기준 신호(VHIGH) 중 적어도 하나와 비교하여 클럭 신호로 인코딩되어 전송된 원본 데이터를 복원할 수 있다. 일례로, 클럭 신호가 낮은 기준 신호(VLOW)보다 작으면 데이터를 0으로, 클럭 신호가 낮은 기준 신호(VLOW)보다 크면 데이터를 1로 판단할 수 있다. 마찬가지로, 클럭 신호가 높은 기준 신호(VHIGH)보다 작으면 데이터를 0으로, 클럭 신호가 높은 기준 신호(VHIGH)보다 크면 데이터를 1로 판단할 수 있다.
멀티 레벨 신호로 클럭 신호를 수신하는 메모리 장치는, 클럭 신호를 낮은 기준 신호(VLOW)와 비교하는 제1 센스 앰프, 및 클럭 신호를 높은 기준 신호(VHIGH)와 비교하는 제2 센스 앰프를 포함할 수 있다. 제1 센스 앰프의 출력과 제2 센스 앰프의 출력은 디코더에 입력되며, 디코더는 제1 센스 앰프의 출력과 제2 센스 앰프의 출력을 이용하여 원본 데이터를 생성할 수 있다.
클럭 신호를 낮은 기준 신호(VLOW) 및 높은 기준 신호(VHIGH)와 각각 비교하여 서로 다른 원본 데이터들이 복원될 수 있다. 따라서, 클럭 신호를 인코딩하여 전송하는 메모리 장치는, 서로 다른 두 종류의 원본 데이터들을 하나의 클럭 신호로 인코딩하여 다른 메모리 장치로 전송할 수도 있다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 도면들이다.
먼저 도 4는, 클럭 신호를 멀티 레벨 신호로 생성하고, 소정의 데이터를 외부 클럭 신호(CLKEXT)로 인코딩하여 다른 메모리 장치로 출력하는 전송측 반도체 장치(100)를 간단하게 나타낸 도면일 수 있다. 일례로, 반도체 장치(100)는 중앙 처리 장치, AP, SSD 컨트롤러, 시스템-온-칩 등과 같이 메모리 컨트롤러를 포함하는 장치일 수 있다. 도 4를 참조하면, 반도체 장치(100)는 제1 내지 제3 버퍼들(101-103), 인코더(110), 드라이버(120) 등을 포함할 수 있다. 외부 클럭 신호(CLKEXT)는 클럭 전송 핀(105)을 통해 다른 반도체 장치로 출력될 수 있다.
제1 버퍼(101)와 제2 버퍼(102)는 제1 데이터(D0)와 제2 데이터(D1)를 버퍼링하여 인코더(110)에 입력할 수 있다. 제1 데이터(D0)와 제2 데이터(D1)는 서로 다른 데이터일 수 있으며, 멀티 레벨 신호로 생성되는 외부 클럭 신호(CLKEXT)로 인코딩되어 전송가능한 데이터일 수 있다. 제3 버퍼(103)는 반도체 장치(100)의 내부 클럭(CLKINT)을 버퍼링하여 인코더(110)에 전송할 수 있다.
인코더(110)는 내부 클럭(CLKINT)에 동기화되어 동작하며, 제1 데이터(D0) 및 제2 데이터(D1) 중 적어도 하나를 전송할 수 있는 외부 클럭 신호(CLKEXT)를 생성할 수 있다. 외부 클럭 신호(CLKEXT)는 다른 메모리 장치로 전송되는 클럭 신호일 수 있으며, 펄스 진폭 변조 방식으로 생성되며 4개의 서로 다른 레벨들을 갖는 멀티 레벨 신호일 수 있다.
제1 데이터(D0)만을 인코딩하는 경우, 외부 클럭 신호(CLKEXT)는 제1 데이터(D0)가 0이면 낮은 기준 신호보다 작은 레벨을 갖고, 제1 데이터(D0)가 1이면 낮은 기준 신호보다 큰 레벨을 갖도록 생성될 수 있다. 또한 외부 클럭 신호(CLKEXT)는 다른 메모리 장치에 클럭 신호로서 전송되어야 하므로, 트랜지션 구간마다 중간 기준 신호를 기준으로 스윙하는 멀티 레벨 신호로 생성될 수 있다.
실시예들에 따라, 제1 데이터(D0)와 제2 데이터(D1) 모두가 하나의 외부 클럭 신호(CLKEXT)로 인코딩될 수도 있다. 일례로, 외부 클럭 신호(CLKEXT)는 제1 데이터(D0)와 제2 데이터(D1)가 모두 0이면 낮은 기준 신호보다 작은 레벨을 갖고, 제1 데이터(D0)와 제2 데이터(D1)가 모두 1이면 큰 기준 신호보다 큰 레벨을 갖도록 생성될 수 있다. 또한, 제1 데이터(D0)가 0이고 제2 데이터(D1)가 1이면 큰 기준 신호보다 작고 낮은 기준 신호보다 큰 레벨을 갖도록 생성될 수 있다. 앞서 설명한 바와 같이, 외부 클럭 신호(CLKEXT)는 트랜지션 구간마다 중간 기준 신호를 기준으로 스윙하는 멀티 레벨 신호로 생성될 수 있다.
도 5는 멀티 레벨 신호로 생성된 외부 클럭 신호(CLKEXT)를 수신하고, 외부 클럭 신호(CLKEXT)를 디코딩하여 데이터(DATA)를 복원하는 수신측 메모리 장치(200)를 간단하게 나타낸 도면일 수 있다. 메모리 장치(200)는 클럭 수신 핀(205)을 통해 외부 클럭 신호(CLKEXT)를 수신할 수 있다.
외부 클럭 신호(CLKEXT)는 클럭 버퍼(201)를 통해 지연 회로(202)에 입력될 수 있다. 또한 외부 클럭 신호(CLKEXT)는 제1 센스 앰프(210)와 제2 센스 앰프(220)에 각각 입력될 수 있다. 제1 센스 앰프(210)는 외부 클럭 신호(CLKEXT)를 제1 기준 신호(VREF1)와 비교할 수 있으며, 제2 센스 앰프(220)는 외부 클럭 신호(CLKEXT)를 제2 기준 신호(VREF2)와 비교할 수 있다. 제1 기준 신호(VREF1)는 제2 기준 신호(VREF2)보다 작을 수 있다.
지연 회로(202)는 외부 클럭 신호(CLKEXT)의 위상을 조정하여 제1 센스 앰프(210)와 제2 센스 앰프(220)에 입력할 수 있다. 일 실시예에서 지연 회로(202)는 외부 클럭 신호(CLKEXT)의 위상을 90도만큼 지연시켜 지연 클럭 신호(CLKDLY)를 생성할 수 있다. 제1 센스 앰프(210)와 제2 센스 앰프(220)는 지연 클럭 신호(CLKDLY)에 동기화되어 동작할 수 있다.
일례로, 제1 센스 앰프(210)와 제2 센스 앰프(220)에 각각 입력되는 외부 클럭 신호(CLKEXT)는, 클럭 수신 핀(205)으로부터 제1 센스 앰프(210)까지의 제1 전송 경로와, 클럭 수신 핀(205)으로부터 제2 센스 앰프(220)까지의 제2 전송 경로의 차이 등으로 인해 서로 다른 위상을 가질 수 있다. 지연 회로(202)는 제1 센스 앰프(210)와 제2 센스 앰프(220)에 입력되는 지연 클럭 신호(CLKDLY)의 위상을 개별적으로 조정함으로써, 제1 센스 앰프(210)와 제2 센스 앰프(220)의 동작 타이밍을 최적화할 수 있다.
디코더(230)는 제1 센스 앰프(210)의 제1 출력 신호와 제2 센스 앰프(220)의 제2 출력 신호를 이용하여 데이터(DATA)를 생성할 수 있다. 제1 출력 신호와 제2 출력 신호 각각은 NRZ(Non Return Zero) 신호일 수 있다. 일례로, 데이터(DATA)는 제1 출력 신호로부터 생성되는 제1 출력 데이터와 제2 출력 신호로부터 생성되는 제2 출력 데이터 중 적어도 하나를 포함할 수 있다. 일 실시예에서, 제1 출력 데이터는 앞서 도 4를 참조하여 설명한 제1 데이터(D0)에 대응하고, 제2 출력 데이터는 제2 데이터(D1)에 대응할 수 있다.
일 실시예에서, 제1 출력 신호는 외부 클럭 신호(CLKEXT)가 제1 기준 신호(VREF1)보다 작으면 제1 로직 값을 갖고, 외부 클럭 신호(CLKEXT)가 제1 기준 신호(VREF1)보다 크면 제2 로직 값을 가질 수 있다. 유사하게, 제2 출력 신호는 외부 클럭 신호(CLKEXT)가 제2 기준 신호(VREF2)보다 작으면 제1 로직 값을 갖고, 외부 클럭 신호(CLKEXT)가 제2 기준 신호(VREF2)보다 크면 제2 로직 값을 가질 수 있다. 디코더는 제1 출력 신호 및 제2 출력 신호 각각이 제1 로직 값을 0으로, 제2 로직 값을 1로 변환하여 제1 데이터(D0)와 제2 데이터(D1)를 디코딩할 수 있다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
먼저 도 6은, 본 발명의 일 실시예에 따른 메모리 장치가 수신하는 클럭 신호를 도시한 도면일 수 있다. 본 발명의 일 실시예에 따른 메모리 장치가 수신하는 클럭 신호는 펄스 진폭 변조 방식으로 생성되는 멀티 레벨 신호일 수 있으며, 제1 내지 제4 레벨들(LV1-LV4)을 가질 수 있다.
클럭 신호는, 클럭 신호를 생성하는 전송측 반도체 장치에서 소정의 데이터에 기초하여 인코딩될 수 있다. 일례로, 데이터가 0이면 제1 기준 신호(VREF1) 또는 제2 기준 신호(VREF2)보다 작은 레벨을 갖고, 데이터가 1이면 제1 기준 신호(VREF1) 또는 제2 기준 신호(VREF2)보다 큰 레벨을 갖도록 클럭 신호가 생성될 수 있다. 또한 클럭 신호에 기초하여 수신측 메모리 장치가 동작에 필요한 내부 클럭 신호를 생성할 수 있도록, 클럭 신호는 트랜지션 구간(TP)에서 중간 기준 신호(VMID)를 기준으로 스윙할 수 있다.
도 7은 클럭 신호를 수신한 메모리 장치가 클럭 신호로 인코딩된 데이터를 디코딩하는 방법을 설명하기 위한 도면이다. 도 7을 참조하면, 메모리 장치는 클럭 신호를 90도만큼 위상 시프트하여 지연 클럭 신호를 생성할 수 있다. 또한, 지연 클럭 신호의 상승 엣지 및 하강 엣지에서 클럭 신호를 제1 기준 신호(VREF1) 및 제2 기준 신호(VREF2) 중 적어도 하나와 비교할 수 있다.
도 7에 도시한 일 실시예에서 제1 데이터(D0)는 지연 클럭 신호의 상승 엣지 및 하강 엣지마다 클럭 신호를 제1 기준 신호(VREF1)와 비교하여 생성한 데이터일 수 있다. 도 7을 참조하면 첫번째 데이터 전송 주기(PR)에서는 클럭 신호가 제1 기준 신호(VREF1)보다 크며, 제1 데이터(D0)가 1로 복원될 수 있다. 또한 두번째 전송 주기(PR)에서는 클럭 신호가 제1 기준 신호(VREF1)보다 작으므로 제1 데이터(D0)가 0으로 복원될 수 있다.
한편 도 7에 도시한 일 실시예에서 제2 데이터(D1)는 지연 클럭 신호의 상승 엣지 및 하강 엣지마다 클럭 신호를 제2 기준 신호(VREF2)와 비교하여 생성한 데이터일 수 있다. 도 7을 참조하면 첫번째 데이터 전송 주기(PR)에서는 클럭 신호가 제2 기준 신호(VREF2)보다 크며, 제2 데이터(D1)가 1로 복원될 수 있다. 또한 두번째 전송 주기(PR)에서는 클럭 신호가 제2 기준 신호(VREF2)보다 작으므로 제2 데이터(D1)가 0으로 복원될 수 있다. 제1 데이터(D0)와 제2 데이터(D1)가 동시에 1비트씩 생성되므로, 메모리 장치는 멀티 레벨 신호로 수신한 클럭 신호의 데이터 전송 주기(PR)마다 2비트의 데이터를 생성할 수 있다.
도 7을 참조하여 설명한 바와 같이, 멀티 레벨 신호로 생성된 클럭 신호를 수신한 메모리 장치는, 클럭 신호를 지연시켜 생성한 지연 클럭 신호를 이용하여 클럭 신호로부터 데이터를 디코딩할 수 있다. 다시 말해, 멀티 레벨 신호로 생성된 하나의 클럭 신호를 통해 동작에 필요한 클럭 신호는 물론 데이터까지 수신할 수 있다. 따라서, 하나의 메모리 장치가 다른 메모리 장치와의 통신하는 데에 필요한 핀의 개수는 물론, 트랜스미터와 리시버 등의 개수를 줄일 수 있으며, 메모리 장치의 집적도 및 소모 전력 등을 개선할 수 있다.
도 8a, 도 8b 및 도 9는 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 도면들이다.
먼저 도 8a 는, 멀티 레벨 신호로 생성되는 클럭 신호에 소정의 데이터를 인코딩하여 출력하는 전송측 반도체 장치(100A)를 간단하게 나타낸 도면일 수 있다. 도 8a에 도시한 일 실시예에 따른 반도체 장치(100A)는, 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 도 8a를 참조하면, 반도체 장치(100A)는 제1 버퍼(101)와 제2 버퍼(102), 인코더(110A), 드라이버(120A) 등을 포함할 수 있다. 외부 클럭 신호(CLKEXT)는 클럭 전송 핀(105)을 통해 다른 메모리 장치로 출력될 수 있다.
도 8a에 도시한 일 실시예에서, 반도체 장치(100A)는 한 번의 데이터 전송 주기마다 1비트 씩 전송되는 데이터(DATA)를 외부 클럭 신호(CLKEXT)로 인코딩하여 다른 메모리 장치로 출력할 수 있다. 반도체 장치(100A)는, 데이터(DATA)를 외부 클럭 신호(CLKEXT)로 인코딩하기 위한 회로를 포함할 수 있다. 이하, 도 8b를 참조하여 더욱 자세히 설명하기로 한다.
도 8b는 전송측 반도체 장치(100A)에 포함되는 트랜스미터(150)를 간단하게 나타낸 도면일 수 있다. 도 8b를 참조하면, 트랜스미터(150)는 제1 드라이버(151)와 제2 드라이버(152), 및 멀티플렉서(MUX)를 포함할 수 있다. 앞서 설명한 바와 유사하게, 트랜스미터(150)가 생성하는 외부 클럭 신호(CLKEXT)는 M개의 레벨들(M은 2보다 큰 자연수)을 갖는 멀티 레벨 신호일 수 있으며, 상기 M개의 레벨들 중 최소 레벨과 최대 레벨의 중간값에 대응하는 중간 레벨을 기준으로 스윙할 수 있다.
제1 드라이버(151)는 외부 클럭 신호(CLKEXT)가 중간 레벨을 기준으로 스윙하도록 제어할 수 있다. 일례로, 제1 드라이버(151)에 입력되는 제1 제어 신호(CTR1)는 생성하고자 하는 외부 클럭 신호(CLKEXT)의 주기마다 하이 로직 값 및 로우 로직 값으로 바뀔 수 있다. 일례로, 제1 제어 신호(CTR1)가 로우 로직 값이면 제1 드라이버(151)의 PMOS 트랜지스터들이 턴-온되고, 제1 제어 신호(CTR1)가 하이 로직 값이면 NMOS 트랜지스터들이 턴-온될 수 있다. 외부 클럭 신호(CLKEXT)가 중간 레벨을 기준으로 스윙하도록, 제1 제어 신호(CTR1)는 주기마다 하이 로직 값 및 로우 로직 값으로 바뀔 수 있다.
일 실시예에서, 제1 제어 신호(CTR1)는 외부 클럭 신호(CLKEXT)가 이전 주기에서 갖는 상위 비트(MSB_PRE)에 의해 결정될 수 있다. 일례로, 제1 제어 신호(CTR1)는 외부 클럭 신호(CLKEXT)가 이전 주기에서 갖는 상위 비트(MSB_PRE)를 래치함으로써 생성될 수 있다.
제2 드라이버(152)는 외부 클럭 신호(CLKEXT)에 인코딩하여 전송하고자 하는 데이터(DATA)에 따라 동작할 수 있다. 일례로, 제2 드라이버(152)의 동작을 결정하는 제2 제어 신호(CTR2)는, 외부 클럭 신호(CLKEXT)에 인코딩하여 전송하고자 하는 데이터(DATA)에 의해 결정될 수 있다. 일 실시예에서, 제2 제어 신호(CTR2)는 데이터(DATA)가 0이면 제2 제어 신호(CTR2)는 외부 클럭 신호(CLKEXT)가 이전 주기에서 갖는 상위 비트(MSB_PRE)의 상보 값을 가질 수 있다. 반면 데이터(DATA)가 1이면 제2 제어 신호(CTR2)는 외부 클럭 신호(CLKEXT)가 이전 주기에서 갖는 상위 비트(MSB_PRE)와 같은 값을 가질 수 있다.
일례로, 외부 클럭 신호(CLKEXT)가 제1 주기에서 [00]에 대응하는 레벨을 갖는 경우, 제1 주기에서는 제1 드라이버(151)와 제2 드라이버(152)의 NMOS 트랜지스터들이 턴-온될 수 있다. 제1 주기 다음의 제2 주기에서는 제1 드라이버(151)에서 NMOS 트랜지스터들이 턴-오프되고 PMOS 트랜지스터들이 턴-온될 수 있다. 한편, 외부 클럭 신호(CLKEXT)로 전송하고자 하는 데이터(DATA)가 1이면, 제2 제어 신호(CTR2)는 이전 상위 비트(MSB_PRE)인 0으로 선택되고, 제2 주기에서 제2 드라이버(152)의 PMOS 트랜지스터들이 턴-온되어 외부 클럭 신호(CLKEXT)는 [11]에 대응하는 레벨을 가질 수 있다. 반면, 데이터(DATA)가 0이면, 제2 제어 신호(CTR2)는 이전 상위 비트(MSB_PRE)의 상보 값인 1로 선택되고, 제2 주기에서 제2 드라이버(152)의 NMOS 트랜지스터들이 턴-온될 수 있다. 따라서, 제2 주기에서 외부 클럭 신호(CLKEXT)는 [10]에 대응하는 레벨을 가질 수 있다.
유사하게, 외부 클럭 신호(CLKEXT)가 제1 주기에서 [10]에 대응하는 레벨을 갖고 데이터(DATA)가 1이면, 제2 주기에서 제2 제어 신호(CTR2)는 이전 상위 비트(MSB_PRE)인 1로 선택될 수 있다. 따라서 제2 주기 동안, 제2 드라이버(152)에서 NMOS 트랜지스터가 턴-온되고, 외부 클럭 신호(CLKEXT)는 [00]에 대응하는 레벨을 가질 수 있다. 반면, 데이터(DATA)가 0이면, 제2 주기에서 제2 제어 신호(CTR2)는 이전 상위 비트(MSB_PRE)의 상보 값인 0으로 결정되며, 제2 드라이버(152)에서 PMOS 트랜지스터들이 턴-온되어 외부 클럭 신호(CLKEXT)는 [01]에 대응하는 레벨을 가질 수 있다.
다음으로 도 9를 참조하면, 수신측 메모리 장치(200A)는 외부 클럭 신호(CLKEXT)를 기준 신호와 비교하는 센스 앰프들(241-243) 및 데이터(DATA)를 복원하는 디코더(250) 등을 포함할 수 있다. 이하, 도 10a 및 도 10b를 함께 참조하여, 전송측 반도체 장치(100A)와 수신측 메모리 장치(200A)의 동작을 설명하기로 한다.
도 10a 및 도 10b는 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 10a와 도 10b는, 메모리 장치(200A)가 수신하는 외부 클럭 신호(CLKEXT)를 나타낸 도면들일 수 있다. 외부 클럭 신호(CLKEXT)는 제1 내지 제4 레벨들(LV1-LV4)을 갖는 멀티 레벨 신호일 수 있으며, 중간 기준 신호(VMID)를 기준으로 스윙할 수 있다.
앞서 설명한 바와 같이, 외부 클럭 신호(CLKEXT)는 전송하고자 하는 데이터(DATA)에 따라 결정될 수 있다. 전송측 반도체 장치(100A)의 제2 드라이버(152)는 데이터(DATA)에 따라 결정되는 제2 제어 신호(CTR2)에 의해 동작할 수 있다. 일례로, 데이터(DATA)가 0이면 외부 클럭 신호(CLKEXT)의 하위 비트가 그대로 제2 제어 신호(CTR2)로서 제2 드라이버(152)에 입력될 수 있다. 따라서 외부 클럭 신호(CLKEXT)가 제2 레벨(LV2) 또는 제3 레벨(LV3)을 가질 수 있다. 반대로 데이터(DATA)가 1이면 멀티플렉서(MUX)에 의해 외부 클럭 신호(CLKEXT)의 하위 비트가 반전되며, 제2 제어 신호(CTR2)로서 제2 드라이버(152)에 입력될 수 있다. 따라서, 외부 클럭 신호(CLKEXT)가 제1 레벨(LV1) 또는 제4 레벨(LV4)을 가질 수 있다.
도 10a에 도시한 일 실시예에서, 외부 클럭 신호(CLKEXT)로 전송되는 데이터(DATA)는 [11000011100]일 수 있다. 한편, 도 10b에 도시한 일 실시예에서, 외부 클럭 신호(CLKEXT)로 전송되는 데이터(DATA)는 [10110100011]일 수 있다. 이하, 도 10a와 도 10b를 도 9와 함께 참조하여 수신측 메모리 장치(200A)의 동작을 설명하기로 한다. 먼저, 도 10a에 도시한 일 실시예에 따른 외부 클럭 신호(CLKEXT)로 전송되는 데이터 및 그에 따른 수신측 메모리 장치(200A)의 동작은 아래의 표 1을 참조하여 설명할 수 있다.
CLKEXT 11 00 10 01 10 01 11 00 11 01 10
DATA 1 1 0 0 0 0 1 1 1 0 0
CLK 1 0 1 0 1 0 1 0 1 0 1
D0 1 0 1 1 1 1 1 0 1 1 1
D1 1 0 0 0 0 0 1 0 1 0 0
ED 0 1 0 0 0 0 0 1 0 0 0
OD 1 0 0 0 0 0 1 0 1 0 0
도 9를 참조하면, 메모리 장치(200A)는 외부 클럭 신호(CLKEXT)를 중간 기준 신호(VMID)와 비교하여 클럭 신호(CLK)를 생성할 수 있다. 또한, 메모리 장치(200A)는 외부 클럭 신호(CLKEXT)를 제1 기준 신호(VREF1)와 비교하여 제1 데이터(D0)를 생성하고, 외부 클럭 신호(CLKEXT)를 제2 기준 신호(VREF2)와 비교하여 제2 데이터(D1)를 생성할 수 있다.
일 실시예에서, 제1 데이터(D0)와 제2 데이터(D1) 각각은 홀수번째 데이터(OD)와 짝수번째 데이터(ED)를 생성하는 데에 이용될 수 있다. 일례로, 홀수번째 데이터(OD)는 제2 데이터(D1)와 클럭 신호(CLK)를 NAND 게이트에 입력하고, NAND 게이트의 출력을 반전시켜 생성되는 데이터일 수 있다. 짝수번째 데이터(ED)는 제1 데이터(D0)와 클럭 신호(CLK)를 각각 반전시켜 NAND 게이트에 입력하고, NAND 게이트의 출력을 반전시켜 생성되는 데이터일 수 있다. 디코더(250)는 데이터 출력기(251)를 포함할 수 있다. 데이터 출력기(251)는, 홀수번째 데이터(OD)와 짝수번째 데이터(ED)를 교대로 출력하여 외부 클럭 신호(CLKEXT)로 인코딩된 데이터(DATA)를 생성할 수 있다.
다음으로, 도 10b에 도시한 일 실시예에 따른 외부 클럭 신호(CLKEXT)로 전송되는 데이터 및 그에 따른 수신측 메모리 장치(200A)의 동작은 아래의 표 2와 같을 수 있다. 메모리 장치(200A)의 동작은, 앞서 표 1을 참조하여 설명한 바와 유사하게 이해될 수 있을 것이다.
CLKEXT 11 01 11 00 10 00 10 01 10 00 11
DATA 1 0 1 1 0 1 0 0 0 1 1
CLK 1 0 1 0 1 0 1 0 1 0 1
D0 1 1 1 0 1 0 1 1 1 0 1
D1 1 0 1 0 0 0 0 0 0 0 1
ED 0 0 0 1 0 1 0 0 0 1 0
OD 1 0 1 0 0 0 0 0 0 0 1
도 11은 본 발명의 실시예들에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 11을 참조하면, 본 발명의 일 실시예에 따른 시스템은 제1 반도체 장치(300)와 제2 반도체 장치(400)를 포함할 수 있다. 도 11을 참조하여 설명하는 일 실시예에, 제1 반도체 장치(300)가 클럭 신호를 생성하여 전송할 수 있으며, 제2 반도체 장치(400)는 클럭 신호를 수신할 수 있다. 일 실시예에서, 제1 반도체 장치(300)는 메모리 컨트롤러를 포함하는 장치일 수 있으며, 제2 반도체 장치(400)는 제1 반도체 장치(300)의 제어에 응답하여 데이터를 저장하는 메모리 장치일 수 있다.
제1 반도체 장치(300)는 클럭 신호로 인코딩하여 전송하고자 하는 원본 데이터를 생성할 수 있다(S10). 원본 데이터가 생성 또는 선택되면, 제1 반도체 장치(300)는 데이터 기반으로 클럭 신호를 멀티 레벨 신호로서 생성할 수 있다(S11). 앞서 설명한 바와 같이, 클럭 신호는 펄스 진폭 변조 방식에 의해 멀티 레벨 신호로 생성될 수 있다. 이때 멀티 레벨 신호는 적어도 3개의 기준 신호들을 기준으로 적어도 4개의 레벨들을 가질 수 있으며, 클럭 신호는 기준 신호들 중에서 중간 레벨을 갖는 중간 기준 신호를 기준으로 스윙할 수 있다. 다시 말해, 트랜지션 구간마다 클럭 신호는 중간 기준 신호를 기준으로 증가 혹은 감소할 수 있다.
제1 반도체 장치(300)는 클럭 신호를 제2 반도체 장치(400)로 전송할 수 있다(S12). 제2 반도체 장치(400)는 클럭 신호를 지연시켜 지연 클럭 신호를 생성할 수 있다(S13). 일례로, 제2 반도체 장치(400)는 클럭 신호의 위상을 90도만큼 지연시켜 지연 클럭 신호를 생성하며, 지연 클럭 신호에 의해 제2 반도체 장치(400)가 클럭 신호를 기준 신호와 비교하는 타이밍이 결정될 수 있다.
제2 반도체 장치(400)는 멀티 레벨 수신기를 포함하며, 멀티 레벨 수신기는 클럭 신호를 디코딩하여 원본 데이터를 복원할 수 있다(S14). 멀티 레벨 수신기는 클럭 신호를 기준 신호와 비교하는 센스 앰프를 포함하며, 센스 앰프의 동작 타이밍은 지연 클럭 신호에 의해 결정될 수 있다.
일례로, 지연 클럭 신호의 상승 엣지 및 하강 엣지마다 멀티 레벨 수신기의 센스 앰프가 클럭 신호를 기준 신호와 비교할 수 있다. 멀티 레벨 수신기는 지연 클럭 신호의 상승 엣지 또는 하강 엣지에서 클럭 신호가 기준 신호보다 크면 데이터를 1로 복원하고, 클럭 신호가 기준 신호보다 작으면 데이터를 0으로 복원할 수 있다.
도 12는 본 발명의 일 실시예에 따른 메모리 시스템을 간단하게 나타낸 도면이다.
도 12를 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(500)은 컨트롤러(510) 및 메모리 장치(520)를 포함할 수 있다. 컨트롤러(510)는 DQS 출력 회로(511), 데이터 출력 회로(512), 클럭 생성 회로(513), 커맨드/어드레스 신호 생성 회로(514) 및 프로세서(515) 등을 포함할 수 있다. 컨트롤러(510)에 포함되는 구성 요소들(511-515)은 버스(516)를 통해 서로 데이터를 주고받을 수 있다. 한편, 메모리 장치(520)는 DQS 수신기(521), 데이터 수신기(522), 클럭 수신기(523), 커맨드/어드레스 신호 수신기(524), 및 메모리 영역(525) 등을 포함할 수 있다. 메모리 장치(520)에 포함되는 구성 요소들(521-525)은 버스(526)를 통해 서로 데이터를 주고받을 수 있다. 메모리 영역(525)은 메모리 셀들을 갖는 뱅크를 포함할 수 있다.
컨트롤러(510)와 메모리 장치(520) 사이에서 전송되는 데이터 신호(DQ), 데이터 스트로브 신호(DQS), 클럭 신호(CLK) 및 커맨드/어드레스 신호(CA) 중 적어도 하나는, 멀티 레벨 신호일 수 있다. 본 발명의 일 실시예에서는, 클럭 신호(CLK) 및 데이터 스트로브 신호(DQS) 중 적어도 하나가 멀티 레벨 신호일 수 있으며, 컨트롤러(510)는 소정의 데이터를 클럭 신호(CLK) 및 데이터 스트로브 신호(DQS) 중 적어도 하나로 인코딩하여 메모리 장치(520)에 전송할 수 있다.
일 실시예에서, 컨트롤러(510)는 소정의 원본 데이터를 데이터 스트로브 신호(DQS)로 인코딩하여 메모리 장치(520)에 전송할 수 있다. 메모리 장치(520)의 DQS 수신기(521)는, 멀티 레벨 신호로 수신한 데이터 스트로브 신호(DQS)를 NRZ 신호로 복원할 수 있다. 또한 DQS 수신기(521)는 멀티 레벨 신호로 수신한 데이터 스트로브 신호(DQS)를 적어도 하나의 기준 신호와 비교하여 데이터 스트로브 신호(DQS)로 인코딩된 원본 데이터를 복원할 수 있다.
일례로, 컨트롤러(510)는 데이터 버스 반전(Data Bus Inversion, DBI) 데이터, 에러 정정 코드(Error Correction Code, ECC) 데이터, 순환 중복 검사(Cyclic Redundancy Check, CRC) 데이터, 데이터 마스크(DM) 데이터 및 커맨드/어드레스 데이터 중 적어도 하나를 데이터 스트로브 신호(DQS) 및/또는 클럭 신호(CLK)로 인코딩하여 메모리 장치(520)에 전송할 수 있다. 일례로, 컨트롤러(510)가 커맨드/어드레스 데이터를 데이터 스트로브 신호(DQS) 및/또는 클럭 신호(CLK)로 인코딩하여 메모리 장치(520)로 전송하는 경우, 메모리 장치(520)는 커맨드/어드레스 신호 수신기(524) 및 커맨드/어드레스 신호를 수신하는 핀이 생략될 수 있다. 또한 DBI 데이터가 데이터 스트로브 신호(DQS) 및/또는 클럭 신호(CLK)로 인코딩되어 메모리 장치(520)로 전송되는 경우, DBI 데이터를 수신하는 핀이 메모리 장치(520)에 포함되지 않을 수 있다.
상기 설명한 바와 같이, 본 발명의 일 실시예에서는 컨트롤러(510)가 데이터 스트로브 신호(DQS) 및/또는 클럭 신호(CLK)에 소정의 데이터를 포함시켜 전송하고, 메모리 장치(520)는 데이터 스트로브 신호(DQS) 및/또는 클럭 신호(CLK)에 포함된 데이터를 디코딩할 수 있다. 따라서, 메모리 장치(520)가 상기 데이터를 별도의 신호로 수신하기 위한 핀은 물론 리시버 등을 생략할 수 있으며, 메모리 장치(520)의 집적도 및 소모 전력 등을 개선할 수 있다.
또한 메모리 장치(520)는 데이터가 포함된 데이터 스트로브 신호(DQS) 및/또는 클럭 신호(CLK)를 지연시켜 지연 멀티 레벨 신호를 생성하고, 지연 멀티 레벨 신호를 이용하여 데이터 스트로브 신호(DQS) 및/또는 클럭 신호(CLK)에 포함된 데이터를 디코딩할 수 있다. 따라서, 동작 타이밍을 결정하기 위한 별도의 신호 없이, 데이터 스트로브 신호(DQS) 및/또는 클럭 신호(CLK)로 인코딩된 데이터를 수신할 수 있다.
도 13은 본 발명의 일 실시예에 따른 메모리 시스템에 포함되는 메모리 장치를 간단하게 나타낸 도면이다.
도 13을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(600)는 커맨드/어드레스 디코더(601), 클럭 버퍼(602), 클럭 컨트롤러(603), 수신기(604), 송신기(605), 데이터 래치(606), DQS 버퍼(607), DQS 전송 회로(608), 로우 디코더(610), 칼럼 디코더(620), 입출력 회로(630) 및 뱅크(640) 등을 포함할 수 있다. 뱅크를 제외한 나머지 구성 요소들은, 메모리 장치(600)의 로직 회로에 포함될 수 있다.
로우 디코더(610)와 칼럼 디코더(620)는 뱅크(640)에 포함되는 메모리 셀들 중 적어도 하나를 선택할 수 있으며, 입출력 회로(630)는 선택 메모리 셀들에 데이터를 기록하거나, 선택 메모리 셀들에 저장된 데이터를 읽어올 수 있다. 로우 디코더(610)와 칼럼 디코더(620)는 커맨드/어드레스 디코더(601)가 수신하는 커맨드/어드레스 신호에 따라 선택 메모리 셀들을 결정할 수 있다.
또한 메모리 장치(600)는 핀들(P1-P4)과 연결되는 복수의 회로들을 포함할 수 있다. 일례로, 커맨드/어드레스 핀(P1)에는 커맨드/어드레스 디코더(601)가 연결될 수 있으며, 클럭 핀(P2)에는 클럭 버퍼(602) 및 클럭 컨트롤러(603)가 연결될 수 있다. 데이터 핀(P3)에는 수신기(604) 및 송신기(605)가 연결될 수 있다. DQS 핀(P4)에는 DQS 버퍼(607)가 연결될 수 있다.
수신기(604) 및 송신기(605)는 데이터 래치(606)를 통해 입출력 회로(630)와 연결될 수 있다. 데이터 래치(606)는 수신기(604)가 외부의 반도체 장치로부터 수신한 데이터를 저장하고 입출력 회로(630)로 전달하거나, 또는 입출력 회로(630)에 저장된 데이터를 송신기(605)로 전달할 수 있다. 데이터 래치(606)는 DQS 전송 회로(608)가 출력하는 데이터 스트로브 신호에 동기화되어 동작할 수 있다.
일례로, 클럭 핀(P2)을 통해 수신하는 클럭 신호 및 DQS 핀(P4)을 통해 수신하는 데이터 스트로브 신호 중 적어도 하나는 멀티 레벨 신호일 수 있다. 예를 들어, 데이터 스트로브 신호는 DBI 데이터, ECC 데이터, CRC 데이터, DM 데이터 중 적어도 하나를 포함하는 멀티 레벨 신호일 수 있다.
DQS 핀(P4)에는 데이터 스트로브 신호로부터 데이터를 디코딩하는 멀티 레벨 수신기가 연결될 수 있다. 멀티 레벨 수신기는 데이터 스트로브 신호를 제1 기준 신호 및 제2 기준 신호 중 적어도 하나와 비교하여 데이터 스트로브 신호에 포함된 데이터를 복원할 수 있다. 제1 기준 신호와 제2 기준 신호는, 멀티 레벨 신호의 기준 신호들 중에서 중간 기준 신호와 다른 크기를 갖는 기준 신호들일 수 있다.
한편, 실시예들에 따라 클럭 핀(P2)에도 멀티 레벨 수신기가 연결될 수 있다. 클럭 핀(P2)에 연결되는 멀티 레벨 수신기는 클럭 신호를 제1 클럭 기준 신호 및 제1 클럭 기준 신호보다 큰 제2 클럭 기준 신호 중 적어도 하나와 비교하여 클럭 신호로 인코딩된 데이터를 복원할 수 있다. 제1 클럭 기준 신호 및 제2 클럭 기준 신호는, 데이터 스트로브 신호와 비교되는 제1 기준 신호 및 제2 기준 신호와 다른 레벨을 가질 수 있다.
일례로, 클럭 핀(P2)에 연결되는 멀티 레벨 수신기의 동작은, 앞서 도 5 내지 도 7, 및 도 9 등으로 설명한 실시예들을 참조하여 이해될 수 있을 것이다. 클럭 신호로 인코딩된 데이터는, 멀티 레벨 신호로 인코딩된 데이터와 다른 데이터일 수 있다. 일례로, 멀티 레벨 신호로 인코딩된 데이터는 DBI 데이터이고, 클럭 신호로 인코딩된 데이터는 ECC 데이터일 수 있다.
도 14는 본 발명의 일 실시예에 따른 메모리 시스템에 포함되는 메모리 장치를 간단하게 나타낸 도면이다.
도 14를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(700)는 제1 핀(P1)을 통해 데이터 스트로브 신호(DQS)에 대응하는 제1 멀티 레벨 신호를 수신하고, 제2 핀(P2)을 통해 반전 데이터 스트로브 신호(DQSB)에 대응하는 제2 멀티 레벨 신호를 수신하며, 제3 핀(P3)을 통해 데이터 신호(DQ)를 수신할 수 있다. 일례로, 데이터 신호(DQ)는 센스 앰프(740)에서 기준 전압(VREF)과 비교되며, 데이터 래치(750)에 저장될 수 있다. 데이터 신호(DQ)가 멀티 레벨 신호인 경우, 데이터 신호(DQ)는 복수의 센스 앰프에 공통으로 입력될 수 있다. 복수의 센스 앰프 각각에는 서로 다른 기준 전압들이 입력될 수 있다.
제1 멀티 레벨 신호와 제2 멀티 레벨 신호는 버퍼(701)를 통해 지연 회로(702) 및 DQS 전달 회로(703)에 입력될 수 있다. 또한 제1 멀티 레벨 신호는 멀티 레벨 수신기(705)의 제1 센스 앰프(710) 및 제2 센스 앰프(720)에 공통으로 입력될 수 있다. 제1 센스 앰프(710)는 제1 멀티 레벨 신호를 제1 기준 신호(VREF1)와 비교하여 제1 출력 신호를 생성하고, 제2 센스 앰프(720)는 제2 멀티 레벨 신호를 제2 기준 신호(VREF2)와 비교하여 제2 출력 신호를 생성할 수 있다.
데이터 스트로브 신호(DQS)는 M개의 레벨들(M은 2보다 큰 자연수)을 갖는 멀티 레벨 신호일 수 있으며, 멀티 레벨 수신기(705)는 N개의 센스 앰프들(N은 M보다 작은 자연수)을 포함할 수 있다. 도 11에 도시한 일 실시예에서, 데이터 스트로브 신호는 4개의 레벨들을 갖는 멀티 레벨 신호일 수 있다. 멀티 레벨 신호가 갖는 4개의 레벨들을 크기 순서대로 제1 레벨부터 제4 레벨로 정의하면, 제1 기준 신호(VREF1)는 제1 레벨과 제2 레벨의 중간 레벨을 갖고, 제2 기준 신호(VREF2)는 제3 레벨과 제4 레벨의 중간 레벨을 가질 수 있다.
지연 회로(702)는 제1 멀티 레벨 신호 및/또는 제2 멀티 레벨 신호를 지연시켜 지연 멀티 레벨 신호(DLY)를 생성할 수 있다. 제1 센스 앰프(710)와 제2 센스 앰프(720)는 지연 멀티 레벨 신호(DLY)의 상승 엣지 및 하강 엣지마다 제1 멀티 레벨 신호를 제1 기준 신호(VREF1) 및 제2 기준 신호(VREF2)와 각각 비교할 수 있다.
제1 센스 앰프(710)는 제1 멀티 레벨 신호를 제1 기준 신호(VREF1)와 비교하여 제1 출력 신호를 생성하고, 제2 센스 앰프(720)는 제2 멀티 레벨 신호를 제2 기준 신호(VREF2)와 비교하여 제2 출력 신호를 생성할 수 있다. 멀티 레벨 수신기(705)는, 제1 출력 신호와 제2 출력 신호 중 적어도 하나를 이용하여 데이터를 생성하는 디코더(730)를 더 포함할 수 있다.
이하, 도 15 내지 도 17을 함께 참조하여, 메모리 장치(700)의 동작을 좀 더 상세히 설명하기로 한다.
도 15 내지 도 17은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 15는 메모리 장치(700)가 DQS 핀(P1)을 통해 수신하는 멀티 레벨 신호의 예시일 수 있다. 도 15를 참조하면, 멀티 레벨 신호는 제1 내지 제4 레벨들(LV1-LV4)을 가질 수 있으며, 중간 기준 신호(VMID)를 기준으로 스윙할 수 있다. 다시 말해, 멀티 레벨 신호는 트랜지션 구간(TP)마다 중간 기준 신호(VMID)를 지나면서 증가 또는 감소할 수 있다.
DQS 전달 회로(703)는 멀티 레벨 신호를 이용하여 데이터 스트로브 신호(DQS) 및 반전 데이터 스트로브 신호(DQSB)를 NRZ 신호로 복원할 수 있다. 도 16을 참조하면, 데이터 스트로브 신호(DQS)는 멀티 레벨 신호와 중간 기준 신호(VMID)의 비교 결과에 따라 생성될 수 있다. 일례로, 멀티 레벨 신호가 중간 기준 신호(VMID)보다 크면 데이터 스트로브 신호(DQS)는 하이 로직 값을 갖고, 멀티 레벨 신호가 중간 기준 신호(VMID)보다 작으면 데이터 스트로브 신호(DQS)는 로우 로직 값을 가질 수 있다. 반전 데이터 스트로브 신호(DQSB)는 데이터 스트로브 신호(DQS)의 반전 신호일 수 있다.
한편, 앞서 설명한 바와 같이, 멀티 레벨 수신기(705)는 멀티 레벨 신호에 포함된 데이터를 디코딩할 수 있다. 제1 센스 앰프(710)는 데이터 스트로브 신호(DQS)를 제1 기준 신호(VREF1)와 비교하며, 제2 센스 앰프(720)는 데이터 스트로브 신호(DQS)를 제2 기준 신호(VREF2)와 비교할 수 있다. 제1 센스 앰프(710)와 제2 센스 앰프(720)가 데이터 스트로브 신호를 제1 기준 신호(VREF1) 및 제2 기준 신호(VREF2)와 비교하는 타이밍은, 지연 신호(DLY)에 의해 제어될 수 있다.
도 17을 참조하면, 지연 신호(DLY)의 상승 엣지 및 하강 엣지마다, 제1 센스 앰프(710)는 멀티 레벨 신호를 제1 기준 신호(VREF1)와 비교하고, 제2 센스 앰프(720)는 멀티 레벨 신호를 제2 기준 신호(VREF2)와 비교할 수 있다. 제1 데이터(D0)는 제1 센스 앰프(710)의 제1 출력 신호로부터 디코더(730)가 생성하는 데이터일 수 있으며, 제2 데이터(D1)는 제2 센스 앰프(720)의 제2 출력 신호로부터 디코더(730)가 생성하는 데이터일 수 있다.
도 17을 참조하면 첫번째 데이터 전송 주기(PR)에서는 멀티 레벨 신호가 제1 기준 신호(VREF1)보다 작으며, 제1 데이터(D0)가 0으로 생성될 수 있다. 또한 두번째 전송 주기(PR)에서는 멀티 레벨 신호가 제1 기준 신호(VREF1)보다 크며, 제1 데이터(D0)가 1로 생성될 수 있다. 또한 첫번째 데이터 전송 주기(PR)에서는 클럭 신호가 제2 기준 신호(VREF2)보다 작고, 제2 데이터(D1)는 0으로 생성될 수 있다. 또한 두번째 전송 주기(PR)에서는 클럭 신호가 제2 기준 신호(VREF2)보다 크며, 제2 데이터(D1)는 1로 생성될 수 있다. 제1 데이터(D0)와 제2 데이터(D1)가 동시에 1비트씩 생성되므로, 메모리 장치(700)는 멀티 레벨 신호의 데이터 전송 주기(PR)마다 2비트의 데이터를 생성할 수 있다.
앞서 설명한 바와 같이 멀티 레벨 신호는 DQS 핀(P1)을 통해 메모리 장치(700)가 수신하는 신호일 수 있다. 멀티 레벨 신호로부터 생성되는 제1 데이터(D0) 및/또는 제2 데이터(D1)는, DBI 데이터, CRC 데이터, ECC 데이터, DB 데이터, 및 커맨드/어드레스 데이터 중 적어도 하나를 포함할 수 있다. 따라서, 제1 데이터(D0) 및/또는 제2 데이터(D1)를 수신하기 위한 별도의 핀과 리시버 등을 메모리 장치(700)가 포함하지 않을 수 있으며, 메모리 장치(700)의 집적도 및 소모 전력 등이 개선될 수 있다.
실시예들에 따라, 메모리 장치(700)는 제1 데이터(D0)와 제2 데이터(D1)를 이용하여, 외부의 다른 반도체 장치가 멀티 레벨 신호로 인코딩한 원본 데이터를 복원할 수 있다. 다시 말해, 제1 데이터(D0)와 제2 데이터(D1)를 이용하여 하나의 원본 데이터를 생성할 수도 있다. 또는, 제1 데이터(D0)와 제2 데이터(D1) 중 하나가 더미 데이터로 처리될 수도 있다.
도 18은 메모리 장치(700)가 DQS 핀(P1)을 통해 수신하는 멀티 레벨 신호의 예시일 수 있다. 도 15를 참조하면, 멀티 레벨 신호는 제1 내지 제4 레벨들(LV1-LV4)을 가질 수 있으며, 중간 기준 신호(VMID)를 기준으로 스윙할 수 있다. 다시 말해, 멀티 레벨 신호는 트랜지션 구간(TP)마다 중간 기준 신호(VMID)를 지나면서 증가 또는 감소할 수 있다.
일 실시예에서, 도 18에 도시한 멀티 레벨 신호는, 앞서 도 8b를 참조하여 설명한 트랜스미터(150)에 의해 생성되는 신호일 수 있다. 일례로, 멀티 레벨 신호를 통해 전송하고자 하는 데이터가 0이면 멀티 레벨 신호의 하위 비트(LSB)가 그대로 제2 드라이버(152)의 제2 제어 신호(CTR2)로 입력되어 멀티 레벨 신호가 제2 레벨(LV2) 또는 제3 레벨(LV3)을 가질 수 있다. 멀티 레벨 신호로 전송되는 데이터가 1이면, 멀티 레벨 신호의 하위 비트(LSB)가 반전된 후 제2 제어 신호(CTR2)로 제2 드라이버(152)에 입력되어 멀티 레벨 신호가 제1 레벨(LV1) 또는 제4 레벨(LV4)을 가질 수 있다. 따라서, 도 18에 도시한 일 실시예에서, 멀티 레벨 신호로 전송되는 데이터는 [10001110100]일 수 있다.
도 18에 도시한 일 실시예에 따른 멀티 레벨 신호에 포함되는 데이터는, 앞서 도 9를 참조하여 설명한 바와 같은 디코더(250)에 의해 복원될 수 있다. 일례로, 도 18에 도시한 일 실시예에 따른 멀티 레벨 신호로부터 데이터를 복원하기 위한 센스 앰프들(241-243) 및 디코더(250)의 동작은, 다음의 표 3과 같을 수 있다.
CLKEXT 11 01 10 01 11 00 11 01 11 01 10
DATA 1 0 0 0 1 1 1 0 1 0 0
CLK 1 0 1 0 1 0 1 0 1 0 1
D0 1 1 1 1 1 0 1 1 1 1 1
D1 1 0 0 0 1 0 1 0 1 0 0
ED 0 0 0 0 0 1 0 0 0 0 0
OD 1 0 0 0 1 0 1 0 1 0 0
도 19는 본 발명의 일 실시예에 따른 메모리 시스템을 간단하게 나타낸 도면이다.
도 19에 도시한 일 실시예에 따른 메모리 시스템(1000)은 솔리드 스테이트 드라이버(Solid State Drive, SSD)일 수 있다. 메모리 시스템(1000)은 M.2 표준에 따른 폼팩터를 가질 수 있으며, PCIe(Peripheral Component Interconnect Express) 프로토콜에 따라 외부의 중앙 처리 장치, 시스템-온-칩, 애플리케이션 프로세서 등과 통신할 수 있다.
메모리 시스템(1000)은 시스템 기판(1001), 시스템 기판(1001)에 형성되는 커넥터 핀들(1002)과 부품 소자들(1003), 시스템 기판(1001)에 실장되는 컨트롤러(1010), NAND 메모리(1020), DRAM(1030), 및 PMIC(1040) 등을 포함할 수 있다. 커넥터 핀들(1002)은 메모리 시스템(1000)이 장착되는 컴퓨터 장치, 및/또는 서버 장치의 핀들과 접촉할 수 있다. 부품 소자들(1003)은 메모리 시스템(1000)의 동작에 필요한 저항, 커패시터 등과 같은 수동 소자들을 포함할 수 있다.
컨트롤러(1010)는 컴퓨터 장치 및/또는 서버 장치로부터의 제어 명령에 따라 메모리 시스템(1000)을 제어할 수 있다. 컨트롤러(1010)는 커넥터 핀들(1002)을 통해 수신한 데이터를 NAND 메모리(1020) 및/또는 DRAM(1030)에 저장하거나, NAND 메모리(1020) 및/또는 DRAM(1030)에 저장된 데이터를 읽어와서 컴퓨터 장치 및/또는 서버 장치로 출력할 수 있다. PMIC(1040)는 커넥터 핀들(1002)로 공급받은 전원을 컨트롤러(1010), NAND 메모리(1020), 및 DRMA(1030) 등에 분배할 수 있다.
컨트롤러(1010)는 시스템 기판(1001)에 형성되는 배선들을 통해 NAND 메모리(1020) 및 DRAM(1030)와 연결될 수 있다. 일례로, 컨트롤러(1010)는 펄스 진폭 변조 방식으로 데이터 신호 등을 생성하여 NAND 메모리(1020) 및/또는 DRAM(1030)에 전송할 수 있다. 펄스 진폭 변조 방식의 데이터 신호 등을 수신하는 NAND 메모리(1020) 및/또는 DRAM(1030)의 멀티 레벨 수신기는, 컨트롤러(1010)로부터 수신한 클럭 신호에 동기화하여 동작할 수 있다.
앞서 도 1 내지 도 18을 참조하여 설명한 바와 같이, NAND 메모리(1020) 및/또는 DRAM(1030)은, 데이터 신호가 아닌 다른 신호, 예를 들어 클럭 신호, 데이터 스트로브 신호 등을 멀티 레벨 신호로 수신할 수 있다. 컨트롤러(1010)는 클럭 신호, 데이터 스트로브 신호 등에 데이터를 인코딩하여 NAND 메모리(1020) 및/또는 DRAM(1030)에 전송할 수 있다. NAND 메모리(1020) 및/또는 DRAM(1030)는 멀티 레벨 신호를 디코딩하여 데이터를 복원할 수 있다. 따라서, 멀티 레벨 신호로 인코딩되는 데이터를 주고받기 위한 별도의 핀과 트랜스미터, 리시버 등이 생략될 수 있다.
도 20은 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 모바일 시스템을 간단하게 나타낸 도면이다.
도 20을 참조하면, 모바일 시스템(2000)은 카메라(2100), 디스플레이(2200), 오디오 처리부(2300), 모뎀(2400), DRAM(2500a, 2500b), 플래시 메모리 장치(2600a, 2600b), 입출력 장치(2700a, 2700b), 및 어플리케이션 프로세서(Application Processor, 이하 "AP")(2800)를 포함할 수 있다.
모바일 시스템(2000)은 랩탑(laptop) 컴퓨터, 휴대용 단말기, 스마트폰, 태블릿 PC, 웨어러블 기기, 헬스케어 기기, 또는 IoT(Internet-of-Things) 기기로 구현될 수 있다. 또한, 모바일 시스템(2000)은 서버, 또는 개인용 컴퓨터로 구현될 수도 있다.
카메라(2100)는 사용자의 제어에 따라 정지 영상 또는 동영상을 촬영할 수 있다. 모바일 시스템(2000)은 카메라(2100)로 촬영한 정지 영상/동영상을 이용하여 특정 정보를 획득하거나, 정지 영상/동영상을 문자 등과 같은 다른 형태의 데이터로 변환하여 저장할 수 있다. 또는, 모바일 시스템(2000)은 카메라(2100)로 촬영한 정지 영상/동영상에 포함되는 문자열을 인식하여 해당 문자열에 대응하는 텍스트나 오디오 번역본을 제공할 수도 있다. 이와 같이 모바일 시스템(2000)에서 카메라(2100)의 활용 분야는 점점 다양해지는 추세이다. 일 실시예에서, 카메라(2100)는 MIPI 표준에 따른 D-Phy 또는 C-Phy 인터페이스에 따라 정지 영상/동영상 등의 데이터를 AP(2800)로 전송할 수 있다.
디스플레이(2200)는 LCD(Liquid Crystal Display), OLED(Organic Light Emitting Diodes) 디스플레이, AM-OLED(Active-Matrix Organic Light-Emitting Diode), PDP(Plasma Display Panel), FED(Field Emission Display), 전자 종이 등과 같은 다양한 형태로 구현될 수 있다. 일 실시예에서 디스플레이(2200)는 터치스크린 기능을 제공하여 모바일 시스템(2000)의 입력장치로도 사용될 수 있다. 또한, 디스플레이(2200)는 지문 센서 등과 일체로 제공되어 모바일 시스템(2000)의 보안 기능을 제공할 수도 있다. 일 실시예에서, AP(2800)는, MIPI 표준에 따른 D-Phy 또는 C-Phy 인터페이스에 따라 디스플레이(2200)에 표시하고자 하는 영상 데이터를 디스플레이(2200)로 전송할 수 있다.
오디오 처리부(2300)는 플래시 메모리 장치(2600a, 2600b)에 저장된 오디오 데이터나 모뎀(2400) 또는 입출력 장치(2700a, 2700b) 등을 통해 외부에서 수신한 컨텐츠에 포함되는 오디오 데이터를 처리할 수 있다. 예를 들어, 오디오 처리부(2300)는 오디오 데이터에 대한 코딩/디코딩, 증폭, 노이즈 필터링 등과 같은 다양한 처리를 수행할 수 있다.
모뎀(2400)은 유/무선데이터 송수신을 위하여 신호를 변조하여 송신하는 한편, 외부로부터 수신한 신호를 복조하여 원래 신호를 복구할 수 있다. 입출력 장치(2700a, 2700b)는 디지털 입출력을 제공하는 장치로서, 외부의 기록 매체와 연결 가능한 포트(port), 터치 스크린이나 기계식 버튼 키 등과 같은 입력 장치, 햅틱 등의 방식으로 진동을 출력할 수 있는 출력 장치 등을 포함할 수 있다. 일부 예에서, 입출력 장치(2700a, 2700b)는 USB, 라이트닝 케이블, SD 카드, 마이크로 SD 카드, DVD, 네트워크 어댑터 등과 같은 포트를 통해 외부의 기록 매체와 연결될 수 있다.
AP(2800)는 모바일 시스템(2000)의 전반적인 동작을 제어할 수 있다. 구체적으로, AP(2800)는 플래시 메모리 장치(2600a, 2600b)에 저장된 컨텐츠의 일부가 화면에 표시되도록 디스플레이(2200)를 제어할 수 있다. 또한, AP(2800)는 입출력 장치(2700a, 2700b) 등을 통해 사용자 입력이 수신되면, 사용자 입력에 대응하는 제어 동작을 수행할 수 있다.
AP(2800)는 응용 프로그램, 운영 체제(Operating System, OS) 등을 구동하는 시스템 온 칩(System-on-Chip, SoC)으로 제공될 수 있다. 또한, AP(2800)는 모바일 시스템(2000)에 포함되는 다른 장치들, 예를 들어 DRAM(2500a), 플래시 메모리(2620) 및/또는 메모리 컨트롤러(2610)등과 하나의 반도체 패키지에 포함될 수도 있다. 예를 들어, PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지 형태로, AP(2800)와 다른 적어도 하나의 장치가 제공될 수 있다. AP(2800)상에서 구동되는 운영 체제의 커널(Kernel)에는 입출력 스케줄러 및 플래시 메모리 장치(2600a, 2600b)를 제어하기 위한 장치 드라이버가 포함될 수 있다. 장치 드라이버는 입출력 스케줄러에서 관리되는 동기 큐의 수를 참조하여 플래시 메모리 장치(2600a, 2600b)의 액세스 성능을 제어하거나, SoC 내부의 CPU 모드, DVFS(Dynamic Voltage and Frequency Scaling) 레벨 등을 제어할 수 있다.
일 실시예에서, AP(2800)는 연산을 실행하거나, 응용 프로그램 및/또는 운영 체제를 구동하는 프로세서 블록, 프로세서 블록과 시스템 버스를 통해 연결되는 다른 다양한 주변 구성 요소들을 포함할 수 있다. 주변 구성 요소들에는 메모리 컨트롤러, 내부 메모리, 전원 관리 블록, 에러 검출 블록, 모니터링 블록 등이 포함될 수 있다. 프로세서 블록은 하나 이상의 코어를 포함할 수 있으며, 프로세서 블록에 복수의 코어들이 포함되는 경우 코어들 각각은 캐시 메모리를 포함하고, 코어들이 공유하는 공통 캐시가 프로세서 블록에 포함될 수 있다.
일 실시예에서, AP(2800)는 AI 데이터 연산을 위한 전용 회로인 Accelerator 블록(2820)을 포함할 수도 있다. 또는, 실시예들에 따라, 별도의 Accelerator 칩이 AP(2800)와 분리되어 제공될 수도 있으며, Accelerator 블록(2820) 또는 Accelerator 칩에는 DRAM(2500b)이 추가로 연결될 수 있다. Accelerator 블록(2820)은 AP(2800)의 특정 기능을 전문적으로 수행하는 기능 블록으로서, 그래픽 데이터 처리를 전문적으로 수행하는 기능블럭인 GPU(Graphics Processing Unit), AI 계산과 인퍼런스(Inference)를 전문적으로 수행하기 위한 블럭인 NPU(Neural Processing Unit), 데이터 전송을 전문적으로 하는 블록인 DPU(Data Processing Unit) 등을 포함할 수 있다.
실시예에 따라, 모바일 시스템(2000)은 복수의 DRAM(2500a, 2500b)을 포함할 수 있다. 일 실시예에서, AP(2800)는 DRAM(2500a, 2500b)을 제어하기 위한 컨트롤러(2810)를 포함할 수 있고, DRAM(2500a)은 AP(2800)와 직접 연결될 수 있다.
AP(2800)는 JEDEC 표준 규격에 맞는 커맨드와 모드 레지스터 셋(Mode Register Set: MRS)을 설정하여 DRAM을 제어하거나, 저전압/고속/신뢰성 등 모바일 시스템(2000)에서 요구하는 스펙과 기능 및 CRC/ECC를 위한 DRAM 인터페이스 규약을 설정하여 통신할 수 있다. 예를 들어, AP(2800)는 LPDDR4, LPDDR5 등의 JEDEC표준 규격에 맞는 인터페이스로 DRAM(2500a)과 통신할 수 있다. 또는, AP(2800)는 Accelerator 블록(2820) 또는 AP(2800)와 별도로 마련되는 Accelerator 칩이 DRAM(2500a)보다 높은 대역폭을 가지는 Accelerator용 DRAM(2500b)을 제어하기 위하여 새로운 DRAM 인터페이스 규약을 설정하여 통신할 수도 있다.
도 20에서는 DRAM(2500a, 2500b)만을 도시하였으나, 모바일 시스템(2000)의 구성이 반드시 이와 같은 형태로 한정되는 것은 아니며, AP(2800)나 Accelerator 블록(2820)의 대역폭과 반응 속도, 전압 조건에 따라 DRAM(2500a, 2500b)이 아닌 다른 메모리들도 모바일 시스템(2000)에 포함될 수 있다. 일례로, 컨트롤러(2810) 및/또는 Accelerator 블록(2820)은 PRAM이나 SRAM, MRAM, RRAM, FRAM, Hybrid RAM등과 같은 다양한 메모리들을 제어할 수 있다. DRAM(2500a, 2500b)은 입출력 장치(2700a, 2700b)나 플래시 메모리 장치(2600a, 2600b)보다 상대적으로 작은 레이턴시(latency)와 높은 대역폭(bandwidth)을 가지고 있다. DRAM(2500a, 2500b)은 모바일 시스템(2000)의 파워 온 시점에 초기화될 수 있으며, 운영 체제와 어플리케이션 데이터가 로딩되면 운영 체제와 어플리케이션 데이터의 임시 저장 장소로 사용되거나 각종 소프트웨어 코드의 실행 공간으로 사용될 수 있다.
DRAM(2500a, 2500b) 내에서는 더하기/빼기/곱하기/나누기 사칙연산과 벡터 연산, 어드레스 연산, 또는 FFT 연산 데이터가 저장될 수 있다. 또 다른 실시예로 DRAM(2500a, 2500b)은 연산기능을 탑재한 PIM(Processing in memory)로 제공될 수도 있다. 일례로 DRAM(2500a, 2500b) 내에서 인퍼런스(inference)에 사용되는 수행을 위한 함수기능(function)이 수행될 수 있다. 여기서, 인퍼런스는 인공 신경망(artificial neural network)을 이용한 딥러닝 알고리즘에서 수행될 수 있다. 딥러닝 알고리즘은 다양한 데이터를 통해 모델을 학습하는 트레이닝(training) 단계와 학습된 모델로 데이터를 인식하는 인퍼런스 단계를 포함할 수 있다. 예를 들어, 인퍼런스에 사용되는 함수는 쌍곡선 탄젠트(hyperbolic tangent) 함수, 시그모이드(sigmoid) 함수, ReLU(Rectified Linear Unit) 함수 등을 포함할 수 있다.
실시예로서, 사용자가 카메라(2100)를 통해 촬영한 이미지는 신호처리되어 DRAM(2500b) 내에 저장될 수 있으며, Accelerator 블록(2820) 또는 Accelerator 칩은 DRAM(2500b)에 저장된 데이터와 인퍼런스에 사용되는 함수를 이용하여 데이터를 인식하는 AI 데이터 연산을 수행할 수 있다.
실시예에 따라, 모바일 시스템(2000)은 DRAM(2500a, 2500b)보다 큰 용량을 가진 복수의 스토리지 또는 복수의 플래시 메모리 장치(2600a, 2600b)를 포함할 수 있다. 플래시 메모리 장치(2600a, 2600b)는 컨트롤러(2610)와 플래시 메모리(2620)를 포함할 수 있다. 컨트롤러(2610)는 AP(2800)로부터 제어 커맨드와 데이터 등을 수신하며, 제어 커맨드에 응답하여 플래시 메모리(2620)에 데이터를 기록하거나, 플래시 메모리(2620)에 저장된 데이터를 읽어와서 AP(2800)에 전송할 수 있다.
실시예에 따라 Accelerator 블록(2820) 또는 Accelerator 칩은 플래시 메모리 장치(2600a, 2600b)를 이용하여 트레이닝(training) 단계와 AI 데이터 연산을 수행할 수 있다. 일 실시예로 플래시 메모리 장치(2600a, 2600b)의 내부에 소정의 연산을 실행할 수 있는 연산 로직이 컨트롤러(2610) 내에 구현될 수 있으며, 연산 로직은 플래시 메모리(2620)에 저장된 데이터를 이용하여 AP(2800) 및/또는 Accelerator 블록(2820)이 수행하는 트레이닝(training) 단계와 인퍼런스 AI 데이터 연산 중 적어도 일부를 대신 실행할 수도 있다.
일 실시예에서, AP(2800)는 인터페이스(2830)를 포함할 수 있고, 이에 따라, 플래시 메모리 장치(2600a, 2600b)는 AP(2800)와 직접 연결될 수 있다. 예를 들어, AP(2800)는 SoC로 구현될 수 있고, 플래시 메모리 장치(2600a)는 AP(2800)와 다른 별도의 칩으로 구현될 수 있으며, AP(2800)와 플래시 메모리 장치(2600a)는 하나의 패키지(package)에 탑재될 수 있다. 그러나, 본 발명의 실시예들은 이에 한정되지 않으며, 복수의 플래시 메모리 장치(2600a, 2600b)는 커넥션(connection)을 통하여 모바일 시스템(2000)에 전기적으로 연결될 수 있다.
플래시 메모리 장치(2600a, 2600b)는 카메라(2100)가 촬영한 정지 영상/동영상 등의 데이터를 저장하거나, 통신 네트워크 및/또는 입출력 장치(2700a, 2700b)에 포함된 포트 등을 통해 수신한 데이터를 저장할 수 있다. 예를 들어, 증강 현실(Augmented Reality)/가상 현실(Virtual Reality), HD(High Definition) 또는 UHD(Ultra High Definition) 컨텐츠를 저장할 수 있다.
도 20을 참조하여 설명한 모바일 시스템(2000)에 포함되는 카메라(2100), 디스플레이(2200), 오디오 처리부(2300), 모뎀(2400), DRAM(2500a, 2500b), 플래시 메모리 장치(2600a, 2600b), 입출력 장치(2700a, 2700b), 및 AP(2800) 중 적어도 일부의 장치들은, 멀티 레벨 신호를 서로 주고받을 수 있다. 일례로, AP(2800)는 다른 구성 요소들 중 적어도 하나와 멀티 레벨 신호를 주고받을 수 있다. 멀티 레벨 신호를 주고받는 장치들은, 앞서 도 1 내지 도 14를 참조하여 설명한 실시예들 중 적어도 하나를 이용하여, 멀티 레벨 신호로 데이터를 주고받을 수 있다. 일례로 멀티 레벨 신호는, 데이터 신호가 아닌 클럭 신호 또는 데이터의 전송 타이밍을 알리기 위한 제어 신호일 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
1: 시스템
10, 20, 100, 200: 반도체 장치
210, 220, 710, 720: 센스 앰프
230, 730: 디코더
705: 멀티 레벨 수신기
202, 702: 지연 회로
500: 메모리 시스템
510: 컨트롤러
520: 메모리 장치
CLK: 클럭 신호
DQS: 데이터 스트로브 신호
DQ: 데이터 신호

Claims (10)

  1. 외부 컨트롤러가 전송하는 M개의 레벨들(M은 2보다 큰 자연수)을 갖는 멀티 레벨 신호를 클럭 수신 핀을 통해 수신하는 단계; 및
    상기 멀티 레벨 신호를 디코딩하여 DBI(Data Bus Inversion) 데이터, DM(Data Mask) 데이터, CRC(Cyclic Redundancy Check) 데이터, 및 ECC(Error Correction Code) 데이터 중 적어도 하나를 복원하는 단계; 를 포함하며,
    상기 멀티 레벨 신호는 상기 외부 컨트롤러가 전송하는 클럭 신호이며, 상기 M개의 레벨들 중 최소 레벨과 최대 레벨의 중간값인 중간 기준 신호를 기준으로 스윙하는 신호인 메모리 장치의 동작 방법.
  2. 제1항에 있어서,
    상기 멀티 레벨 신호를 제1 기준 신호 및 상기 제1 기준 신호보다 큰 제2 기준 신호와 각각 비교하는 단계; 및
    상기 멀티 레벨 신호가 상기 제1 기준 신호보다 작으면 제1 로직 값을 갖고 상기 멀티 레벨 신호가 상기 제1 기준 신호보다 크면 제2 로직 값을 갖는 제1 출력 신호, 및 상기 멀티 레벨 신호가 상기 제2 기준 신호보다 작으면 상기 제1 로직 값을 갖고 상기 멀티 레벨 신호가 상기 제2 기준 신호보다 크면 상기 제2 로직 값을 갖는 제2 출력 신호를 생성하는 단계; 를 더 포함하며,
    상기 제1 출력 신호와 상기 제2 출력 신호 중 적어도 하나를 이용하여 상기 DBI 데이터, 상기 DM 데이터, 상기 CRC 데이터, 및 상기 ECC 데이터 중 적어도 하나를 복원하는 메모리 장치의 동작 방법.
  3. 제2항에 있어서,
    상기 멀티 레벨 신호의 위상을 지연시켜 지연 멀티 레벨 신호를 생성하는 단계; 를 더 포함하며,
    상기 지연 멀티 레벨 신호의 상승 엣지 및 하강 엣지마다 상기 멀티 레벨 신호를 상기 제1 기준 신호 및 상기 제2 기준 신호와 비교하는 메모리 장치의 동작 방법.
  4. 외부 컨트롤러가 전송하며, M개의 레벨들(M은 2보다 큰 자연수)을 갖는 데이터 스트로브 신호를 DQS 핀을 통해 수신하는 단계; 및
    상기 데이터 스트로브 신호를 디코딩하여 상기 외부 컨트롤러가 상기 데이터 스트로브 신호로 인코딩한 데이터를 복원하는 단계; 를 포함하며,
    상기 데이터 스트로브 신호는 상기 M개의 레벨들 중 최소 레벨과 최대 레벨의 중간값을 기준으로 스윙하는 신호인 메모리 장치의 동작 방법.
  5. 제4항에 있어서,
    상기 데이터는 DBI 데이터, 상기 DM 데이터, 상기 CRC 데이터, 및 상기 ECC 데이터 중 적어도 하나를 포함하는 메모리 장치의 동작 방법.
  6. M개의 레벨들(M은 2보다 큰 자연수)을 갖는 멀티 레벨 신호를 DQS 핀을 통해 수신하는 버퍼;
    상기 멀티 레벨 신호를 지연시켜 지연 클럭 신호를 생성하는 지연 회로;
    상기 지연 클럭 신호의 상승 엣지 및 하강 엣지에서 상기 멀티 레벨 신호를 제1 기준 신호와 비교하여 제1 출력 신호를 생성하는 제1 센스 앰프;
    상기 지연 클럭 신호의 상승 엣지 및 하강 엣지에서 상기 멀티 레벨 신호를 상기 제1 기준 신호보다 큰 제2 기준 신호와 비교하여 제2 출력 신호를 생성하는 제2 센스 앰프; 및
    상기 제1 출력 신호와 상기 제2 출력 신호 중 적어도 하나를 이용하여 상기 멀티 레벨 신호로 인코딩된 DBI 데이터, DM 데이터, CRC 데이터, 및 ECC 데이터 중 적어도 하나를 복원하는 디코더; 를 포함하는 메모리 장치.
  7. 제6항에 있어서,
    상기 멀티 레벨 신호는 소정의 중간 기준 신호를 기준으로 스윙하며, 상기 중간 기준 신호는 상기 제1 기준 신호 및 상기 제2 기준 신호와 다른 레벨을 갖는 메모리 장치.
  8. 제7항에 있어서,
    상기 중간 기준 신호는, 상기 제1 기준 신호보다 크고 상기 제2 기준 신호보다 작은 레벨을 갖는 메모리 장치.
  9. 제7항에 있어서,
    상기 제1 출력 신호는, 상기 멀티 레벨 신호가 상기 제1 기준 신호보다 작으면 제1 로직 값을 갖고, 상기 멀티 레벨 신호가 상기 제1 기준 신호보다 크면 제1 로직 값과 다른 제2 로직 값을 가지며,
    상기 제2 출력 신호는, 상기 멀티 레벨 신호가 상기 제2 기준 신호보다 작으면 상기 제1 로직 값을 갖고, 상기 멀티 레벨 신호가 상기 제2 기준 신호보다 크면 상기 제2 로직 값을 갖는 메모리 장치.
  10. 제9항에 있어서,
    상기 디코더는 상기 멀티 레벨 신호의 주기마다 상기 제1 출력 신호와 상기 제2 출력 신호를 교대로 선택하여 상기 DBI 데이터, 상기 DM 데이터, 상기 CRC 데이터, 및 상기 ECC 데이터 중 적어도 하나를 복원하는 메모리 장치.


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