KR100506929B1 - 동기형 반도체 메모리 장치의 입력버퍼 - Google Patents

동기형 반도체 메모리 장치의 입력버퍼 Download PDF

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Abstract

본 발명은 동기형 반도체 메모리 장치의 입력버퍼에 관한 것으로, 차동증폭기형 입력버퍼와 저전류 차동 증폭기형 입력버퍼를 구비하여, 노말 모드에서는 상기 차동증폭기형 입력버퍼를 동작시키고 셀프 리프레쉬 모드에서는 상기 저전류 차동 증폭기형 입력버퍼를 동작시킴으로써 셀프 리프레쉬 모드에서 입력버퍼에 흐르는 전류를 감소시킬 수 있는 것을 특징으로 한다.
본 발명에 따른 동기형 반도체 메모리 장치의 입력버퍼에 의하면, 셀프 리프레쉬 모드에서 입력버퍼에 흐르는 전류가 매우 작기 때문에 동기형 반도체 메모리 장치의 전력 소모를 줄일 수 있다.

Description

동기형 반도체 메모리 장치의 입력버퍼{INPUT BUFFER OF A SYNCHRONOUS SEMICONDUCTOR MEMORY DEVICE}
본 발명은 동기형 반도체 메모리 장치의 입력버퍼에 관한 것으로, 특히 셀프 리프레쉬 모드(self refresh mode)에서 입력버퍼에 흐르는 전류를 줄일 수 있는 반도체 메모리 장치의 입력버퍼에 관한 것이다.
현재, 동기형 반도체 메모리 장치, 특히 DDR SDRAM(Double Data Rate Synchronous Dynamic RaND0m Access Memory)에서 사용하고 있는 입력버퍼는 차동증폭기형(differential amplifier type) 입력버퍼이며, 온 상태(on state)에서 이 차동증폭기형 입력버퍼에 흐르는 전류는 200 uA 이상이 된다. 셀프 리프레쉬 모드에서 DDR SDRAM에 흐르는 전체 전류는 약 2 mA 정도이므로, 셀프 리프레쉬 모드에서는 입력버퍼에 흐르는 전류가 전체 전류의 상당 부분을 차지한다.
이와 같이, 종래에는 셀프 리프레쉬 모드에서도 노말 모드(normal mode)에서와 동일한 차동증폭기형 입력버퍼를 사용하였기 때문에 동기형 반도체 메모리 장치의 전력소모가 많았다.
본 발명의 목적은 셀프 리프레쉬 모드에서 입력버퍼에 흐르는 전류를 줄일 수 있는 동기형 반도체 메모리 장치의 입력버퍼를 제공하는 것이다.
본 발명에 따른 동기형 반도체 메모리 장치의 입력버퍼는 외부 클럭 인에이블 신호와 셀프 리프레쉬 제어신호를 수신하고, 수신된 상기 외부 클럭 인에이블 신호와 제 1 기준전압과의 전압 차를 증폭하는 제 1 입력버퍼, 상기 셀프 리프레쉬 제어신호를 수신하고 지연된 셀프 리프레쉬 제어신호를 발생시키는 지연회로, 상기 외부 클럭 인에이블 신호와 상기 지연된 셀프 리프레쉬 제어신호를 수신하고, 수신된 상기 외부 클럭 인에이블 신호와 제 2 기준전압과의 전압 차를 증폭하는 제 2 입력버퍼, 및 상기 제 1 입력버퍼의 출력신호와 상기 제 2 입력버퍼의 출력신호를 수신하여 논리합 연산을 수행하여 내부 클럭 인에이블 신호를 발생하는 OR 회로를 구비하고, 노말 모드에서는 상기 제 1 입력버퍼를 동작시키고 셀프 리프레쉬 모드에서는 상기 제 2 입력버퍼를 동작시킴으로써 셀프 리프레쉬 모드에서 입력버퍼에 흐르는 전류를 감소시킬 수 있는 것을 특징으로 하고, 상기 제1입력버퍼는 차동증폭기형 입력버퍼이고, 상기 제2입력버퍼는 저전류 차동 증폭기형 입력버퍼인 것을 특징으로 하고, 상기 제 1 입력버퍼는 차동증폭기형 입력버퍼이고, 상기 제 2 입력버퍼는 저전류 차동 증폭기형 입력버퍼인 것을 특징으로 한다.
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상기 제 1 입력버퍼는 상기 외부 클럭 인에이블 신호와 상기 제 1 기준전압을 수신하고 이들 두 신호의 차이를 증폭하고 그 출력신호를 발생시키는 제 1 차동증폭기, 상기 셀프 리프레쉬 제어신호를 수신하고 반전시키는 제 1 인버터, 상기 제 1 인버터의 출력신호를 수신하는 게이트 단자와 상기 제 1 차동증폭기에 연결된 드레인 단자와 접지전압이 인가되는 소스단자를 가지는 제 1 NMOS 트랜지스터, 및 상기 제 1 인버터의 출력신호를 수신하는 게이트 단자와 전원전압이 인가되는 소스 단자와 상기 제 1 차동증폭기의 출력단자에 연결된 드레인 단자를 가지는 제 1 PMOS 트랜지스터를 구비하는 것을 특징으로 한다.
상기 제 2 입력버퍼는 상기 외부 클럭 인에이블 신호와 상기 제 2 기준전압을 수신하고 이들 두 신호의 차이를 증폭하고 그 출력신호를 발생시키는 제 2 차동증폭기, 상기 지연된 셀프 리프레쉬 제어신호를 수신하고 반전시키는 제 2 인버터, 상기 제 2 인버터의 출력신호를 수신하는 게이트 단자와 상기 제 2 차동증폭기에 연결된 드레인 단자와 전원전압이 인가되는 소스단자를 가지는 제 4 PMOS 트랜지스터, 상기 제 2 인버터의 출력신호를 수신하는 게이트 단자와 접지전압이 인가되는 소스 단자와 상기 제 2 차동증폭기의 출력단자에 연결된 드레인 단자를 가지는 제 5 NMOS 트랜지스터를 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 동기형 반도체 메모리 장치의 입력버퍼에 대해 설명한다.
도 1은 차동증폭기형 입력버퍼와 바제스형(Bazes type) 입력버퍼를 가지는 본 발명에 따른 입력버퍼를 나타내는 도면으로서, 외부 클럭 인에이블 신호(CKE), 기준전압(VREF1), 및 셀프 리프레쉬 제어신호(PSELF)를 수신하여 증폭하고 그 출력신호(DBOUT)를 발생시키는 차동증폭기형 입력버퍼(10), 셀프 리프레쉬 제어신호(PSELF)를 수신하여 지연된 셀프 리프레쉬 제어신호(PSELFD)를 발생시키는 지연회로(30), 및 외부 클럭 인에이블 신호(CKE), 기준전압(VREF2), 지연된 셀프 리프레쉬 제어신호(PSELFD)를 수신하여 증폭하고 그 출력신호(BBOUT)를 발생시키는 바제스형 입력버퍼(20), 및 차동증폭기형 입력버퍼(10)의 출력신호(DBOUT)와 바제스형 입력버퍼(20)의 출력신호(BBOUT)를 수신하고 논리합 연산을 행하고 내부 클럭 인에이블 신호(PCKE)를 발생시키는 OR 회로(40)를 구비한다.
도 2는 도 1의 차동증폭기형 입력버퍼의 하나의 실시예를 나타내는 도면으로서, 외부 클럭 인에이블 신호(CKE)와 기준전압(VREF1)을 수신하여 두 신호의 차이를 증폭하고 그 출력신호(DBOUT)를 발생시키는 차동증폭기(12), 셀프 리프레쉬 제어신호(PSELF)를 수신하고 반전시키는 인버터(INV1), 인버터(INV1)의 출력신호(IPSELF)를 수신하는 게이트 단자와 차동증폭기(12)에 연결된 드레인 단자와 접지전압(VSS)이 인가되는 소스단자를 가지는 NMOS 트랜지스터(MN1), 인버터(INV1)의 출력신호(IPSELF)를 수신하는 게이트 단자와 전원전압(VDD)이 인가된 소스 단자와 차동증폭기(12)의 출력노드(ND0)에 연결된 드레인 단자를 가지는 PMOS 트랜지스터(MP1)를 구비한다.
도 3은 도 1의 차동증폭기형 입력버퍼의 다른 하나의 실시예를 나타내는 도면으로서, 외부 클럭 인에이블 신호(CKE)와 기준전압(VREF1)을 수신하여 두 신호의 차이를 증폭하고 그 출력신호(DBOUT)를 발생시키는 차동증폭기(13), 셀프 리프레쉬 제어신호(PSELF)를 수신하는 게이트 단자와 차동증폭기(13)에 연결된 드레인 단자와 전원전압(VDD)이 인가되는 소스단자를 가지는 PMOS 트랜지스터(MP2), 셀프 리프레쉬 제어신호(PSELF)를 수신하는 게이트 단자와 접지전압(VSS)이 인가된 소스 단자와 차동증폭기(13)의 출력노드(ND0)에 연결된 드레인 단자를 가지는 NMOS 트랜지스터(MN2)를 구비한다.
도 4는 도 1의 차동증폭기형 입력버퍼의 또 다른 하나의 실시예를 나타내는 도면으로서, 도 2의 차동증폭기형 입력버퍼를 구성하는 차동증폭기(12)가 이중으로 존재하는 구조를 하고 있다. 도 4의 차동증폭기형 입력버퍼는 외부 클럭 인에이블 신호(CKE)와 기준전압(VREF1)을 수신하여 두 신호의 차이를 증폭하고 출력노드(ND0)에 그 출력신호(DBOUT)를 발생시키는 차동증폭기(14), 셀프 리프레쉬 제어신호(PSELF)를 수신하고 반전시키는 인버터(INV4), 인버터(INV4)의 출력신호(IPSELF)를 수신하는 게이트 단자와 차동증폭기(14)에 연결된 드레인 단자와 접지전압(VSS)이 인가되는 소스단자를 가지는 NMOS 트랜지스터(MN3), 외부 클럭 인에이블 신호(CKE)와 기준전압(VREF1)을 수신하여 두 신호의 차이를 증폭하고 출력노드(ND0)에 그 출력신호(DBOUT)를 발생시키는 차동증폭기(15), 인버터(INV4)의 출력신호(IPSELF)를 수신하는 게이트 단자와 차동증폭기(15)에 연결된 드레인 단자와 접지전압(VSS)이 인가되는 소스단자를 가지는 NMOS 트랜지스터(MN4), 인버터(INV4)의 출력신호(IPSELF)를 수신하는 게이트 단자와 전원전압(VDD)이 인가된 소스 단자와 차동증폭기(15)의 출력노드(ND0)에 연결된 드레인 단자를 가지는 PMOS 트랜지스터(MP3)를 구비한다.
도 5는 도 1의 바제스형 입력버퍼를 나타내는 도면으로서, 외부 클럭 인에이블 신호(CKE)와 기준전압(VREF2)을 수신하여 두 신호의 차이를 증폭하고 출력노드(NB0)에 그 출력신호(BAOUT)를 발생시키는 차동증폭기(24), 지연된 셀프 리프레쉬 제어신호(PSELFD)를 수신하고 반전시키는 인버터(INV6), 인버터(INV6)의 출력신호(IPSELFD)를 수신하는 게이트 단자와 차동증폭기(24)에 연결된 드레인 단자와 전원전압(VDD)이 인가되는 소스단자를 가지는 PMOS 트랜지스터(MP4), 인버터(INV6)의 출력신호(IPSELFD)가 인가되는 게이트 단자와 차동증폭기(24)의 출력노드(NB0)에 연결된 드레인 단자와 접지전압(VSS)이 인가되는 소스 단자를 가지는 NMOS 트랜지스터(MN5), 및 인버터(INV6)의 출력신호(IPSELFD)와 차동증폭기(24)의 출력신호(BAOUT)를 수신하고 논리곱을 수행하여 출력신호(BBOUT)를 발생시키는 AND 회로(25)를 구비한다. 차동증폭기(24)와 PMOS 트랜지스터(MP4)는 바제스형 입력버퍼의 증폭부(22)를 구성한다.
도 6은 도 1에 도시되어 있는 본 발명에 따른 입력버퍼가 동작하기 위한 각 신호들의 파형을 나타내는 타이밍도이다.
이하, 도 1 내지 도 6을 참조하여 본 발명에 따른 입력버퍼의 동작에 대해 설명한다.
차동증폭기형 입력버퍼(10)에 사용되는 차동증폭기는 보통의 차동증폭기이고, 바제스형 입력버퍼(20)에 사용되는 차동증폭기는 저전류 차동증폭기이다. 노말 모드에서는 셀프 리프레쉬 제어신호(PSELF)와 지연된 셀프 리프레쉬 제어신호(PSELFD)는 모두 "로우" 상태이다. 이 때, 도 2의 NMOS 트랜지스터(MN1)가 온 되므로 차동증폭기형 입력버퍼(10)의 차동증폭기(12)는 온 되고, 도 5의 PMOS 트랜지스터(MP4)가 오프 되므로 바제스형 입력버퍼(20)의 차동증폭기(24)는 오프 된다. 외부 클럭 인에이블 신호(CKE)가 "로우" 상태로 되면 차동증폭기(12)의 출력노드(ND0)가 "로우" 상태로 되고 차동증폭기형 입력버퍼(10)의 출력신호(DBOUT)는 "로우" 상태로 된다. 결국, 내부 클럭 인에이블 신호(PCKE)는 "로우" 상태로 되어 반도체 메모리 장치는 셀프 리프레쉬 모드로 진입하게 된다. 이 후, 셀프 리프레쉬 제어신호(PSELF)가 "하이" 상태로 되고 차동증폭기형 입력버퍼(10)의 차동증폭기(12)는 오프 된다. 소정의 시간지연후 지연된 셀프 리프레쉬 제어신호(PSELFD)가 "하이"로 되면, 도 5에 도시된 바제스형 입력버퍼(20)의 차동증폭기(24)는 온 된다. 셀프 리프레쉬 제어신호(PSELF)가 "하이" 상태이고 지연된 셀프 리프레쉬 제어신호(PSELFD)가 "로우" 상태일 때, 두 증폭기들(12, 24)은 "오프" 되어 있지만 차동증폭기형 입력버퍼(10)의 출력신호(DBOUT)와 바제스형 입력버퍼(20)의 차동증폭기(24)의 출력신호(BAOUT)는 각각 두 증폭기들(12, 24)의 초기 값인 "로우" 상태이므로 내부 클럭 인에이블 신호(PCKE)는 "로우" 상태를 유지한다. 외부 클럭 인에이블 신호(CKE)가 "하이" 상태로 되면, 바제스형 입력버퍼(20)의 차동증폭기(24)의 출력신호(BAOUT)와 내부 클럭 인에이블 신호(PCKE)가 "하이" 상태로 되어 반도체 메모리 장치는 셀프 리프레쉬 모드를 빠져 나오게 된다. 또한, 외부 클럭 인에이블 신호(CKE)가 "하이" 상태로 되면 셀프 리프레쉬 제어신호(PSELF)는 "로우" 상태가 되어 차동증폭기형 입력버퍼(10)의 차동증폭기(12)를 온 상태가 되도록 제어한다. 소정의 시간지연 후, 지연된 셀프 리프레쉬 제어신호(PSELFD)가 "로우" 상태로 되면 바제스형 입력버퍼(20)의 차동증폭기(24)를 오프시킨다.
도 3에 도시되어 있는 차동증폭기형 입력버퍼는 차동증폭기(13)가 PMOS 트랜지스터(MP2)에 의해 온 되고 차동증폭기(13)의 출력노드(ND0)가 NMOS 트랜지스터(MN2)에 의해 리셋된다는 점 외에는 도 2에 도시되어 있는 차동증폭기형 입력버퍼의 동작과 동일하므로 설명을 생략한다.
도 4에 도시되어 있는 차동증폭기형 입력버퍼는 증폭부(16, 18)가 이중으로 존재한다는 점 외에는 도 2에 도시되어 있는 차동증폭기형 입력버퍼의 동작과 동일하므로 설명을 생략한다.
도 7은 도 4의 차동증폭기형 입력버퍼에서 제 1 증폭부(16)의 구조를 상세히 나타낸 도면으로서, 전원전압(VDD)이 인가되는 소스 단자를 가지고 게이트 단자와 드레인 단자가 연결되어 있는 PMOS 트랜지스터(MP5), 전원전압(VDD)이 인가되는 소스 단자와 PMOS 트랜지스터(MP5)의 게이트 단자에 연결된 게이트 단자를 가지는 PMOS 트랜지스터(MP6), PMOS 트랜지스터(MP5)의 드레인 단자에 연결된 드레인 단자와 외부 클럭 인에이블 신호(CKE)가 인가되는 게이트 단자를 가지는 NMOS트랜지스터(MN6), PMOS 트랜지스터(MP6)의 드레인 단자에 연결된 드레인 단자와 제 1 기준전압(VREF1)이 인가되는 게이트 단자를 가지는 NMOS트랜지스터(MN7), 및 NMOS트랜지스터(MN6)와 NMOS트랜지스터(MN7)의 소스 단자에 공통으로 연결된 드레인 단자와 반전된 셀프 리프레쉬 제어신호(IPSELF)가 인가되는 게이트 단자와 접지전압(VSS)에 연결된 소스 단자를 가지는 NMOS트랜지스터(MN8)를 구비하고 PMOS 트랜지스터(MP6)의 드레인 단자로 제 1 증폭부(16)의 출력신호(DAOUT)가 나온다.
도 8은 도 4의 차동증폭기형 입력버퍼에서 제 2 증폭부의 구조를 상세히 나타낸 도면으로서, 전원전압(VDD)이 인가되는 소스 단자와 외부 클럭 인에이블 신호(CKE)가 인가되는 게이트 단자를 가지는 PMOS 트랜지스터(MP7), 전원전압(VDD)이 인가되는 소스 단자와 제 1 기준전압(VREF1)이 인가되는 게이트 단자를 가지는 PMOS 트랜지스터(MP8), PMOS 트랜지스터(MP7)의 드레인 단자에 연결된 드레인 단자를 가지고 드레인 단자와 게이트 단자가 연결된 NMOS 트랜지스터(MN9), PMOS 트랜지스터(MP7)의 드레인 단자에 연결된 드레인 단자와 NMOS 트랜지스터(MN9)의 게이트 단자에 연결된 게이트 단자를 가지는 NMOS 트랜지스터(MN10), 및 NMOS트랜지스터(MN9)와 NMOS트랜지스터(MN10)의 소스 단자에 공통으로 연결된 드레인 단자와 반전된 셀프 리프레쉬 제어신호(IPSELF)가 인가되는 게이트 단자와 접지전압(VSS)에 연결된 소스 단자를 가지는 NMOS트랜지스터(MN11)를 구비하고 PMOS 트랜지스터(MP8)의 드레인 단자로 제 2 증폭부(18)의 출력신호(DAOUT)가 나온다.
도 7 및 도 8에 도시되어 있는 제 1 및 제 2 증폭부는 외부 클럭 인에이블 신호(CKE)가 제 1 기준전압(VREF1)보다 크면 출력신호(DBOUT)는 "하이" 상태가 되고, 외부 클럭 인에이블 신호(CKE)가 제 1 기준전압(VREF1)보다 작으면 "로우" 상태가 된다. 반전된 셀프 리프레쉬 제어신호(IPSELF)가 "하이" 상태이면 NMOS트랜지스터(MN8, MN11)가 온 되어 제 1 및 제 2 증폭부는 온 되고, 반전된 셀프 리프레쉬 제어신호(IPSELF)가 "로우" 상태이면 NMOS트랜지스터(MN8, MN11)가 오프 되어 제 1 및 제 2 증폭부는 오프 된다.
도 9는 도 5의 바제스형 입력버퍼의 증폭부(22)를 상세히 나타낸 도면으로서, 전원전압(VDD)이 인가되는 드레인 단자와 반전되고 지연된 셀프 리프레쉬 제어신호(IPSELFD)가 인가되는 게이트 단자를 가지는 PMOS 트랜지스터(MP9), PMOS 트랜지스터(MP9)의 드레인 단자에 연결된 소스 단자와 노드(NNB)에 연결된 게이트 단자를 가지는 PMOS 트랜지스터(MP10), PMOS 트랜지스터(MP10)의 드레인 단자에 연결된 소스 단자와 외부 클럭 인에이블 신호(CKE)가 인가되는 게이트 단자와 노드(NNB)에 연결된 드레인 단자를 가지는 PMOS 트랜지스터(MP11), PMOS 트랜지스터(MP10)의 드레인 단자에 연결된 소스 단자와 제 2 기준전압(VREF2)이 인가되는 게이트 단자를 가지는 PMOS 트랜지스터(MP12), 노드(NNB)에 연결된 드레인 단자와 외부 클럭 인에이블 신호(CKE)가 인가되는 게이트 단자를 가지는 NMOS 트랜지스터(MN12), PMOS 트랜지스터(MP12)의 드레인 단자에 연결된 드레인 단자와 제 2 기준전압(VREF2)이 인가되는 게이트 단자를 가지는 NMOS 트랜지스터(MN13), 및 NMOS 트랜지스터(MN12)와 NMOS 트랜지스터(MN13)의 소스 단자에 공통으로 연결된 드레인 단자와 노드(NNB)에 연결된 게이트 단자와 접지전압(VSS)이 인가되는 소스 단자를 가지는 NMOS 트랜지스터(MN14)를 구비하고 PMOS 트랜지스터(MP12)의 드레인 단자로 증폭기(24)의 출력신호(BAOUT)가 나온다.
도 9에 도시되어 있는 바제스형 입력버퍼의 증폭부(22)는 외부 클럭 인에이블 신호(CKE)가 제 2 기준전압(VREF2)보다 크면 출력신호(BAOUT)는 "하이" 상태가 되고, 외부 클럭 인에이블 신호(CKE)가 제 2 기준전압(VREF2)보다 작으면 "로우" 상태가 된다. 도 9에 도시되어 있는 바제스형 입력버퍼의 증폭부(22)는 온 상태에서 흐르는 전류가 매우 작기 때문에 본 발명에서는 셀프 리프레쉬 모드에서 바제스형 입력버퍼의 증폭부(22)를 사용함으로써 전력소모를 줄일 수 있다.
도 10(a)은 종래의 입력버퍼에 흐르는 전류에 대한 시뮬레이션 결과 파형이고, 도 10(b)은 본 발명에 따른 입력버퍼에 흐르는 전류에 대한 시뮬레이션 결과 파형이다. 종래에는 셀프 리프레쉬 모드에서도 노말모드에서 사용하는 차동증폭기형 입력버퍼를 사용했기 때문에 셀프 리프레쉬 모드에서도 노말모드에서와 동일한 전류(본 시뮬레이션에서는 220 uA)가 입력버퍼에 흐르지만, 본 발명에 따른 입력버퍼의 경우 노말 모드에서는 차동증폭기형 입력버퍼를 사용하고 셀프 리프레쉬 모드에서는 저전류 차동 증폭기인 바제스형 입력버퍼를 사용하기 때문에 셀프 리프레쉬 모드에서 흐르는 전류(본 시뮬레이션에서는 30 uA)는 노말모드에서 흐르는 전류(본 시뮬레이션에서는 220 uA)보다 훨씬 감소하였다.상술한 실시예에서 사용된 제 1 기준전압(VREF1)과 제 2 기준전압(VREF2)은 동일한 레벨이어도 되고, 서로 다른 레벨이어도 된다. 그리고, 제 1 기준전압(VREF1)과 제 2 기준전압(VREF2)은 전원전압(VDD)의 1/2정도의 레벨로 결정되는 것이 바람직하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 따른 동기형 반도체 메모리 장치의 입력버퍼에 의하면, 셀프 리프레쉬 모드에서 입력버퍼에 흐르는 전류가 매우 작기 때문에 동기형 반도체 메모리 장치의 전력 소모를 줄일 수 있다.
도 1은 차동증폭기형(differential amplifier type) 입력버퍼와 바제스형(Bazes type) 입력버퍼를 가지는 본 발명에 따른 입력버퍼를 나타내는 도면이다.
도 2는 도 1의 차동증폭기형 입력버퍼의 하나의 실시예를 나타내는 도면이다.
도 3은 도 1의 차동증폭기형 입력버퍼의 다른 하나의 실시예를 나타내는 도면이다.
도 4는 도 1의 차동증폭기형 입력버퍼의 또 다른 하나의 실시예를 나타내는 도면이다.
도 5는 도 1의 바제스형 입력버퍼를 나타내는 도면이다.
도 6은 도 1에 도시되어 있는 본 발명에 따른 입력버퍼가 동작하기 위한 각 신호들의 파형을 나타내는 타이밍도이다.
도 7은 도 4의 차동증폭기형 입력버퍼에서 제 1 증폭부를 상세히 나타낸 도면이다.
도 8은 도 4의 차동증폭기형 입력버퍼에서 제 2 증폭부를 상세히 나타낸 도면이다.
도 9는 도 5의 바제스형 입력버퍼의 증폭부를 상세히 나타낸 도면이다.
도 10(a)은 종래의 입력버퍼에 흐르는 전류에 대한 시뮬레이션 결과 파형이고, 도 10(b)은 본 발명에 따른 입력버퍼에 흐르는 전류에 대한 시뮬레이션 결과 파형이다.
<도면의 주요부분에 대한 부호의 설명>
10 : 차동증폭기형 입력버퍼 20: 바제스형 입력버퍼
30 : 지연회로

Claims (9)

  1. 삭제
  2. 외부 클럭 인에이블 신호와 셀프 리프레쉬 제어신호를 수신하고, 수신된 상기 외부 클럭 인에이블 신호와 제 1 기준전압과의 전압 차를 증폭하는 제 1 입력버퍼;
    상기 셀프 리프레쉬 제어신호를 수신하고 지연된 셀프 리프레쉬 제어신호를 발생시키는 지연회로;
    상기 외부 클럭 인에이블 신호와 상기 지연된 셀프 리프레쉬 제어신호를 수신하고, 수신된 상기 외부 클럭 인에이블 신호와 제 2 기준전압과의 전압 차를 증폭하는 제 2 입력버퍼; 및
    상기 제 1 입력버퍼의 출력신호와 상기 제 2 입력버퍼의 출력신호를 수신하여 논리합 연산을 수행하여 내부 클럭 인에이블 신호를 발생하는 OR 회로를 구비하고,
    노말 모드에서는 상기 제 1 입력버퍼를 동작시키고 셀프 리프레쉬 모드에서는 상기 제 2 입력버퍼를 동작시킴으로써 셀프 리프레쉬 모드에서 입력버퍼에 흐르는 전류를 감소시킬 수 있는 것을 특징으로 하고, 상기 제1입력버퍼는 차동증폭기형 입력버퍼이고, 상기 제2입력버퍼는 저전류 차동 증폭기형 입력버퍼인 것을 특징으로 하는 동기형 반도체 메모리 장치의 입력버퍼.
  3. 삭제
  4. 삭제
  5. 제 2 항에 있어서, 상기 제 2 입력버퍼는
    바제스형 입력버퍼인 것을 특징으로 하는 동기형 반도체 메모리 장치의 입력버퍼.
  6. 제 2 항에 있어서, 상기 제 1 입력버퍼는
    상기 외부 클럭 인에이블 신호와 상기 제 1 기준전압을 수신하고 이들 두 신호의 차이를 증폭하고 그 출력신호를 발생시키는 제 1 차동증폭기;
    상기 셀프 리프레쉬 제어신호를 수신하고 반전시키는 제 1 인버터;
    상기 제 1 인버터의 출력신호를 수신하는 게이트 단자와 상기 제 1 차동증폭기에 연결된 드레인 단자와 접지전압이 인가되는 소스단자를 가지는 제 1 NMOS 트랜지스터; 및
    상기 제 1 인버터의 출력신호를 수신하는 게이트 단자와 전원전압이 인가되는 소스 단자와 상기 제 1 차동증폭기의 출력단자에 연결된 드레인 단자를 가지는 제 1 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 동기형 반도체 메모리 장치의 입력버퍼.
  7. 제 2 항에 있어서, 상기 제 1 입력버퍼는
    상기 외부 클럭 인에이블 신호와 상기 제 1 기준전압을 수신하고 이들 두 신호의 차이를 증폭하고 그 출력신호를 발생시키는 제 1 차동증폭기;
    상기 외부 클럭 인에이블 신호를 수신하는 게이트 단자와 상기 제 1 차동증폭기에 연결된 드레인 단자와 전원전압이 인가되는 소스단자를 가지는 제 2 PMOS 트랜지스터; 및
    상기 외부 클럭 인에이블 신호를 수신하는 게이트 단자와 접지전압이 인가되는 소스 단자와 상기 제 1 차동증폭기의 출력단자에 연결된 드레인 단자를 가지는 제 2 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 동기형 반도체 메모리 장치의 입력버퍼.
  8. 제 2 항에 있어서, 상기 제 2 입력버퍼는
    상기 외부 클럭 인에이블 신호와 상기 제 2 기준전압을 수신하고 이들 두 신호의 차이를 증폭하고 그 출력신호를 발생시키는 제 2 차동증폭기;
    상기 지연된 셀프 리프레쉬 제어신호를 수신하고 반전시키는 제 2 인버터;
    상기 제 2 인버터의 출력신호를 수신하는 게이트 단자와 상기 제 2 차동증폭기에 연결된 드레인 단자와 전원전압이 인가되는 소스단자를 가지는 제 4 PMOS 트랜지스터;
    상기 제 2 인버터의 출력신호를 수신하는 게이트 단자와 접지전압이 인가되는 소스 단자와 상기 제 2 차동증폭기의 출력단자에 연결된 드레인 단자를 가지는 제 5 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 동기형 반도체 메모리 장치의 입력버퍼.
  9. 제 8 항에 있어서, 상기 제 2 차동증폭기는
    상기 제 4 PMOS 트랜지스터의 드레인 단자에 연결된 소스 단자와 제 1 노드에 연결된 게이트 단자를 가지는 제 5 PMOS 트랜지스터;
    상기 제 5 PMOS 트랜지스터의 드레인 단자에 연결된 소스 단자와 상기 외부 클럭 인에이블 신호가 인가되는 게이트 단자와 상기 제 1 노드에 연결된 드레인 단자를 가지는 제 6 PMOS 트랜지스터;
    상기 제 5 PMOS 트랜지스터의 드레인 단자에 연결된 소스 단자와 상기 제 2 기준전압이 인가되는 게이트 단자를 가지는 제 7 PMOS 트랜지스터;
    상기 제 1 노드에 연결된 드레인 단자와 상기 외부 클럭 인에이블 신호가 인가되는 게이트 단자를 가지는 제 4 NMOS 트랜지스터;
    상기 제 7 PMOS 트랜지스터의 드레인 단자에 연결된 드레인 단자와 상기 제 2 기준전압이 인가되는 게이트 단자를 가지는 제 5 NMOS 트랜지스터; 및
    상기 제 4 NMOS 트랜지스터와 상기 제 5 NMOS 트랜지스터의 소스 단자에 공통으로 연결된 드레인 단자와 상기 제 1 노드에 연결된 게이트 단자와 접지전압이 인가되는 소스 단자를 가지는 제 6 NMOS 트랜지스터를 구비하고, 상기 제 6 PMOS 트랜지스터의 드레인 단자에서 상기 제 2 증폭기의 출력신호가 나오는 것을 특징으로 하는 동기형 반도체 메모리 장치의 입력버퍼.
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