KR20040007026A - 셀프 리프레쉬용 입력 버퍼 - Google Patents
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Abstract
본 발명에 따른 셀프 리프래쉬용 입력 버퍼는 클럭 인에이블 신호, 셀프 리프래쉬 신호에 따라 동작하되 외부 기준 전압 과 클럭 인에이블 신호 간의 차에 의해 동작되어 셀프 리프래쉬 동작을 제어하는 신호를 출력하는 차동증폭기와; 상기 외부 기준 전압의 플로팅시 이를 대체하기 위한 내부 전압 공급부를 포함하여 구성된다.
Description
본 발명은 셀프 리프래쉬용 입력 버퍼에 관한 것으로 특히, 셀프 리프래쉬 모드시 시스템 콘트롤러에서 입력 버퍼의 기준 전압이 되는 신호를 플로팅 시킴으로써 기준 전압이 클럭 인에이블 신호보다 낮아져 발생하는 셀프 리프래쉬 종료(exit) 이상 현상을 개선할 수 있는 셀프 리프래쉬 입력 버퍼에 관한 것이다.
DRAM이 정상 동작(데이터 서입 및 독출)을 하다가 소비 전력을 감소시키기 위해 셀프 리프래쉬 모드로 들어 가면 코맨드 진리 테이블에 정의된 바와 같이 클럭 인에이블 신호(CKE)가 로우레벨로 떨어진다.
이때, 클럭 인에이블 신호(CKE)가 로우 레벨로 떨어지면 클럭 인에이블 신호에 의해 셀프 리프래쉬 신호(SRF)가 액티브 상태로 들어 간다. 따라서 차동 증폭기 타입의 입력 버퍼가 동작을 시작하게 되는데 도 1 및 도 2를 참조하여 이 동작을 상세히 설명하기로 한다.
도 1은 종래의 셀프 리프래쉬용 입력 버퍼의 상세 회로도이고, 도 2는 도 1의 동작을 설명하기 위한 타이밍도이다.
종래의 셀프 리프래쉬용 입력 버퍼는 차동 증폭기(10)형태로 이루어 지는데, 전원(VDD)과 노느(A1)간에는 PMOS트랜지스터(P1 및 P2)가 병렬 접속된다. 전원(VDD)과 노드(A2)간에는 PMOS트랜지스터(P3 및 P4)가 병렬 접속된다. 노드(A1)와 노드(A3)간에는 게이트 단자가 상기 PMOS트랜지스터(P1 및 P4)의 게이트 단자에 접속된 채로 클럭 인에이블 신호(CKE)를 입력 받는 NMOS트랜지스터(N1)가 접속된다. 노드(A2)와 노드(A3)간에는 게이트 단자에 외부 기준 전압(VREF_EXT)이 입력되는 NMOS트랜지스터(N3)가 접속된다. 노드(A3)와 접지간에는 게이트 단자에 셀프 리프래쉬 신호(SRF)가 입력되는 NMOS트랜지스터(N3)가 접속된다. PMOS트랜지스터(P2 및 P3)의 게이트는 서로 접속된 채로 노드(A2)에 접속된다.
상술한 구성을 갖는 종래의 리프래쉬용 입력 버퍼의 동작을 도 2를 참조하여 설명하기로 한다.
클럭 인에이블 신호(CKE)가 하이 레벨에서 로우 레벨로 떨어 지면 셀프 리프래쉬 신호(SRF)가 하이 레벨로 올라간다. 그러므로 NMOS트랜지스터(N3)가 턴오되고 PMOS트랜지스터(P1 및 P2)가 턴온된다. 외부 기준 전압(VREF_EXT)이 클럭 인에이블 신호(CKE)의 레벨 보다 높으면 NMOS트랜지스터(N2)가 턴오되어 PMOS트랜지스터(P2)가 턴온된다. 따라서 노드(A1)의 전위는 하이 레벨이 되고 인버터(I)의 출력은 로우 레벨로 유지된다.
클럭 인에이블 신호가 로우 레벨에서 하이 레벨로 올라가 외부 기준 전압(VREF_EXIT)보다 높아 지면 NMOS트랜지스터(N1)이 턴온되어 노드(A1)의 전위는 접지 전위가 된다. 따라서 인버터(I)의 출력은 하이 레벨을 유지하게 되어 셀프 리프래쉬 동작이 종료된다.
즉, 클럭 인에이블 신호(CKE)가 외부 기준 전압(VREF_EXIT)보다 높으면 인버터(I)의 출력은 하이 레벨을 유지하는 반면, 인에이블 신호(CKE)가 외부 기준 전압(VREF_EXIT)보다 낮으면 인버터(I)의 출력은 로우 레벨을 유지하게 된다.
그러나 셀프 리프래쉬 모드 수행중 소비 전력을 감소시키기 위해 외부 기준 전압(VREF_EXIT)를 플로팅시키는 경우가 있는데 이 경우 외부 기준 전압(VREF_EXIT)은 시간이 경과하면 누설 경로에 기인하여 클럭 인에이블 신호(CKE)보다 레벨이 낮아지는 경우가 발생한다. 이렇게 되면 셀프 리프래쉬용 입력 버퍼에서 클럭 인에이블셀프 리프래쉬용 입력 버퍼에서 클럭 인에이블 신호 보다 외부 기준 전압이 낮아져 출력을 하이로 만듬으로써 코맨드에 의해 셀프 리프래쉬 종료가 되어야 정상이나 외부 전압의 플로팅에 의해 불량을 야기시킨다.
따라서 본 발명은 외부에서 들어 오는 외부 기준 전압과 디램 칩 내부에서 발생한 내부 기준 전압을 셀프 리프래쉬용 입력 버퍼에 사용하므로써 외부 기준 전압이 플로팅 되어도 내부 기준 전압에 의해 셀프 리프래쉬 종료 이상 현상이 방지되도록 한 셀프 리프래쉬용 입력 버퍼을 제공하는데 그 목적이 있다.
도 1은 종래의 셀프 리프래쉬용 입력 버퍼의 상세 회로도이다.
도 2는 도1의 동작 설명을 위한 타이밍도이다.
도 3은 본 발명에 따른 셀프 리프래쉬용 입력 버퍼의 상세 회로도이다.
도 4 및 도 5는 도 3의 동작 설명을 위한 타이밍도이다.
*도면의 주요 부분에 대한 부호의 설명
10: 차동 증폭기P1 내지 P4: PMOS트랜지스터
N1 내지 N4: NMOS트랜지스터I: 인버터
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3은 본 발명에 따른 셀프 리프래쉬용 입력 버퍼의 상세회로도이다.
구성을 살펴보면,전원(VDD)과 노느(A1)간에는 PMOS트랜지스터(P1 및 P2)가 병렬 접속된다. 전원(VDD)과 노드(A2)간에는 PMOS트랜지스터(P3 및 P4)가 병렬 접속된다. 노드(A1)과 노드(A3)간에는 게이트 단자가 상기 PMOS트랜지스터(P1 및 P4)의 게이트 단자에 접속된 채로 클럭 인에이블 신호(CKE)를 입력 받는 NMOS트랜지스터(N1)가 접속된다. 노드(A2)와 노드(A3)간에는 게이트 단자에 외부 기준 전압(VREF_EXT)이 입력되는 NMOS트랜지스터(N3)가 접속된다. 노드(A3)와 접지간에는 게이트 단자에 셀프 리프래쉬 신호(SRF)가 입력되는 NMOS트랜지스터(N3)가 접속된다. PMOS트랜지스터(P2 및 P3)의 게이트는 서로 접속된 채로 노드(A2)에 접속된다. 또한, 게이트 단자에 디램의 칩 내부에서 발생하는 내부 기준 전압(VREF_INT)이 인가되는 NMOS트랜지스터(N4)가 NMOS트랜지스터(N2)에 병렬로 접속된다.
상술한 구성을 갖는 본발에 따른 셀프 리프래쉬용 입력 버퍼의 동작을 도 4및 도 5를 참조하여 설명하기로 한다.
정상 동작시 클럭 인에이블 신호(CKE)가 하이 레벨에서 로우 레벨로 떨어 지면 셀프 리프래쉬 신호(SRF)가 하이 레벨로 올라간다. 그러므로 NMOS트랜지스터(N3)가 턴온되고 PMOS트랜지스터(P1 및 P2)가 턴온된다. 외부 기준 전압(VREF_EXT)이 틀럭 인에이블 신호(CKE)의 레벨 보다 높으면 NMOS트랜지스터(N2)가 턴오되어 PMOS트랜지스터(P2)가 턴온된다. 따라서 노드(A1)의 전위는 하이 레벨이 되고 인버터(I)의 출력은 로우 레벨로 유지된다.
클럭 인에이블 신호가 로우 레벨에서 하이 레벨로 올라가 외부 기준 전압(VREF_EXIT)보다 높아 지면 NMOS트랜지스터(N1)가 턴온되어 노드(A1)의 전위는 접지 전위가 된다. 따라서 인버터(I)의 출력은 하이 레벨을 유지하게 되어 셀프 리프래쉬 동작이 종료된다.
한편, 도 5에 도시한 바와 같이 디램 혹은 시스템에서 누설 전류등에 의하여 외부 기준 전압(VREF_EXIT)이 클럭 인에이블 신호(CKE)보다 낮아 지더라도 내부 기준 전압(VREF_INT)에 의해 NMOS트랜지스터(N4)가 동작하게 되므로 외부 기준 전압(VREF_EXIT)의 플로팅에 따른 오동작을 방지 할 수 있다.
상술한 바와 같이 본 발명에 의하면 셀프 리프래쉬 동작시 외부 기준 전압이 플로팅되더라도 내부 기준 전압에 의해 셀프 리프래쉬용 입력 버퍼를 정상적으로 동작시킬 수 있다.
본 발명은 실시예를 중심으로 하여 설명되었으나 당 분야의 통상의 지식을 가진 자라면 이러한 실시예를 이용하여 다양한 형태의 변형 및 변경이 가능하므로 본 발명은 이러한 실시예에 한정되는 것이 아니라 다음의 특허 청구 범위에 의해 한정된다.
Claims (2)
- 클럭 인에이블 신호, 셀프 리프래쉬 신호에 따라 동작하되 외부 기준 전압 과 클럭 인에이블 신호 간의 차에 의해 동작되어 셀프 리프래쉬 동작을 제어하는 신호를 출력하는 차동증폭기와;상기 외부 기준 전압의 플로팅시 이를 대체하기 위한 내부 전압 공급부를 포함하여 구성된 것을 특징으로하는 셀프 리프래쉬용 입력버퍼.
- 전원과 제 1 노드 간에 병렬 접속되는 제 1 및 제 2 PMOS트랜지스터;상기 전원과 제 2 노드 간에 병렬 접속되는 제 3 및 제 4 PMOS트랜지스터;상기 제 1 노드와 제 3 노드간에 접속되며 게이트 단자가 상기 제 1 및 제 4 PMOS트랜지스터의 게이트 단자에 접속된 채로 클럭 인에이블 신호를 입력받는 제 1 NMOS트랜지스터;상기 제 2 및 제 3 PMOS트랜지스터의 접속점과 상기 제 3 노드간에 접속되며 게이트 단자에 외부 기준 전압이 입력되는 제 2 NMOS트랜지스터;상기 제 3 노드와 접지간에 접속되며 게이트 단자에 셀프 리프래쉬 신호가 입력되는 제 3 NMOS트랜지스터;게이트 단자에 내부 기준 전압(VREF_INT)이 인가되며 상기 제 2 NMOS트랜지스터에 병렬 접속되는 제 4 NMOS트랜지스터를 포함하여 구성된 것을 특징으로 하는 셀프 리프래쉬용 입력 버퍼.
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| KR1020020041657A KR20040007026A (ko) | 2002-07-16 | 2002-07-16 | 셀프 리프레쉬용 입력 버퍼 |
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| KR1020020041657A KR20040007026A (ko) | 2002-07-16 | 2002-07-16 | 셀프 리프레쉬용 입력 버퍼 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100506929B1 (ko) * | 2002-08-08 | 2005-08-09 | 삼성전자주식회사 | 동기형 반도체 메모리 장치의 입력버퍼 |
| KR100611402B1 (ko) * | 2004-07-26 | 2006-08-11 | 주식회사 하이닉스반도체 | 저전류 소모형 ｃｋｅ 버퍼 |
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2002
- 2002-07-16 KR KR1020020041657A patent/KR20040007026A/ko not_active Application Discontinuation
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| KR100506929B1 (ko) * | 2002-08-08 | 2005-08-09 | 삼성전자주식회사 | 동기형 반도체 메모리 장치의 입력버퍼 |
| KR100611402B1 (ko) * | 2004-07-26 | 2006-08-11 | 주식회사 하이닉스반도체 | 저전류 소모형 ｃｋｅ 버퍼 |
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