JP5006334B2 - セルフリフレッシュを用いた低消費電力の半導体集積回路 - Google Patents

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Description

本発明は一般に、ダイナミックランダムアクセスメモリ(DRAM)に関する。詳細には、本発明は、DRAMのセルフリフレッシュ回路に関する。
トランジスタ半導体製造技術がナノメートルレベルに近づくにつれて、いくつかの主要な利点が、それを用いて得られる回路およびシステムによって実現される。集積化を高めて、シリコンの所与の領域に旧来の製造技術よりも多くのフィーチャおよび機能を詰め込むことにより、より小型で持運びが容易な装置がもたらされる。集積化を高めることで、シリコンウェハ当たりより多くのチップを製作して、チップ当たりのコストを効果的に低減することができる。トランジスタが小さくなると、閾値電圧が低下するためにスイッチングが速くなり、システムの動作速度が速くなる。
より小さい寸法のトランジスタを利用する半導体装置の例が、ダイナミックランダムアクセスメモリ(以下、簡単に頭文字でDRAMと称する)である。当業者は、DRAMが、それが高密度かつ高速であるために、コンピュータシステムにおいて最も広く使用されていることを理解している。例えばRDRAM、SDRAM、DDR-SDRAMなどの、特定の規格に適合するように利用可能な様々なタイプのDRAMメモリがあるが、それらの基礎となる核は、依然としてDRAMである。
DRAMメモリは、記憶された論理「1」と論理「0」を区別するために、電荷蓄積に基づいている。不具合なことに、この電荷は、比較的短い時間の後に漏洩または消散し、したがって、記憶された論理レベルを維持するために、定期的にリフレッシュする必要がある。DRAMのリフレッシュは、当技術分野でよく知られており、リフレッシュ動作を実行するために必要な回路もよく知られている。次に、リフレッシュ動作について、図1に示されている従来技術のDRAMシステムを参照しながら簡単に説明する。
図1の従来技術のDRAMは、メモリセルアレイ100と、ピッチが限定された周辺回路と、データ経路回路と、アドレス指定回路と、リフレッシュ制御回路とを含む。図1のDRAMシステムは簡略化されているが、当業者なら、DRAMシステムが他の機能をイネーブルにするために他の回路を含むことを理解するであろう。
メモリセルアレイ100は、メモリセルに結合されたワード線およびビット線を含む。ピッチが限定された周辺回路は、ワード線を駆動するための行デコーダ102と、メモリセルに行き来するデータを転送するためのセンス増幅器およびビット線アクセス回路104とを含む。ピッチが限定された回路は、メモリセルアレイ100のサイズに対応するように、高密度実装される。
互いに結合または接続されているノードが、介在する回路を含んでいてもいなくてもよいリンクを含むことができることに留意されたい。
アドレス指定回路は、行アドレスR_ADDR[n]に応答してプリデコード行アドレス(predecoded row address)を生成するための行アドレスプリデコーダ106と、列アドレスC_ADDR[m]に応答してビット線アクセス装置を作動させるための列アドレスデコーダ108と、外部アドレスA0〜Anに応答してR_ADDR[n]およびC_ADDR[m]を生成するためのアドレスバッファ110とを含むことができる。データ経路回路は、ブロック104内のセンス増幅器間のデータをデータ入出力バッファ(図示せず)に結合させるためのデータI/O回路112を含む。上記の変数nおよびmは、0または1以上の整数値に等しいことが留意される。
リフレッシュ制御回路は、コマンドコントローラ114、内部行アドレスカウンタ116、およびセルフリフレッシュ回路118を含む。このようなリフレッシュ制御回路は、当技術分野でよく知られており、図1に示されているシステムは、追加の動作を実行するために追加の回路ブロックを含むことができる。コマンドコントローラ114は、クロック信号CLKに応答し、CKE、WT、RD、REFなどのいくつかのシステムレベル信号を受け取り、これらのシステムレベル信号は、信号COMMANDを介してDRAMシステム内での様々な動作を開始するために復号される。DRAMシステムの動作を示すために用いられる3つの例示動作が、読取り動作、自動リフレッシュ動作、およびセルフリフレッシュ動作である。
DRAMの読取り動作は、当業者にはよく知られているはずである。図1では、読取り動作は、コマンドコントローラ114が信号CKE、WT、RD、REFのあらかじめ定められた組合せを受け取って読取り動作を信号で送ったときに開始され、アドレスバッファ110は、特定の1組のアドレス信号A0〜Anを受け取る。アドレスバッファ110は、1組の行アドレスR_ADDR[n]と1組の列アドレスC_ADDR[m]とを生成する。行アドレスプリデコーダ106は、R_ADDR[n]からプリデコード行アドレス信号を生成し、次いで、この信号は、メモリセルアレイ100内の少なくとも1本のワード線を駆動するために、行デコーダ102によって使用される。駆動されるワード線に接続されたすべてのメモリセルは、それらの蓄積電荷をそれぞれのビット線に結合させる。言い換えれば、メモリセルアレイ100内の各ビット線がデータを搬送し、続いて、このデータは、ブロック104内の対応するビット線センス増幅器によって検知されラッチされる。構成によっては、列アドレスデコーダ108は、C_ADDR[m]に対応する、ブロック104内の少なくとも1つのビット線アクセス装置を選択して、そのビット線センス増幅器をデータI/O回路ブロック112に結合させる。読取り動作は、リフレッシュ制御回路を必要としない。
自動リフレッシュ動作とセルフリフレッシュ動作の主な違いは、それらが実行される時間である。自動リフレッシュは、CAS-Before-RASリフレッシュおよびRAS-Onlyリフレッシュとしても知られており、DRAMシステムの通常動作中に実行されるが、セルフリフレッシュ動作は、DRAMシステムのスリープモード中に実行される。スリープモードが、消費電力を低減するために、DRAMシステムの選択された回路の電源を切るように使用されることはよく知られているが、メモリセルアレイ100内のDRAMセルは、格納データを保持するために、スリープモード中にリフレッシュされなければならない。
自動リフレッシュ動作は、DRAMシステムの通常動作中に、リフレッシュコマンドがコマンドコントローラ114によって受け取られた外部信号を介して受け取られたときに実行される。次いで、コマンドコントローラ114は、制御信号REFRを生成して、内部行アドレスカウンタ116をインクリメントまたはデクリメントしかつアドレスバッファ110によるラッチングをイネーブルにする。内部行アドレスカウンタ116は、アドレスバッファ110によってラッチされるリフレッシュアドレスREF_ADDR[p]を生成する。変量pは0または1以上の整数値に等しいことが留意される。アドレスバッファ110は、行アドレスR_ADDR[n]を生成し、行アドレスR_ADDR[n]は、行アドレスプリデコーダ106および行デコーダ102によって復号されて、少なくとも1本のワード線を駆動する。次いで、各ビット線センス増幅器は、その固有の増幅動作によって、アクセスされたメモリセルの電荷を元に戻す。自動リフレッシュ動作は、通常動作中に他の動作に優先して実行されるので、瞬時に実行されて他の動作を再開できるようにする。
セルフリフレッシュ回路118は、内部発振器(図示せず)を含む。DRAMシステムは、コマンドコントローラ114を通ってスリープモード(または「セルフリフレッシュモード」)になって、セルフリフレッシュ回路118の発振器を起動する。セルフリフレッシュ回路118は、内部行アドレスカウンタ116にスリープ信号SLEEPを供給する。セルフリフレッシュ入出力用のコマンドに従って、信号OSC_OUTが、セルフリフレッシュモードで定期的に生成される。生成された信号OSC_OUTは、内部行アドレスカウンタ116およびアドレスバッファ110に供給される。アドレスバッファ110は、OSC_OUTに応答して、内部行アドレスカウンタ116によって生成されたREF_ADDR[p]をラッチし、行アドレスR_ADDR[n]を生成する。前述の自動リフレッシュの場合のように、ワード線が行アドレスプリデコーダ106および行デコーダ102を介して駆動されて、メモリセルアレイ100内のメモリをリフレッシュする。
現況技術のナノメートル製造技術での図1のDRAMシステムの実装は、本質的にシステムの速度性能を高める。具体的には、トランジスタ、特に行アドレスプリデコーダ106および行デコーダ102は、それらを通る行アドレスR_ADDR[n]の伝搬遅延を最小限に抑えるように最適化されうる。しかし、極小寸法の高速トランジスタの重要な欠点が、DRAMシステムの総消費電力を増大させる、トランジスタに流れる漏れ電流である。ナノメートルスケールの技術に伴う電流漏れの問題は、半導体業界によって十分に立証されてきている。したがって、高速動作は、消費電力を犠牲にして得られる。
図2および3は、ナノメートル技術のトランジスタにおける漏れ電流源を例示するために提示された回路図である。図2は、出力部がインバータ202の入力部に接続された2入力NANDゲート200からなる単純論理ゲート回路である。例により、この回路は、図1の行アドレスプリデコーダ106内のいくつかの回路のうちの1つとすることができる。NANDゲート200は、2つの行アドレスR_ADDR[h]およびR_ADDR[i]を受け取り、インバータ202によってプリデコード行アドレスPDR_ADDR[k]を生成する。変数h、iおよびkは、0または1以上の整数値に等しいことが留意される。NANDゲート200もインバータ202もCMOSトランジスタで実装され、好ましくは、速度を最大限にするために最小限度のサイズにされる。明示されてはいないが、2つの論理ゲートは、電源VDDおよびVSSに接続される。漏れ電流は、図3に示されているように、各論理ゲートのすべてのトランジスタにおいて生じうる。
図3は、図2に示されているインバータ202のトランジスタ回路図である。インバータ202は、VDDとVSSの間に直列接続されたpチャネルトランジスタ300およびnチャネルトランジスタ302からなる標準的な相補型CMOSインバータである。NANDゲート200のCMOSトランジスタ実装は、当技術分野でよく知られており、したがって図示されていない。ナノメートル技術で実装されたとき、トランジスタ300および302は、入力信号INが論理「0」状態または論理「1」状態に保持された場合でも、VDDからVSSに漏れ電流(Ileak1)が流れる可能性がある。さらに、電流がVDDからトランジスタ300および302の薄いゲート酸化膜を通って漏れ(Ileak2)、それによって電流が前位トランジスタのドレイン/ソース端子にまで流れる可能性がある。例えば、トランジスタ300のゲートが前位回路によってVSSに駆動された場合、電流が、VDDからそのゲート酸化膜を通って直接VSSに漏れる可能性がある。
したがって、DRAMシステム用のセルフリフレッシュ動作で大量の電力を消費する可能性があり、そのことは、携帯用コンピューティングアプリケーションにとって望ましくない。電池寿命が有限である携帯用コンピューティングアプリケーションでは、電池寿命を延ばす目的で、スリープモードが長期間にわたって頻繁に使用されうる。
したがって、DRAMシステムに低出力セルフリフレッシュ方式を提供することが望ましい。
本発明は、DRAMメモリ用の前記セルフリフレッシュシステムの少なくとも1つの欠点を除去または軽減することを目的とする。
第1の態様では、本発明は、ダイナミックランダムアクセスメモリに使用されるモード依存性論理回路(mode dependent logic circuit)を提供する。モード依存性論理回路は、第1の入力信号の所定の論理状態に応答して第1の動作モードで第1の信号を生成するための第1の回路と、第2の入力信号の所定の論理状態に応答して第2の動作モードで第2の信号を生成するための、第1の回路と論理的に同じ第2の回路とを含むことができる。
この実施形態の態様によれば、第2の回路は、第1の回路のトランジスタよりも高い閾値電圧を有するトランジスタを含む。第1の回路は、第1の回路のトランジスタをVDDまたはVSSから第2の動作モードで選択的に切り離すための電源スイッチ回路を含む。第2の回路は、第1の回路のトランジスタをVDDおよびVSSからディープパワーダウンモード(deep power down mode)で選択的に切り離すための電源スイッチ回路を含む。モード依存性論理回路は、第1の信号および第2の信号を受け取るためのセレクタ回路をさらに含むことができ、セレクタ回路は、第1の信号を第1の動作モードで通過させ、第2の信号を第2の動作モードで通過させる。モード依存性論理回路は、第1の入力信号を供給するための少なくとも2本の第1の信号線と、第2の入力信号を供給するための少なくとも2本の第2の信号線とをさらに含むことができ、第1および第2の信号線は、互いにインタリーブされる(interleaved)。
他の態様では、モード依存性論理回路は、少なくとも2本の第1の信号線に結合された第1の駆動回路と、少なくとも2本の第2の信号線に結合された第2の駆動回路とをさらに含み、第2の駆動回路は、少なくとも2本の信号線をVDDおよびVSSの一方に第1の動作モードで駆動する。
第2の態様では、本発明は、セルフリフレッシュ動作を行うダイナミックランダムアクセスメモリ(DRAM)を提供する。DRAMは、論理行アドレスに応答して通常動作でプリデコードアドレスを生成するためのプリデコーダ回路と、論理行アドレスに応答してセルフリフレッシュ動作でプリデコードアドレスを生成するための低出力プリデコーダ回路と、プリデコードアドレスを受け取りかつプリデコードアドレスに対応する少なくとも1本のワード線を駆動するための行デコーダとを含むことができる。DRAMは、プリデコーダ回路をVDDまたはVSSからセルフリフレッシュ動作で選択的に減結合するための電源スイッチ回路をさらに含むことができる。DRAMは、プリデコーダ回路からのプリデコードアドレスを通常動作で通過させるとともに、低出力プリデコーダ回路からのプリデコードアドレスをセルフリフレッシュ動作で通過させるためのマルチプレクサ回路をさらに含むことができる。低出力プリデコーダ回路は、プリデコーダ回路のトランジスタよりも高い閾値電圧を有するトランジスタを含むことができる。低出力プリデコーダ回路およびプリデコーダ回路は、同じ論理回路構成を有することができる。
他の実施形態では、DRAMは、プリデコーダ回路に第1の行アドレスを供給するための第1のアドレスバスと、低出力プリデコーダ回路に第2の行アドレスを供給するための第2のアドレスバスとをさらに含むことができる。第1のアドレスバスの信号線と第2のアドレスバスの信号線は、インタリーブされる。DRAMは、第1のアドレスバスを通常動作で駆動するための高速アドレスバッファと、第2のアドレスバスをセルフリフレッシュ動作で駆動するための低出力アドレスバッファとをさらに含むことができ、低出力アドレスバッファは、第2のアドレスバスをVDDおよびVSSの一方に通常動作で駆動する。
第3の態様では、本発明は、ダイナミックランダムアクセスメモリ(DRAM)をセルフリフレッシュ動作で動作させる方法を提供する。方法は、a)高速プリデコーダ回路をディスエーブルにすること、b)高速プリデコーダ回路と論理的に同じ低出力プリデコーダ回路をイネーブルにすること、およびc)低出力プリデコーダ回路にリフレッシュアドレスを提供することを含む。
この態様の実施形態によれば、方法は、高速プリデコーダ回路をVDDまたはVSSから減結合するステップをさらに含むことができるとともに、低出力プリデコーダ回路からプリデコード行アドレスを選択的に供給するステップをさらに含むことができる。リフレッシュアドレスを提供するステップは、低出力アドレスバッファをイネーブルにして、行アドレスカウンタによって生成されたリフレッシュアドレスをラッチすること、および高速アドレスバッファをディスエーブルにすることを含む。高速アドレスバッファは、VDDおよびVSSから減結合されうる。
本発明の他の態様および特徴は、本発明の特定の実施形態の以下の説明を添付図と共に再検討したときに、当業者には明らかになるであろう。
次に、本発明の実施形態について、添付図を参照しながら単に例として説明する。
本発明は概して、同じ論理制御信号を生成するための論理的に同じ回路を提供し、各組の制御信号は、異なる電気パラメータを有することができる。1つの回路は、高速性能に対して最適化され、もう1つの回路は、低消費電力に対して最適化されうる。論理的に同じ回路は、DRAM用ワード線アドレスプリデコーダ回路を含むことができ、高速プリデコーダ回路が、通常動作モード中にイネーブルにされ、より遅い低出力プリデコーダ回路が、セルフリフレッシュ動作のためにイネーブルにされる。セルフリフレッシュ動作中、高速回路は、その漏れ電流を最小限に抑えるために、電源から減結合されうる。
次に、本発明の実施形態について、DRAM、特にDRAMセルフリフレッシュ行アドレス指定回路との関連で説明する。
前述のように、読取り、書込み、および自動リフレッシュ動作は、ぎっしり詰まったタイミングマージンで高速で実行される。一方、スリープモードまたは類似の低出力モード時のセルフリフレッシュは、より遅い速度で実行されうる。より詳細には、ワード線活動化タイミング上の制約は、高速動作が必要とされないので緩和されうる。したがって、行アドレス指定経路の一部は、低速動作および低消費電力に対して最適化された論理回路で復号されうる。そのような回路は、読取り/書込みおよび自動リフレッシュ動作に対しては高速で動作できないので、低消費電力回路がDRAMシステムに付加される。追加のシリコン領域が消費されることになるが、専用の低消費電力回路経路を備えて省電力化する利点は、追加のシリコン領域のコストに勝る。したがって、信号の電気的パラメータは、タイミングを含むことができる。また、内部VDDなどの電圧は、より低いレベルの電圧に調整されうる。
既知の漏れ電流低減方法は、トランジスタの閾値電圧を増大させることである。当業者には知られているように、閾値電圧は、製造中に、例えばゲート酸化膜厚、注入濃度およびトランジスタ寸法を調製することによって調整されうる。本発明のために、任意の閾値電圧調整技法が使用されうる。
図4は、本発明の一実施形態によるDRAMシステムのブロック図である。現在示されているシステムは、図1に示されているシステムと類似しているが、セルフリフレッシュ動作中に消費電力を低減するための追加の特徴を含む。
DRAMシステムは、メモリセルアレイ450、行デコーダ452、センス増幅器およびビット線アクセス回路454、列アドレスデコーダ458、データI/O回路462、ならびにコマンドコントローラ464を含み、これらはそれぞれ、図1について前述したメモリセルアレイ100、行デコーダ102、センス増幅器およびビット線アクセス回路104、列アドレスデコーダ108、データI/O回路112、ならびにコマンドコントローラ114と同じ機能を果たす。コマンドコントローラ464は、クロック信号CLKに応答する。次に、行アドレスプリデコーダ106は、信号SLEEPによって制御される単純なマルチプレクサ(MUX)として実施されるセレクタ回路400と、2つの論理的に同じ回路402および404とに置き換えられる。DRAMシステムの他の回路は、モード依存性アドレスバッファ406、内部電源スイッチ回路408、セルフリフレッシュ回路410、および内部行アドレスカウンタ412を含む。以下に、上述の回路についてさらに論じる。
論理回路402は、高速行プリデコーダ回路(high-speed row predecoder circuit)であり、論理回路404は、低出力行プリデコーダ回路(low power row predecoder circuit)である。両回路は、同じ所定の論理状態の入力信号に応答する。高速行プリデコーダ回路402は、高速行アドレス信号(fast row address signal)R_ADDR_F[n]を受け取り、プリデコード行アドレスをMUX400の第1の入力部に供給する。低出力行プリデコーダ回路404は、低速行アドレス信号(slow row address signal)R_ADDR_S[n]を受け取り、プリデコード行アドレスをMUX400の第2の入力部に供給する。実際的な実施では、回路402および404からのプリデコード行アドレスは、各回路によって2つ以上のプリデコードアドレス信号が生成されて、それぞれMUX400の第1の組の入力部および第2の組の入力部に供給される。1組のプリデコード行アドレスが、信号SLEEPによって行デコーダ452に選択的に供給される。回路402および404について、図5Aを参照しながらより詳細に説明する。回路402および404の論理出力は、所与のREF_ADDR[p]についても同じであることが留意される。回路400、402および404は集合的に、モード依存性プリデコーダ回路を形成する。
モード依存性アドレスバッファ406は、信号SLEEPに応答して、独立した2組の行アドレスR_ADDR_S[n]およびR_ADDR_F[n]を生成する。この実施形態では、R_ADDR_S[n]およびR_ADDR_F[n]は、それらのタイミングパラメータを除いて、所与のリフレッシュアドレスREF_ADDR[p]についても論理的に同じである。したがって、モード依存性アドレスバッファ406は、R_ADDR_F[n]を駆動するための高速アドレスバッファと、R_ADDR_S[n]を駆動するための低出力アドレスバッファとを含むことが好ましい。高速アドレスバッファは、高速に対して最適化され、低出力アドレスバッファは、低消費電力に対して最適化される。これらの2つのアドレスバッファの設計パラメータは、それに対応して行プリデコーダ回路402および404の設計パラメータと一致するはずである。モード依存性アドレスバッファ406は、図6により詳細に示されている。
セルフリフレッシュ回路410は、図1の回路118と同様に機能する。制御信号SLEEPは、低出力スリープモードコマンドがコマンドコントローラ464によって受け取られたときに生成される。SLEEP制御信号は、MUX400、モード依存性アドレスバッファ406、内部電源スイッチ408、および内部行アドレスカウンタ412によって受け取られる。
内部行アドレスカウンタ412は、制御信号REFRに応答して通常モードで、SLEEP信号がアクティブであるときに発振信号OSC_OUTに応答してセルフリフレッシュモードでインクリメントされて、リフレッシュアドレス信号REF_ADDR[p]を生成する。したがって、信号SLEEPは、REF_ADDR[p]を生成するためのソースとして、OSC_OUTおよびREFRから選択する。
内部電源スイッチ408は、図1のシステムでは使用されない回路である。この回路は、電源電圧VDDおよびVSSを内部電源レールVDDL、VSSLおよびVDD_L、VSS_Lから選択的に減結合する。これらの内部レールは、DRAMシステム内の特定の回路へ引き回されうる。VDDおよびVSSから減結合されたとき、VDDLおよびVSSLに接続されている回路は、もはや電源への電流経路を有しておらず、したがって漏れ電流を低減/除去する。この減結合は、SLEEPによってスリープモードで、あるいは信号DEEPによってディープパワーダウンモードで起こることがある。図5Aに示されるように、プリデコーダ回路402および404は、VDDLおよびVSSLから電力供給されるが、スリープモード中に必要とされない回路があればそれは、VDD_L、VSS_LおよびVDDL、VSSLに接続されることで恩恵を受けることができる。内部電源スイッチ408は、図4に中心的な回路として示されているが、内部レールおよびスイッチング回路が特定の回路の近くになりうるように、分散して実装されうる。
図5Aは、MUX400、高速行プリデコーダ回路402、および低出力行プリデコーダ回路404の詳細を示す回路図である。各プリデコーダ回路402および404内には、1つのプリデコードアドレス信号を生成するためのデコーダ論理がある。各プリデコーダ回路402および404は、それぞれ1組のプリデコードアドレス信号を生成するための複数のデコーダ論理ゲートを含むが、1つだけが、回路を簡略化するために図5Aに示されている。
低出力行プリデコーダ回路404のデコーダ論理は、出力部がインバータ502に接続されたNANDゲート500を含む。NANDゲート500は、行アドレス信号R_ADDR_S[h]およびR_ADDR_S[i]を受け取る。この実施例では、NANDゲート500およびインバータ502のトランジスタは、電流漏れに抵抗するように、高い閾値電圧を有することが好ましい。その結果、それらは、プリデコーダ回路402の高速回路に比べてゆっくり動作する。先に論じたように、トランジスタの閾値電圧を高めるための多くの方法があり、それらのうちのいずれも、現在開示されている実施形態に使用されうる。現在示されている実施例では、内部電源スイッチ408は、適用可能な回路ブロックに分散され、pチャネルトランジスタ504およびnチャネルトランジスタ506として現れる。pチャネルトランジスタ504は、信号DEEPに応答してVDDを内部電源線VDDLから減結合し、nチャネルトランジスタ506は、DEEPの補信号(DEEP*と表記)に応答してVDDを内部電源線VSSLから減結合する。信号DEEPは、DRAMシステムがディープパワーダウンモードに入ってシステム全体にわたる電力節約を最大にしたときに、論理ハイレベルに駆動されてトランジスタ504および506をターンオフする。ディープパワーダウンモードの間、メモリセルに格納されているデータが失われる可能性があり、したがって、セルフリフレッシュメモリセルは必要とされない。
高速行プリデコーダ回路402のデコーダ論理は、出力部がインバータ510に接続されたNANDゲート508を含む。NANDゲート508は、行アドレス信号R_ADDR_F[h]およびR_ADDR_F[i]を受け取る。この実施例では、NANDゲート508およびインバータ510のトランジスタは、速度を最大にするように、低い閾値電圧(Vt)を有することが好ましい。不具合なことに、低いVtを有するナノメートルスケールのトランジスタの場合、静的漏れ電流が全消費電力のかなりの部分である。プリデコーダ回路402は、VDDおよびVSSをそれぞれVDD_LおよびVSS_Lに結合させるpチャネルトランジスタ512およびnチャネルトランジスタ514からなる分散された内部電源スイッチ回路を含む。トランジスタ512および514のゲート端子は、それぞれ制御信号SLEEPおよびその補数SLEEP*を受け取って、内部レールVDD_LおよびVSS_LをVDDおよびVSSからスリープモードで減結合する。
低出力行プリデコーダ回路404のNANDゲート500と高速行プリデコーダ回路402のNANDゲート508は、同じ回路構造を有する。図5Bは、pチャネルトランジスタ542および544とnチャネルトランジスタ546および548とを有する、既知の回路構成を有するNANDゲート508だけを示す。トランジスタ548のソースは、トランジスタ514のドレインに接続され、トランジスタ514のゲートは、制御補信号SLEEP*を受け取る。行アドレス信号R_ADDR_F[h]およびR_ADDR_F[i]が、トランジスタ542、544、546および548のゲートに供給される。NAND出力信号は、トランジスタ544および546の結合されたドレインからインバータ510の入力部に供給される。VSS_Lは、トランジスタ548のソースとトランジスタ514のドレインとの間のノードNNでの電圧レベルである。NANDゲート508の回路構成は、NANDゲート500の回路構成と同様であるが、VDD_Lに結合される。
低出力行プリデコーダ回路404のインバータ502と高速行プリデコーダ回路402のインバータ510は、同じ回路構造を有する。図5Cは、インバータ510の回路構成を示す。図5Cを参照すると、インバータ510は、トランジスタ512と直列に接続されている、ドレインが結合されたpチャネルトランジスタ552およびnチャネルトランジスタ554を含み、トランジスタ512のゲートは、SLEEPを受け取る。行プリデコーダ回路402のNANDゲート508からの出力信号は、トランジスタ552および554のゲートに供給される。インバータ510の反転出力信号は、MUX400のトランジスタ518に供給される。VDD_Lは、トランジスタ512のドレインとトランジスタ552のソースとの間のノードNPでの電圧レベルである。インバータ502の回路構成は、インバータ510のそれと同様であるが、VDDLに結合される。
制御信号SLEEPは、SLEEPとDEEPの論理和演算することを含みうることが留意されるべきである。したがって、SLEEPは、DEEPが論理ハイレベルに駆動されて両プリデコーダ回路402および404を電源から切り離したときに、論理ハイレベルに駆動される。
MUX400は、ソース/ドレイン入力端子がインバータ502および510の出力部にそれぞれ接続された単純なnチャネルパストランジスタ516および518を含むように示されている。トランジスタ516のゲート端子は、制御信号SLEEPを受け取り、トランジスタ518のゲート端子は、インバータ520を介して反転されたSLEEP信号を受け取る。当業者なら、nチャネルパストランジスタ516および518がフルCMOS伝送ゲート(full CMOS transmission gate)またはpチャネルトランジスタで置き換えられうることを理解するであろう。さらに、単一対のトランジスタ516および518しか示されていないが、実際には各デコーダ論理ゲート対の場合と同じように構成されたパストランジスタ対があることが理解されるべきである。
スリープモード中にSLEEPがアクティブ論理ハイレベル(active logic high level)に駆動されたとき、トランジスタ512および514はターンオフされて、高速行プリデコーダ回路のデコーダ論理を電源から切り離す。この回路を通る漏れ電流は、トランジスタ512および514が最小漏れ電流を示す高閾値電圧装置として形成されうるので、最小限に抑えられる。SLEEPが論理ハイレベルにある場合、トランジスタ518は、トランジスタ516がターンオンされている間にターンオフされる。低出力行プリデコーダ回路404は、アクティブのままであり、その出力をPDR_ADDR[k]へ通過させる。
SLEEPは、非アクティブ論理ローレベル(inactive logic low level)に駆動されて、トランジスタ512および514をターンオンする。トランジスタ518は、トランジスタ516がターンオフされている間にターンオンされる。所望であれば、DEEPは、SLEEPが非アクティブ論理ローレベルにあるときに、SLEEP*と論理和演算されVDDに駆動されて、低出力行プリデコーダ回路404のVDDLおよびVSSLをVDDおよびVSSから減結合することができる。
図6は、図4に示されているモード依存性アドレスバッファ406の回路図である。モード依存性アドレスバッファ406は、高速アドレスバッファ600および低出力アドレスバッファ602を含み、どちらも行アドレスカウンタ412からリフレッシュアドレスREF_ADDR[p]を受け取り、それをラッチするために動作可能である。高速アドレスバッファ600は、制御信号REFRに応答してREF_ADDR[p]の代わりに外部アドレス信号A0〜Anを受け取りかつラッチするように設定されうる。図示されていないが、高速アドレスバッファ600は、A0〜AnまたはREF_ADDR[p]の一方を通過させるためのMUX回路を含むことができる。また、モード依存性アドレスバッファ406は、他のコマンド信号COMMAND(図4参照)に応答して機能を果たす。低出力アドレスバッファ602は、セルフリフレッシュ動作中に、SLEEPを受け取ってREF_ADDR[p]をラッチしOSC_OUTを通過させる。高速アドレスバッファ600の出力部は、SLEEPおよびSLEEP*によって制御されたCMOS伝送ゲート604によってR_ADDR_F[n]に結合される。R_ADDR_F[n]は、ゲートがSLEEPに接続されているnチャネルトランジスタ606によってVSSに結合される。同様に、低出力アドレスバッファ602の出力部は、SLEEP*およびSLEEPによって制御されたCMOS伝送ゲート608によってR_ADDR_S[n]に結合される。R_ADDR_S[n]は、ゲートがSLEEP*に接続されているnチャネルトランジスタ610によってVSSに結合される。
通常動作では、SLEEPが非アクティブ論理ローレベルにあり、SLEEP*が論理ハイレベルにあり、それによってCMOS伝送ゲート604をターンオンさせかつトランジスタ606をターンオフさせる。したがって、R_ADDR_F[n]は、高速アドレスバッファ600によって駆動される。逆に言えば、CMOS伝送ゲート608がターンオフされ、トランジスタ610がターンオンされ、それによってR_ADDR_S[n]をVSSに保持する。
スリープモードでは、SLEEPがアクティブ論理ハイレベルに設定され、SLEEP*が論理ローレベルにあり、それによってCMOS伝送ゲート604をターンオフさせ、トランジスタ606をターンオンさせる。したがって、R_ADDR_F[n]は、VSSに保持される。逆に言えば、CMOS伝送ゲート608がターンオンされ、トランジスタ610がターンオフされることにより、低出力アドレスバッファ602は、R_ADDR_S[n]を駆動することが可能となる。
高速アドレスバッファ600は、消費電力を低減するためにVDDおよびVSSから減結合されうる内部VDD_L線およびVSS_L線を有する分散された内部電源スイッチを含むように構成されうるが、この回路は、スリープモードでは使用されない。さらに、低出力アドレスバッファ602は、VDDLレールおよびVSSLレールを有する分散された内部電源スイッチ回路を含むことができる。
現在示されている図6の実施例では、R_ADDR_F[n]およびR_ADDR_S[n]は、それらのそれぞれのバッファ回路から切り離されたときに、VSSに駆動される。あるいは、R_ADDR_F[n]およびR_ADDR_S[n]は、VDDに駆動されうるか、または単純にフロートのままにされうる。R_ADDR_F[n]およびR_ADDR_S[n]をVSSまたはVDDに駆動することの利点については、後で明らかする。
以下に、図7に示されているタイミング/シーケンス図を参照しながら、図5A、5B、5Cおよび6とともに図4に示されているDRAMシステムの動作について説明する。図7の線図は、クロック信号CLK、クロックイネーブル信号CKE、外部リフレッシュコマンドREFRESH、制御信号SLEEP、発振信号OSC_OUT、低速行アドレスR_ADDR_S[n]、高速行アドレスR_ADDR_F[n]、ならびに、高速行プリデコーダ回路402内で使用される内部レールVDD_LおよびVSS_Lの信号トレースを示す。
通常動作は、読取り/書込みおよび自動リフレッシュを含むものであり、時間帯t1の間に行われる。制御信号SLEEPは、非アクティブVSSレベルに保持されるので、OSC_OUTは、非アクティブVSSレベルに保持される。SLEEPが非アクティブレベルにある場合、高速アドレスバッファ600は、高速行プリデコーダ回路402にR_ADDR_F[n]信号を高周波で供給し、次いで、高速行プリデコーダ回路402は、MUX400によって回されるプリデコード行アドレスを生成する。この時間帯の間、R_ADDR_S[n]はVSSに保持される。高速行プリデコーダ回路402は完全にアクティブであるので、VDD_LおよびVSS_Lは、それぞれVDDおよびVSSに結合される。
時間帯t1の最後付近で、CKEがVSSに低下し、有効なリフレッシュコマンドREFRESH COMMANDが、時間帯t2の最初に受け取られる。これらの条件下では、SLEEPは、アクティブ論理ハイレベルVDDに駆動されて、スリープモードを開始する。SLEEPがアクティブレベルVDDにある場合、OSC_OUTは、緩和周波数(relaxed frequency)で発振して行アドレスカウンタ412をトリガし、それによってOSC_OUTに同期して新規リフレッシュアドレスREF_ADDR[p]を生成する。低出力アドレスバッファ602は、REF_ADDR[p]をラッチし、R_ADDR_S[n]をOSC_OUTの周波数で駆動する。MUX400は、低出力行プリデコーダ回路404によって生成されたプリデコード行アドレスだけを通過させるが、高速行プリデコーダ回路402内のVDD_LおよびVSS_Lは、それぞれVDDおよびVSSから切り離される。図7に示されているように、VDD_Lはゆっくり放電し、VSS_Lはゆっくり充電される。スリープモードの終わりでのVDD_Lの最終的なオフセット電圧ΔVL1は、次式で与えられる。
ΔVL1=VTP0-VTP1+(S/In10)[In(WP1/WP0)]
(1)
上式で、
VTP0はトランジスタ512の閾値電圧であり、
VTP1はインバータ510のpチャネルトランジスタ552の閾値電圧であり、
WP0はトランジスタ512のチャネル幅であり、
WP1はトランジスタ552のチャネル幅であり、
Sはサブスレッショルド係数(subthreshold swing)である。
同様に、スリープモードの終わりでのVSS_Lの最終的なオフセット電圧ΔVL2は、次式で与えられる。
ΔVL2=|VTNO|-|VTN1|+(S/In10)[In(WN1/WN0)]
(2)
上式で、
VTN0はトランジスタ514の閾値電圧であり、
VTN1はNANDゲート508のnチャネルトランジスタ548の閾値電圧であり、
WN0はトランジスタ514のチャネル幅であり、
WN1はトランジスタ548のチャネル幅であり、
Sはサブスレッショルド係数である。
しかし、VDD_LもVSS_LもVDDおよびVSS電源に接続されていないので、漏れ電流は最小限に抑えられる。
セルフリフレッシュ期間t2は、CKEが時間帯t3の初期にVDDに上昇するまで継続する。SLEEPは、非アクティブVSSレベルに駆動され、OSC_OUTは、非アクティブVSSレベルに低下する。SLEEPがVSSレベルにある場合、低出力アドレスバッファ602は、ディスエーブルにされ、高速アドレスバッファは、使用可能な高速行プリデコーダ回路402に対してR_ADDR_F[n]を駆動するためにイネーブルにされる。図7に示されているように、内部VDD_L線およびVSS_L線は、内部電源スイッチがそれらをVDDおよびVSSに再接続した後、VDDおよびVSSに回復する。
前述のように、独立した2組の行アドレス、すなわちR_ADDR_F[n]およびR_ADDR_S[n]を有することに利点がある。本発明の一実施形態によれば、R_ADDR_F[n]の信号搬送線は、雑音を遮蔽しかつクロストークを低減させるために、R_ADDR_S[n]の信号搬送線とインタリーブされうる。この種の遮蔽は、行アドレスR_ADDR_F[n]などの高周波信号方式に有益である。従来技術では、信号線が、それらをVDD線またはVSS線に隣接して置くことによって遮蔽されうることがよく知られている。この実施形態によれば、信号線は、垂直または水平にインタリーブされうる。
図8は、R_ADDR_F[n]信号線とR_ADDR_S[n]信号線の水平インタリーブ配置を示す。これらの線は一般に、金属で半導体装置の同一金属層上に形成される。図8に示されているように、R_ADDR_F[n]の各線は、R_ADDR_S[n]の各線とインタリーブされる。図8には、追加のR_ADDR_S[j]の線が示されている。変量jは0または1以上の整数値に等しいことが留意される。図6を参照すると、R_ADDR_S[n]のすべての個々の信号線が、通常モードでVDDに駆動され、したがって各R_ADDR_F[n]の信号線を遮蔽する。
図9は、R_ADDR_F[n]信号線とR_ADDR_S[n]信号線の垂直インタリーブ配置を示す。実施例(a)は、互いに垂直に積層された2本の金属線を示し、上部の線は、R_ADDR_S[n]アドレス信号を搬送し、下部の線は、R_ADDR_F[n]アドレス信号を搬送する。実施例(b)は、互いに垂直に積層された3本の金属線からなる構成を示す。上部線および下部線は、R_ADDR_S[n]アドレス信号を搬送し、中間線は、R_ADDR_F[n]アドレス信号を搬送する。実施例(a)および(b)における各金属線は、異なる金属層で形成される。垂直アドレス線のインタリーブ構成は、水平インタリーブと組み合わされうる。
要約すると、システム内に複製である高速論理回路の低出力版を実装することにより、顕著な省電力が実現されうる。DRAMシステムの場合、本発明は、低出力アドレスバッファおよび低出力行プリデコーダ回路によって実施される。本発明の前述の実施形態は、高速論理回路に並列な低出力論理回路の追加に限定されるべきでない。例えば、低出力論理回路に加えて、システムは、消費電力と速度のバランスをとるように最適化された第3の論理回路を含むことができる。実施形態では、話を簡単にするために、要素、装置および回路が、図に示されているように互いに接続されている。本発明の実際の適用では、装置、要素および回路は、互いに直接的に接続または結合されうるか、あるいは他の装置、要素および回路を介して互いに間接的に接続または結合されうる。
本発明は、どんな階層レベルのアドレス復号化にも適用することができ、VPPやVBBなどの他の電源が制御されうる。
本発明の上述の実施形態は、単に例示するためのものである。特定の実施形態に対する代替形態、変形形態および変更形態が、本明細書に添付されている特許請求の範囲によってのみ定義される本発明の範囲から逸脱することなく当業者によってもたらされうる。
従来技術のDRAMシステムのブロック図である。 論理ゲートの回路図である。 CMOSインバータの回路図である。 本発明の一実施形態による低出力セルフリフレッシュ回路を有するDRAMシステムのブロック図である。 本発明の一実施形態によるモード依存性行プリデコーダ回路の回路図である。 図5Aに示されている高速行プリデコーダ回路に含まれるNANDゲートの回路図である。 図5Aに示されている高速行プリデコーダ回路に含まれるインバータの回路図である。 本発明の一実施形態によるモード依存性行アドレスバッファ回路の回路図である。 本発明の一実施形態による低出力セルフリフレッシュ動作の動作を例示するタイミング図である。 インタリーブされた行アドレス線の平面配置図である。 垂直にインタリーブされた行アドレス線の等角図である。
符号の説明
400 セレクタ回路、MUX
402 高速行プリデコーダ回路
404 低出力行プリデコーダ回路
406 モード依存性アドレスバッファ
408 内部電源スイッチ回路
410 セルフリフレッシュ回路
412 内部行アドレスカウンタ
450 メモリセルアレイ
452 行デコーダ
454 センス増幅器およびビット線アクセス回路
458 列アドレスデコーダ
462 データI/O回路
464 コマンドコントローラ
500 NANDゲート
502 インバータ
504 pチャネルトランジスタ
506 nチャネルトランジスタ
508 NANDゲート
510 インバータ
512 pチャネルトランジスタ
514 nチャネルトランジスタ
516 nチャネルパストランジスタ
518 nチャネルパストランジスタ
520 インバータ
542 pチャネルトランジスタ
544 pチャネルトランジスタ
546 nチャネルトランジスタ
548 nチャネルトランジスタ
552 pチャネルトランジスタ
554 nチャネルトランジスタ
600 高速アドレスバッファ
602 低出力アドレスバッファ
604 CMOS伝送ゲート
606 nチャネルトランジスタ
608 CMOS伝送ゲート
610 nチャネルトランジスタ

Claims (9)

  1. ダイナミックランダムアクセスメモリに使用するモード依存性論理回路であって、
    通常動作モードで第1のアドレスを生成するための第1の回路と、
    スリープ動作モードで前記第１のアドレスと論理的に同一の第2のアドレスを生成するための、前記第1の回路と論理的に同じ第2の回路であるとともに、前記第1の回路よりも低消費電力である第2の回路と、
    前記第1のアドレスおよび前記第2のアドレスを受け取るためのセレクタと
    を含み、
    前記セレクタが、前記第1のアドレスを前記通常動作モードで通過させ、前記第2のアドレスを前記スリープ動作モードで通過させるモード依存性論理回路。
  2. 前記第2の回路が、前記第1の回路のトランジスタよりも高い閾値電圧を有するトランジスタを含む、請求項1に記載のモード依存性論理回路。
  3. 前記第1の回路が、前記第1の回路の前記トランジスタをVDDまたはVSSから前記スリープ動作モードで選択的に切り離すための第1の電源スイッチ回路を含む、請求項1に記載のモード依存性論理回路。
  4. 前記第2の回路が、前記第1および前記第2の回路の前記トランジスタをVDDおよびVSSからディープパワーダウン動作モードで選択的に切り離すための第2の電源スイッチ回路を含む、請求項3に記載のモード依存性論理回路。
  5. 前記第1の入力信号を供給するための少なくとも2本の第1の信号線と、前記第2の入力信号を供給するための少なくとも2本の第2の信号線とをさらに含み、前記第1および第2の信号線が、互いにインタリーブされる、請求項1に記載のモード依存性論理回路。
  6. 前記少なくとも2本の第1の信号線に結合された第1の駆動回路と、前記少なくとも2本の第2の信号線に結合された第2の駆動回路とをさらに含み、前記第2の駆動回路が、前記少なくとも2本の第2の信号線をVDDおよびVSSの一方に第1の動作モードで駆動する、請求項5に記載のモード依存性論理回路。
  7. 前記第１の電源スイッチ回路が、前記ディープパワーダウン動作モードにおいてVDDまたはVSSから前記第1の回路の前記トランジスタを切り離す、請求項4に記載のモード依存性論理回路。
  8. 前記第2の電源スイッチ回路が、前記ディープパワーダウン動作モードにおいて、前記第2の回路の前記トランジスタをVDDまたはVSSから選択的に切り離すために、アクティブ論理レベルのディープスリープ信号を受け取り、
    前記ディープスリープ信号は、前記スリープ動作モードにおいて非アクティブ論理レベルである、請求項7に記載のモード依存性論理回路。
  9. 前記第１の電源スイッチ回路が、前記第1の回路の前記トランジスタをVDDまたはVSSから選択的に切り離すためにアクティブ論理レベルのスリープ信号を受け取り、
    前記ディープスリープ信号およびスリープモード信号の少なくとも1つがアクティブ論理レベルであるとき、前記スリープ信号はアクティブ論理レベルである、請求項8に記載のモード依存性論理回路。
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