KR101257537B1 - 셀프 리프레시로 저전력 소비를 갖는 반도체 집적 회로 - Google Patents

셀프 리프레시로 저전력 소비를 갖는 반도체 집적 회로 Download PDF

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Abstract

다이나믹 랜덤 액세스 메모리는 동일한 논리 제어 신호를 제공하는 논리적으로 동일한 회로를 갖는다. 각 세트의 제어 신호는 상이한 전기 파라미터를 가질 수 있다. 하나의 회로는 고속 성능을 위해 최적화될 수 있는 한편, 다른 회로는 저전력 소비를 위해 최적화될 수 있다. 논리적으로 동일한 회로는 워드라인 어드레스 프리디코더 회로를 포함할 수 있고, 여기에서 고속 프리디코더 회로는 정상 동작 모드 동안 인에이블되고, 더 느린 저전력 프리디코더 회로는 셀프 리프레시 동작 동안 인에이블된다. 셀프 리프레시 동작 중에, 고속 회로는 전원으로부터 분리되어 그 전류 누설을 최소화할 수 있다.

Description

셀프 리프레시로 저전력 소비를 갖는 반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT HAVING LOW POWER CONSUMPTION WITH SELF-REFRESH}
본 발명은 일반적으로 다이나믹 랜덤 액세스 메모리(DRAMs)에 관한 것으로, 특히, 본 발명은 DRAM 셀프 리프레시(self-refresh) 회로에 관한 것이다.
트랜지스터 반도체 제조 기술이 나노미터 레벨에 접근함에 따라, 그들을 사용하는 결과적으로 생성된 회로 및 시스템에 의해 여러 가지 주요 장점들이 실현된다. 더 높은 집적이 이전의 제조 기술보다 실리콘의 주어진 영역에 더 많은 특징 및 기능을 팩하여 장치를 더 작고 더 용이하게 휴대 가능하게 한다. 더 높은 집적으로, 실리콘 웨이퍼당 더 많은 수의 칩이 제조될 수 있어, 효율적으로 칩당 비용을 감소시킨다. 더 작은 트랜지스터는 낮아진 임계 전압으로 인해 더 빨리 스위치하여 더 빠른 동작 속도를 시스템에 제공한다.
더 작은 치수의 트랜지스터의 장점을 취하는 반도체 장치의 일례는 이 이후로부터는 약어로 DRAM이라고 간단히 나타내는 다이나믹 랜덤 액세스 메모리이다. 당업자는 DRAM이 그 고밀도 및 속도로 인해 컴퓨터 시스템에 가장 널리 채용되고 있음을 이해한다. 예를 들어, RDRAM, SDRAM, DDR-SDRAM과 같은 특정 표준에 적응하는 데 유용한 상이한 타입의 DRAM 시스템이 존재하지만, 그 하위 코어는 여전히 DRAM이다.
DRAM 메모리 셀은 저장된 논리 "1" 및 논리 "0" 사이의 구별을 위한 전하 저장에 의거한다. 불행하게도, 이 전하는 비교적 짧은 시간의 기간 후에 약해지거나 방출하므로, 저장된 논리 레벨을 유지하기 위해 주기적인 리프레싱(refreshing)이 필요하게 된다. DRAM 리프레시는, 리프레시 동작을 실행하는 데 필요한 회로가 있으므로, 당업계에 잘 알려져 있다. 리프레시 동작의 간략한 설명은 이하, 도 1에 도시된 종래 기술의 DRAM 시스템을 참조하여 논의한다.
도 1의 종래 기술의 DRAM은 메모리 셀 어레이(100), 피치 제한 주변 회로, 데이터 경로 회로, 어드레싱 회로 및 리프레시 제어 회로를 포함한다. 도 1의 DRAM 시스템은 간략화되어 있지만, 당업자는 DRAM 시스템이 추가의 기능을 인에이블시키기 위한 다른 회로를 포함하는 것을 이해할 것이다.
메모리 셀 어레이(100)는 메모리 셀에 결합되는 워드라인 및 비트라인을 포함한다. 피치 제한 주변 회로는 워드라인을 구동하는 로우 디코더(102) 및 데이터를 메모리 셀의 내외로 전송하는 감지 증폭기 및 비트라인 액세스 회로(104)를 포함한다. 피치 제한 회로는 메모리 셀 어레이(100)의 사이즈에 대응하도록 밀하게 팩(densely packed)된다.
함께 결합되거나 연결되는 노드들에서 인터리빙 회로를 포함하거나 하지 못할 수 있는 링크를 포함할 수 있음을 주의하라.
어드레싱 회로는 로우 어드레스 R_ADDR[n]에 응답하여 프리디코드된 로우 어드레스를 생성하는 로우 어드레스 프리디코더(106), 칼럼 어드레스 C_ADDR[m]에 응 답하여 비트라인 액세스 장치를 활성화시키는 칼럼 어드레스 디코더(108), 및 외부 어드레스 A0 내지 An에 응답하여 R_ADDR[n] 및 C_ADDR[m]을 생성하는 어드레스 버퍼(110)를 포함할 수 있다. 데이터 경로 회로는 블록(104) 내의 감지 증폭기들 간의 데이터를 데이터 입/출력 버퍼(도시 생략)에 결합하는 데이터 I/O 회로(112)를 포함한다. 상기 변수 n 및 m은 0과 같거나 0보다 큰 정수값이다.
리프레시 제어 회로는 명령 제어기(114), 내부 로우 어드레스 카운터(116) 및 셀프 리프레시 회로(118)를 포함한다. 그러한 리프레시 제어 회로는 당업계에 잘 알려져 있고, 도 1에 도시된 시스템은 부가적인 동작을 실행하기 위한 부가적인 회로 블록을 포함할 수 있다. 명령 제어기(114)는 클록 신호 CLK에 응답하여, 신호 COMMAND를 통해 DRAM 시스템 내의 다양한 동작을 개시하도록 디코드되는 CKE, WT, RD 및 REF와 같은 여러 개의 시스템 레벨 신호를 수신한다. DRAM 시스템의 동작을 예시하기 위해 사용되는 3개의 동작 예는 판독 동작, 자동 리프레시 동작 및 셀프 리프레시 동작을 포함한다.
DRAM 판독 동작은 당업자에게 잘 공지되어 있다. 도 1에서, 판독 동작은, 명령 제어기(114)가 신호 CKE, WT, RD, REF의 미리 정의된 조합을 수신하여 판독 동작을 신호하고, 어드레스 버퍼(110)가 어드레스 신호 A0 내지 An의 특정 세트를 수신할 때 개시된다. 어드레스 버퍼(110)는 로우 어드레스 R_ADDR[n]의 세트 및 칼럼 어드레스 C_ADDR[m]의 세트를 생성한다. 로우 어드레스 프리디코더(106)는, 로우 디코더(102)에 의해 메모리 셀 어레이(100) 내의 적어도 하나의 워드라인을 구동하기 위해 사용되는 R_ADDR[n]으로부터 프리디코드된 로우 어드레스 신호를 생 성한다. 구동된 워드라인에 연결된 모들 메모리 셀은 자신의 저장된 전하를 각각의 비트라인에 결합시킨다. 바꿔 말하면, 메모리 셀 어레이(100) 내의 각 비트라인은 대응하는 비트라인 감지 증폭기에 의해 계속해서 감지되어 래치되는 데이터를 반송한다. 상기 구성에 따라, 칼럼 어드레스 디코더(108)는 C_ADDR[m]에 대응하는 블록(104) 내에서 적어도 하나의 비트라인 액세스 장치를 선택하여, 그 비트라인 감지 증폭기를 데이터 I/O 회로 블록(112)에 결합한다. 판독 동작은 리프레시 제어 회로를 수반하지 않는다.
자동 리프레시와 셀프 리프레시 동작의 주요 차이점은 그들 동작이 실행되는 시간이다. CAS-Before-RAS 리프레시 및 RAS-Only 리프레시로도 알려져 있는 자동 리프레시는 DRAM 시스템의 정상 동작 중에 실행되는 한편, 셀프 리프레시 동작은 DRAM 시스템의 슬립 모드 중에 실행된다. 슬립 모드는 전력 소비를 감소시키기 위해 DRAM 시스템의 선택된 회로를 전력 강하하는 데 사용되지만, 메모리 셀 어레이(100) 내의 DRAM 셀이 저장된 데이터를 보유하도록 슬립 모드 중에 리프레시되어야 하는 것이 잘 알려져 있다.
자동 리프레시 동작은, 리프레시 명령이 명령 제어기(114)에 의해 수신된 외부 신호를 통해 수신될 때, DRAM 시스템의 정상 동작 중에 실행된다. 명령 제어기(114)는 그 후제어 신호 REFR을 제공하여 내부 로우 어드레스 카운터(116)를 증가 또는 감소시키고, 어드레스 버퍼(110)에 의해 래칭을 인에이블시킨다. 내부 로우 어드레스 카운터(116)는 어드레스 버퍼(110)에 의해 래치되는 리프레시 어드레스 REF_ADDR[p]를제공한다. 변수 p는 0과 같거나 0보다 큰 정수값임에 주의하라. 어드레스 버퍼(110)는, 적어도 하나의 워드라인을 구동하도록 로우 어드레스 프리디코더(106) 및 로우 디코더(102)에 의해 디코드되는 로우 어드레스 R_ADDR[n]을 생성한다. 각 비트라인 감지 증폭기는 그 후, 자신의 고유 증폭 동작을 통해 액세스된 메모리 셀의 전하를 복원한다. 자동 리프레시 동작이 다른 동작보다 우선적으로 정상 동작 중에 실행되므로, 자동 리프레시 동작은 다른 동작이 재개할 수 있도록 빠르게 실행된다.
셀프 리프레시 회로(118)는 내부 발진기(도시 생략)를 포함한다. DRAM 시스템은 명령 제어기(114)를 통해 슬립 모드(또는 "셀프 리프레시 모드")에 진입하여 셀프 리프레시 회로(118)의 발진기를 개시한다. 셀프 리프레시 회로(118)는 내부 로우 어드레스 카운터(116)에 슬립 신호 SLEEP를 제공한다. 셀프 리프레시 진입 및 종료를 위한 명령에 따라, 신호 OSC_OUT이 셀프 리프레시 모드에서 주기적으로 생성된다. 생성된 신호 OSC_OUT은 내부 로우 어드레스 카운터(116) 및 어드레스 버퍼(110)에 제공된다. OSC_OUT에 응답하여, 어드레스 버퍼(110)는 내부 로우 어드레스 카운터(116)에 의해 생성된 REF_ADDR[p]를 래치하여, 로우 어드레스 R_ADDR[n]을 제공한다. 앞서 설명한 자동 리프레시 경우에서와 같이, 워드라인은 로우 어드레스 프리디코더(106) 및 로우 디코더(102)를 통해 구동되어, 메모리 셀 어레이(100) 내의 메모리 셀을 리프레시한다.
최신의 나노미터 제조 기술 상태에서의 도 1의 DRAM 시스템의 실시는 시스템의 속도 성능을 고유하게 증가시킨다. 특히 트랜지스터들, 특히 로우 어드레스 프리디코더(106) 및 로우 디코더(102)는 자신들을 통한 로우 어드레스 R_ADDR[n]의 전파 지연을 최소화하기 위해 최적화될 수 있다. 그러나, 최소로 치수 조정된 고속 트랜지스터의 중대한 결점은, DRAM 시스템의 전체 전력 소비를 증가시키는 트랜지스터를 통한 누설 전류이다. 나노미터 스케일 기술에 의한 전류 누설 문제는 반도체 산업에 의해 잘 문서화되어 왔다. 따라서, 고속 동작이 전력 소비의 비용으로 얻어진다.
도 2 및 도 3은 나노미터 기술 트랜지스터에서의 전류 누설의 소스를 예시하기 위해 제공된 회로도이다. 도 2는 인버터(202)의 입력에 연결되는 출력을 갖는 2 입력 NAND 게이트(200)로 이루어진 간단한 논리 게이트 회로이다. 예로서, 이 회로는 도 1의 로우 어드레스 프리디코더(106) 내의 여러 가지 회로 중 하나일 수 있다. NAND 게이트(200)는 2개의 로우 어드레스 R_ADDR[h] 및 R_ADDR[i]를 수신하고, 인버터(202)를 통해 프리디코드된 로우 어드레스 PDR_ADDR[k]를 생성한다. 변수 h, i 및 k는 0과 같거나 0보다 큰 정수값인 것에 주의하라. 양 NAND 게이트(200) 및 인버터(202)는 CMOS 트랜지스터로 실시되고, 바람직하게는 속도를 최대화하기 위해 최소의 사이즈로 된다. 명확히 도시되지는 않지만, 2개의 논리 게이트가 VDD 및 VSS 전원에 연결된다. 전류 누설은 도 3에 도시되는 바와 같이, 각 논리 게이트의 모든 트랜지스터에서 발생할 수 있다.
도 3은 도 2에 도시된 인버터(202)의 트랜지스터 개략도이다. 인버터(202)는 VDD 및 VSS 사이에 직렬로 연결되는 p-채널 트랜지스터(300) 및 n-채널 트랜지스터(302)로 이루어진 표준 상보형 CMOS 인버터이다. NAND 게이트(200)의 CMOS 트랜지스터 실시는 당업계에 잘 알려져 있으므로 도시하지 않는다. 나노미터 기술에 서 실시될 때, 트랜지스터(300 및 302)는 입력 신호 IN이 논리 "0" 또는 논리 "1" 상태에 유지되더라도 VDD에서 VSS로 전류(Ileak1)를 누설할 수 있다. 또한, 전류는 트랜지스터(300 및 302)의 얇은 게이트 산화물을 통해 VDD로부터 누설할 수 있어(Ileak2), 전류가 앞의 트랜지스터의 드레인/소스 단자로 통과하여 흐르게 한다. 예를 들어, 트랜지스터(300)의 게이트가 앞의 회로에 의해 VSS로 구동되면, 전류는 VDD로부터 자신 게이트 산화물을 통해 VSS로 직접 누설할 수 있다.
따라서, DRAM 시스템의 셀프 리프레시 동작은 휴대 가능한 컴퓨팅 애플리케이션에서 바람직하지 못한 상당한 양의 전력을 소비할 수 있다. 배터리 수명이 유한한 휴대 가능한 컴퓨팅 애플리케이션에서, 슬립 모드가 배터리 수명을 연장하기 위해 연장된 시간 기간 동안 빈번히 사용될 수 있다.
따라서, DRAM 시스템에 저전력 셀프 리프레시 스킴(scheme)을 제공하는 것이 바람직하다.
본 발명의 목적은 DRAM 메모리용의 이전의 셀프 리프레시 시스템의 적어도 하나의 결점을 제거하거나 완화시키는 것이다.
제1 양태에서, 본 발명은 다이나믹 랜덤 액세스 메모리에 사용하는 모드 종속형 논리 회로를 제공한다. 상기 모드 종속형 논리 회로는 제1 동작 모드에서 제1 입력 신호의 소정의 논리 상태에 응답하여 제1 신호를 생성하는 제1 회로, 및 상기 제1 회로와 논리적으로 동일하고, 제2 동작 모드에서 제2 입력 신호의 소정의 논리 상태에 응답하여 제2 신호를 생성하는 제2 회로를 포함할 수 있다.
본 실시예의 양태에 따르면, 상기 제2 회로는 상기 제1 회로의 트랜지스터보다 더 높은 임계 전압을 갖는 트랜지스터를 포함한다. 상기 제1 회로는 상기 제2 동작 모드에서 상기 제1 회로의 상기 트랜지스터를 VDD 또는 VSS로부터 선택적으로 분리하는 전력 스위치 회로를 포함한다. 상기 제2 회로는 딥 전력 강하 모드에서 제1 회로의 상기 트랜지스터를 VDD 또는 VSS로부터 선택적으로 분리하는 전력 스위치 회로를 포함한다. 상기 모드 종속형 논리 회로는 상기 제1 신호 및 상기 제2 신호를 수신하는 셀렉터 회로를 더 포함할 수 있고, 상기 셀렉터 회로는 상기 제1 동작 모드에서 상기 제1 신호를 전달하고, 상기 제2 동작 모드에서 상기 제2 신호를 전달한다. 상기 모드 종속형 논리 회로는 상기 제1 입력 신호를 제공하는 적어도 2개의 제1 신호 라인 및 상기 제2 입력 신호를 제공하는 적어도 2개의 제2 신호 라인을 더 포함할 수 있고, 상기 제1 및 상기 제2 신호 라인은 서로 인터리브된다.
또 다른 양태에서는, 상기 모드 종속형 논리 회로는 상기 적어도 2개의 제1 신호 라인에 결합되는 제1 구동 회로 및 상기 적어도 2개의 제2 신호 라인에 결합되는 제2 구동 회로를 더 포함하고, 상기 제2 구동 회로는 상기 제1 동작 모드에서 상기 적어도 2개의 제2 신호 라인을 VDD 및 VSS 중 하나로 구동한다.
제2 양태에서, 본 발명은 셀프 리프레시 동작을 갖는 다이나믹 랜덤 액세스 메모리(DRAM)를 제공한다. 상기 DRAM은 정상 동작 시에 논리 로우 어드레스에 응답하여 프리디코드된 어드레스를 제공하는 프리디코더 회로, 상기 셀프 리프레시 동작 시에 상기 논리 로우 어드레스에 응답하여 상기 프리디코드된 어드레스를 제공하는 저전력 프리디코더 회로, 및 상기 프리디코드된 어드레스를 수신하여, 상기 프리디코드된 어드레스에 대응하는 적어도 하나의 워드라인을 구동하는 로우 디코더를 포함할 수 있다. 상기 DRAM은 상기 셀프 리프레시 동작 시에 상기 프리디코더 회로를 VDD 또는 VSS로부터 선택적으로 분리하는 전력 스위치 회로를 더 포함할 수 있다. 상기 DRAM은 상기 정상 동작 시에 상기 프리디코더 회로로부터 상기 프리디코드된 어드레스를 전달하고, 상기 셀프 리프레시 동작 시에 상기 저전력 프리디코더 회로로부터 상기 프리디코드된 어드레스를 전달하는 멀티플렉서 회로를 더 포함할 수 있다. 상기 저전력 프리디코더 회로는 상기 프리디코더 회로의 트랜지스터보다 더 높은 임계 전압을 갖는 트랜지스터를 포함할 수 있다. 상기 저전력 프리디코더 회로 및 상기 프리디코더 회로는 동일한 논리 회로 구성을 가질 수 있다.
또 다른 실시예에서, 상기 DRAM은 상기 프리디코더 회로에 제1 로우 어드레스를 제공하는 제1 어드레스 버스, 및 상기 저전력 프리디코더 회로에 제2 로우 어드레스를 제공하는 제2 어드레스 버스를 더 포함할 수 있다. 상기 제1 어드레스 버스 및 상기 제2 어드레스 버스의 신호 라인들은 인터리브된다. 상기 DRAM은 상기 정상 동작 시에 상기 제1 어드레스 버스를 구동하는 고속 어드레스 버퍼, 및 상기 셀프 리프레시 동작 시에 상기 제2 어드레스 버스를 구동하는 저전력 어드레스 버퍼를 더 포함할 수 있으며, 상기 저전력 어드레스 버퍼는 상기 정상 동작 시에 상기 제2 어드레스 버스를 VDD 및 VSS 중 하나로 구동한다.
제3 양태에서, 본 발명은 셀프 리프레시 동작 시에 다이나믹 랜덤 액세스 메모리(DRAM)를 동작시키는 방법을 제공한다. 상기 방법은 a) 고속 프리디코더 회로를 디스에이블시키는 단계; b) 상기 고속 프리디코더 회로와 논리적으로 동일한 저전력 프리디코더 회로를 인에이블시키는 단계; 및 c) 상기 저전력 프리디코더 회로에 리프레시 어드레스를 제공하는 단계를 포함한다.
본 양태의 실시예들에 따르면, 상기 방법은 상기 고속 프리디코더 회로를 VDD 또는 VSS로부터 분리하는 단계를 더 포함할 수 있고, 상기 저전력 프리디코더 회로로부터 프리디코드된 로우 어드레스를 선택적으로 제공하는 단계를 더 포함할 수 있다. 상기 리프레시 어드레스를 제공하는 단계는, 저전력 어드레스 버퍼가 로우 어드레스 카운터에 의해 제공되는 상기 리프레시 어드레스를 래치하도록 인에이블시키는 단계, 및 고속 어드레스 버퍼를 디스에이블시키는 단계를 포함한다. 고속 어드레스 버퍼가 VDD 및 VSS로부터 분리될 수 있다.
본 발명의 다른 양태 및 특징들은 첨부하는 도면과 관련하여 본 발명의 특정 실시예의 이하의 설명을 살펴볼 때 당업자에게는 명백해질 것이다.
본 발명의 실시예들을 예에 의해서만 첨부하는 도면들을 참조하여 이하 설명한다.
도 1은 종래 기술의 DRAM 시스템의 블록도이다.
도 2는 논리 게이트의 회로도이다.
도 3은 CMOS 인버터의 회로도이다.
도 4는 본 발명의 일 실시예에 따른 저전력 셀프 리프레시를 갖는 DRAM 시스 템의 블록도이다.
도 5A는 본 발명의 일 실시예에 따른 모드 종속형 로우 프리디코더 회로의 회로도이다.
도 5B는 도 5A에 도시된 고속 로우 프리디코더 회로에 포함되는 NAND 게이트의 회로도이다.
도 5C는 도 5A에 도시된 고속 로우 프리디코더 회로에 포함되는 인버터의 회로도이다.
도 6은 본 발명의 일 실시예에 따른 모드 종속형 로우 어드레스 버퍼 회로의 회로도이다.
도 7은 본 발명의 일 실시예에 따른 저전력 셀프 리프레시 동작의 동작을 도시하는 타이밍도이다.
도 8은 인터리브된 로우 어드레스 라인의 평면 레이아웃이다.
도 9는 수직으로 인터리브된 로우 어드레스 라인의 등각투영도이다.
일반적으로, 본 발명은 동일한 논리 제어 신호를 제공하는 논리적으로 동일한 회로를 제공하며, 여기에서 제어 신호의 각 세트는 상이한 전기 파라미터를 가질 수 있다. 하나의 회로는 고속 실행용으로 최적화될 수 있는 한편, 다른 회로는 저전력 소비용으로 최적화될 수 있다. 논리적으로 동일한 회로는 DRAM용의 워드라인 어드레스 프리디코더 회로를 포함할 수 있고, 여기에서 고속 프리디코더 회로가 정상 동작 모드 동안 인에이블되고, 더 저속의 저전력 프리디코더 회로가 셀프 리 프레시 동작 동안 인에이블된다. 셀프 리프레시 동작 중에, 고속 회로는 그 전류 누설을 최소화시키도록 전원에서 분리될 수 있다.
이하 본 발명의 실시예들을 DRAM 특히, DRAM 셀프 리프레시 로우 어드레싱 회로의 문맥에서 설명한다.
앞서 설명한 바와 같이, 판독, 기록 및 자동 리프레시 동작이 타이트한(tight) 타이밍 마진을 갖고 고속으로 실행된다. 한편, 슬립 또는 유사한 저전력 모드 동안의 셀프 리프레시는 더 저속으로 실행된다. 더욱 구체적으로는, 워드라인 활성화 타이밍 제한이 고속 동작이 불필요하기 때문에 완화될 수 있다. 따라서, 로우 어드레싱 경로의 부분들이 고속 동작 및 저전력 소비용으로 최적화된 논리 회로로 디코드될 수 있다. 그러한 회로는 판독/기록 및 자동 리프레시 동작에 대해 고속으로 동작할 수 없으므로, 저전력 소비 회로가 DRAM 시스템에 부가된다. 부가의 실리콘 영역이 소비되더라도, 전용 저전력 소비 회로 경로를 갖는 전력 절감 이점이 부가된 실리콘 영역 비용을 능가한다. 따라서, 신호들의 전기 파라미터들은 타이밍을 포함할 수 있다. 또한, 내부 VDD와 같은 전압이 저 레벨 전압으로 조정될 수 있다.
공지된 누설 전류 감소 방법은 트랜지스터의 임계 전압을 증가시키는 것이다. 당업자에게 잘 알려져 있는 바와 같이, 임계 전압은 제조 중에 예컨대, 게이트 산화물 두께, 주입 농도 및 트랜지스터 치수를 맞춤으로서 조정될 수 있다. 본 발명의 목적을 위해, 임의의 임계 전압 조정 기술이 사용될 수 있다.
도 4는 본 발명의 일 실시예에 따른 DRAM 시스템의 블록도이다. 지금 나타 내는 시스템은 도 1에 도시된 시스템과 유사하며, 셀프 리프레시 동작 중에 전력 소비를 감소시키는 부가적인 특징을 포함한다.
DRAM 시스템은 메모리 셀 어레이(450), 로우 디코더(452), 감지 증폭기 및 비트라인 액세스 회로(454), 칼럼 어드레스 디코더(458), 데이터 I/O 회로(462) 및 명령 제어기(464)를 포함하며, 이들은 도 1에 대해 이미 설명한 메모리 셀 어레이(100), 로우 디코더(102), 감지 증폭기 및 비트라인 액세스 회로(104), 칼럼 어드레스 디코더(108), 데이터 I/O 회로(112) 및 명령 제어기(114)와 각각 동일한 기능을 실행한다. 명령 제어기(464)는 클록 신호(CLK)에 응답한다. 로우 어드레스 프리디코더(106)는 이제 신호 SLEEP에 의해 제어되는 간단한 멀티플렉서(MUX)로서 실시되는 셀렉터 회로(400)와, 2개의 논리적으로 동일한 회로(402 및 404)로 대체된다. DRAM 시스템의 다른 회로들은 모드 종속형 어드레스 버퍼(406), 내부 전력 스위치 회로(408), 셀프 리프레시 회로(410) 및 내부 로우 어드레스 카운터(412)를 포함한다. 이하 상술한 회로들을 더 논의한다.
논리 회로(402)는 고속 로우 프리디코더 회로인 한편, 논리 회로(404)는 저전력 로우 프리디코더 회로이다. 양 회로들은 동일한 소정의 논리 상태 입력 신호에 응답한다. 고속 로우 프리디코더 회로(402)는 빠른 로우 어드레스 신호(R_ADDR_F[n])를 수신하고, 프리디코드된 로우 어드레스를 MUX(400)의 제1 입력에 제공한다. 저전력 로우 프리디코더 회로(404)는 느린 로우 어드레스 신호(R_ADDR_S[n])를 수신하고, 프리디코드된 로우 어드레스를 MUX(400)의 제2 입력에 제공한다. 실제의 실시에서는, 회로(402 및 404)로부터의 프리디코드된 로우 어드레스들은, 각 회로에 의해 제공되는 하나 이상의 프리디코드된 어드레스 신호가 존재하기 때문에, MUX(400)의 제1 세트의 입력과 제2 세트의 입력에 각각 공급된다. 하나의 세트의 프리디코드된 로우 어드레스들은 신호 SLEEP에 의해 로우 디코더(452)에 선택적으로 제공된다. 회로(402 및 404)의 상세사항을 도 5A를 참조하여 더 설명한다. 주목할 것은, 회로들(402 및 404)의 논리 출력들은 부여된 REF_ADDR[p]에 대해 동일하다는 것이다. 공동으로, 회로들(400, 402 및 404)은 모드 종속형 프리디코더 회로를 형성한다.
모드 종속형 어드레스 버퍼(406)는 신호 SLEEP에 응답하여 2개의 독립된 세트의 로우 어드레스들 R_ADDR_S[n] 및 R_ADDR_F[n]을 선택적으로 제공한다. 본 실시예에서는, R_ADDR_S[n] 및 R_ADDR_F[n]은 그들의 타이밍 파라미터를 제외하고, 부여된 리프레시 어드레스 REF_ADDR[p]에 대해 논리적으로 동일하다. 따라서, 모드 종속형 어드레스 버퍼(406)는 바람직하게는, R_ADDR_F[n]을 구동하는 고속 어드레스 버퍼와, R_ADDR_S[n]을 구동하는 저전력 어드레스 버퍼를 포함한다. 고속 어드레스 버퍼는 고속에 최적화되고, 저전력 어드레스 버퍼는 저전력 소비에 최적화되어 있다. 이들 2개의 버퍼의 설계 파라미터들은 로우 프리디코더 회로(402 및 404)의 설계 파라미터들과 대응하여 일치한다. 모드 종속형 어드레스 버퍼(406)의 상세사항은 도 6에 더 나타낸다.
셀프 리프레시 회로(410)는 도 1에서의 회로(118)과 유사하게 기능을 한다. 제어 신호 SLEEP는 저전력 슬립 모드 명령이 명령 제어기(464)에 의해 수신될 때 생성된다. SLEEP 제어 신호는 MUX(400), 모드 종속형 어드레스 버퍼(406), 내부 전력 스위치(408) 및 내부 로우 어드레스 카운터(412)에 의해 수신된다.
내부 로우 어드레스 카운터(412)는, SLEEP 신호가 활성일 때, 리프레시 어드레스 신호(REF_ADDR[p])를 제공하기 위해, 정상 모드에서는 제어 신호(REFR)에 응답하여 그리고 셀프 리프레시 모드에서는 발진 신호(OSC_OUT)에 응답하여 증가된다. 따라서, 신호(SLEEP)는 OSC_OUT와 REFR 사이에서 REF_ADDR[p]를 생성하는 소스로서 선택한다.
내부 전력 스위치(408)는 도 1의 시스템에서 사용되지 않은 회로이다. 이 회로는 전원 전압 VDD 및 VSS를 내부 전원 레일(rail)들 VDDL, VSSL 및 VDD_L, VSS_L로부터 선택적으로 분리한다. 이들 내부 레일은 DRAM 시스템 내의 특정 회로들에 라우트(route)될 수 있다. VDD 및 VSS로부터 분리될 때, VDDL 및 VSSL에 연결된 회로들은 전원으로의 전류 경로를 더 이상 갖지 않으므로, 누설 전류를 감소/제거한다. 이 분리는 SLEEP를 통한 슬립 모드 또는 신호 DEEP를 통한 딥 전력 강하 모드에서 발생할 수 있다. 도 5A에 도시되는 바와 같이, 프리디코더 회로(402 및 404)는 VDDL 및 VSSL로부터 전력 공급되지만, 슬립 모드 동안 필요가 없는 어떤 회로가 VDD_L, VSS_L 및 VDDL, VSSL에 연결되는 것으로부터 이익을 얻을 수 있다. 내부 전력 스위치(408)는 도 4에서의 중앙 회로로서 도시되어 있지만, 내부 레일 및 스위칭 회로가 특정 회로에 국한될 수 있는 분배 방식으로 실현될 수 있다.
도 5A는 MUX(400), 고속 로우 프리디코더 회로(402) 및 저전력 로우 프리디코더 회로(404)의 상세사항을 도시하는 회로도이다. 각 프리디코더 회로(402 및 404) 내에 하나의 프리디코드된 어드레스 신호를 생성하는 디코더 로직(logic)이 있다. 각 프리디코더 회로(402 및 404)는 프리디코드된 어드레스 신호들의 각 세트를 생성하는 복수의 디코더 논리 게이트를 포함하지만, 도 5A에는 도면을 간단히 나타내기 위해 단 하나만 도시되어 있다.
저전력 로우 프리디코더 회로(404)의 디코더 로직은 인버터(502)에 접속된 자신의 출력을 갖는 NAND 게이트(500)를 포함한다. NAND 게이트(500)는 로우 어드레스 신호들 R_ADDR_S[h] 및 R_ADDR_S[i]를 수신한다. 본 예에서는, NAND 게이트(500) 및 인버터(502)의 트랜지스터들은 바람직하게는 전류 누설을 방지하도록 높은 임계 전압을 갖는다. 그 결과, 그들은 프리디코더 회로(402)의 고속 회로들에 비해 더 느리게 동작한다. 앞서 논의된 바와 같이, 트랜지스터의 임계 전압을 증가시키는 다수의 방법이 존재하며, 그 중 어느 하나가 현재 개시된 실시예에 사용될 수 있다. 현재 나타내는 예에서는, 내부 전력 스위치(408)가 적용 가능한 회로 블록들 중에서 분배되고 p-채널 트랜지스터(504) 및 n-채널 트랜지스터(506)로서 나타난다. P-채널 트랜지스터(504)는 신호 DEEP에 응답하여 내부 전력 라인 VDDL로부터 VDD를 분리하는 한편, n-채널 트랜지스터(506)는 DEEP*로 라벨 붙여진 DEEP의 보충 신호에 응답하여 내부 전력 라인 VSSL로부터 VSS를 분리한다. 신호 DEEP는 DRAM 시스템이 전체 시스템을 통한 전력 절약을 최대화하기 위해 딥 전력 강하 모드로 진입할 때, 트랜지스터들(504 및 506)을 턴 오프하도록 논리 고 레벨로 구동된다. 딥 전력 강하 모드 중에, 메모리 셀에 저장된 데이터가 손실될 수 있으므로, 셀프 리프레시하는 메모리 셀이 필요없다.
고속 로우 프리디코더 회로(402)의 디코더 로직은 인버터(510)에 연결되는 자신의 출력을 갖는 NAND 게이트(508)를 포함한다. NAND 게이트(508)는 로우 어드레스 신호들 R_ADDR_F[h] 및 R_ADDR_F[i]를 수신한다. 본 예에서는, NAND 게이트(508) 및 인버터(510)의 트랜지스터들은 바람직하게는 속도를 최대화하기 위해 낮은 임계 전압(Vt)을 갖는다. 불행하게도 낮은 Vt를 갖는 나노미터 스케일 트랜지스터에 있어서, 정적인 전류 누설이 전체 전력 소비의 상당한 부분이다. 프리디코더 회로(402)는 VDD 및 VSS를 각각 VDD_L 및 VSS_L에 결합하는 p-채널 트랜지스터(512) 및 n-채널 트랜지스터(514)로 이루어지는 분배된 내부 전력 스위치 회로를 포함한다. 트랜지스터들(514 및 516)의 게이트 단자는 슬립 모드에서 VDD 및 VSS로부터 내부 레일들 VDD_L 및 VSS_L을 분리하기 위해 제어 신호 SLEEP 및 그 보충 SLEEP*를 각각 수신한다.
저전력 로우 프리디코더 회로(404)의 NAND 게이트(500) 및 고속 로우 프리디코더 회로(402)의 NAND 게이트(508)는 동일한 회로 구조를 갖는다. 도 5B는 p-채널 트랜지스터(542 및 544)와 n-채널 트랜지스터(546 및 548)를 갖는 공지된 회로 구성을 갖는 NAND 게이트(508)만을 도시한다. 트랜지스터(548)의 소스는 트랜지스터(514)의 드레인에 연결되고, 그 게이트는 제어 보충 신호 SLEEP*를 수신한다. 로우 어드레스 신호들 R_ADDR_F[h] 및 R_ADDR_F[i]가 트랜지스터들(542, 544, 546 및 548)의 게이트들에 공급된다. NAND 출력 신호가 트랜지스터들(544 및 546)의 결합된 드레인으로부터 인버터(510)의 입력에 제공된다. VSS_L은 트랜지스터(548)의 소스와 트랜지스터(514)의 드레인 사이의 노드 NN에서의 전압 레벨이다. NAND 게이트(508)의 회로 구성은 NAND 게이트(500)의 회로 구성과 유사하지만, VDD_L에 결합된다.
저전력 로우 프리디코더 회로(404)의 인버터(502) 및 고속 로우 프리디코더 회로(402)의 인버터(510)는 동일한 회로 구조를 갖는다. 도 5C는 인버터(510)의 회로 구성을 도시한다. 도 5C를 참조하면, 인버터(510)는, 그 게이트가 SLEEP를 수신하는 트랜지스터(512)와 직렬로 연결되는 드레인 결합 p- 및 n-채널 트랜지스터들(552 및 554)을 포함한다. 로우 프리디코더 회로(402)의 NAND 게이트(508)로부터의 출력 신호는 트랜지스터들(552 및 554)의 게이트에 공급된다. 인버터(510)의 반전된 출력 신호가 MUX(400)의 트랜지스터(518)에 제공된다. VDD_L은 트랜지스터(512)의 드레인과 트랜지스터(552)의 소스 사이의 노드 NP에서의 전압 레벨이다. 인버터(502)의 회로 구성은 인버터(510)의 회로 구성과 유사하지만, VDDL에 결합된다.
제어 신호 SLEEP는 SLEEP와 DEEP의 논리합을 포함할 수 있음을 주목해야 한다. 따라서, SLEEP는 전원으로부터 프리디코더 회로들(402 및 404)의 양자를 분리하기 위한 논리 고 레벨로 구동된다.
MUX(400)는 인버터(502 및 510)의 출력에 각각 연결되는 소스/드레인 입력 단자를 갖는 간단한 n-채널 패스 트랜지스터(516 및 518)를 포함하는 것으로 도시된다. 트랜지스터(516)의 게이트 단자는 제어 신호 SLEEP를 수신하고, 트랜지스 터(518)의 게이트 단자는 인버터(520)를 통해 반전된 SLEEP 신호를 수신한다. 당업자는 n-채널 패스 트랜지스터(516 및 518)가 풀(full) CMOS 전송 게이트 또는 p-채널 트랜지스터로 대체될 수 있음을 이해할 것이다. 또한, 한 쌍의 트랜지스터(516 및 518)만이 도시되어 있지만, 실제로는, 각 쌍의 디코더 논리 게이트에 대해 동일한 방법으로 구성되는 한 쌍의 패스 트랜지스터가 존재하는 것을 이해해야 한다.
슬립 모드 중에 SLEEP가 활성 논리 고 레벨로 구동될 때, 트랜지스터(512 및 514)는 전원으로부터 고속 로우 프리디코더 회로 디코더 로직을 분리하도록 턴 오프된다. 이 회로를 통한 전류 누설은, 트랜지스터(512 및 514)가 최소 전류 누설을 나타내는 높은 임계 전압 장치들로 형성될 수 있기 때문에, 최소화된다. 논리 고 레벨에서 SLEEP에 의해, 트랜지스터(518)는 턴 오프되는 한편, 트랜지스터(516)는 턴 온된다. 저전력 로우 프리디코더 회로(404)는 활성으로 남고 그 출력을 PDR_ADDR[k]로 전달한다.
SLEEP는 트랜지스터(512 및 514)를 턴 온하도록 비활성 논리 저 레벨로 구동된다. 트랜지스터(518)는 턴 온되는 한편, 트랜지스터(516)는 턴 오프된다. 원하는 경우, DEEP가 SLEEP*와 논리합 연산될 수 있고, SLEEP가 비활성 논리 저 레벨에 있을 때 VDD 및 VSS로부터 저전력 로우 프리디코더 회로(404)의 VDDL 및 VSSL을 분리하도록 VDD로 구동될 수 있다.
도 6은 도 4에 도시된 모드 종속형 어드레스 버퍼(406)의 회로도이다. 모드 종속형 어드레스 버퍼(406)는 고속 어드레스 버퍼(600) 및 저전력 어드레스 버퍼(602)를 포함하고, 양자는 로우 어드레스 카운터(412)로부터 리프레시 어드레스 REF_ADDR[p]를 수신하여 래치하도록 동작 가능하다. 고속 어드레스 버퍼(600)는 제어 신호 REFR에 응답하여 REF_ADDR[p] 대신에 외부 어드레스 신호 A0∼An을 수신하여 래치하도록 설정될 수 있다. 도시되지 않았지만, 고속 어드레스 버퍼(600)는 REF_ADDR[p] 또는 A0∼An 중 하나를 전달하기 위한 MUX 회로를 포함할 수 있다. 또한, 모드 종속형 어드레스 버퍼(406)는 다른 명령 신호 COMMAND에 응답하여 기능을 실행한다(도 4 참조). 저전력 어드레스 버퍼(602)는 셀프 리프레시 동작 동안 OSC_OUT을 전달하고 REF_ADDR[p]를 래치하기 위해 SLEEP를 수신한다. 고속 어드레스 버퍼(600)의 출력은 SLEEP 및 SLEEP*에 의해 제어되는 CMOS 전송 게이트(604)에 의해 R_ADDR_F[n]에 결합된다. R_ADDR_F[n]은 SLEEP에 연결되는 자신의 게이트를 갖는 n-채널 트랜지스터(606)에 의해 VSS에 결합된다. 유사하게, 저전력 어드레스 버퍼(602)의 출력은 SLEEP* 및 SLEEP에 의해 제어되는 CMOS 전송 게이트(608)에 의해 R_ADDR_S[n]에 결합된다. R_ADDR_S[n]은 SLEEP*에 연결되는 자신의 게이트를 갖는 n-채널 트랜지스터(610)에 의해 VSS에 결합된다.
정상 모드에서, SLEEP는 비활성 논리 저 레벨에 있고, SLEEP*는 CMOS 전송 게이트(604)를 턴 온하고 트랜지스터(606)를 턴 오프하도록 고 논리 레벨에 있다. 따라서, R_ADDR_F[n]은 고속 어드레스 버퍼(600)에 의해 구동된다. 역으로, VSS에 서 R_ADDR_S[n]을 유지하도록 CMOS 전송 게이트(608)가 턴 오프되고 트랜지스터(610)가 턴 온된다.
슬립 모드에서, SLEEP는 활성 고 논리 레벨에 있고, SLEEP*는 CMOS 전송 게이트(604)를 턴 오프하고 트랜지스터(606)를 턴 온하도록 저 논리 레벨에 있다. 따라서, R_ADDR_F[n]은 VSS에 유지된다. 역으로, 저전력 어드레스 버퍼(602)가 R_ADDR_S[n]을 구동할 수 있도록 CMOS 전송 게이트(608)가 턴 온되고 트랜지스터(610)가 턴 오프된다.
고속 어드레스 버퍼(600)는 전력 소비를 감소시키도록 VDD 및 VSS로부터 분리될 수 있으면서 슬립 모드에서 사용되지 않는 내부 VDD_L 및 VSS_L 라인과 분배된 내부 전력 스위치를 포함하도록 구성될 수 있다. 또한, 저전력 어드레스 버퍼(602)는 VDDL 및 VSSL 레일들과 분배된 내부 전력 스위치 회로들을 포함할 수 있다.
도 6의 현재 도시된 예에서, R_ADDR_F[n] 및 R_ADDR_S[n]이 그들 각각의 버퍼 회로들로부터 분리될 때 VSS로 구동된다. 이와 달리, R_ADDR_F[n] 및 R_ADDR_S[n]은 VDD로 구동되거나 간단히 부동상태(float)로 남을 수도 있다. R_ADDR_F[n] 및 R_ADDR_S[n]을 VSS 또는 VDD로 구동하는 이점은 이후에 명백해질 것이다.
이하, 도 7에 도시된 타이밍/시퀀스도를 참조하여, 도 5A, 도 5B, 도 5C 및 도 6과 함께, 도 4에 도시된 DRAM 시스템의 동작을 설명한다. 도 7의 도면은 이하 의, 즉, 고속 로우 프리디코더 회로(402) 내에서 사용되는 클록 신호 CLK; 클록 인에이블 신호 CKE; 외부 리프레시 명령 REFRESH; 제어 신호 SLEEP; 발진 신호 OSC_OUT, 느린 로우 어드레스 R_ADDR_S[n]; 빠른 로우 어드레스 R_ADDR_F[n]; 및 내부 레일들 VDD_L 및 VSS_L에 대한 신호 궤적(trace)을 도시한다.
판독/기록 및 자동 리프레시를 포함하는 정상 동작은 기간 t1 중에 발생한다. 제어 신호 SLEEP가 비활성 VSS 레벨에서 유지되기 때문에, OSC_OUT이 비활성 VSS 레벨에 유지된다. 비활성 레벨에서의 SLEEP에 의해, 고속 어드레스 버퍼(600)는 고속 로우 프리디코더 회로(402)에 고주파수에서 R_ADDR_F[n] 신호를 제공한 후, MUX(400)에 의해 전달되는 프리디코드된 로우 어드레스를 생성한다. 이 기간 동안, R_ADDR_S[n]이 VSS에 유지된다. 고속 로우 프리디코더 회로(402)가 완전히 활성이기 때문에, VDD_L 및 VSS_L은 각각 VDD 및 VSS에 결합된다.
기간 t1의 종료 근처에서, CKE는 VSS로 강하하고 유효 리프레시 명령 REFRESH COMMAND가 기간 t2의 개시 시에 수신된다. 이들 조건 하에서, SLEEP가 슬립 모드를 개시하기 위해 VDD의 활성 논리 고 레벨로 구동된다. VDD의 활성 레벨에서의 SLEEP에 의해, OSC_OUT이 로우 어드레스 카운터(412)를 트리거하도록 완화된 주파수에서 발진하여, OSC_OUT과 동기하여 새로운 리프레시 어드레스 REF_ADDR[p]를 제공한다. 저전력 어드레스 버퍼(602)는 REF_ADDR[p]를 래치하고, OSC_OUT 주파수에서 R_ADDR_S[n]을 구동한다. MUX(400)는 저전력 로우 프리디코더 회로(404)에 의해 제공되는 프리디코드된 로우 어드레스만을 전달하는 한편, 고속 로우 프리디코더 회로(402)에서의 VDD_L 및 VSS_L이 각각 VDD 및 VSS로부터 분리된 다. 도 7에 도시된 바와 같이, VDD_L은 느리게 방전하고, VSS_L은 느리게 충전한다. 슬립 모드의 종료 시에 VDD_L의 최종 오프셋 전압 ΔVL1은 아래에 의해 주어진다:
ΔVL1 = VTP0 - VTP1 + (S/ln10)[ln(WP1/WP0)] (1)
여기에서:
VTP0은 트랜지스터(512)의 임계 전압이고;
VTP1은 인버터(510)의 p-채널 트랜지스터(552)의 임계 전압이며;
WP0은 트랜지스터(512)의 채널 폭이고;
WP1은 트랜지스터(552)의 채널 폭이며;
S는 부임계 스윙(subthreshold swing)이다.
유사하게, 슬립 모드의 종료 시에 VSS_L의 최종 오프셋 전압 ΔVL2는 아래에 의해 주어진다:
Figure 112008044811651-pct00001
여기에서:
VTN0은 트랜지스터(514)의 임계 전압이고;
VTN1은 NAND 게이트(508)의 n-채널 트랜지스터(548)의 임계 전압이며;
WN0은 트랜지스터(514)의 채널 폭이고;
WN1은 트랜지스터(548)의 채널 폭이며;
S는 부임계 스윙이다.
그러나, VDD_L과 VSS_L은 VDD 및 VSS 전원에 연결되지 않기 때문에, 전류 누설이 최소화된다.
셀프 리프레시 기간 t2는 CKE가 기간 t3의 개시 시에 VDD로 상승할 때까지 지속된다. SLEEP는 VSS 레벨로 구동되고 OSC_OUT는 비활성 VSS 레벨로 강하한다. 비활성 VSS 레벨에서의 SLEEP에 의해, 저전력 어드레스 버퍼(602)가 디스에이블되고, 고속 어드레스 버퍼가 인에이블되어 인에이블된 고속 로우 프리디코더 회로(402)에 대해 R_ADDR_F[n]을 구동한다. 도 7에 도시된 바와 같이, 내부 VDD_L 및 VSS_L 라인은, 내부 전력 스위치가 그들 라인을 VDD 및 VSS에 재연결한 후에 VDD 및 VSS에 복원된다.
앞서 설명한 바와 같이, 2개의 독립된 세트의 로우 어드레스, 즉 R_ADDR_F[n] 및 R_ADDR_S[n]을 갖는 것이 이점이 있다. 본 발명의 일 실시예에 따르면, R_ADDR_F[n]의 신호 반송 라인이 R_ADDR_S[n]의 신호 반송 라인과 인터리브되어 노이즈 차폐 및 크로스 토크 감소를 제공할 수 있다. 이러한 타입의 차폐는 로우 어드레스 R_ADDR_F[n]에 대해서와 같이, 고주파수 시그널링에 대해 이점이 있다. 종래 기술에서 신호 라인들은 VDD 또는 VSS 라인에 그들 라인을 인접하게 배치함으로써 차폐될 수 있는 것이 잘 알려져 있다. 본 실시예에 따르면, 신호 라인들은 수직으로 또는 수평으로 인터리브될 수 있다.
도 8은 R_ADDR_F[n] 및 R_ADDR_S[n] 신호 라인들의 수평 인터리브 레이아웃을 도시한다. 이들 라인은 반도체 장치의 동일한 금속층 상에 일반적으로 금속으로 형성된다. 도 8에 도시된 바와 같이, R_ADDR_F[n]의 각 라인은 R_ADDR_S[n]의 각 라인과 인터리브된다. 도 8에서, 부가의 R_ADDR_S[j] 라인이 도시되어 있다. 주목할 것은, 변수 j가 0 또는 0보다 큰 정수라는 것이다. 도 6을 참조하면, R_ADDR_S[n]의 모든 개별 신호 라인들은 정상 모드에서 VDD로 구동되므로, 각 R_ADDR_F[n] 신호 라인을 차폐한다.
도 9는 R_ADDR_F[n] 및 R_ADDR_S[n] 신호 라인들의 수직 인터리브 레이아웃을 도시한다. 예 (a)는 서로에 대해 수직으로 스택된 2개의 금속 라인을 도시하며, 여기에서 상부 라인은 R_ADDR_S[n] 어드레스 신호를 반송하고, 하부 라인은 R_ADDR_F[n] 어드레스 신호를 반송한다. 예 (b)는 서로에 대해 수직으로 스택된 3개의 금속 라인으로 이루어진 구성을 도시한다. 상부 및 하부 라인은 R_ADDR_S[n] 어드레스 신호를 반송하고, 중간 라인은 R_ADDR_F[n] 어드레스 신호를 반송한다. 예 (a) 및 (b)에서의 각 금속 라인은 상이한 금속층으로 형성된다. 수직 어드레스 라인 인터리빙 구성은 수평 인터리빙과 조합될 수 있다.
요약하면, 시스템 내의 고속 논리 회로들의 2배의 저전력 버전을 실시함으로써, 상당한 전력 절감이 실현될 수 있다. DRAM 시스템에 있어서, 본 발명은 저전력 어드레스 버퍼 및 저전력 로우 프리디코더 회로에 의해 실시될 수 있다. 본 발명의 앞서 설명한 실시예들은 고속 논리 회로에 병렬로 저전력 논리 회로를 부가하는 것에 한정되는 것은 아니다. 예를 들어, 저전력 논리 회로에 부가하여, 시스템 은 전력 소비 및 속도의 균형을 맞추도록 최적화된 제3 논리 회로를 포함할 수 있다. 실시예들에서는, 간략화를 위해 도면에 도시된 바와 같이, 구성요소들, 장치들 및 회로들이 서로 연결되어 있다. 본 발명의 실제 애플리케이션에서는, 장치들, 구성요소들 및 회로들이 서로 직접 결합 또는 연결될 수 있거나, 다른 장치들, 구성요소들, 회로들을 통해 서로 간접적으로 결합 또는 연결될 수도 있다.
본 발명은 어드레스 디코딩의 임의의 계층적인 레벨에 적용될 수 있고, VPP 또는 VBB와 같은 다른 전원이 제어될 수 있다.
본 발명의 상술한 실시예들은 예들로서만 의도된다. 당업자에 의해 발명의 범위를 벗어남 없이 여기에 첨부한 청구의 범위에 의해서만 한정되는 변경, 수정 및 변형이 특정 실시예에 실시될 수도 있다.

Claims (20)

  1. 다이나믹 랜덤 액세스 메모리에 사용하는 모드 종속형 논리 회로로서,
    정상 동작 모드에서 제1 어드레스를 생성하는 제1 회로;
    슬립 동작 모드에서 상기 제1 어드레스와 논리적으로 동일한 제2 어드레스를생성하는, 상기 제1 회로와 논리적으로 동일하고, 상기 제1 회로보다 전력을 덜 소비하는 제2 회로; 및
    상기 제1 어드레스 및 상기 제2 어드레스를 수신하며, 상기 정상 동작 모드에서 상기 제1 어드레스를 전달하고, 상기 슬립 동작 모드에서 상기 제2 어드레스를 전달하는 셀렉터를 포함하는, 모드 종속형 논리 회로.
  2. 청구항 1에 있어서, 상기 제2 회로는 상기 제1 회로의 트랜지스터보다 더 높은 임계 전압을 갖는 트랜지스터를 포함하는, 모드 종속형 논리 회로.
  3. 청구항 1에 있어서, 상기 제1 회로는 상기 슬립 동작 모드에서 상기 제1 회로의 트랜지스터를 VDD 또는 VSS로부터 선택적으로 분리하는 제1 전력 스위치 회로를 포함하는, 모드 종속형 논리 회로.
  4. 청구항 3에 있어서, 상기 제2 회로는 딥 전력 강하 동작 모드에서 상기 제2 회로의 트랜지스터를 VDD 또는 VSS로부터 선택적으로 분리하는 제2 전력 스위치 회로를 포함하는, 모드 종속형 논리 회로.
  5. 청구항 1에 있어서, 제1 입력 신호를 제공하는 적어도 2개의 제1 신호 라인 및 제2 입력 신호를 제공하는 적어도 2개의 제2 신호 라인을 더 포함하고, 상기 제1 및 상기 제2 신호 라인은 서로 인터리브되는, 모드 종속형 논리 회로.
  6. 청구항 5에 있어서, 상기 적어도 2개의 제1 신호 라인에 결합되는 제1 구동 회로 및 상기 적어도 2개의 제2 신호 라인에 결합되는 제2 구동 회로를 더 포함하고, 상기 제2 구동 회로는 상기 정상 동작 모드에서 상기 적어도 2개의 제2 신호 라인을 VDD 및 VSS 중 하나로 구동하는, 모드 종속형 논리 회로.
  7. 청구항 4에 있어서, 상기 제1 전력 스위치 회로는 딥 전력 강하 동작 모드에서 상기 제1 회로의 트랜지스터를 VDD 또는 VSS로부터 분리하는, 모드 종속형 논리 회로.
  8. 청구항 7에 있어서, 상기 제2 전력 스위치 회로는 딥 전력 강하 동작 모드에서 상기 제2 회로의 트랜지스터를 VDD 또는 VSS로부터 선택적으로 분리하는 활성 논리 레벨에서 딥 슬립 신호를 수신하고, 상기 딥 슬립 신호는 상기 슬립 동작 모드에서의 비활성 논리 레벨에 있는, 모드 종속형 논리 회로.
  9. 청구항 8에 있어서, 상기 제1 전력 스위치 회로는 상기 제1 회로의 트랜지스터를 VDD 또는 VSS로부터 선택적으로 분리하는 활성 논리 레벨에서 슬립 신호를 수신하고, 상기 슬립 신호는 상기 딥 슬립 신호 및 슬립 모드 신호 중 적어도 하나가 상기 활성 논리 레벨에 있을 때 상기 활성 논리 레벨에 있는, 모드 종속형 논리 회로.
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