JPH08186180A - Ｃｍｉｓ型集積回路装置及びその製造方法 - Google Patents
Ｃｍｉｓ型集積回路装置及びその製造方法Info
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- JPH08186180A JPH08186180A JP6326988A JP32698894A JPH08186180A JP H08186180 A JPH08186180 A JP H08186180A JP 6326988 A JP6326988 A JP 6326988A JP 32698894 A JP32698894 A JP 32698894A JP H08186180 A JPH08186180 A JP H08186180A
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Abstract
(57)【要約】
【目的】 高速動作と低消費電力を同時に達成する。
【構成】 アクティブモード時には、制御信号ＳＬＰを
“Ｌ”にしておけば、ＰＭＯＳ３がオンし、ＮＭＯＳ１
及びＰＭＯＳ２からなるＣＭＯＳインバータで構成され
た論理回路が、入力信号ＩＮを入力して通常の論理動作
を行う。入力信号ＩＮが“Ｈ”の時、スタンバイモード
になるように制御信号ＳＬＰを“Ｈ”にすると、ＰＭＯ
Ｓ３がオフし、ＮＭＯＳ１及びＰＭＯＳ２からなる論理
回路への電流経路が遮断される。
“Ｌ”にしておけば、ＰＭＯＳ３がオンし、ＮＭＯＳ１
及びＰＭＯＳ２からなるＣＭＯＳインバータで構成され
た論理回路が、入力信号ＩＮを入力して通常の論理動作
を行う。入力信号ＩＮが“Ｈ”の時、スタンバイモード
になるように制御信号ＳＬＰを“Ｈ”にすると、ＰＭＯ
Ｓ３がオフし、ＮＭＯＳ１及びＰＭＯＳ２からなる論理
回路への電流経路が遮断される。
Description
【０００１】
【産業上の利用分野】本発明は、通信機器、コンピュー
タ等といった種々の装置に用いられる低消費電力かつ高
速動作可能なＣＭＩＳ（Complimentary Metal Insulato
r Semiconductor ）型集積回路装置及びその製造方法に
関するものである。
タ等といった種々の装置に用いられる低消費電力かつ高
速動作可能なＣＭＩＳ（Complimentary Metal Insulato
r Semiconductor ）型集積回路装置及びその製造方法に
関するものである。
【０００２】
【従来の技術】ＣＭＩＳは、Ｐチャネル型MISFET（Meta
l Insulator Semiconductor Field Effect Transistor
）とＮチャネル型MISFETを相互に絶縁して同一チップ
上に作りこみ、両者が相補的に動作するようにしたトラ
ンジスタであり、消費電力が小さく、動作速度が速いと
いう特徴がある。このＣＭＩＳの一つにＣＭＯＳ（Comp
limentary Metal Oxide Semiconductor ）がある。ＣＭ
ＯＳは、Ｐチャネル型MOSFET及びＮチャネル型MOSFETか
らなるトランジスタである。ＣＭＯＳ型集積回路装置の
高集積化及び高速化には、目覚ましいものがあり、近年
では１チップに１００万論理ゲートを集積し、数１００
ＭＨｚ以上のクロックで動作するデバイス（素子）も実
用化されつつある。元来、ＣＭＯＳ型集積回路装置は、
低消費電力動作に適していると言われてきたが、高集積
化及び高速化にともない、このＣＭＯＳ型集積回路装置
と言えども、消費電力低減が大きな課題となっている。
消費電力は、電源電圧の二乗に比例するので、その電源
電圧を下げることは消費電力低減に対して大きな効果が
ある。ところが、電源電圧を下げたにもかかわらず、高
速動作を維持させるためには、MOSFETの閾値電圧を電源
電圧に比例して低減させる必要がある。
l Insulator Semiconductor Field Effect Transistor
）とＮチャネル型MISFETを相互に絶縁して同一チップ
上に作りこみ、両者が相補的に動作するようにしたトラ
ンジスタであり、消費電力が小さく、動作速度が速いと
いう特徴がある。このＣＭＩＳの一つにＣＭＯＳ（Comp
limentary Metal Oxide Semiconductor ）がある。ＣＭ
ＯＳは、Ｐチャネル型MOSFET及びＮチャネル型MOSFETか
らなるトランジスタである。ＣＭＯＳ型集積回路装置の
高集積化及び高速化には、目覚ましいものがあり、近年
では１チップに１００万論理ゲートを集積し、数１００
ＭＨｚ以上のクロックで動作するデバイス（素子）も実
用化されつつある。元来、ＣＭＯＳ型集積回路装置は、
低消費電力動作に適していると言われてきたが、高集積
化及び高速化にともない、このＣＭＯＳ型集積回路装置
と言えども、消費電力低減が大きな課題となっている。
消費電力は、電源電圧の二乗に比例するので、その電源
電圧を下げることは消費電力低減に対して大きな効果が
ある。ところが、電源電圧を下げたにもかかわらず、高
速動作を維持させるためには、MOSFETの閾値電圧を電源
電圧に比例して低減させる必要がある。
【０００３】
【発明が解決しようとする課題】従来のＣＭＯＳ型集積
回路装置では、入力論理レベルにかかわらず、Ｎチャネ
ル型MOSFET（以下、ＮＭＯＳという）あるいはＰチャネ
ル型MOSFET（以下、ＰＭＯＳという）のいずれかがカッ
トオフするため、スタンバイ電流がほとんど流れないこ
とが大きな利点であった。しかしながら、動作速度を速
くするために単純に閾値電圧を低減していくと、カット
オフ時のリーク電流による電源のスタンバイ電流が大幅
に増大してしまうという問題があり、高速動作と低消費
電力を同時に達成することができなかった。本発明は、
従来技術が持っていた課題を解決し、低消費電力かつ高
速動作可能なＣＭＩＳ型集積回路装置及びその製造方法
を提供するものである。
回路装置では、入力論理レベルにかかわらず、Ｎチャネ
ル型MOSFET（以下、ＮＭＯＳという）あるいはＰチャネ
ル型MOSFET（以下、ＰＭＯＳという）のいずれかがカッ
トオフするため、スタンバイ電流がほとんど流れないこ
とが大きな利点であった。しかしながら、動作速度を速
くするために単純に閾値電圧を低減していくと、カット
オフ時のリーク電流による電源のスタンバイ電流が大幅
に増大してしまうという問題があり、高速動作と低消費
電力を同時に達成することができなかった。本発明は、
従来技術が持っていた課題を解決し、低消費電力かつ高
速動作可能なＣＭＩＳ型集積回路装置及びその製造方法
を提供するものである。
【０００４】
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、ＣＭＩＳ型集積回路装置において、
第１の電源電位（例えば、接地電位Ｖｓｓ又は電源電位
Ｖｃｃ）に接続された第１導電チャネル型（例えば、Ｎ
チャネル型又はＰチャネル型）の第１のMISFET（例え
ば、MOSFET）と該第１のMISFETに接続された第２導電チ
ャネル型（例えば、Ｐチャネル型又はＮチャネル型）の
第２のMISFETとからなるCMISFET （例えば、CMOSFET ）
で構成された論理回路と、第２の電源電位（例えば、電
源電位Ｖｃｃ又は接地電位Ｖｓｓ）と前記第２のMISFET
との間に接続され、該第２のMISFETよりも閾値電圧の絶
対値の大きな第２導電チャネル型の第３のMISFETとを、
備えている。第２の発明は、ＣＭＩＳ型集積回路装置に
おいて、第１導電チャネル型の第１のMISFET及び第２導
電チャネル型の第２のMISFETからなるCMISFET で構成さ
れた論理回路と、第１の電源電位と前記第１のMISFETと
の間に接続され、該第１のMISFETよりも閾値電圧の絶対
値の大きな第１導電チャネル型の第３のMISFETと、第２
の電源電位と前記第２のMISFETとの間に接続され、該第
２のMISFETよりも閾値電圧の絶対値の大きな第２導電チ
ャネル型の第４のMISFETとを、備えている。
を解決するために、ＣＭＩＳ型集積回路装置において、
第１の電源電位（例えば、接地電位Ｖｓｓ又は電源電位
Ｖｃｃ）に接続された第１導電チャネル型（例えば、Ｎ
チャネル型又はＰチャネル型）の第１のMISFET（例え
ば、MOSFET）と該第１のMISFETに接続された第２導電チ
ャネル型（例えば、Ｐチャネル型又はＮチャネル型）の
第２のMISFETとからなるCMISFET （例えば、CMOSFET ）
で構成された論理回路と、第２の電源電位（例えば、電
源電位Ｖｃｃ又は接地電位Ｖｓｓ）と前記第２のMISFET
との間に接続され、該第２のMISFETよりも閾値電圧の絶
対値の大きな第２導電チャネル型の第３のMISFETとを、
備えている。第２の発明は、ＣＭＩＳ型集積回路装置に
おいて、第１導電チャネル型の第１のMISFET及び第２導
電チャネル型の第２のMISFETからなるCMISFET で構成さ
れた論理回路と、第１の電源電位と前記第１のMISFETと
の間に接続され、該第１のMISFETよりも閾値電圧の絶対
値の大きな第１導電チャネル型の第３のMISFETと、第２
の電源電位と前記第２のMISFETとの間に接続され、該第
２のMISFETよりも閾値電圧の絶対値の大きな第２導電チ
ャネル型の第４のMISFETとを、備えている。
【０００５】第３の発明は、ＣＭＩＳ型集積回路装置に
おいて、第１の回路と第２の回路とを、それらの入出力
側に交互に接続している。第１の回路は、第１導電チャ
ネル型の第１のMISFET及び第２導電チャネル型の第２の
MISFETからなるCMISFET で構成された第１の論理回路中
の該第２のMISFETと、第２の電源電位との間に、該第２
のMISFETよりも閾値電圧の絶対値の大きな第２導電チャ
ネル型の第３のMISFETを接続した回路である。第２の回
路は、第２導電チャネル型の第４のMISFET及び第１導電
チャネル型の第５のMISFETからなるCMISFET で構成され
た第２の論理回路中の該第５のMISFETと、第１の電源電
位との間に、該第５のMISFETよりも閾値電圧の絶対値の
大きな第１導電チャネル型の第６のMISFETを接続した回
路である。第４の発明は、第１、第２又は第３の発明の
ＣＭＩＳ型集積回路装置において、前記閾値電圧の絶対
値を、MISFETのゲート長を長く設定することによって大
きくしている。
おいて、第１の回路と第２の回路とを、それらの入出力
側に交互に接続している。第１の回路は、第１導電チャ
ネル型の第１のMISFET及び第２導電チャネル型の第２の
MISFETからなるCMISFET で構成された第１の論理回路中
の該第２のMISFETと、第２の電源電位との間に、該第２
のMISFETよりも閾値電圧の絶対値の大きな第２導電チャ
ネル型の第３のMISFETを接続した回路である。第２の回
路は、第２導電チャネル型の第４のMISFET及び第１導電
チャネル型の第５のMISFETからなるCMISFET で構成され
た第２の論理回路中の該第５のMISFETと、第１の電源電
位との間に、該第５のMISFETよりも閾値電圧の絶対値の
大きな第１導電チャネル型の第６のMISFETを接続した回
路である。第４の発明は、第１、第２又は第３の発明の
ＣＭＩＳ型集積回路装置において、前記閾値電圧の絶対
値を、MISFETのゲート長を長く設定することによって大
きくしている。
【０００６】第５の発明は、第１、第２又は第３の発明
のＣＭＩＳ型集積回路装置において、前記閾値電圧の絶
対値を、バックゲートバイアスを印加することによって
大きくしている。第６の発明では、第１の発明の第３の
MISFET、第２の発明の第３と第４のMISFET、又は第３の
発明の第３と第６のMISFETを、それらのＦＥＴのゲート
電位を制御してアクティブモード時にオン状態、スタン
バイモード時にカットオフ（オフ状態）にするようにし
ている。第７の発明は、ＣＭＩＳ型集積回路装置におい
て、第２導電型の半導体基板と、前記半導体基板上に形
成された第１導電チャネル型の第１のMISFETと、前記半
導体基板上にそれぞれ電気的に分離されて形成された第
１導電型の第１及び第２のウェルと、前記第１のウェル
内に形成された第２導電チャネル型の第２のMISFETと、
前記第２のウェル内に形成された第２導電チャネル型の
第３のMISFETとを備えている。そして、前記第２と第３
のMISFETに異なったバックゲートバイアスを印加するよ
うになっている。第８の発明は、ＣＭＩＳ型集積回路装
置において、第２導電型の半導体基板と、前記半導体基
板上にそれぞれ電気的に分離されて形成された第１導電
型の第１、第２及び第３のウェルと、前記第１のウェル
内に形成された第２導電チャネル型の第１のMISFETと、
前記第２及び第３のウェル内にそれぞれ形成された第２
導電型の第４及び第５のウェルと、前記第４及び第５の
ウェル上に形成された第１導電チャネル型の第２及び第
３のMISFETとを備えている。そして、前記第２と第３の
MISFETに異なったバックゲートバイアスを印加するよう
になっている。
のＣＭＩＳ型集積回路装置において、前記閾値電圧の絶
対値を、バックゲートバイアスを印加することによって
大きくしている。第６の発明では、第１の発明の第３の
MISFET、第２の発明の第３と第４のMISFET、又は第３の
発明の第３と第６のMISFETを、それらのＦＥＴのゲート
電位を制御してアクティブモード時にオン状態、スタン
バイモード時にカットオフ（オフ状態）にするようにし
ている。第７の発明は、ＣＭＩＳ型集積回路装置におい
て、第２導電型の半導体基板と、前記半導体基板上に形
成された第１導電チャネル型の第１のMISFETと、前記半
導体基板上にそれぞれ電気的に分離されて形成された第
１導電型の第１及び第２のウェルと、前記第１のウェル
内に形成された第２導電チャネル型の第２のMISFETと、
前記第２のウェル内に形成された第２導電チャネル型の
第３のMISFETとを備えている。そして、前記第２と第３
のMISFETに異なったバックゲートバイアスを印加するよ
うになっている。第８の発明は、ＣＭＩＳ型集積回路装
置において、第２導電型の半導体基板と、前記半導体基
板上にそれぞれ電気的に分離されて形成された第１導電
型の第１、第２及び第３のウェルと、前記第１のウェル
内に形成された第２導電チャネル型の第１のMISFETと、
前記第２及び第３のウェル内にそれぞれ形成された第２
導電型の第４及び第５のウェルと、前記第４及び第５の
ウェル上に形成された第１導電チャネル型の第２及び第
３のMISFETとを備えている。そして、前記第２と第３の
MISFETに異なったバックゲートバイアスを印加するよう
になっている。
【０００７】第９の発明は、第７又は第８の発明のＣＭ
ＩＳ型集積回路装置において、前記第３のMISFETのバッ
クゲートバイアスの絶対値を、前記第２のMISFETのバッ
クゲートバイアスの絶対値よりも常に大きくしておき、
スタンバイモード時に前記第３のMISFETのゲートを制御
してカットオフさせるようになっている。第１０の発明
は、第７又は第８の発明のＣＭＩＳ型集積回路装置にお
いて、スタンバイモード時に前記第３のMISFETのゲート
を制御してカットオフさせるのとほぼ同時に、前記第３
のMISFETのバックゲートバイアスの絶対値を、前記第２
のMISFETのバックゲートバイアスの絶対値よりも大きく
するようになっている。第１１の発明は、ＣＭＩＳ型集
積回路装置において、第２導電型の半導体基板と、前記
半導体基板上にそれぞれ電気的に分離されて形成された
第１導電型の第１、第２、第３及び第４のウェルと、前
記第１及び第３のウェル内にそれぞれ形成された第２導
電型の第５及び第６のウェルと、前記第５及び第６のウ
ェル上にそれぞれ形成された第１導電チャネル型の第１
及び第３のMISFETと、前記第２及び第４のウェル内にそ
れぞれ形成された第２導電チャネル型の第２及び第４の
MISFETとを備えている。そして、前記第１と第３のMISF
ETに異なったバックゲートバイアスを印加し、かつ前記
第２と第４のMISFETに異なったバックゲートバイアスを
印加するようになっている。
ＩＳ型集積回路装置において、前記第３のMISFETのバッ
クゲートバイアスの絶対値を、前記第２のMISFETのバッ
クゲートバイアスの絶対値よりも常に大きくしておき、
スタンバイモード時に前記第３のMISFETのゲートを制御
してカットオフさせるようになっている。第１０の発明
は、第７又は第８の発明のＣＭＩＳ型集積回路装置にお
いて、スタンバイモード時に前記第３のMISFETのゲート
を制御してカットオフさせるのとほぼ同時に、前記第３
のMISFETのバックゲートバイアスの絶対値を、前記第２
のMISFETのバックゲートバイアスの絶対値よりも大きく
するようになっている。第１１の発明は、ＣＭＩＳ型集
積回路装置において、第２導電型の半導体基板と、前記
半導体基板上にそれぞれ電気的に分離されて形成された
第１導電型の第１、第２、第３及び第４のウェルと、前
記第１及び第３のウェル内にそれぞれ形成された第２導
電型の第５及び第６のウェルと、前記第５及び第６のウ
ェル上にそれぞれ形成された第１導電チャネル型の第１
及び第３のMISFETと、前記第２及び第４のウェル内にそ
れぞれ形成された第２導電チャネル型の第２及び第４の
MISFETとを備えている。そして、前記第１と第３のMISF
ETに異なったバックゲートバイアスを印加し、かつ前記
第２と第４のMISFETに異なったバックゲートバイアスを
印加するようになっている。
【０００８】第１２の発明は、ＣＭＩＳ型集積回路装置
において、第２導電型の半導体基板と、前記半導体基板
上にそれぞれ電気的に分離されて形成された第１導電型
の第１、第２及び第３のウェルと、前記半導体基板上に
形成された第１導電チャネル型の第１のMISFETと、前記
第１及び第３のウェル内にそれぞれ形成された第２導電
チャネル型の第２及び第４のMISFETと、前記第２のウェ
ル内に形成された第２導電型の第４のウェルと、前記第
４のウェル上に形成された第１導電チャネル型の第３の
MISFETとを備えている。そして、前記第１と第３のMISF
ETに異なったバックゲートバイアスを印加し、かつ前記
第２と第４のMISFETに異なったバックゲートバイアスを
印加するようになっている。第１３の発明は、第１１又
は第１２の発明のＣＭＩＳ型集積回路装置において、前
記第３のMISFETのバックゲートバイアスの絶対値を、前
記第１のMISFETのバックゲートバイアスの絶対値よりも
常に大きくすると共に、前記第４のMISFETのバックゲー
トバイアスの絶対値を、前記第２のMISFETのバックゲー
トバイアスの絶対値よりも常に大きくしておき、スタン
バイモード時に前記第３及び第４のMISFETのゲートを制
御してカットオフさせるようになっている。
において、第２導電型の半導体基板と、前記半導体基板
上にそれぞれ電気的に分離されて形成された第１導電型
の第１、第２及び第３のウェルと、前記半導体基板上に
形成された第１導電チャネル型の第１のMISFETと、前記
第１及び第３のウェル内にそれぞれ形成された第２導電
チャネル型の第２及び第４のMISFETと、前記第２のウェ
ル内に形成された第２導電型の第４のウェルと、前記第
４のウェル上に形成された第１導電チャネル型の第３の
MISFETとを備えている。そして、前記第１と第３のMISF
ETに異なったバックゲートバイアスを印加し、かつ前記
第２と第４のMISFETに異なったバックゲートバイアスを
印加するようになっている。第１３の発明は、第１１又
は第１２の発明のＣＭＩＳ型集積回路装置において、前
記第３のMISFETのバックゲートバイアスの絶対値を、前
記第１のMISFETのバックゲートバイアスの絶対値よりも
常に大きくすると共に、前記第４のMISFETのバックゲー
トバイアスの絶対値を、前記第２のMISFETのバックゲー
トバイアスの絶対値よりも常に大きくしておき、スタン
バイモード時に前記第３及び第４のMISFETのゲートを制
御してカットオフさせるようになっている。
【０００９】第１４の発明は、第１１又は第１２の発明
のＣＭＩＳ型集積回路装置において、スタンバイモード
時に前記第３及び第４のMISFETのゲートを制御してカッ
トオフさせるのとほぼ同時に、前記第３のMISFETのバッ
クゲートバイアスの絶対値を、前記第１のMISFETのバッ
クゲートバイアスの絶対値よりも大きくすると共に、前
記第４のMISFETのバックゲートバイアスの絶対値を、前
記第２のMISFETのバックゲートバイアスの絶対値よりも
大きくするようになっている。第１５の発明は、ＣＭＩ
Ｓ型集積回路装置の製造方法において、第２導電型の半
導体基板上に耐酸化性材料をパターニングする第１の工
程と、前記耐酸化性材料をマスクにして第１導電型の不
純物を導入する第２の工程と、前記半導体基板を酸化し
て酸化膜を形成する第３の工程と、前記酸化膜の一部を
除去する第４の工程と、前記酸化膜をマスクにして第２
導電型の不純物を導入する第５の工程とを、順に施すよ
うにしている。
のＣＭＩＳ型集積回路装置において、スタンバイモード
時に前記第３及び第４のMISFETのゲートを制御してカッ
トオフさせるのとほぼ同時に、前記第３のMISFETのバッ
クゲートバイアスの絶対値を、前記第１のMISFETのバッ
クゲートバイアスの絶対値よりも大きくすると共に、前
記第４のMISFETのバックゲートバイアスの絶対値を、前
記第２のMISFETのバックゲートバイアスの絶対値よりも
大きくするようになっている。第１５の発明は、ＣＭＩ
Ｓ型集積回路装置の製造方法において、第２導電型の半
導体基板上に耐酸化性材料をパターニングする第１の工
程と、前記耐酸化性材料をマスクにして第１導電型の不
純物を導入する第２の工程と、前記半導体基板を酸化し
て酸化膜を形成する第３の工程と、前記酸化膜の一部を
除去する第４の工程と、前記酸化膜をマスクにして第２
導電型の不純物を導入する第５の工程とを、順に施すよ
うにしている。
【００１０】
【作用】第１、第４、第５及び第６の発明によれば、以
上のようにＣＭＩＳ型集積回路装置を構成したので、ア
クティブモード時に第３のMISFETがオン状態となり、論
理回路が通常の動作を行う。スタンバイモード時には、
第３のMISFETがオフ状態となり、論理回路への電流経路
が遮断される。第２、第４、第５及び第６の発明によれ
ば、アクティブモード時に第３及び第４のMISFETがオン
状態となり、論理回路が通常の動作を行う。スタンバイ
モード時には、第３及び第４のMISFETがオフ状態となる
ので、論理回路への電流経路が遮断される。第３、第
４、第５及び第６の発明によれば、アクティブモード時
に第３及び第６のMISFETがオン状態となり、第１の論理
回路が通常の動作を行う。第１の論理回路の論理結果
は、第２の論理回路に入力され、その第２の論理回路で
通常の論理動作が行われる。スタンバイモード時には、
第３及び第６のMISFETがオフ状態となるので、第１及び
第２の論理回路への電流経路が遮断される。
上のようにＣＭＩＳ型集積回路装置を構成したので、ア
クティブモード時に第３のMISFETがオン状態となり、論
理回路が通常の動作を行う。スタンバイモード時には、
第３のMISFETがオフ状態となり、論理回路への電流経路
が遮断される。第２、第４、第５及び第６の発明によれ
ば、アクティブモード時に第３及び第４のMISFETがオン
状態となり、論理回路が通常の動作を行う。スタンバイ
モード時には、第３及び第４のMISFETがオフ状態となる
ので、論理回路への電流経路が遮断される。第３、第
４、第５及び第６の発明によれば、アクティブモード時
に第３及び第６のMISFETがオン状態となり、第１の論理
回路が通常の動作を行う。第１の論理回路の論理結果
は、第２の論理回路に入力され、その第２の論理回路で
通常の論理動作が行われる。スタンバイモード時には、
第３及び第６のMISFETがオフ状態となるので、第１及び
第２の論理回路への電流経路が遮断される。
【００１１】第７、第８、第９及び第１０の発明によれ
ば、アクティブモード時に第３のMISFETがオン状態とな
り、第１及び第２のMISFETが入力信号に応じた通常の動
作を行う。スタンバイモード時には、第３のMISFETがオ
フ状態となるので、第１及び第２のMISFETへの電流経路
が遮断される。第１１、第１２、第１３及び第１４の発
明によれば、アクティブモード時に第３及び第４のMISF
ETがオン状態となり、第１及び第２のMISFETが入力信号
に応じた通常の動作を行う。スタンバイモード時には、
第３及び第４のMISFETがオフ状態となるので、第１及び
第２のMISFETへの電流経路が遮断される。第１５の発明
によれば、耐酸化性材料をマスクにして第１導電型の不
純物を半導体基板に導入すれば、第１導電型のウェルが
形成される。酸化膜の一部が除去された該酸化膜をマス
クにして第２導電型の不純物を半導体基板に導入すれ
ば、第１導電型のウェルで囲まれた、該半導体基板と同
一導電型の第２導電型のウェルが形成される。
ば、アクティブモード時に第３のMISFETがオン状態とな
り、第１及び第２のMISFETが入力信号に応じた通常の動
作を行う。スタンバイモード時には、第３のMISFETがオ
フ状態となるので、第１及び第２のMISFETへの電流経路
が遮断される。第１１、第１２、第１３及び第１４の発
明によれば、アクティブモード時に第３及び第４のMISF
ETがオン状態となり、第１及び第２のMISFETが入力信号
に応じた通常の動作を行う。スタンバイモード時には、
第３及び第４のMISFETがオフ状態となるので、第１及び
第２のMISFETへの電流経路が遮断される。第１５の発明
によれば、耐酸化性材料をマスクにして第１導電型の不
純物を半導体基板に導入すれば、第１導電型のウェルが
形成される。酸化膜の一部が除去された該酸化膜をマス
クにして第２導電型の不純物を半導体基板に導入すれ
ば、第１導電型のウェルで囲まれた、該半導体基板と同
一導電型の第２導電型のウェルが形成される。
【００１２】
【実施例】本発明の実施例では、ＣＭＩＳ型集積回路装
置の一つであるＣＭＯＳ型集積回路装置とその製造方法
について説明する。第１の実施例 図１は、本発明の第１の実施例を示すＣＭＯＳ型集積回
路装置の回路図である。このＣＭＯＳ型集積回路装置
は、第１のMISFETであるＮＭＯＳ１と第２のMISFETであ
るＰＭＯＳ２とからなるＣＭＯＳインバータで構成され
た論理回路を有し、そのＮＭＯＳ１のソースが第１の電
源電位である接地電位Ｖｓｓに接続されると共に、その
ＰＭＯＳ２のソースが内部電源ラインＬＶＣに接続され
ている。ＮＭＯＳ１及びＰＭＯＳ２のゲートには入力信
号ＩＮが入力され、そのＮＭＯＳ１及びＰＭＯＳ２のド
レインから出力信号ＯＵＴが出力される。内部電源ライ
ンＬＶＣと第２の電源電位である電源電位Ｖｃｃとの間
には、第３のMISFETであるＰＭＯＳ３が接続され、その
ＰＭＯＳ３のゲートに、スタンバイモード時に高レベル
（以下、“Ｈ”という）になる制御信号ＳＬＰが印加さ
れるようになっている。ＮＭＯＳ１及びＰＭＯＳ２は、
低電圧動作に適するように閾値電圧Ｖt の絶対値（以下
特にことわらない限り、単に閾値電圧と言う場合はその
絶対値を示す）を十分低く設定してある。ＰＭＯＳ３の
ゲート長は、論理回路を構成するＮＭＯＳ１及びＰＭＯ
Ｓ２のゲート長より長く形成されている。
置の一つであるＣＭＯＳ型集積回路装置とその製造方法
について説明する。第１の実施例 図１は、本発明の第１の実施例を示すＣＭＯＳ型集積回
路装置の回路図である。このＣＭＯＳ型集積回路装置
は、第１のMISFETであるＮＭＯＳ１と第２のMISFETであ
るＰＭＯＳ２とからなるＣＭＯＳインバータで構成され
た論理回路を有し、そのＮＭＯＳ１のソースが第１の電
源電位である接地電位Ｖｓｓに接続されると共に、その
ＰＭＯＳ２のソースが内部電源ラインＬＶＣに接続され
ている。ＮＭＯＳ１及びＰＭＯＳ２のゲートには入力信
号ＩＮが入力され、そのＮＭＯＳ１及びＰＭＯＳ２のド
レインから出力信号ＯＵＴが出力される。内部電源ライ
ンＬＶＣと第２の電源電位である電源電位Ｖｃｃとの間
には、第３のMISFETであるＰＭＯＳ３が接続され、その
ＰＭＯＳ３のゲートに、スタンバイモード時に高レベル
（以下、“Ｈ”という）になる制御信号ＳＬＰが印加さ
れるようになっている。ＮＭＯＳ１及びＰＭＯＳ２は、
低電圧動作に適するように閾値電圧Ｖt の絶対値（以下
特にことわらない限り、単に閾値電圧と言う場合はその
絶対値を示す）を十分低く設定してある。ＰＭＯＳ３の
ゲート長は、論理回路を構成するＮＭＯＳ１及びＰＭＯ
Ｓ２のゲート長より長く形成されている。
【００１３】次に、動作を説明する。アクティブモード
時には、制御信号ＳＬＰを低レベル（以下、“Ｌ”とい
う）にしておけばＰＭＯＳ３がオン状態となる。する
と、ＮＭＯＳ１及びＰＭＯＳ２からなる論理回路は、通
常のインバータ動作を行い、入力信号ＩＮが“Ｈ”の
時、ＮＭＯＳ１がオン状態、ＰＭＯＳ２がオフ状態とな
り、出力信号ＯＵＴが“Ｌ”となる。入力信号ＩＮが
“Ｌ”の時、ＮＭＯＳ１がオフ状態、ＰＭＯＳ２がオン
状態となり、出力信号ＯＵＴが“Ｈ”となる。論理回路
の入力信号ＩＮが“Ｈ”の時、スタンバイモードになる
ように制御信号ＬＳＰを“Ｈ”にすると、ＰＭＯＳ３が
オフ状態となり、論理回路への電流経路が遮断される。
この第１の実施例のＣＭＯＳ型集積回路装置では、次の
ような効果（ａ），（ｂ）がある。
時には、制御信号ＳＬＰを低レベル（以下、“Ｌ”とい
う）にしておけばＰＭＯＳ３がオン状態となる。する
と、ＮＭＯＳ１及びＰＭＯＳ２からなる論理回路は、通
常のインバータ動作を行い、入力信号ＩＮが“Ｈ”の
時、ＮＭＯＳ１がオン状態、ＰＭＯＳ２がオフ状態とな
り、出力信号ＯＵＴが“Ｌ”となる。入力信号ＩＮが
“Ｌ”の時、ＮＭＯＳ１がオフ状態、ＰＭＯＳ２がオン
状態となり、出力信号ＯＵＴが“Ｈ”となる。論理回路
の入力信号ＩＮが“Ｈ”の時、スタンバイモードになる
ように制御信号ＬＳＰを“Ｈ”にすると、ＰＭＯＳ３が
オフ状態となり、論理回路への電流経路が遮断される。
この第１の実施例のＣＭＯＳ型集積回路装置では、次の
ような効果（ａ），（ｂ）がある。
【００１４】（ａ） ＰＭＯＳ２と３は、同一のチャネ
ル不純物プロファイルをもつMOSFETであるが、閾値電圧
Ｖt を大きくするためにＰＭＯＳ３のゲート長がＰＭＯ
Ｓ２のゲート長よりも長く設定されているので、カット
オフ特性が改善されている。MOSFETにおいては、一般
に、ゲート長が短くなるとショートチャネル効果が現
れ、閾値電圧Ｖt が低下してサブスレショルド特性が悪
化する。図２は、ゲート長Ｌの異なる２つのMOSFETのド
レイン電流ＩDS−ゲート電圧ＶG の特性図であり、横軸
のゲート電圧ＶG は対数でプロットしてある。MOSFETの
サブスレショルド領域におけるドレイン電流ＩDSは、ゲ
ート電圧ＶGに対して指数関数的に変化する。閾値電圧
をＶt 、ゲート・ソース間電圧ＶGS＝Ｖt の時のドレイ
ン電流をＩ0 、サブスレショルド係数をＳとすれば、MO
SFETにおけるソース・ドレイン間を流れるドレイン電流
ＩDSは、
ル不純物プロファイルをもつMOSFETであるが、閾値電圧
Ｖt を大きくするためにＰＭＯＳ３のゲート長がＰＭＯ
Ｓ２のゲート長よりも長く設定されているので、カット
オフ特性が改善されている。MOSFETにおいては、一般
に、ゲート長が短くなるとショートチャネル効果が現
れ、閾値電圧Ｖt が低下してサブスレショルド特性が悪
化する。図２は、ゲート長Ｌの異なる２つのMOSFETのド
レイン電流ＩDS−ゲート電圧ＶG の特性図であり、横軸
のゲート電圧ＶG は対数でプロットしてある。MOSFETの
サブスレショルド領域におけるドレイン電流ＩDSは、ゲ
ート電圧ＶGに対して指数関数的に変化する。閾値電圧
をＶt 、ゲート・ソース間電圧ＶGS＝Ｖt の時のドレイ
ン電流をＩ0 、サブスレショルド係数をＳとすれば、MO
SFETにおけるソース・ドレイン間を流れるドレイン電流
ＩDSは、
【数１】 のように表せる。スタンバイ時のリーク電流は、ゲート
電圧ＶG が０Ｖの時のサブスレショルド電流に主に起因
する。ゲート長Ｌの短いMOSFET及びゲート長Ｌの長いMO
SFETのゲート電圧ＶG ＝０Ｖの時のドレイン電流ＩL1及
びＩL2は、次式（２）のように表現できる。
電圧ＶG が０Ｖの時のサブスレショルド電流に主に起因
する。ゲート長Ｌの短いMOSFET及びゲート長Ｌの長いMO
SFETのゲート電圧ＶG ＝０Ｖの時のドレイン電流ＩL1及
びＩL2は、次式（２）のように表現できる。
【００１５】
【数２】 （ｂ） 前記（ａ）における具体的な数値を仮定してこ
の第１の実施例の効果を検証してみる。電源電位Ｖｃｃ
として１Ｖを想定し、論理回路を構成するＮＭＯＳ１及
びＰＭＯＳ２の閾値電圧Ｖt を電源電圧Ｖｃｃの２０％
の０．２Ｖに設定する。短いゲート長Ｌのサブスレショ
ルド係数Ｓ1 ＝０．１Ｖ/dec、長いゲート長のサブスレ
ショルド係数Ｓ2 ＝０．０８Ｖ/dec、閾値電圧Ｖt2＝
０．４Ｖ、ドレイン電流Ｉ0 ＝１Ｅ-７Ａ/μｍとする
と、ドレイン電流ＩL1＝１Ｅ-９Ａ/μｍ、ＩL2＝１Ｅ-
１２Ａ/μｍとなる。従来の方式において、単位論理回
路のチャネル幅が１０μｍ、１００万論理回路を１チッ
プに搭載したデバイスでは、リーク電流の合計が１０ｍ
Ａにもなってしまう。温度が上昇した場合、サブスレシ
ョルド係数Ｓの値が大きくなるので、さらにリーク電流
が激増する。そのため、携帯機器等のバッテリオペレー
ション（電池駆動）をねらった低消費電力デバイスでは
致命的となる。これに対し、本実施例のように閾値電圧
Ｖt を大きくするためにＰＭＯＳ３のゲート長を長くし
た場合、リーク電流を約１０００分の１に低減できる。
以上のように、この第１の実施例では、カットオフ特性
が改善され、スタンバイ時のリーク電流が大幅に抑制さ
れることがわかる。
の第１の実施例の効果を検証してみる。電源電位Ｖｃｃ
として１Ｖを想定し、論理回路を構成するＮＭＯＳ１及
びＰＭＯＳ２の閾値電圧Ｖt を電源電圧Ｖｃｃの２０％
の０．２Ｖに設定する。短いゲート長Ｌのサブスレショ
ルド係数Ｓ1 ＝０．１Ｖ/dec、長いゲート長のサブスレ
ショルド係数Ｓ2 ＝０．０８Ｖ/dec、閾値電圧Ｖt2＝
０．４Ｖ、ドレイン電流Ｉ0 ＝１Ｅ-７Ａ/μｍとする
と、ドレイン電流ＩL1＝１Ｅ-９Ａ/μｍ、ＩL2＝１Ｅ-
１２Ａ/μｍとなる。従来の方式において、単位論理回
路のチャネル幅が１０μｍ、１００万論理回路を１チッ
プに搭載したデバイスでは、リーク電流の合計が１０ｍ
Ａにもなってしまう。温度が上昇した場合、サブスレシ
ョルド係数Ｓの値が大きくなるので、さらにリーク電流
が激増する。そのため、携帯機器等のバッテリオペレー
ション（電池駆動）をねらった低消費電力デバイスでは
致命的となる。これに対し、本実施例のように閾値電圧
Ｖt を大きくするためにＰＭＯＳ３のゲート長を長くし
た場合、リーク電流を約１０００分の１に低減できる。
以上のように、この第１の実施例では、カットオフ特性
が改善され、スタンバイ時のリーク電流が大幅に抑制さ
れることがわかる。
【００１６】第２の実施例 図３は、本発明の第２の実施例を示すＣＭＯＳ型集積回
路装置の回路図である。このＣＭＯＳ型集積回路装置
は、第１のMISFETであるＰＭＯＳ１１及び第２のMISFET
であるＮＭＯＳ１２からなるＣＭＯＳインバータで構成
された論理回路を有し、そのＰＭＯＳ１１のソースが電
源電位Ｖｃｃに接続され、さらにそのＮＭＯＳ１２のソ
ースが内部接地ラインＬＶＳに接続されている。このＰ
ＭＯＳ１１及びＮＭＯＳ１２のゲートには入力信号ＩＮ
が入力され、それらのドレインから出力信号ＯＵＴが出
力される。内部接地ラインＬＶＳと接地電位Ｖｓｓとの
間には、第３のMISFETであるＮＭＯＳ１３が接続されて
いる。ＮＭＯＳ１３のゲートには、スタンバイモード時
に“Ｌ”になる反転制御信号／ＳＬＰが印加されてい
る。ＰＭＯＳ１１及びＮＭＯＳ１２は、低電圧動作に適
するように閾値電圧Ｖt を十分低く設定してある。閾値
電圧Ｖt を大きくするため、ＮＭＯＳ１３のゲート長は
論理回路を構成するＰＭＯＳ１１及びＮＭＯＳ１２のゲ
ート長より長く形成されている。
路装置の回路図である。このＣＭＯＳ型集積回路装置
は、第１のMISFETであるＰＭＯＳ１１及び第２のMISFET
であるＮＭＯＳ１２からなるＣＭＯＳインバータで構成
された論理回路を有し、そのＰＭＯＳ１１のソースが電
源電位Ｖｃｃに接続され、さらにそのＮＭＯＳ１２のソ
ースが内部接地ラインＬＶＳに接続されている。このＰ
ＭＯＳ１１及びＮＭＯＳ１２のゲートには入力信号ＩＮ
が入力され、それらのドレインから出力信号ＯＵＴが出
力される。内部接地ラインＬＶＳと接地電位Ｖｓｓとの
間には、第３のMISFETであるＮＭＯＳ１３が接続されて
いる。ＮＭＯＳ１３のゲートには、スタンバイモード時
に“Ｌ”になる反転制御信号／ＳＬＰが印加されてい
る。ＰＭＯＳ１１及びＮＭＯＳ１２は、低電圧動作に適
するように閾値電圧Ｖt を十分低く設定してある。閾値
電圧Ｖt を大きくするため、ＮＭＯＳ１３のゲート長は
論理回路を構成するＰＭＯＳ１１及びＮＭＯＳ１２のゲ
ート長より長く形成されている。
【００１７】次に、動作を説明する。アクティブモード
時には、反転制御信号／ＳＬＰを“Ｈ”にしておけば、
ＮＭＯＳ１３がオン状態となる。すると、論理回路は通
常の動作を行い、入力信号ＩＮが“Ｈ”の時、ＰＭＯＳ
１１がオフ状態、ＮＭＯＳ１２がオン状態となり、出力
信号ＯＵＴが“Ｌ”となる。入力信号ＩＮが“Ｌ”の
時、ＰＭＯＳ１１がオン状態、ＮＭＯＳ１２がオフ状態
となり、出力信号ＯＵＴが“Ｈ”となる。入力信号ＩＮ
が“Ｌ”の時、スタンバイモードになるように反転制御
信号／ＳＬＰを“Ｌ”にすると、ＮＭＯＳ１３がオフ状
態となり、論理回路への電流経路が遮断される。以上の
ように、この第２の実施例では、ＮＭＯＳ１２と１３が
同一のチャネル不純物プロファイルをもつMOSFETである
が、閾値電圧Ｖt を高くするためにＮＭＯＳ１３のゲー
ト長をＮＭＯＳ１２のゲート長よりも長く設定している
ので、カットオフ特性を改善でき、第１の実施例と同様
の効果が期待できる。
時には、反転制御信号／ＳＬＰを“Ｈ”にしておけば、
ＮＭＯＳ１３がオン状態となる。すると、論理回路は通
常の動作を行い、入力信号ＩＮが“Ｈ”の時、ＰＭＯＳ
１１がオフ状態、ＮＭＯＳ１２がオン状態となり、出力
信号ＯＵＴが“Ｌ”となる。入力信号ＩＮが“Ｌ”の
時、ＰＭＯＳ１１がオン状態、ＮＭＯＳ１２がオフ状態
となり、出力信号ＯＵＴが“Ｈ”となる。入力信号ＩＮ
が“Ｌ”の時、スタンバイモードになるように反転制御
信号／ＳＬＰを“Ｌ”にすると、ＮＭＯＳ１３がオフ状
態となり、論理回路への電流経路が遮断される。以上の
ように、この第２の実施例では、ＮＭＯＳ１２と１３が
同一のチャネル不純物プロファイルをもつMOSFETである
が、閾値電圧Ｖt を高くするためにＮＭＯＳ１３のゲー
ト長をＮＭＯＳ１２のゲート長よりも長く設定している
ので、カットオフ特性を改善でき、第１の実施例と同様
の効果が期待できる。
【００１８】第３の実施例 図４は、本発明の第３の実施例を示すＣＭＯＳ型集積回
路装置の回路図である。このＣＭＯＳ型集積回路装置
は、第１のMISFETであるＮＭＯＳ２１及び第２のMISFET
であるＰＭＯＳ２２からなるＣＭＯＳインバータで構成
された論理回路を有し、そのＮＭＯＳ２１及びＰＭＯＳ
２２のゲートに入力信号ＩＮが入力され、それらのドレ
インから出力信号ＯＵＴが出力されるようになってい
る。ＮＭＯＳ２１のソースには内部接地ラインＬＶＳが
接続され、その内部接地ラインＬＶＳと接地電位Ｖｓｓ
との間に、第３のMISFETであるＮＭＯＳ２３が接続され
ている。ＰＭＯＳ２２のソースには内部電源ラインＬＶ
Ｃが接続され、その内部電源ラインＬＶＣと電源電位Ｖ
ｃｃとの間に、第４のMISFETであるＰＭＯＳ２４が接続
されている。ＮＭＯＳ２３のゲートには、スタンバイモ
ード時に“Ｌ”になる反転制御信号／ＳＬＰが印加さ
れ、さらにＰＭＯＳ２４のゲートには、スタンバイモー
ド時に“Ｈ”になる制御信号ＳＬＰが印加されている。
論理回路を構成するＮＭＯＳ２１及びＰＭＯＳ２２は、
低電圧動作に適するように閾値電圧Ｖt を十分低く設定
してある。閾値電圧Ｖt を大きくするため、ＮＭＯＳ２
３及びＰＭＯＳ２４のゲート長は、ＮＭＯＳ２１及びＰ
ＭＯＳ２２のゲート長より長く形成されている。
路装置の回路図である。このＣＭＯＳ型集積回路装置
は、第１のMISFETであるＮＭＯＳ２１及び第２のMISFET
であるＰＭＯＳ２２からなるＣＭＯＳインバータで構成
された論理回路を有し、そのＮＭＯＳ２１及びＰＭＯＳ
２２のゲートに入力信号ＩＮが入力され、それらのドレ
インから出力信号ＯＵＴが出力されるようになってい
る。ＮＭＯＳ２１のソースには内部接地ラインＬＶＳが
接続され、その内部接地ラインＬＶＳと接地電位Ｖｓｓ
との間に、第３のMISFETであるＮＭＯＳ２３が接続され
ている。ＰＭＯＳ２２のソースには内部電源ラインＬＶ
Ｃが接続され、その内部電源ラインＬＶＣと電源電位Ｖ
ｃｃとの間に、第４のMISFETであるＰＭＯＳ２４が接続
されている。ＮＭＯＳ２３のゲートには、スタンバイモ
ード時に“Ｌ”になる反転制御信号／ＳＬＰが印加さ
れ、さらにＰＭＯＳ２４のゲートには、スタンバイモー
ド時に“Ｈ”になる制御信号ＳＬＰが印加されている。
論理回路を構成するＮＭＯＳ２１及びＰＭＯＳ２２は、
低電圧動作に適するように閾値電圧Ｖt を十分低く設定
してある。閾値電圧Ｖt を大きくするため、ＮＭＯＳ２
３及びＰＭＯＳ２４のゲート長は、ＮＭＯＳ２１及びＰ
ＭＯＳ２２のゲート長より長く形成されている。
【００１９】次に、動作を説明する。アクティブモード
時には、反転制御信号／ＳＬＰを“Ｌ”に、制御信号Ｓ
ＬＰを“Ｈ”にしておけば、ＮＭＯＳ２３及びＰＭＯＳ
２４がオン状態となる。すると、論理回路は通常のイン
バータ動作を行い、入力信号ＩＮが“Ｈ”の時、ＮＭＯ
Ｓ２１がオン状態、ＰＭＯＳ２２がオフ状態となり、出
力信号ＯＵＴが“Ｌ”となる。入力信号ＩＮが“Ｌ”の
時、ＮＭＯＳ２１がオン状態、ＰＭＯＳ２２がオン状態
となり、出力信号ＯＵＴが“Ｈ”となる。スタンバイモ
ードになるように反転制御信号／ＳＬＰを“Ｌ”に、制
御信号ＳＬＰを“Ｈ”にすると、ＮＭＯＳ２３及びＰＭ
ＯＳ２４がいずれもオフ状態となり、論理回路への電流
経路が遮断される。この第３の実施例では、次のような
効果がある。第１及び第２の実施例では、スタンバイモ
ード時の論理回路の出力信号ＯＵＴが“Ｈ”か“Ｌ”に
固定、あるいはそのどちらかになる確率が非常に大きい
場合、エリアペナルティ（占有面積）を最小限に抑えて
効果的にリーク電流を低減することができる。ところ
が、レジスタ等のような、スタンバイモード時の論理回
路の出力信号ＯＵＴが“Ｈ”か“Ｌ”のどちらになるか
定まらない場合には、電源電位Ｖｃｃ及び接地電位Ｖｓ
ｓの両側にゲート長を長く設定したトランジスタを挿入
する必要がある。これに対し、この第３の実施例では、
ＮＭＯＳ２１と２３、及びＰＭＯＳ２２と２４はそれぞ
れ同一のチャネル不純物プロファイルをもつMOSFETであ
るが、閾値電圧Ｖt を高くするため、ＮＭＯＳ２３のゲ
ート長をＮＭＯＳ２１のゲート長よりも長く設定し、さ
らにＰＭＯＳ２４のゲート長をＰＭＯＳ２２のゲート長
よりも長く設定しているので、カットオフ特性を改善で
きる。そのため、論理回路の出力信号ＯＵＴのレベルに
かかわりなく、スタンバイモード時のリーク電流を抑制
できる。
時には、反転制御信号／ＳＬＰを“Ｌ”に、制御信号Ｓ
ＬＰを“Ｈ”にしておけば、ＮＭＯＳ２３及びＰＭＯＳ
２４がオン状態となる。すると、論理回路は通常のイン
バータ動作を行い、入力信号ＩＮが“Ｈ”の時、ＮＭＯ
Ｓ２１がオン状態、ＰＭＯＳ２２がオフ状態となり、出
力信号ＯＵＴが“Ｌ”となる。入力信号ＩＮが“Ｌ”の
時、ＮＭＯＳ２１がオン状態、ＰＭＯＳ２２がオン状態
となり、出力信号ＯＵＴが“Ｈ”となる。スタンバイモ
ードになるように反転制御信号／ＳＬＰを“Ｌ”に、制
御信号ＳＬＰを“Ｈ”にすると、ＮＭＯＳ２３及びＰＭ
ＯＳ２４がいずれもオフ状態となり、論理回路への電流
経路が遮断される。この第３の実施例では、次のような
効果がある。第１及び第２の実施例では、スタンバイモ
ード時の論理回路の出力信号ＯＵＴが“Ｈ”か“Ｌ”に
固定、あるいはそのどちらかになる確率が非常に大きい
場合、エリアペナルティ（占有面積）を最小限に抑えて
効果的にリーク電流を低減することができる。ところ
が、レジスタ等のような、スタンバイモード時の論理回
路の出力信号ＯＵＴが“Ｈ”か“Ｌ”のどちらになるか
定まらない場合には、電源電位Ｖｃｃ及び接地電位Ｖｓ
ｓの両側にゲート長を長く設定したトランジスタを挿入
する必要がある。これに対し、この第３の実施例では、
ＮＭＯＳ２１と２３、及びＰＭＯＳ２２と２４はそれぞ
れ同一のチャネル不純物プロファイルをもつMOSFETであ
るが、閾値電圧Ｖt を高くするため、ＮＭＯＳ２３のゲ
ート長をＮＭＯＳ２１のゲート長よりも長く設定し、さ
らにＰＭＯＳ２４のゲート長をＰＭＯＳ２２のゲート長
よりも長く設定しているので、カットオフ特性を改善で
きる。そのため、論理回路の出力信号ＯＵＴのレベルに
かかわりなく、スタンバイモード時のリーク電流を抑制
できる。
【００２０】第４の実施例 図５は、本発明の第４の実施例を示すＣＭＯＳ型集積回
路装置の回路図である。このＣＭＯＳ型集積回路装置で
は、第１及び第２の実施例で示した方式を交互にシリー
ズ接続（直列接続）した構成となっている。即ち、第１
のMISFETであるＮＭＯＳ３１及び第２のMISFETであるＰ
ＭＯＳ３２からなるＣＭＯＳインバータで構成された第
１の論理回路を有し、そのＮＭＯＳ３１及びＰＭＯＳ３
２のゲートに入力信号ＩＮが入力される。ＮＭＯＳ３１
のソースが接地電位Ｖｓｓに接続され、さらにＰＭＯＳ
３２のソース側の内部電源ラインＬＶＣと電源電位Ｖｃ
ｃとの間に、第３のMISFETであるＰＭＯＳ３３が接続さ
れている。ＰＭＯＳ３３のゲートには、スタンバイモー
ド時に“Ｈ”になる制御信号ＳＬＰが印加されている。
第１の論理回路を構成するＮＭＯＳ３１及びＰＭＯＳ３
２のドレイン側には、第２の論理回路の入力側が接続さ
れている。この第２の論理回路は、第４のMISFETである
ＰＭＯＳ３４及び第５のMISFETであるＮＭＯＳ３５から
なるＣＭＯＳインバータで構成され、そのＰＭＯＳ３４
及びＮＭＯＳ３５のドレインから出力信号ＯＵＴが出力
される。ＰＭＯＳ３４のソースが電源電位Ｖｃｃが接続
され、ＮＭＯＳ３５のソース側の内部接地ラインＬＶＳ
と接地電位Ｖｓｓとの間に、第６のMISFETであるＮＭＯ
Ｓ３６が接続されている。ＮＭＯＳ３６のゲートには、
スタンバイモード時に“Ｌ”になる反転制御信号／ＳＬ
Ｐが印加されている。第１の論理回路を構成するＮＭＯ
Ｓ３１及びＰＭＯＳ３２と第２の論理回路を構成するＰ
ＭＯＳ３４及びＮＭＯＳ３５は、低電圧動作に適するよ
うに閾値電圧Ｖt が十分低く設定してある。さらに、閾
値電圧を高くするため、ＰＭＯＳ３３のゲート長がＰＭ
ＯＳ３２のゲート長よりも長く形成されると共に、ＮＭ
ＯＳ３６のゲート長がＮＭＯＳ３５のゲート長よりも長
く形成されている。
路装置の回路図である。このＣＭＯＳ型集積回路装置で
は、第１及び第２の実施例で示した方式を交互にシリー
ズ接続（直列接続）した構成となっている。即ち、第１
のMISFETであるＮＭＯＳ３１及び第２のMISFETであるＰ
ＭＯＳ３２からなるＣＭＯＳインバータで構成された第
１の論理回路を有し、そのＮＭＯＳ３１及びＰＭＯＳ３
２のゲートに入力信号ＩＮが入力される。ＮＭＯＳ３１
のソースが接地電位Ｖｓｓに接続され、さらにＰＭＯＳ
３２のソース側の内部電源ラインＬＶＣと電源電位Ｖｃ
ｃとの間に、第３のMISFETであるＰＭＯＳ３３が接続さ
れている。ＰＭＯＳ３３のゲートには、スタンバイモー
ド時に“Ｈ”になる制御信号ＳＬＰが印加されている。
第１の論理回路を構成するＮＭＯＳ３１及びＰＭＯＳ３
２のドレイン側には、第２の論理回路の入力側が接続さ
れている。この第２の論理回路は、第４のMISFETである
ＰＭＯＳ３４及び第５のMISFETであるＮＭＯＳ３５から
なるＣＭＯＳインバータで構成され、そのＰＭＯＳ３４
及びＮＭＯＳ３５のドレインから出力信号ＯＵＴが出力
される。ＰＭＯＳ３４のソースが電源電位Ｖｃｃが接続
され、ＮＭＯＳ３５のソース側の内部接地ラインＬＶＳ
と接地電位Ｖｓｓとの間に、第６のMISFETであるＮＭＯ
Ｓ３６が接続されている。ＮＭＯＳ３６のゲートには、
スタンバイモード時に“Ｌ”になる反転制御信号／ＳＬ
Ｐが印加されている。第１の論理回路を構成するＮＭＯ
Ｓ３１及びＰＭＯＳ３２と第２の論理回路を構成するＰ
ＭＯＳ３４及びＮＭＯＳ３５は、低電圧動作に適するよ
うに閾値電圧Ｖt が十分低く設定してある。さらに、閾
値電圧を高くするため、ＰＭＯＳ３３のゲート長がＰＭ
ＯＳ３２のゲート長よりも長く形成されると共に、ＮＭ
ＯＳ３６のゲート長がＮＭＯＳ３５のゲート長よりも長
く形成されている。
【００２１】次に、動作を説明する。アクティブモード
時には、制御信号ＬＳＰを“Ｌ”に、反転制御信号／Ｌ
ＳＰを“Ｈ”にしておけば、ＰＭＯＳ３３及びＮＭＯＳ
３６がオン状態となる。すると、第１及び第２の論理回
路は通常のインバータ動作を行い、入力信号ＩＮが
“Ｈ”の時、ＮＭＯＳ３１がオン状態、ＰＭＯＳ３２が
オフ状態となり、そのＮＭＯＳ３１のドレインが“Ｌ”
となる。ＮＭＯＳ３１のドレインが“Ｌ”になると、Ｐ
ＭＯＳ３４がオン状態、ＮＭＯＳ３５がオフ状態とな
り、出力信号ＯＵＴが“Ｈ”となる。入力信号ＩＮが
“Ｌ”の時には、出力信号ＯＵＴが“Ｌ”となる。スタ
ンバイモードになるように制御信号ＳＬＰを“Ｈ”に、
反転制御信号／ＳＬＰを“Ｌ”にすると、ＰＭＯＳ３３
及びＮＭＯＳ３６がいずれもオフ状態となり、第１及び
第２の論理回路への電流経路が遮断される。そのため、
入力信号ＩＮのレベルに応じて、ＰＭＯＳ３２あるいは
ＮＭＯＳ３５のリーク電流がなくなる。この第４の実施
例では、次のような効果がある。この第４の実施例は、
第１及び第２の実施例を組み合わせ、スタンバイモード
時の各段の論理回路の出力レベルに合わせて電源電位Ｖ
ｃｃ及び接地電位Ｖｓｓ側にゲート長の長いＰＭＯＳ３
３及びＮＭＯＳ３６を挿入しているので、エリアペナル
ティを最小限に抑えて、効果的にリーク電流を低減でき
る。
時には、制御信号ＬＳＰを“Ｌ”に、反転制御信号／Ｌ
ＳＰを“Ｈ”にしておけば、ＰＭＯＳ３３及びＮＭＯＳ
３６がオン状態となる。すると、第１及び第２の論理回
路は通常のインバータ動作を行い、入力信号ＩＮが
“Ｈ”の時、ＮＭＯＳ３１がオン状態、ＰＭＯＳ３２が
オフ状態となり、そのＮＭＯＳ３１のドレインが“Ｌ”
となる。ＮＭＯＳ３１のドレインが“Ｌ”になると、Ｐ
ＭＯＳ３４がオン状態、ＮＭＯＳ３５がオフ状態とな
り、出力信号ＯＵＴが“Ｈ”となる。入力信号ＩＮが
“Ｌ”の時には、出力信号ＯＵＴが“Ｌ”となる。スタ
ンバイモードになるように制御信号ＳＬＰを“Ｈ”に、
反転制御信号／ＳＬＰを“Ｌ”にすると、ＰＭＯＳ３３
及びＮＭＯＳ３６がいずれもオフ状態となり、第１及び
第２の論理回路への電流経路が遮断される。そのため、
入力信号ＩＮのレベルに応じて、ＰＭＯＳ３２あるいは
ＮＭＯＳ３５のリーク電流がなくなる。この第４の実施
例では、次のような効果がある。この第４の実施例は、
第１及び第２の実施例を組み合わせ、スタンバイモード
時の各段の論理回路の出力レベルに合わせて電源電位Ｖ
ｃｃ及び接地電位Ｖｓｓ側にゲート長の長いＰＭＯＳ３
３及びＮＭＯＳ３６を挿入しているので、エリアペナル
ティを最小限に抑えて、効果的にリーク電流を低減でき
る。
【００２２】第５の実施例 図６は、本発明の第５の実施例を示すＣＭＯＳ型集積回
路装置の回路図である。このＣＭＯＳ型集積回路装置
は、第１のMISFETであるＮＭＯＳ４１及び第２のMISFET
であるＰＭＯＳ４２からなるＣＭＯＳインバータで構成
された論理回路を有し、それらのＮＭＯＳ４１及びＰＭ
ＯＳ４２のバックゲート（ウェル）がソースに接続され
てゼロバイアスとなっている。ＮＭＯＳ４１のソース
は、接地電位Ｖｓｓに接続されている。ＮＭＯＳ４１及
びＰＭＯＳ４２のゲートに入力信号ＩＮが入力され、そ
れらのドレインから出力信号ＯＵＴが出力される。ＰＭ
ＯＳ４２のソースは、内部電源ラインＬＶＣに接続され
ている。内部電源ラインＬＶＣと電源電位Ｖｃｃとの間
には、第３のMISFETであるＰＭＯＳ４３が接続されてい
る。ＰＭＯＳ４３のゲートには、スタンバイモード時に
“Ｈ”になる制御信号ＳＬＰが印加されている。さら
に、ＰＭＯＳ４３のバックゲートには、基板効果によっ
て閾値電圧Ｖt を高くするために、ソースよりも高い電
位に設定されたバックバイアスＶｂｂｐが印加されてい
る（以下特にことわらない限り、バックバイアスの値は
それぞれのMOSFETのソース電位を基準にとることにす
る）。いずれのＮＭＯＳ４１及びＰＭＯＳ４２，４３
も、低電圧動作に適するように閾値電圧Ｖt を十分低く
設定してある。ＰＭＯＳ４２と４３のウェルは分離され
ている。
路装置の回路図である。このＣＭＯＳ型集積回路装置
は、第１のMISFETであるＮＭＯＳ４１及び第２のMISFET
であるＰＭＯＳ４２からなるＣＭＯＳインバータで構成
された論理回路を有し、それらのＮＭＯＳ４１及びＰＭ
ＯＳ４２のバックゲート（ウェル）がソースに接続され
てゼロバイアスとなっている。ＮＭＯＳ４１のソース
は、接地電位Ｖｓｓに接続されている。ＮＭＯＳ４１及
びＰＭＯＳ４２のゲートに入力信号ＩＮが入力され、そ
れらのドレインから出力信号ＯＵＴが出力される。ＰＭ
ＯＳ４２のソースは、内部電源ラインＬＶＣに接続され
ている。内部電源ラインＬＶＣと電源電位Ｖｃｃとの間
には、第３のMISFETであるＰＭＯＳ４３が接続されてい
る。ＰＭＯＳ４３のゲートには、スタンバイモード時に
“Ｈ”になる制御信号ＳＬＰが印加されている。さら
に、ＰＭＯＳ４３のバックゲートには、基板効果によっ
て閾値電圧Ｖt を高くするために、ソースよりも高い電
位に設定されたバックバイアスＶｂｂｐが印加されてい
る（以下特にことわらない限り、バックバイアスの値は
それぞれのMOSFETのソース電位を基準にとることにす
る）。いずれのＮＭＯＳ４１及びＰＭＯＳ４２，４３
も、低電圧動作に適するように閾値電圧Ｖt を十分低く
設定してある。ＰＭＯＳ４２と４３のウェルは分離され
ている。
【００２３】図７は、図６の概略のデバイス構造断面図
である。この第５の実施例では、ＰＭＯＳ４２と４３の
ウェルを分離してやればよいので、従来知られているＰ
型半導体基板を用いたＮウェル構造がそのまま使用でき
る。この図７のデバイス構造では、Ｐ型シリコン基板か
らなる半導体基板５０内に、Ｐウェル５１と第１のウェ
ルであるＮウェル５２と第２のウェルであるＮウェル５
３とが形成され、それらのウェル間に素子分離用のフィ
ールド酸化膜５４が設けられている。Ｐウェル５１には
ＮＭＯＳ４１が、Ｎウェル５２にはＰＭＯＳ４２が、さ
らにＮウェル５３にはＰＭＯＳ４３がそれぞれ形成され
ている。即ち、Ｐウェル５１には、ソース領域であるＮ
型拡散層４１Ｓ、ドレイン領域であるＮ型拡散層４１
Ｄ、及びバックバイアス用のＮ型拡散層４１Ｂが形成さ
れ、さらにそのＮ型拡散層４１Ｓ，４１Ｄ間上に、ゲー
ト酸化膜５５を介してゲート電極４１Ｇが形成されてい
る。
である。この第５の実施例では、ＰＭＯＳ４２と４３の
ウェルを分離してやればよいので、従来知られているＰ
型半導体基板を用いたＮウェル構造がそのまま使用でき
る。この図７のデバイス構造では、Ｐ型シリコン基板か
らなる半導体基板５０内に、Ｐウェル５１と第１のウェ
ルであるＮウェル５２と第２のウェルであるＮウェル５
３とが形成され、それらのウェル間に素子分離用のフィ
ールド酸化膜５４が設けられている。Ｐウェル５１には
ＮＭＯＳ４１が、Ｎウェル５２にはＰＭＯＳ４２が、さ
らにＮウェル５３にはＰＭＯＳ４３がそれぞれ形成され
ている。即ち、Ｐウェル５１には、ソース領域であるＮ
型拡散層４１Ｓ、ドレイン領域であるＮ型拡散層４１
Ｄ、及びバックバイアス用のＮ型拡散層４１Ｂが形成さ
れ、さらにそのＮ型拡散層４１Ｓ，４１Ｄ間上に、ゲー
ト酸化膜５５を介してゲート電極４１Ｇが形成されてい
る。
【００２４】ＰＭＯＳ４２と４３は、それぞれ別のＮウ
ェル５２と５３に形成されていて、別個にバックバイア
スが設定可能となっている。つまり、Ｎウェル５２に
は、ソース領域であるＰ型拡散層４２Ｓ、ドレイン領域
であるＰ型拡散層４２Ｄ、及びバックバイアス用のＮ型
拡散層４２Ｂが形成され、さらにそのＰ型拡散層４２
Ｓ，４２Ｄ間上に、ゲート酸化膜５５を介してゲート電
極４２Ｇが形成されている。また、Ｎウェル５３には、
ソース領域であるＰ型拡散層４３Ｓ、ドレイン領域であ
るＰ型拡散層４３Ｄ、及びバックバイアス用のＮ型拡散
層４３Ｂが形成され、さらにそのＰ型拡散層４３Ｓ，４
３Ｄ間上に、ゲート酸化膜５５を介してゲート電極４３
Ｇが形成されている。図７のデバイス構造において、実
際のデバイスではＮＭＯＳ４１及びＰＭＯＳ４２，４３
の上に層間絶縁膜や配線層が形成されるが、ここでは図
示が省略されており、各電極間の電気的接続関係のみを
示している（以下のデバイス構造断面図においても同様
である）。
ェル５２と５３に形成されていて、別個にバックバイア
スが設定可能となっている。つまり、Ｎウェル５２に
は、ソース領域であるＰ型拡散層４２Ｓ、ドレイン領域
であるＰ型拡散層４２Ｄ、及びバックバイアス用のＮ型
拡散層４２Ｂが形成され、さらにそのＰ型拡散層４２
Ｓ，４２Ｄ間上に、ゲート酸化膜５５を介してゲート電
極４２Ｇが形成されている。また、Ｎウェル５３には、
ソース領域であるＰ型拡散層４３Ｓ、ドレイン領域であ
るＰ型拡散層４３Ｄ、及びバックバイアス用のＮ型拡散
層４３Ｂが形成され、さらにそのＰ型拡散層４３Ｓ，４
３Ｄ間上に、ゲート酸化膜５５を介してゲート電極４３
Ｇが形成されている。図７のデバイス構造において、実
際のデバイスではＮＭＯＳ４１及びＰＭＯＳ４２，４３
の上に層間絶縁膜や配線層が形成されるが、ここでは図
示が省略されており、各電極間の電気的接続関係のみを
示している（以下のデバイス構造断面図においても同様
である）。
【００２５】次に、動作を説明する。アクティブモード
時には、制御信号ＳＬＰを“Ｌ”にしておけば、ＰＭＯ
Ｓ４３がオン状態となる。すると、ＮＭＯＳ４１及びＰ
ＭＯＳ４２からなる論理回路は、第１の実施例と同様
に、通常のインバータ動作を行う。論理回路の入力信号
ＩＮが“Ｈ”の時、スタンバイモードになるように制御
信号ＳＬＰを“Ｈ”にすると、ＰＭＯＳ４３がオフ状態
となり、論理回路への電流経路が遮断され、ＰＭＯＳ４
２のリーク電流がなくなる。また、ＰＭＯＳ４３に印加
するバックバイアスＶｂｂｐと制御信号ＳＬＰを同期さ
せてアクティブモード時には該バックバイアスＶｂｂｐ
を０Ｖ、スタンバイモード時には該バックバイアスＶｂ
ｂｐとして正の電位を印加するような動作も可能であ
る。この第５の実施例では、次のような効果（１）〜
（３）がある。 （１） ＰＭＯＳ４２と４３は、同一のチャネル不純物
プロファイルをもつMOSFETであるが、該ＰＭＯＳ４３の
ウェルにはバックバイアスＶｂｂｐが印加されているの
で、基板効果により、次式（３）のように閾値電圧Ｖt
がΔＶt だけ上昇する。
時には、制御信号ＳＬＰを“Ｌ”にしておけば、ＰＭＯ
Ｓ４３がオン状態となる。すると、ＮＭＯＳ４１及びＰ
ＭＯＳ４２からなる論理回路は、第１の実施例と同様
に、通常のインバータ動作を行う。論理回路の入力信号
ＩＮが“Ｈ”の時、スタンバイモードになるように制御
信号ＳＬＰを“Ｈ”にすると、ＰＭＯＳ４３がオフ状態
となり、論理回路への電流経路が遮断され、ＰＭＯＳ４
２のリーク電流がなくなる。また、ＰＭＯＳ４３に印加
するバックバイアスＶｂｂｐと制御信号ＳＬＰを同期さ
せてアクティブモード時には該バックバイアスＶｂｂｐ
を０Ｖ、スタンバイモード時には該バックバイアスＶｂ
ｂｐとして正の電位を印加するような動作も可能であ
る。この第５の実施例では、次のような効果（１）〜
（３）がある。 （１） ＰＭＯＳ４２と４３は、同一のチャネル不純物
プロファイルをもつMOSFETであるが、該ＰＭＯＳ４３の
ウェルにはバックバイアスＶｂｂｐが印加されているの
で、基板効果により、次式（３）のように閾値電圧Ｖt
がΔＶt だけ上昇する。
【００２６】
【数３】 また、MOSFETのサブスレショルド領域におけるドレイン
電流ＩDSは、ゲート電圧ＶG に対して指数関数的に変化
する。そのため、第１の実施例と同様に、閾値電圧をＶ
t 、ゲート・ソース間電圧ＶGS＝Ｖt の時のドレイン電
流をＩ0 、サブスレショルド係数をＳとすれば、ドレイ
ン電流ＩDSを前記（１）式のように表せる。スタンバイ
時のリーク電流は、ゲート電圧ＶG が０Ｖの時のサブス
レショルド電流に主に起因する。ゲート電圧ＶG ＝０Ｖ
の時のドレイン電流ＩL1は、前記（２）式と同様に、次
式（２−１）のように表現できる。
電流ＩDSは、ゲート電圧ＶG に対して指数関数的に変化
する。そのため、第１の実施例と同様に、閾値電圧をＶ
t 、ゲート・ソース間電圧ＶGS＝Ｖt の時のドレイン電
流をＩ0 、サブスレショルド係数をＳとすれば、ドレイ
ン電流ＩDSを前記（１）式のように表せる。スタンバイ
時のリーク電流は、ゲート電圧ＶG が０Ｖの時のサブス
レショルド電流に主に起因する。ゲート電圧ＶG ＝０Ｖ
の時のドレイン電流ＩL1は、前記（２）式と同様に、次
式（２−１）のように表現できる。
【数４】 従って、バックバイアスＶｂｂｐによって閾値電圧Ｖt
をΔＶt だけ上昇させた場合、リーク電流ＩL2は該バッ
クバイアスＶｂｂｐによるサブスレショルド係数Ｓの変
動を無視すれば、次式（４）となる。
をΔＶt だけ上昇させた場合、リーク電流ＩL2は該バッ
クバイアスＶｂｂｐによるサブスレショルド係数Ｓの変
動を無視すれば、次式（４）となる。
【数５】 （２） 前記（１）において具体的な数値を仮定して効
果を検証してみる。第１の実施例と同様に、電源電位Ｖ
ｃｃとして１Ｖを想定し、閾値電圧Ｖt を該電源電位Ｖ
ｃｃの２０％の０．２Ｖに設定する。基板効果係数Ｋ＝
０．３Ｖ1/ 2 、サブスレショルド係数Ｓ＝０．０８Ｖ/d
ec、フェルミ準位２φFB＝０．７Ｖ、ドレイン電流Ｉ0
＝１Ｅ-７Ａ/μｍとすると、バックバイアスＶｂｂｐを
かけない場合、単位チャネル幅あたりのリーク電流は
３．２Ｅ-１０Ａ となる。単位論理回路のチャネル幅が
１０μｍ、１００万論理回路を１チップに搭載したデバ
イスでは、リーク電流の合計が３．２ｍＡにもなってし
まう。温度が上昇した場合、サブスレショルド係数Ｓの
値が大きくなるので、さらにリーク電流が激増する。そ
のため、バッテリオペレーションをねらった低消費電力
デバイスでは致命的となる。これに対し、この第５の実
施例のように、ＰＭＯＳ４３にバックバイアスＶｂｂｐ
を印加した場合、例えばＶｂｂｐ＝３Ｖとすると、閾値
電圧Ｖt の上昇分ΔＶt ＝０．３３Ｖとなり、リーク電
流を約１３０００分の１に低減できる。以上のように、
カットオフ特性が改善され、、スタンバイ時のリーク電
流が大幅に抑制されることがわかる。
果を検証してみる。第１の実施例と同様に、電源電位Ｖ
ｃｃとして１Ｖを想定し、閾値電圧Ｖt を該電源電位Ｖ
ｃｃの２０％の０．２Ｖに設定する。基板効果係数Ｋ＝
０．３Ｖ1/ 2 、サブスレショルド係数Ｓ＝０．０８Ｖ/d
ec、フェルミ準位２φFB＝０．７Ｖ、ドレイン電流Ｉ0
＝１Ｅ-７Ａ/μｍとすると、バックバイアスＶｂｂｐを
かけない場合、単位チャネル幅あたりのリーク電流は
３．２Ｅ-１０Ａ となる。単位論理回路のチャネル幅が
１０μｍ、１００万論理回路を１チップに搭載したデバ
イスでは、リーク電流の合計が３．２ｍＡにもなってし
まう。温度が上昇した場合、サブスレショルド係数Ｓの
値が大きくなるので、さらにリーク電流が激増する。そ
のため、バッテリオペレーションをねらった低消費電力
デバイスでは致命的となる。これに対し、この第５の実
施例のように、ＰＭＯＳ４３にバックバイアスＶｂｂｐ
を印加した場合、例えばＶｂｂｐ＝３Ｖとすると、閾値
電圧Ｖt の上昇分ΔＶt ＝０．３３Ｖとなり、リーク電
流を約１３０００分の１に低減できる。以上のように、
カットオフ特性が改善され、、スタンバイ時のリーク電
流が大幅に抑制されることがわかる。
【００２７】（３） ＰＭＯＳ４３に印加するバックバ
イアスＶｂｂｐと制御信号ＳＬＰを同期させてアクティ
ブモード時には該バックバイアスＶｂｂｐに０Ｖ、スタ
ンバイモード時には該バックバイアスＶｂｂｐに正の電
位を印加するような動作をさせると、スタンバイモード
時には前記（１），（２）と全く同様の効果が得られ
る。しかも、アクティブモード時にＰＭＯＳ４３の閾値
電圧Ｖt が低下するので、該ＰＭＯＳ４３のインピーダ
ンスが小さくなってそのドレイン電流ＩDSが増え、該Ｐ
ＭＯＳ４３の挿入にともなう駆動力の低下を防止でき、
該ＰＭＯＳ４３のチャネル幅を縮小できる。このため、
エリアペナルティが少なくなり、より高集積化が可能と
なる。
イアスＶｂｂｐと制御信号ＳＬＰを同期させてアクティ
ブモード時には該バックバイアスＶｂｂｐに０Ｖ、スタ
ンバイモード時には該バックバイアスＶｂｂｐに正の電
位を印加するような動作をさせると、スタンバイモード
時には前記（１），（２）と全く同様の効果が得られ
る。しかも、アクティブモード時にＰＭＯＳ４３の閾値
電圧Ｖt が低下するので、該ＰＭＯＳ４３のインピーダ
ンスが小さくなってそのドレイン電流ＩDSが増え、該Ｐ
ＭＯＳ４３の挿入にともなう駆動力の低下を防止でき、
該ＰＭＯＳ４３のチャネル幅を縮小できる。このため、
エリアペナルティが少なくなり、より高集積化が可能と
なる。
【００２８】第６の実施例 図８は、本発明の第６の実施例を示すＣＭＯＳ型集積回
路装置の回路図である。このＣＭＯＳ型集積回路装置
は、第２の実施例とほぼ同様に、第１のMISFETであるＰ
ＭＯＳ６１及び第２のMISFETであるＮＭＯＳ６２からな
るＣＭＯＳインバータで構成された論理回路を有し、そ
れらのＰＭＯＳ６１及びＮＭＯＳ６２のバックゲート
（ウェル）がソースに接続されてゼロバイアスとなって
いる。ＰＭＯＳ６１及びＮＭＯＳ６２のゲートには入力
信号ＩＮが入力され、それらのドレインから出力信号Ｏ
ＵＴが出力される。ＰＭＯＳ６１のソースには、電源電
位Ｖｃｃが接続されている。ＮＭＯＳ６２のソースには
内部接地ラインＬＶＳが接続され、その内部接地ライン
ＬＶＳと接地電位Ｖｓｓとの間に、第３のMISFETである
ＮＭＯＳ６３が接続されている。ＮＭＯＳ６２と６３の
ウェルは分離されており、該ＮＭＯＳ６３のバックゲー
トには、ソースよりも低い電位に設定されたバックバイ
アスＶｂｂｎが印加されている。また、ＮＭＯＳ６３の
ゲートには、スタンバイモード時に“Ｌ”になる制御信
号／ＳＬＰが印加されている。第５の実施例と同様に、
いずれのＰＭＯＳ６１及びＮＭＯＳ６２，６３も、低電
圧動作に適するように閾値電圧Ｖt を十分低く設定して
ある。
路装置の回路図である。このＣＭＯＳ型集積回路装置
は、第２の実施例とほぼ同様に、第１のMISFETであるＰ
ＭＯＳ６１及び第２のMISFETであるＮＭＯＳ６２からな
るＣＭＯＳインバータで構成された論理回路を有し、そ
れらのＰＭＯＳ６１及びＮＭＯＳ６２のバックゲート
（ウェル）がソースに接続されてゼロバイアスとなって
いる。ＰＭＯＳ６１及びＮＭＯＳ６２のゲートには入力
信号ＩＮが入力され、それらのドレインから出力信号Ｏ
ＵＴが出力される。ＰＭＯＳ６１のソースには、電源電
位Ｖｃｃが接続されている。ＮＭＯＳ６２のソースには
内部接地ラインＬＶＳが接続され、その内部接地ライン
ＬＶＳと接地電位Ｖｓｓとの間に、第３のMISFETである
ＮＭＯＳ６３が接続されている。ＮＭＯＳ６２と６３の
ウェルは分離されており、該ＮＭＯＳ６３のバックゲー
トには、ソースよりも低い電位に設定されたバックバイ
アスＶｂｂｎが印加されている。また、ＮＭＯＳ６３の
ゲートには、スタンバイモード時に“Ｌ”になる制御信
号／ＳＬＰが印加されている。第５の実施例と同様に、
いずれのＰＭＯＳ６１及びＮＭＯＳ６２，６３も、低電
圧動作に適するように閾値電圧Ｖt を十分低く設定して
ある。
【００２９】図９は、図８の概略のデバイス構造断面図
である。この第６の実施例では、ＮＭＯＳ６２と６３の
ウェルを分離してやる必要があるが、Ｐ型半導体基板を
用いたＮウェル構造では、Ｐウェル同士が電気的に分離
されていないので、二重拡散構造にしてＰウェル間を分
離してやらねばならない。図９のデバイス構造におい
て、Ｐ型シリコン基板からなる半導体基板７０内には、
第１のウェルであるＰＭＯＳ６１用のＮウェル７１、第
２のウェルであるＰウェル間分離用のＮウェル７２、及
び第３のウェルであるＰウェル間分離用のＮウェル７３
が形成されている。Ｎウェル７２内には第４のウェルで
あるＮＭＯＳ６２用のＰウェル７４が形成されると共
に、Ｎウェル７３内には第５のウェルであるＮＭＯＳ６
３用のＰウェル７５が形成されている。ＮＭＯＳ６２と
６３は、それぞれ別個のＰウェル７４及び７５に形成さ
れていて、別個にバックバイアスが設定可能となってい
る。
である。この第６の実施例では、ＮＭＯＳ６２と６３の
ウェルを分離してやる必要があるが、Ｐ型半導体基板を
用いたＮウェル構造では、Ｐウェル同士が電気的に分離
されていないので、二重拡散構造にしてＰウェル間を分
離してやらねばならない。図９のデバイス構造におい
て、Ｐ型シリコン基板からなる半導体基板７０内には、
第１のウェルであるＰＭＯＳ６１用のＮウェル７１、第
２のウェルであるＰウェル間分離用のＮウェル７２、及
び第３のウェルであるＰウェル間分離用のＮウェル７３
が形成されている。Ｎウェル７２内には第４のウェルで
あるＮＭＯＳ６２用のＰウェル７４が形成されると共
に、Ｎウェル７３内には第５のウェルであるＮＭＯＳ６
３用のＰウェル７５が形成されている。ＮＭＯＳ６２と
６３は、それぞれ別個のＰウェル７４及び７５に形成さ
れていて、別個にバックバイアスが設定可能となってい
る。
【００３０】即ち、半導体基板７０内に形成された各Ｎ
ウェル７１，７２，７３間は素子分離用のフィールド酸
化膜７６で分離されている。Ｎウェル７１には、ソース
領域であるＰ型拡散層６１Ｓ、ドレイン領域であるＰ型
拡散層６１Ｄ、及びバックバイアス用のＮ型拡散層６１
Ｂが形成され、そのＰ型拡散層６１Ｓ，６１Ｄ間上に、
ゲート酸化膜７７を介してゲート電極６１Ｇが形成され
ている。Ｎウェル７２内には、Ｐウェル７４が形成され
ると共に、バックバイアス用のＮ型拡散層７８が形成さ
れている。Ｐウェル７４には、ソース領域であるＮ型拡
散層６２Ｓ、ドレイン領域であるＮ型拡散層６２Ｄ、及
びバックバイアス用のＰ型拡散層６２Ｂが形成され、さ
らにそのＮ型拡散層６２Ｓ，６２Ｄ間上に、ゲート酸化
膜７７を介してゲート電極６２Ｇが形成されている。Ｎ
ウェル７３内には、Ｐウェル７５が形成されると共に、
バックバイアス用のＮ型拡散層７９が形成されている。
Ｐウェル７５には、ソース領域であるＮ型拡散層６３
Ｓ、ドレイン領域であるＮ型拡散層６３Ｄ、及びバック
バイアス用のＰ型拡散層６３Ｂが形成され、さらにその
Ｎ型拡散層６３Ｓ，６３Ｄ間上に、ゲート酸化膜７７を
介してゲート電極６３Ｇが形成されている。
ウェル７１，７２，７３間は素子分離用のフィールド酸
化膜７６で分離されている。Ｎウェル７１には、ソース
領域であるＰ型拡散層６１Ｓ、ドレイン領域であるＰ型
拡散層６１Ｄ、及びバックバイアス用のＮ型拡散層６１
Ｂが形成され、そのＰ型拡散層６１Ｓ，６１Ｄ間上に、
ゲート酸化膜７７を介してゲート電極６１Ｇが形成され
ている。Ｎウェル７２内には、Ｐウェル７４が形成され
ると共に、バックバイアス用のＮ型拡散層７８が形成さ
れている。Ｐウェル７４には、ソース領域であるＮ型拡
散層６２Ｓ、ドレイン領域であるＮ型拡散層６２Ｄ、及
びバックバイアス用のＰ型拡散層６２Ｂが形成され、さ
らにそのＮ型拡散層６２Ｓ，６２Ｄ間上に、ゲート酸化
膜７７を介してゲート電極６２Ｇが形成されている。Ｎ
ウェル７３内には、Ｐウェル７５が形成されると共に、
バックバイアス用のＮ型拡散層７９が形成されている。
Ｐウェル７５には、ソース領域であるＮ型拡散層６３
Ｓ、ドレイン領域であるＮ型拡散層６３Ｄ、及びバック
バイアス用のＰ型拡散層６３Ｂが形成され、さらにその
Ｎ型拡散層６３Ｓ，６３Ｄ間上に、ゲート酸化膜７７を
介してゲート電極６３Ｇが形成されている。
【００３１】次に、動作を説明する。アクティブモード
時には、第２の実施例と同様に、反転制御信号／ＳＬＰ
を“Ｈ”にしておけば、ＮＭＯＳ６３がオン状態とな
り、論理回路が通常のインバータ動作を行う。論理回路
の入力信号ＩＮが“Ｌ”の時、スタンバイモードになる
ように反転制御信号／ＳＬＰを“Ｌ”にすると、ＮＭＯ
Ｓ６３がオフ状態となり、該論理回路への電流経路が遮
断され、ＮＭＯＳ６２のリーク電流がなくなる。また、
第５の実施例とほぼ同様に、ＮＭＯＳ６３に印加するバ
ックバイアスＶｂｂｎと反転制御信号／ＳＬＰを同期さ
せてアクティブモード時には該バックバイアスＶｂｂｎ
に０Ｖ、スタンバイモード時には該バックバイアスＶｂ
ｂｎに負の電位を印加するような動作も可能である。
時には、第２の実施例と同様に、反転制御信号／ＳＬＰ
を“Ｈ”にしておけば、ＮＭＯＳ６３がオン状態とな
り、論理回路が通常のインバータ動作を行う。論理回路
の入力信号ＩＮが“Ｌ”の時、スタンバイモードになる
ように反転制御信号／ＳＬＰを“Ｌ”にすると、ＮＭＯ
Ｓ６３がオフ状態となり、該論理回路への電流経路が遮
断され、ＮＭＯＳ６２のリーク電流がなくなる。また、
第５の実施例とほぼ同様に、ＮＭＯＳ６３に印加するバ
ックバイアスＶｂｂｎと反転制御信号／ＳＬＰを同期さ
せてアクティブモード時には該バックバイアスＶｂｂｎ
に０Ｖ、スタンバイモード時には該バックバイアスＶｂ
ｂｎに負の電位を印加するような動作も可能である。
【００３２】この第６の実施例では、次のような効果
（ａ），（ｂ）がある。 （ａ） ＮＭＯＳ６２と６３は同一のチャネル不純物プ
ロファイルをもつMOSFETであるが、該ＮＭＯＳ６３のウ
ェルにはバックバイアスＶｂｂｎが印加されているの
で、閾値電圧Ｖt が上昇する。そのため、バックバイア
スＶｂｂｎの極性が第５の実施例と逆になっているが、
その第５の実施例の効果（１），（２）と同様の効果が
期待できる。 （ｂ） ＮＭＯＳ６３に印加するバックバイアスＶｂｂ
ｎと反転制御信号／ＳＬＰを同期させてアクティブモー
ド時には該バックバイアスＶｂｂｎに０Ｖ、スタンバイ
モード時には該バックバイアスＶｂｂｎに負の電位を印
加するような動作をさせると、スタンバイモード時には
前記（ａ）と全く同様の効果が得られる。しかも、第５
の実施例の効果（３）と同様に、アクティブモード時に
ＮＭＯＳ６３の閾値電圧Ｖt が低下するので、該ＮＭＯ
Ｓ６３の挿入にともなう駆動力の低下を防止でき、該Ｎ
ＭＯＳ６３のチャネル幅を縮小できる。このため、エリ
アペナルティが少なくなり、より高集積化が可能とな
る。
（ａ），（ｂ）がある。 （ａ） ＮＭＯＳ６２と６３は同一のチャネル不純物プ
ロファイルをもつMOSFETであるが、該ＮＭＯＳ６３のウ
ェルにはバックバイアスＶｂｂｎが印加されているの
で、閾値電圧Ｖt が上昇する。そのため、バックバイア
スＶｂｂｎの極性が第５の実施例と逆になっているが、
その第５の実施例の効果（１），（２）と同様の効果が
期待できる。 （ｂ） ＮＭＯＳ６３に印加するバックバイアスＶｂｂ
ｎと反転制御信号／ＳＬＰを同期させてアクティブモー
ド時には該バックバイアスＶｂｂｎに０Ｖ、スタンバイ
モード時には該バックバイアスＶｂｂｎに負の電位を印
加するような動作をさせると、スタンバイモード時には
前記（ａ）と全く同様の効果が得られる。しかも、第５
の実施例の効果（３）と同様に、アクティブモード時に
ＮＭＯＳ６３の閾値電圧Ｖt が低下するので、該ＮＭＯ
Ｓ６３の挿入にともなう駆動力の低下を防止でき、該Ｎ
ＭＯＳ６３のチャネル幅を縮小できる。このため、エリ
アペナルティが少なくなり、より高集積化が可能とな
る。
【００３３】第７の実施例 図１０は、本発明の第７の実施例を示すＣＭＯＳ型集積
回路装置の回路図である。このＣＭＯＳ型集積回路装置
は、第１のMISFETであるＮＭＯＳ８１及び第２のMISFET
であるＰＭＯＳ８２からなるＣＭＯＳインバータで構成
された論理回路を有し、そのＮＭＯＳ８１及びＰＭＯＳ
８２のゲートに入力信号ＩＮが入力され、それらのドレ
インから出力信号ＯＵＴが出力される。論理回路を構成
するＮＭＯＳ８１及びＰＭＯＳ８２のバックゲート（ウ
ェル）は、ソースに接続されてゼロバイアスとなってい
る。ＮＭＯＳ８１のソースには内部接地ラインＬＶＳが
接続され、その内部接地ラインＬＶＳと接地電位Ｖｓｓ
との間に、第３のMISFETであるＮＭＯＳ８３が接続され
ている。ＮＭＯＳ８１と８３のウェルは分離されてお
り、該ＮＭＯＳ８３のバックゲートには、ソースよりも
低い電位に設定されたバックバイアスＶｂｂｎが印加さ
れ、さらに該ＮＭＯＳ８３のゲートには、スタンバイモ
ード時に“Ｌ”になる反転制御信号／ＳＬＰが印加され
ている。ＰＭＯＳ８２のソースには内部電源ラインＬＶ
Ｃが接続され、その内部電源ラインＬＶＣと電源電位Ｖ
ｃｃとの間に、第４のMISFETであるＰＭＯＳ８４が接続
されている。ＰＭＯＳ８２と８４のウェルは分離されて
おり、該ＰＭＯＳ８４のバックゲートには、ソースより
も高い電位に設定されたバックバイアスＶｂｂｐが印加
されている。ＰＭＯＳ８４のゲートには、スタンバイモ
ード時に“Ｈ”になる制御信号ＳＬＰが印加されてい
る。これらいずれのＮＭＯＳ８１，８３及びＰＭＯＳ８
２，８４も、第５の実施例と同様に、低電圧動作に適す
るように閾値電圧Ｖt を十分低く設定してある。
回路装置の回路図である。このＣＭＯＳ型集積回路装置
は、第１のMISFETであるＮＭＯＳ８１及び第２のMISFET
であるＰＭＯＳ８２からなるＣＭＯＳインバータで構成
された論理回路を有し、そのＮＭＯＳ８１及びＰＭＯＳ
８２のゲートに入力信号ＩＮが入力され、それらのドレ
インから出力信号ＯＵＴが出力される。論理回路を構成
するＮＭＯＳ８１及びＰＭＯＳ８２のバックゲート（ウ
ェル）は、ソースに接続されてゼロバイアスとなってい
る。ＮＭＯＳ８１のソースには内部接地ラインＬＶＳが
接続され、その内部接地ラインＬＶＳと接地電位Ｖｓｓ
との間に、第３のMISFETであるＮＭＯＳ８３が接続され
ている。ＮＭＯＳ８１と８３のウェルは分離されてお
り、該ＮＭＯＳ８３のバックゲートには、ソースよりも
低い電位に設定されたバックバイアスＶｂｂｎが印加さ
れ、さらに該ＮＭＯＳ８３のゲートには、スタンバイモ
ード時に“Ｌ”になる反転制御信号／ＳＬＰが印加され
ている。ＰＭＯＳ８２のソースには内部電源ラインＬＶ
Ｃが接続され、その内部電源ラインＬＶＣと電源電位Ｖ
ｃｃとの間に、第４のMISFETであるＰＭＯＳ８４が接続
されている。ＰＭＯＳ８２と８４のウェルは分離されて
おり、該ＰＭＯＳ８４のバックゲートには、ソースより
も高い電位に設定されたバックバイアスＶｂｂｐが印加
されている。ＰＭＯＳ８４のゲートには、スタンバイモ
ード時に“Ｈ”になる制御信号ＳＬＰが印加されてい
る。これらいずれのＮＭＯＳ８１，８３及びＰＭＯＳ８
２，８４も、第５の実施例と同様に、低電圧動作に適す
るように閾値電圧Ｖt を十分低く設定してある。
【００３４】図１１は、図１０の概略のデバイス構造断
面図である。Ｐ型シリコン基板からなる半導体基板９０
内には、第１のウェルであるＰウェル間分離用のＮウェ
ル９１、第２のウェルであるＰＭＯＳ８２用のＮウェル
９２、第３のウェルであるＰウェル間分離用のＮウェル
９３、及び第４のウェルであるＰＭＯＳ８４用のＮウェ
ル９４が形成されている。Ｎウェル９１内には第５のウ
ェルであるＮＭＯＳ８１用のＰウェル９５が形成される
と共に、Ｎウェル９３内にも第６のウェルであるＮＭＯ
Ｓ８３用のＰウェル９６が形成されている。ＮＭＯＳ８
１と８３はそれぞれ別のＰウェル９５及び９６に形成さ
れ、さらにＰＭＯＳ８２と８４はそれぞれ別個のＮウェ
ル９２及び９４に形成されていて、それぞれ別個にバッ
クバイアスが設定可能となっている。各Ｎウェル９１，
９２，９３，９４間には、素子分離用のフィールド酸化
膜９７が設けられている。Ｎウェル９１内には、Ｐウェ
ル９５が形成されると共に、バックバイアス用のＮ型拡
散層９９が形成されている。Ｐウェル９５には、ソース
領域であるＮ型拡散層８１Ｓ、ドレイン領域であるＮ型
拡散層８１Ｄ、及びバックバイアス用のＰ型拡散層８１
Ｂが形成され、さらにそのＮ型拡散層８１Ｓ，８１Ｄ間
上に、ゲート酸化膜９８を介してゲート電極８１Ｇが形
成されている。Ｎウェル９２には、ソース領域であるＰ
型拡散層８２Ｓ、ドレイン領域であるＰ型拡散層８２
Ｄ、及びバックバイアス用のＮ型拡散層８２Ｂが形成さ
れ、さらにそのＰ型拡散層８２Ｓ，８２Ｄ間上に、ゲー
ト酸化膜９８を介してゲート電極８２Ｇが形成されてい
る。
面図である。Ｐ型シリコン基板からなる半導体基板９０
内には、第１のウェルであるＰウェル間分離用のＮウェ
ル９１、第２のウェルであるＰＭＯＳ８２用のＮウェル
９２、第３のウェルであるＰウェル間分離用のＮウェル
９３、及び第４のウェルであるＰＭＯＳ８４用のＮウェ
ル９４が形成されている。Ｎウェル９１内には第５のウ
ェルであるＮＭＯＳ８１用のＰウェル９５が形成される
と共に、Ｎウェル９３内にも第６のウェルであるＮＭＯ
Ｓ８３用のＰウェル９６が形成されている。ＮＭＯＳ８
１と８３はそれぞれ別のＰウェル９５及び９６に形成さ
れ、さらにＰＭＯＳ８２と８４はそれぞれ別個のＮウェ
ル９２及び９４に形成されていて、それぞれ別個にバッ
クバイアスが設定可能となっている。各Ｎウェル９１，
９２，９３，９４間には、素子分離用のフィールド酸化
膜９７が設けられている。Ｎウェル９１内には、Ｐウェ
ル９５が形成されると共に、バックバイアス用のＮ型拡
散層９９が形成されている。Ｐウェル９５には、ソース
領域であるＮ型拡散層８１Ｓ、ドレイン領域であるＮ型
拡散層８１Ｄ、及びバックバイアス用のＰ型拡散層８１
Ｂが形成され、さらにそのＮ型拡散層８１Ｓ，８１Ｄ間
上に、ゲート酸化膜９８を介してゲート電極８１Ｇが形
成されている。Ｎウェル９２には、ソース領域であるＰ
型拡散層８２Ｓ、ドレイン領域であるＰ型拡散層８２
Ｄ、及びバックバイアス用のＮ型拡散層８２Ｂが形成さ
れ、さらにそのＰ型拡散層８２Ｓ，８２Ｄ間上に、ゲー
ト酸化膜９８を介してゲート電極８２Ｇが形成されてい
る。
【００３５】Ｎウェル９３内には、Ｐウェル９６が形成
されると共に、バックバイアス用のＮ型拡散層１００が
形成されている。Ｐウェル９６には、ソース領域である
Ｎ型拡散層８３Ｓ、ドレイン領域であるＮ型拡散層８３
Ｄ、及びバックバイアス用のＰ型拡散層８３Ｂが形成さ
れ、さらにそのＮ型拡散層８３Ｓ，８３Ｄ間上に、ゲー
ト酸化膜９８を介してゲート電極８３Ｇが形成されてい
る。Ｎウェル９４には、ソース領域であるＰ型拡散層８
４Ｓ、ドレイン領域であるＰ型拡散層８４Ｄ、及びバッ
クバイアス用のＮ型拡散層８４Ｂが形成され、さらにそ
のＰ型拡散層８４Ｓ，８４Ｄ間上に、ゲート酸化膜９８
を介してゲート電極８４Ｇが形成されている。図１２
は、図１０の他の概略のデバイス構造断面図である。Ｎ
ＭＯＳ８１にはバックバイアスを印加しないので、該Ｎ
ＭＯＳ８１の形成されている図１１のＰウェル９５は必
ずしも半導体基板９０と電気的に分離されている必要が
ない。そのため、図１２のように、図１１のＮウェル９
１を省略することもできる。
されると共に、バックバイアス用のＮ型拡散層１００が
形成されている。Ｐウェル９６には、ソース領域である
Ｎ型拡散層８３Ｓ、ドレイン領域であるＮ型拡散層８３
Ｄ、及びバックバイアス用のＰ型拡散層８３Ｂが形成さ
れ、さらにそのＮ型拡散層８３Ｓ，８３Ｄ間上に、ゲー
ト酸化膜９８を介してゲート電極８３Ｇが形成されてい
る。Ｎウェル９４には、ソース領域であるＰ型拡散層８
４Ｓ、ドレイン領域であるＰ型拡散層８４Ｄ、及びバッ
クバイアス用のＮ型拡散層８４Ｂが形成され、さらにそ
のＰ型拡散層８４Ｓ，８４Ｄ間上に、ゲート酸化膜９８
を介してゲート電極８４Ｇが形成されている。図１２
は、図１０の他の概略のデバイス構造断面図である。Ｎ
ＭＯＳ８１にはバックバイアスを印加しないので、該Ｎ
ＭＯＳ８１の形成されている図１１のＰウェル９５は必
ずしも半導体基板９０と電気的に分離されている必要が
ない。そのため、図１２のように、図１１のＮウェル９
１を省略することもできる。
【００３６】次に、動作を説明する。第３の実施例と同
様に、アクティブモード時には反転制御信号／ＳＬＰを
“Ｈ”に、制御信号ＳＬＰを“Ｌ”にしておけば、ＮＭ
ＯＳ８３及びＰＭＯＳ８４がオン状態となり、論理回路
が通常のインバータ動作を行う。スタンバイモードにな
るように反転制御信号／ＳＬＰを“Ｌ”に、制御信号Ｓ
ＬＰを“Ｈ”にすると、ＮＭＯＳ８３及びＰＭＯＳ８４
がいずれもオフ状態となり、論理回路への電流経路が遮
断される。そのため、論理回路の入力信号ＩＮのレベル
にかかわらず、ＮＭＯＳ８１あるいはＰＭＯＳ８２のリ
ーク電流がなくなる。また、第５の実施例と同様に、バ
ックバイアスＶｂｂｐ，Ｖｂｂｎと制御信号ＳＬＰ及び
反転制御信号／ＳＬＰを同期させてアクティブモード時
には該バックバイアスＶｂｂｐ，Ｖｂｂｎに０Ｖ、スタ
ンバイモード時には該バックバイアスＶｂｂｐ，Ｖｂｂ
ｎに正及び負の電位をそれぞれ印加するような動作も可
能である。
様に、アクティブモード時には反転制御信号／ＳＬＰを
“Ｈ”に、制御信号ＳＬＰを“Ｌ”にしておけば、ＮＭ
ＯＳ８３及びＰＭＯＳ８４がオン状態となり、論理回路
が通常のインバータ動作を行う。スタンバイモードにな
るように反転制御信号／ＳＬＰを“Ｌ”に、制御信号Ｓ
ＬＰを“Ｈ”にすると、ＮＭＯＳ８３及びＰＭＯＳ８４
がいずれもオフ状態となり、論理回路への電流経路が遮
断される。そのため、論理回路の入力信号ＩＮのレベル
にかかわらず、ＮＭＯＳ８１あるいはＰＭＯＳ８２のリ
ーク電流がなくなる。また、第５の実施例と同様に、バ
ックバイアスＶｂｂｐ，Ｖｂｂｎと制御信号ＳＬＰ及び
反転制御信号／ＳＬＰを同期させてアクティブモード時
には該バックバイアスＶｂｂｐ，Ｖｂｂｎに０Ｖ、スタ
ンバイモード時には該バックバイアスＶｂｂｐ，Ｖｂｂ
ｎに正及び負の電位をそれぞれ印加するような動作も可
能である。
【００３７】この第７の実施例では、次のような効果
（ａ），（ｂ）がある。 （ａ） 第５及び第６の実施例では、第１及び第２の実
施例と同様に、スタンバイモード時の論理回路の出力信
号ＯＵＴのレベルが“Ｈ”か“Ｌ”に固定、あるいはど
ちらかになる確率が非常に大きい場合、エリアペナルテ
ィを最小に抑えて効果的にリーク電流を低減できる。と
ころが、スタンバイモード時の論理回路の出力信号ＯＵ
Ｔのレベルがどちらになるか定まらない場合には、接地
電位Ｖｓｓ及び電源電位Ｖｃｃの両側に、バックバイア
スを加えて閾値電圧Ｖt を高くしたトランジスタを挿入
する必要がある。そこで、この第７の実施例では、ＮＭ
ＯＳ８３及びＰＭＯＳ８４を設けている。ＮＭＯＳ８１
と８３、及びＰＭＯＳ８２と８４は、それぞれ同一のチ
ャネル不純物プロファイルをもつMOSFETであるが、ＮＭ
ＯＳ８３及びＰＭＯＳ８４のウェルには、バックバイア
スＶｂｂｎ，Ｖｂｂｐが印加されているので、基板効果
によってそれらの閾値電圧Ｖt が上昇する。これによ
り、論理回路の出力信号ＯＵＴのレベルにかかわりな
く、スタンバイモード時のリーク電流を抑制できる。 （ｂ） バックバイアスＶｂｂｐ，Ｖｂｂｎと制御信号
ＳＬＰ及び反転制御信号／ＳＬＰを同期させてアクティ
ブモード時には該バックバイアスＶｂｂｐ，Ｖｂｂｎに
０Ｖ、スタンバイモード時には該バックバイアスＶｂｂ
ｐ，Ｖｂｂｎに正及び負の電位をそれぞれ印加するよう
な動作をさせると、スタンバイモード時には前記（ａ）
と全く同様の効果が得られる。その上、アクティブモー
ド時にＮＭＯＳ８３及びＰＭＯＳ８４の閾値電圧Ｖt が
低下するので、第３の実施例と同様に、これらの挿入に
ともなう駆動力の低下を防止でき、該ＮＭＯＳ８３及び
ＰＭＯＳ８４のチャネル幅を縮小できる。このため、エ
リアペナルティが少なくなり、より高集積化が可能とな
る。
（ａ），（ｂ）がある。 （ａ） 第５及び第６の実施例では、第１及び第２の実
施例と同様に、スタンバイモード時の論理回路の出力信
号ＯＵＴのレベルが“Ｈ”か“Ｌ”に固定、あるいはど
ちらかになる確率が非常に大きい場合、エリアペナルテ
ィを最小に抑えて効果的にリーク電流を低減できる。と
ころが、スタンバイモード時の論理回路の出力信号ＯＵ
Ｔのレベルがどちらになるか定まらない場合には、接地
電位Ｖｓｓ及び電源電位Ｖｃｃの両側に、バックバイア
スを加えて閾値電圧Ｖt を高くしたトランジスタを挿入
する必要がある。そこで、この第７の実施例では、ＮＭ
ＯＳ８３及びＰＭＯＳ８４を設けている。ＮＭＯＳ８１
と８３、及びＰＭＯＳ８２と８４は、それぞれ同一のチ
ャネル不純物プロファイルをもつMOSFETであるが、ＮＭ
ＯＳ８３及びＰＭＯＳ８４のウェルには、バックバイア
スＶｂｂｎ，Ｖｂｂｐが印加されているので、基板効果
によってそれらの閾値電圧Ｖt が上昇する。これによ
り、論理回路の出力信号ＯＵＴのレベルにかかわりな
く、スタンバイモード時のリーク電流を抑制できる。 （ｂ） バックバイアスＶｂｂｐ，Ｖｂｂｎと制御信号
ＳＬＰ及び反転制御信号／ＳＬＰを同期させてアクティ
ブモード時には該バックバイアスＶｂｂｐ，Ｖｂｂｎに
０Ｖ、スタンバイモード時には該バックバイアスＶｂｂ
ｐ，Ｖｂｂｎに正及び負の電位をそれぞれ印加するよう
な動作をさせると、スタンバイモード時には前記（ａ）
と全く同様の効果が得られる。その上、アクティブモー
ド時にＮＭＯＳ８３及びＰＭＯＳ８４の閾値電圧Ｖt が
低下するので、第３の実施例と同様に、これらの挿入に
ともなう駆動力の低下を防止でき、該ＮＭＯＳ８３及び
ＰＭＯＳ８４のチャネル幅を縮小できる。このため、エ
リアペナルティが少なくなり、より高集積化が可能とな
る。
【００３８】第８の実施例 図１３は、本発明の第８の実施例を示すＣＭＯＳ型半導
体回路装置の回路図である。このＣＭＯＳ型集積回路装
置は、第５及び第６の実施例で示した方式を交互にシリ
ーズ接続した構成となっている。即ち、第１のMISFETで
あるＮＭＯＳ２０１及び第２のMISFETであるＰＭＯＳ２
０２からなるＣＭＯＳインバータで構成された第１の論
理回路を有し、そのＮＭＯＳ２０１及びＰＭＯＳ２０２
のゲートに入力信号ＩＮが入力される。ＮＭＯＳ２０１
及びＰＭＯＳ２０２のバックゲート（ウェル）はソース
に接続され、ゼロバイアスとなっている。ＮＭＯＳ２０
１のソースは接地電位Ｖｓｓに接続されている。ＰＭＯ
Ｓ２０２のソースは、内部電源ラインＬＶＣに接続さ
れ、その内部電源ラインＬＶＣと電源電位Ｖｃｃとの間
に、第３のMISFETであるＰＭＯＳ２０３が接続されてい
る。ＰＭＯＳ２０２と２０３のウェルは分離されてお
り、そのＰＭＯＳ２０３のバックゲートには、ソースよ
りも高い電位に設定されたバックバイアスＶｂｂｐが印
加されている。ＰＭＯＳ２０３のゲートには、スタンバ
イモード時に“Ｈ”になる制御信号ＳＬＰが印加されて
いる。
体回路装置の回路図である。このＣＭＯＳ型集積回路装
置は、第５及び第６の実施例で示した方式を交互にシリ
ーズ接続した構成となっている。即ち、第１のMISFETで
あるＮＭＯＳ２０１及び第２のMISFETであるＰＭＯＳ２
０２からなるＣＭＯＳインバータで構成された第１の論
理回路を有し、そのＮＭＯＳ２０１及びＰＭＯＳ２０２
のゲートに入力信号ＩＮが入力される。ＮＭＯＳ２０１
及びＰＭＯＳ２０２のバックゲート（ウェル）はソース
に接続され、ゼロバイアスとなっている。ＮＭＯＳ２０
１のソースは接地電位Ｖｓｓに接続されている。ＰＭＯ
Ｓ２０２のソースは、内部電源ラインＬＶＣに接続さ
れ、その内部電源ラインＬＶＣと電源電位Ｖｃｃとの間
に、第３のMISFETであるＰＭＯＳ２０３が接続されてい
る。ＰＭＯＳ２０２と２０３のウェルは分離されてお
り、そのＰＭＯＳ２０３のバックゲートには、ソースよ
りも高い電位に設定されたバックバイアスＶｂｂｐが印
加されている。ＰＭＯＳ２０３のゲートには、スタンバ
イモード時に“Ｈ”になる制御信号ＳＬＰが印加されて
いる。
【００３９】第１の論理回路の出力側には、第２の論理
回路の入力側が接続されている。この第２の論理回路
は、第４のMISFETであるＰＭＯＳ２０４及び第５のMISF
ETであるＮＭＯＳ２０５からなるＣＭＯＳインバータで
構成されており、それらのＰＭＯＳ２０４及びＮＭＯＳ
２０５のドレインから出力信号ＯＵＴが出力される。Ｐ
ＭＯＳ２０４のソースは、電源電位Ｖｃｃに接続されて
いる。ＮＭＯＳ２０５のソースは、内部接地ラインＬＶ
Ｓに接続され、その内部接地ラインＬＶＳと接地電位Ｖ
ＳＳとの間に、第６のMISFETであるＮＭＯＳ２０６が接
続されている。ＮＭＯＳ２０５と２０６のウェルは分離
されており、そのＮＭＯＳ２０６のバックゲートには、
ソースよりも低い電位に設定されたバックバイアスＶｂ
ｂｎが印加されている。ＮＭＯＳ２０６のゲートには、
スタンバイモード時に“Ｌ”になる反転制御信号／ＳＬ
Ｐが印加されている。いずれのＮＭＯＳ２０１，２０
５，２０６及びＰＭＯＳ２０２，２０３，２０４も、低
電圧動作に適するように閾値電圧Ｖt を十分低く設定し
てある。
回路の入力側が接続されている。この第２の論理回路
は、第４のMISFETであるＰＭＯＳ２０４及び第５のMISF
ETであるＮＭＯＳ２０５からなるＣＭＯＳインバータで
構成されており、それらのＰＭＯＳ２０４及びＮＭＯＳ
２０５のドレインから出力信号ＯＵＴが出力される。Ｐ
ＭＯＳ２０４のソースは、電源電位Ｖｃｃに接続されて
いる。ＮＭＯＳ２０５のソースは、内部接地ラインＬＶ
Ｓに接続され、その内部接地ラインＬＶＳと接地電位Ｖ
ＳＳとの間に、第６のMISFETであるＮＭＯＳ２０６が接
続されている。ＮＭＯＳ２０５と２０６のウェルは分離
されており、そのＮＭＯＳ２０６のバックゲートには、
ソースよりも低い電位に設定されたバックバイアスＶｂ
ｂｎが印加されている。ＮＭＯＳ２０６のゲートには、
スタンバイモード時に“Ｌ”になる反転制御信号／ＳＬ
Ｐが印加されている。いずれのＮＭＯＳ２０１，２０
５，２０６及びＰＭＯＳ２０２，２０３，２０４も、低
電圧動作に適するように閾値電圧Ｖt を十分低く設定し
てある。
【００４０】次に、動作を説明する。第４の実施例と同
様に、アクティブモード時には、制御信号ＳＬＰを
“Ｌ”に、反転制御信号／ＳＬＰを“Ｈ”にしておけ
ば、ＰＭＯＳ２０３及びＮＭＯＳ２０６がオン状態とな
り、第１及び第２の論理回路が通常のインバータ動作を
行う。即ち、第１の論理回路を構成するＮＭＯＳ２０１
及びＰＭＯＳ２０２により、入力信号ＩＮが反転され、
その反転された信号が、第２の論理回路を構成するＰＭ
ＯＳ２０４及びＮＭＯＳ２０５によって反転され、出力
信号ＯＵＴが出力される。スタンバイモードになるよう
に制御信号ＳＬＰを“Ｈ”に、反転制御信号／ＳＬＰを
“Ｌ”にすると、ＰＭＯＳ２０３及びＮＭＯＳ２０６が
いずれもオフ状態となり、第１及び第２の論理回路への
電流経路が遮断される。そのため、第１の論理回路の入
力信号ＩＮのレベルに応じて、ＰＭＯＳ２０２あるいは
ＮＭＯＳ２０５のリーク電流がなくなる。また、第４の
実施例と同様に、バックバイアスＶｂｂｐ，Ｖｂｂｎと
制御信号ＳＬＰ及び反転制御信号／ＳＬＰとを同期させ
てアクティブモード時には該バックバイアスＶｂｂｐ，
Ｖｂｂｎに０Ｖ、スタンバイモード時には該バックバイ
アスＶｂｂｐ，Ｖｂｂｎに正及び負の電位をそれぞれ印
加するような動作も可能である。
様に、アクティブモード時には、制御信号ＳＬＰを
“Ｌ”に、反転制御信号／ＳＬＰを“Ｈ”にしておけ
ば、ＰＭＯＳ２０３及びＮＭＯＳ２０６がオン状態とな
り、第１及び第２の論理回路が通常のインバータ動作を
行う。即ち、第１の論理回路を構成するＮＭＯＳ２０１
及びＰＭＯＳ２０２により、入力信号ＩＮが反転され、
その反転された信号が、第２の論理回路を構成するＰＭ
ＯＳ２０４及びＮＭＯＳ２０５によって反転され、出力
信号ＯＵＴが出力される。スタンバイモードになるよう
に制御信号ＳＬＰを“Ｈ”に、反転制御信号／ＳＬＰを
“Ｌ”にすると、ＰＭＯＳ２０３及びＮＭＯＳ２０６が
いずれもオフ状態となり、第１及び第２の論理回路への
電流経路が遮断される。そのため、第１の論理回路の入
力信号ＩＮのレベルに応じて、ＰＭＯＳ２０２あるいは
ＮＭＯＳ２０５のリーク電流がなくなる。また、第４の
実施例と同様に、バックバイアスＶｂｂｐ，Ｖｂｂｎと
制御信号ＳＬＰ及び反転制御信号／ＳＬＰとを同期させ
てアクティブモード時には該バックバイアスＶｂｂｐ，
Ｖｂｂｎに０Ｖ、スタンバイモード時には該バックバイ
アスＶｂｂｐ，Ｖｂｂｎに正及び負の電位をそれぞれ印
加するような動作も可能である。
【００４１】この第８の実施例では、次のような効果
（ａ），（ｂ）がある。 （ａ） この第８の実施例は、第５及び第６の実施例の
組み合わせで、スタンバイモード時の各段の論理回路の
出力レベルに合わせてバックバイアスＶｂｂｐ，Ｖｂｂ
ｎを印加したＰＭＯＳ２０３及びＮＭＯＳ２０６を電源
電位Ｖｃｃ側及び接地電位Ｖｓｓ側に挿入するようにし
たので、第４の実施例と同様に、エリアペナルティを最
小に抑えて効果的にリーク電流を低減できる。 （ｂ） バックバイアスＶｂｂｐ，Ｖｂｂｎと制御信号
ＳＬＰ及び反転制御信号／ＳＬＰとを同期させてアクテ
ィブモード時には該バックバイアスＶｂｂｐ，Ｖｂｂｎ
に０Ｖ、スタンバイモード時には該バックバイアスＶｂ
ｂｐ，Ｖｂｂｎに正及び負の電位をそれぞれ印加するよ
うな動作をさせると、スタンバイモード時には前記
（ａ）と全く同様の効果が得られる。その上、アクティ
ブモード時には、ＰＭＯＳ２０３及びＮＭＯＳ２０６の
閾値電圧Ｖt が低下するので、第４の実施例と同様に、
これらの挿入にともなう駆動力の低下を防止でき、該Ｐ
ＭＯＳ２０３及びＮＭＯＳ２０６のチャネル幅を縮小で
きる。このため、エリアペナルティが少なくなり、より
高集積化が可能となる。
（ａ），（ｂ）がある。 （ａ） この第８の実施例は、第５及び第６の実施例の
組み合わせで、スタンバイモード時の各段の論理回路の
出力レベルに合わせてバックバイアスＶｂｂｐ，Ｖｂｂ
ｎを印加したＰＭＯＳ２０３及びＮＭＯＳ２０６を電源
電位Ｖｃｃ側及び接地電位Ｖｓｓ側に挿入するようにし
たので、第４の実施例と同様に、エリアペナルティを最
小に抑えて効果的にリーク電流を低減できる。 （ｂ） バックバイアスＶｂｂｐ，Ｖｂｂｎと制御信号
ＳＬＰ及び反転制御信号／ＳＬＰとを同期させてアクテ
ィブモード時には該バックバイアスＶｂｂｐ，Ｖｂｂｎ
に０Ｖ、スタンバイモード時には該バックバイアスＶｂ
ｂｐ，Ｖｂｂｎに正及び負の電位をそれぞれ印加するよ
うな動作をさせると、スタンバイモード時には前記
（ａ）と全く同様の効果が得られる。その上、アクティ
ブモード時には、ＰＭＯＳ２０３及びＮＭＯＳ２０６の
閾値電圧Ｖt が低下するので、第４の実施例と同様に、
これらの挿入にともなう駆動力の低下を防止でき、該Ｐ
ＭＯＳ２０３及びＮＭＯＳ２０６のチャネル幅を縮小で
きる。このため、エリアペナルティが少なくなり、より
高集積化が可能となる。
【００４２】第９の実施例 図１４〜図２０は、図１２のデバイス構造の製造方法を
説明するための製造工程図である。この第９の実施例で
は、図１２に示すデバイス構造が次のような工程（１）
〜（８）を経て製造される。 （１） 図１４の製造工程 例えば、抵抗率１０Ωｃｍ程度のＰ型シリコン基板から
なる半導体基板９０を用意し、全面に膜厚５０ｎｍ程度
の酸化膜１０１、及び膜厚２００ｎｍ程度の窒化膜１０
２を順次堆積する。ホトリソグラフィ及びエッチングに
より、Ｎウェルを形成する領域のみ窒化膜１０２及び酸
化膜１０１を除去し、この除去された窓よりイオン注入
によって不純物のリン等を打ち込み、エネルギー１８０
ＫｅＶ、ドーズ量１．５×１０13ｃｍ-2程度導入して、
第１、第２、及び第３のウェルであるＮウェル９２，９
３，９４を形成する。 （２） 図１５の製造工程 窒化膜１０２及び酸化膜１０１を除去せずに、そのまま
１０００℃程度のウェット酸化を行い、該窒化膜１０２
及び酸化膜１０１の形成されていない領域、即ちＮウェ
ル領域上に膜厚３００ｎｍ程度の酸化膜１０３を形成す
る。その後、窒化膜１０２及び酸化膜１０１を除去す
る。
説明するための製造工程図である。この第９の実施例で
は、図１２に示すデバイス構造が次のような工程（１）
〜（８）を経て製造される。 （１） 図１４の製造工程 例えば、抵抗率１０Ωｃｍ程度のＰ型シリコン基板から
なる半導体基板９０を用意し、全面に膜厚５０ｎｍ程度
の酸化膜１０１、及び膜厚２００ｎｍ程度の窒化膜１０
２を順次堆積する。ホトリソグラフィ及びエッチングに
より、Ｎウェルを形成する領域のみ窒化膜１０２及び酸
化膜１０１を除去し、この除去された窓よりイオン注入
によって不純物のリン等を打ち込み、エネルギー１８０
ＫｅＶ、ドーズ量１．５×１０13ｃｍ-2程度導入して、
第１、第２、及び第３のウェルであるＮウェル９２，９
３，９４を形成する。 （２） 図１５の製造工程 窒化膜１０２及び酸化膜１０１を除去せずに、そのまま
１０００℃程度のウェット酸化を行い、該窒化膜１０２
及び酸化膜１０１の形成されていない領域、即ちＮウェ
ル領域上に膜厚３００ｎｍ程度の酸化膜１０３を形成す
る。その後、窒化膜１０２及び酸化膜１０１を除去す
る。
【００４３】（３） 図１６の製造工程 Ｎウェル９２，９３，９４に囲まれたＰウェルを形成す
るため、酸化膜１０３の一部にホトリソグラフィ及びエ
ッチングを用いて窓部１０４を開口する。酸化膜１０３
をマスクにして、ボロン等の不純物をドーズ量３×１０
13ｃｍ-2程度、打ち込みエネルギー６０ＫｅＶ程度でイ
オン注入して、Ｎウェル９３内に第４のウェルであるＰ
ウェル９６を形成すると共に、Ｎウェル９２，９３，９
４間にＰウェル９５を形成する。 （４） 図１７の製造工程 マスクに用いた酸化膜１０３をエッチングによって除去
した後、１１５０℃程度の高温でドライブインを行い、
Ｎウェル９２，９３，９４及びＰウェル９５，９６の深
さを設定値に仕上げる。半導体基板９０の表面には、Ｎ
ウェル９２，９３，９４を形成する際のマスクの酸化膜
１０３による凹凸が残るが、以降の図面では省略して平
坦に表している。
るため、酸化膜１０３の一部にホトリソグラフィ及びエ
ッチングを用いて窓部１０４を開口する。酸化膜１０３
をマスクにして、ボロン等の不純物をドーズ量３×１０
13ｃｍ-2程度、打ち込みエネルギー６０ＫｅＶ程度でイ
オン注入して、Ｎウェル９３内に第４のウェルであるＰ
ウェル９６を形成すると共に、Ｎウェル９２，９３，９
４間にＰウェル９５を形成する。 （４） 図１７の製造工程 マスクに用いた酸化膜１０３をエッチングによって除去
した後、１１５０℃程度の高温でドライブインを行い、
Ｎウェル９２，９３，９４及びＰウェル９５，９６の深
さを設定値に仕上げる。半導体基板９０の表面には、Ｎ
ウェル９２，９３，９４を形成する際のマスクの酸化膜
１０３による凹凸が残るが、以降の図面では省略して平
坦に表している。
【００４４】（５） 図１８の製造工程 選択酸化法であるＬＯＣＯＳ（Local Oxidation of Sil
icon）法を用い、素子分離用のフィールド酸化膜９７を
膜厚３００ｎｍ程度形成する。その後、Ｐウェル９５に
形成されるＮＭＯＳ８１、Ｐウェル９６に形成されるＮ
ＭＯＳ８３、Ｎウェル９２に形成されるＰＭＯＳ８２、
及びＮウェル９４に形成されるＰＭＯＳ８４の閾値電圧
Ｖt を設定値に仕上げるため、Ｖt コントロールインプ
ラをそれらのＮウェル９２，９４及びＰウェル９５，９
６にそれぞれ行う。このとき、図１０に示す論理回路を
構成するＮＭＯＳ８１及びＰＭＯＳ８２とスタンバイコ
ントロール用のＮＭＯＳ８３及びＰＭＯＳ８４とは、同
一のＶt コントロールインプラが施される。アクティブ
領域にゲート酸化膜９８を熱酸化によって膜厚１０ｎｍ
程度形成し、その上にゲート電極８１Ｇ，８２Ｇ，８３
Ｇ，８４Ｇとなるポリシリコンを気相成長法（ＣＶＤ
法）によって堆積する。そして、ホトリソグラフィ及び
エッチングを用い、ゲート酸化膜９８及びポリシリコン
をパターニングし、ゲート電極８１Ｇ，８２Ｇ，８３
Ｇ，８４Ｇを形成する。
icon）法を用い、素子分離用のフィールド酸化膜９７を
膜厚３００ｎｍ程度形成する。その後、Ｐウェル９５に
形成されるＮＭＯＳ８１、Ｐウェル９６に形成されるＮ
ＭＯＳ８３、Ｎウェル９２に形成されるＰＭＯＳ８２、
及びＮウェル９４に形成されるＰＭＯＳ８４の閾値電圧
Ｖt を設定値に仕上げるため、Ｖt コントロールインプ
ラをそれらのＮウェル９２，９４及びＰウェル９５，９
６にそれぞれ行う。このとき、図１０に示す論理回路を
構成するＮＭＯＳ８１及びＰＭＯＳ８２とスタンバイコ
ントロール用のＮＭＯＳ８３及びＰＭＯＳ８４とは、同
一のＶt コントロールインプラが施される。アクティブ
領域にゲート酸化膜９８を熱酸化によって膜厚１０ｎｍ
程度形成し、その上にゲート電極８１Ｇ，８２Ｇ，８３
Ｇ，８４Ｇとなるポリシリコンを気相成長法（ＣＶＤ
法）によって堆積する。そして、ホトリソグラフィ及び
エッチングを用い、ゲート酸化膜９８及びポリシリコン
をパターニングし、ゲート電極８１Ｇ，８２Ｇ，８３
Ｇ，８４Ｇを形成する。
【００４５】（６） 図１９の製造工程 この工程では、ＮＭＯＳ８１，８３及びＰＭＯＳ８２，
８４のソース・ドレイン拡散層を形成する。即ち、全面
にレジスト膜を塗布した後、ホトリソグラフィにより、
Ｎ型拡散層８１Ｓ，８１Ｄ，８２Ｂ，８３Ｓ，８３Ｄ，
８４Ｂ，１００を形成する領域にのみ窓を開けたレジス
トパターン１０５をパターニングする。このレジストパ
ターン１０５をマスクにして、ヒ素等の不純物をイオン
注入してＮ型拡散層８１Ｓ，８１Ｄ，８２Ｂ，８３Ｓ，
８３Ｄ，８４Ｂ，１００を形成する。 （７） 図２０の製造工程 一旦、レジストパターン１０５を除去した後、今度は逆
にＰ型拡散層８１Ｂ，８２Ｓ，８２Ｄ，８３Ｂ，８４
Ｓ，８４Ｄを形成する領域にのみ、窓を開けたレジスト
パターン１０６をホトリソグラフィによってパターニン
グする。このレジストパターン１０６をマスクにして、
ＢＦ2 等の不純物をイオン注入してＰ型拡散層８１Ｂ，
８２Ｓ，８２Ｄ，８３Ｂ，８４Ｓ，８４Ｄを形成する。
８４のソース・ドレイン拡散層を形成する。即ち、全面
にレジスト膜を塗布した後、ホトリソグラフィにより、
Ｎ型拡散層８１Ｓ，８１Ｄ，８２Ｂ，８３Ｓ，８３Ｄ，
８４Ｂ，１００を形成する領域にのみ窓を開けたレジス
トパターン１０５をパターニングする。このレジストパ
ターン１０５をマスクにして、ヒ素等の不純物をイオン
注入してＮ型拡散層８１Ｓ，８１Ｄ，８２Ｂ，８３Ｓ，
８３Ｄ，８４Ｂ，１００を形成する。 （７） 図２０の製造工程 一旦、レジストパターン１０５を除去した後、今度は逆
にＰ型拡散層８１Ｂ，８２Ｓ，８２Ｄ，８３Ｂ，８４
Ｓ，８４Ｄを形成する領域にのみ、窓を開けたレジスト
パターン１０６をホトリソグラフィによってパターニン
グする。このレジストパターン１０６をマスクにして、
ＢＦ2 等の不純物をイオン注入してＰ型拡散層８１Ｂ，
８２Ｓ，８２Ｄ，８３Ｂ，８４Ｓ，８４Ｄを形成する。
【００４６】（８） 最終製造工程 図２０以降の工程の図示は省略するが、レジストパター
ン１０６を除去した後、アニールによってＮ型拡散層８
１Ｓ，８１Ｄ，８２Ｂ，８３Ｓ，８３Ｄ，８４Ｂ，１０
０、及びＰ型拡散層８１Ｂ，８２Ｓ，８２Ｄ，８３Ｂ，
８４Ｓ，８４Ｄの不純物を活性化させ、ＢＰＳＧ（ボロ
ンリンガラス）等の層間絶縁膜を形成する。ホトリソグ
ラフィ及びエッチングにより、層間絶縁膜の所定箇所を
開口してコンタクトホールを形成した後、アルミ合金等
によって配線を施す。必要であれば、配線を多層繰り返
して形成する。最後に、全体をパッシベーション膜で覆
い、ボンディング用にパッド部を開口してウェハプロセ
スを終了する。これにより、図１２のようなＣＭＯＳ集
積回路装置が得られる。
ン１０６を除去した後、アニールによってＮ型拡散層８
１Ｓ，８１Ｄ，８２Ｂ，８３Ｓ，８３Ｄ，８４Ｂ，１０
０、及びＰ型拡散層８１Ｂ，８２Ｓ，８２Ｄ，８３Ｂ，
８４Ｓ，８４Ｄの不純物を活性化させ、ＢＰＳＧ（ボロ
ンリンガラス）等の層間絶縁膜を形成する。ホトリソグ
ラフィ及びエッチングにより、層間絶縁膜の所定箇所を
開口してコンタクトホールを形成した後、アルミ合金等
によって配線を施す。必要であれば、配線を多層繰り返
して形成する。最後に、全体をパッシベーション膜で覆
い、ボンディング用にパッド部を開口してウェハプロセ
スを終了する。これにより、図１２のようなＣＭＯＳ集
積回路装置が得られる。
【００４７】この第９の実施例では、次のような効果
（ａ）〜（ｄ）がある。 （ａ） 本実施例の製造方法においては、図１６の製造
工程に示すように、半導体基板９０と同一導電型のＰウ
ェル９５，９６を反対導電型のＮウェル９２，９３，９
４で囲むように形成する際、マスク用の酸化膜１０３の
一部に孔を開けるようにしているので、工程の増加を最
小に抑えて同一導電型のＰウェル９５，９６と半導体基
板９０の分離を実現している。 （ｂ） 図１６の製造工程において、二重拡散以外の部
分（Ｎウェル９３及びＰウェル９６以外のＮウェル９
２，９４及びＰウェル９５）では、反対極性のＮウェル
９２，９４とＰウェル９５同士が自己整合的に形成され
るので、余分な合わせ余裕を確保する必要がなく、素子
形成面積の縮小化が可能となる。 （ｃ） 図１０に示す論理回路を構成するＮＭＯＳ８１
及びＰＭＯＳ８２の閾値電圧Ｖt を低く、スタンバイコ
ントロール用のＮＭＯＳ８３及びＰＭＯＳ８４の閾値電
圧Ｖt を高くする等といった別々のトランジスタ特性を
用意する必要がない。このため、図１８の製造工程にお
いて、Ｖt コントロールインプラを打ち分ける等の付加
工程を全く必要としないので、工程が削減され、コスト
低減が期待できる。 （ｄ） 図１２のデバイス構造の場合、図１１のデバイ
ス構造のＮウェル９１を省略しているので、製造工程を
簡略化できる。しかも、図１２のようにＮウェル９１を
省略すると、横方向の素子形成面積を縮小化できるとい
う効果もある。
（ａ）〜（ｄ）がある。 （ａ） 本実施例の製造方法においては、図１６の製造
工程に示すように、半導体基板９０と同一導電型のＰウ
ェル９５，９６を反対導電型のＮウェル９２，９３，９
４で囲むように形成する際、マスク用の酸化膜１０３の
一部に孔を開けるようにしているので、工程の増加を最
小に抑えて同一導電型のＰウェル９５，９６と半導体基
板９０の分離を実現している。 （ｂ） 図１６の製造工程において、二重拡散以外の部
分（Ｎウェル９３及びＰウェル９６以外のＮウェル９
２，９４及びＰウェル９５）では、反対極性のＮウェル
９２，９４とＰウェル９５同士が自己整合的に形成され
るので、余分な合わせ余裕を確保する必要がなく、素子
形成面積の縮小化が可能となる。 （ｃ） 図１０に示す論理回路を構成するＮＭＯＳ８１
及びＰＭＯＳ８２の閾値電圧Ｖt を低く、スタンバイコ
ントロール用のＮＭＯＳ８３及びＰＭＯＳ８４の閾値電
圧Ｖt を高くする等といった別々のトランジスタ特性を
用意する必要がない。このため、図１８の製造工程にお
いて、Ｖt コントロールインプラを打ち分ける等の付加
工程を全く必要としないので、工程が削減され、コスト
低減が期待できる。 （ｄ） 図１２のデバイス構造の場合、図１１のデバイ
ス構造のＮウェル９１を省略しているので、製造工程を
簡略化できる。しかも、図１２のようにＮウェル９１を
省略すると、横方向の素子形成面積を縮小化できるとい
う効果もある。
【００４８】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （１） 図１、図３、図４、及び図５において、ＰＭＯ
Ｓ３，２４，３３あるいはＮＭＯＳ１３，２３，３６の
閾値電圧Ｖt の絶対値を大きくする方法として、ゲート
長を長く設定しているが、他の方法によってその閾値電
圧Ｖt を大きくしてもよい。例えば、図２において、MO
SFETのソース領域及びドレイン領域の不純物濃度を大き
くして閾値電圧Ｖt を高くする。この際、図２の曲線の
傾斜角度が小さくなり、ゲート電圧ＶG ＝０Ｖの時のド
レイン電流Ｉ0 が大きくなってリーク電流が大きくな
る。そこで、ゲート酸化膜を薄くすることにより、前記
曲線の傾斜角度を大きくする。このようにすれば、上記
実施例のゲート長を長く設定したことと同様の効果が得
られる。 （２） 上記実施例では、第１の電源電位として接地電
位Ｖｓｓ、第２の電源電位として電源電位Ｖｃｃを例に
とり説明したが、それらの第１及び第２の電源電位は集
積回路装置に応じて他の任意の電位にしてもよい。例え
ば、第１の電源電位を負電位、第２の電源電位を接地電
位Ｖｓｓにしたり、あるいは第１の電源電位を電源電位
Ｖｃｃ、第２の電源電位を接地電位Ｖｓｓにする等、種
々の電位に設定できる。これらの電位の設定に応じてト
ランジスタの極性等を変えればよい。
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （１） 図１、図３、図４、及び図５において、ＰＭＯ
Ｓ３，２４，３３あるいはＮＭＯＳ１３，２３，３６の
閾値電圧Ｖt の絶対値を大きくする方法として、ゲート
長を長く設定しているが、他の方法によってその閾値電
圧Ｖt を大きくしてもよい。例えば、図２において、MO
SFETのソース領域及びドレイン領域の不純物濃度を大き
くして閾値電圧Ｖt を高くする。この際、図２の曲線の
傾斜角度が小さくなり、ゲート電圧ＶG ＝０Ｖの時のド
レイン電流Ｉ0 が大きくなってリーク電流が大きくな
る。そこで、ゲート酸化膜を薄くすることにより、前記
曲線の傾斜角度を大きくする。このようにすれば、上記
実施例のゲート長を長く設定したことと同様の効果が得
られる。 （２） 上記実施例では、第１の電源電位として接地電
位Ｖｓｓ、第２の電源電位として電源電位Ｖｃｃを例に
とり説明したが、それらの第１及び第２の電源電位は集
積回路装置に応じて他の任意の電位にしてもよい。例え
ば、第１の電源電位を負電位、第２の電源電位を接地電
位Ｖｓｓにしたり、あるいは第１の電源電位を電源電位
Ｖｃｃ、第２の電源電位を接地電位Ｖｓｓにする等、種
々の電位に設定できる。これらの電位の設定に応じてト
ランジスタの極性等を変えればよい。
【００４９】（３） 上記実施例では、MISFET及び半導
体基板５０，７０，９０の極性として、第１導電型をＮ
型、第２導電型をＰ型として説明したが、電源の極性を
逆にすることにより、第１導電型をＰ型、第２導電型を
Ｎ型に変更してもよい。また、図７、図９、図１１、図
１２、及び図１４〜図２０において、デバイス構造とし
て、Ｐ型シリコン基板を用いたＮウェルＣＭＯＳを基本
にしているが、そのシリコン基板を他の半導体基板に変
えたり、あるいはＮ型半導体基板を用いてＰウェルＣＭ
ＯＳを基本型とするデバイス構造にしてもよい。 （４） 図１、図３、図４、図５、図６、図８、図１
０、及び図１３において、論理回路をＣＭＯＳインバー
タで構成しているが、この論理回路をＮＡＮＤ、ＮＯＲ
等の他の論理回路にしても有効に機能する。しかも、従
来のＣＭＯＳプロセスに何も工程的に付加することな
く、上記実施例の効果が得られる。 （５） 図１及び図６において、ＰＭＯＳ３，４３を共
通として、内部電源ラインＬＶＣに他の論理回路を接続
してもよい。同様に、図３及び図８において、ＮＭＯＳ
１３，６３を共通として、内部接地ラインＬＶＳに他の
論理回路を接続したり、図４及び図１０において、ＮＭ
ＯＳ２３，８３あるいはＰＭＯＳ２４，８４を共通とし
て、内部接地ラインＬＶＳあるいは内部電源ラインＬＶ
Ｃに他の論理回路を接続してもよい。さらにまた、図５
及び図１３において、論理回路の段数を３個以上に増や
してもよい。
体基板５０，７０，９０の極性として、第１導電型をＮ
型、第２導電型をＰ型として説明したが、電源の極性を
逆にすることにより、第１導電型をＰ型、第２導電型を
Ｎ型に変更してもよい。また、図７、図９、図１１、図
１２、及び図１４〜図２０において、デバイス構造とし
て、Ｐ型シリコン基板を用いたＮウェルＣＭＯＳを基本
にしているが、そのシリコン基板を他の半導体基板に変
えたり、あるいはＮ型半導体基板を用いてＰウェルＣＭ
ＯＳを基本型とするデバイス構造にしてもよい。 （４） 図１、図３、図４、図５、図６、図８、図１
０、及び図１３において、論理回路をＣＭＯＳインバー
タで構成しているが、この論理回路をＮＡＮＤ、ＮＯＲ
等の他の論理回路にしても有効に機能する。しかも、従
来のＣＭＯＳプロセスに何も工程的に付加することな
く、上記実施例の効果が得られる。 （５） 図１及び図６において、ＰＭＯＳ３，４３を共
通として、内部電源ラインＬＶＣに他の論理回路を接続
してもよい。同様に、図３及び図８において、ＮＭＯＳ
１３，６３を共通として、内部接地ラインＬＶＳに他の
論理回路を接続したり、図４及び図１０において、ＮＭ
ＯＳ２３，８３あるいはＰＭＯＳ２４，８４を共通とし
て、内部接地ラインＬＶＳあるいは内部電源ラインＬＶ
Ｃに他の論理回路を接続してもよい。さらにまた、図５
及び図１３において、論理回路の段数を３個以上に増や
してもよい。
【００５０】（６） 集積回路装置の半導体チップをい
くつかの回路ブロックに分け、それらの各回路ブロック
に適した方式を使い分けることも可能である。即ち、図
１、図３、図４及び図５の回路を組み合わせ、あるいは
図６、図８、図１０及び図１３の回路を組み合わせて一
つの半導体チップを構成してもよい。このような形態を
とったとしても、従来のＣＭＯＳプロセスに何も工程的
に付加することなく、上記実施例の効果が得られる。 （７） 図７、図９、図１１、図１２及び図１４〜図２
０において、ＬＯＣＯＳ法によって形成したフィールド
酸化膜５４，７６，９７によって素子分離を行っている
が、これに代えてトレンチ（溝）分離等によって素子分
離を行うようにしてもよい。また、トレンチ分離を用い
る場合、そのトレンチ内にキャパシタやトランジスタ等
を形成すれば、集積回路装置の集積度やチップ面積を縮
小できる。また、図１４〜図２０の製造工程において、
使用材料、濃度や温度等の製造条件、及び製造工程等
を、集積回路装置の設計条件に応じて他の任意の形に変
更することも可能である。 （８） 図１４〜図２０に示す第９の実施例の製造方法
では、図１２のデバイス構造の製造方法について説明し
たが、その第９の実施例の各工程を適宜スキップ（変
更）することにより、図７、図９、及び図１１のデバイ
ス構造の製造にも適用できる。また、図１３の集積回路
装置には、第９の実施例の製造工程をそのまま適用でき
る。 （９） 上記実施例では、MOSFET及びＣＭＯＳを用いた
集積回路装置とその製造方法について説明したが、他の
MISFET及びＣＭＩＳを用いてもよい。
くつかの回路ブロックに分け、それらの各回路ブロック
に適した方式を使い分けることも可能である。即ち、図
１、図３、図４及び図５の回路を組み合わせ、あるいは
図６、図８、図１０及び図１３の回路を組み合わせて一
つの半導体チップを構成してもよい。このような形態を
とったとしても、従来のＣＭＯＳプロセスに何も工程的
に付加することなく、上記実施例の効果が得られる。 （７） 図７、図９、図１１、図１２及び図１４〜図２
０において、ＬＯＣＯＳ法によって形成したフィールド
酸化膜５４，７６，９７によって素子分離を行っている
が、これに代えてトレンチ（溝）分離等によって素子分
離を行うようにしてもよい。また、トレンチ分離を用い
る場合、そのトレンチ内にキャパシタやトランジスタ等
を形成すれば、集積回路装置の集積度やチップ面積を縮
小できる。また、図１４〜図２０の製造工程において、
使用材料、濃度や温度等の製造条件、及び製造工程等
を、集積回路装置の設計条件に応じて他の任意の形に変
更することも可能である。 （８） 図１４〜図２０に示す第９の実施例の製造方法
では、図１２のデバイス構造の製造方法について説明し
たが、その第９の実施例の各工程を適宜スキップ（変
更）することにより、図７、図９、及び図１１のデバイ
ス構造の製造にも適用できる。また、図１３の集積回路
装置には、第９の実施例の製造工程をそのまま適用でき
る。 （９） 上記実施例では、MOSFET及びＣＭＯＳを用いた
集積回路装置とその製造方法について説明したが、他の
MISFET及びＣＭＩＳを用いてもよい。
【００５１】
【発明の効果】以上詳細に説明したように、第１、第
４、第５及び第６の発明によれば、第３のMISFETの閾値
電圧の絶対値を第２のMISFETの閾値電圧の絶対値よりも
大きくしたので、カットオフ特性が改善され、スタンバ
イ時のリーク電流を大幅に減少できる。従って、高速動
作と低消費電力を同時に達成できる。第２、第４、第
５、及び第６の発明によれば、閾値電圧の絶対値を、第
１のMISFETよりも第３のMISFETを大きくし、さらに第２
のMISFETよりも第４のMISFETを大きくしたので、スタン
バイモード時の論理回路の出力レベルが“Ｈ”又は
“Ｌ”のどちらになるか定まらない場合にも、カットオ
フ特性が改善され、論理回路の出力レベルにかかわりな
く、スタンバイモード時のリーク電流を抑制できる。従
って、高速動作と低消費電力を同時に達成できる。第
３、第４、第５、及び第６の発明によれば、第１の回路
と第２の回路とを交互にシリーズ接続したので、エリア
ペナルティを最小に抑えて効果的にリーク電流を低減で
きる。従って、高速動作と低消費電力を同時に達成でき
る。
４、第５及び第６の発明によれば、第３のMISFETの閾値
電圧の絶対値を第２のMISFETの閾値電圧の絶対値よりも
大きくしたので、カットオフ特性が改善され、スタンバ
イ時のリーク電流を大幅に減少できる。従って、高速動
作と低消費電力を同時に達成できる。第２、第４、第
５、及び第６の発明によれば、閾値電圧の絶対値を、第
１のMISFETよりも第３のMISFETを大きくし、さらに第２
のMISFETよりも第４のMISFETを大きくしたので、スタン
バイモード時の論理回路の出力レベルが“Ｈ”又は
“Ｌ”のどちらになるか定まらない場合にも、カットオ
フ特性が改善され、論理回路の出力レベルにかかわりな
く、スタンバイモード時のリーク電流を抑制できる。従
って、高速動作と低消費電力を同時に達成できる。第
３、第４、第５、及び第６の発明によれば、第１の回路
と第２の回路とを交互にシリーズ接続したので、エリア
ペナルティを最小に抑えて効果的にリーク電流を低減で
きる。従って、高速動作と低消費電力を同時に達成でき
る。
【００５２】第７、第８及び第９の発明によれば、第２
と第３のMISFETに異なったバックゲートバイアスを印加
する構成にしたので、カットオフ特性が改善され、スタ
ンバイ時のリーク電流を大幅に抑制できる。従って、高
速動作と低消費電力を同時に達成できる。第１０の発明
によれば、スタンバイモード時に第３のMISFETのゲート
を制御してカットオフさせるのとほぼ同時に、該第３の
MISFETのバックゲートバイアスの絶対値を第２のMISFET
のバックゲートバイアスの絶対値よりも大きくする構成
にしたので、アクティブモード時において第３のMISFET
の閾値電圧が低下して該第３のMISFETの挿入にともなう
駆動力の低下を防止でき、該第３のMISFETのチャネル幅
を縮小できる。このため、エリアペナルティが少なくな
り、より高集積化が可能となる。第１１、第１２及び第
１３の発明によれば、第１と第３のMISFETに異なったバ
ックゲートバイアスを印加し、かつ第２と第４のMISFET
に異なったバックゲートバイアスを印加する構成にした
ので、スタンバイモード時の論理回路の出力レベルが
“Ｈ”又は“Ｌ”のどちらになるか定まらない場合に
も、該論理回路の出力レベルにかかわりなく、スタンバ
イモード時のリーク電流を抑制できる。従って、高速動
作と低消費電力を同時に達成できる。
と第３のMISFETに異なったバックゲートバイアスを印加
する構成にしたので、カットオフ特性が改善され、スタ
ンバイ時のリーク電流を大幅に抑制できる。従って、高
速動作と低消費電力を同時に達成できる。第１０の発明
によれば、スタンバイモード時に第３のMISFETのゲート
を制御してカットオフさせるのとほぼ同時に、該第３の
MISFETのバックゲートバイアスの絶対値を第２のMISFET
のバックゲートバイアスの絶対値よりも大きくする構成
にしたので、アクティブモード時において第３のMISFET
の閾値電圧が低下して該第３のMISFETの挿入にともなう
駆動力の低下を防止でき、該第３のMISFETのチャネル幅
を縮小できる。このため、エリアペナルティが少なくな
り、より高集積化が可能となる。第１１、第１２及び第
１３の発明によれば、第１と第３のMISFETに異なったバ
ックゲートバイアスを印加し、かつ第２と第４のMISFET
に異なったバックゲートバイアスを印加する構成にした
ので、スタンバイモード時の論理回路の出力レベルが
“Ｈ”又は“Ｌ”のどちらになるか定まらない場合に
も、該論理回路の出力レベルにかかわりなく、スタンバ
イモード時のリーク電流を抑制できる。従って、高速動
作と低消費電力を同時に達成できる。
【００５３】第１４の発明によれば、スタンバイモード
時に第３及び第４のMISFETのゲートを制御してカットオ
フさせるのとほぼ同時に、バックゲートバイアスの絶対
値を、第１のMISFETよりも第３のMISFETを大きくすると
共に、第２のMISFETよりも第４のMISFETを大きくする構
成にしたので、アクティブモード時において第３及び第
４のMISFETの閾値電圧が低下し、該第３及び第４のMISF
ETの挿入にともなう駆動力の低下を防止でき、該第３及
び第４のMISFETのチャネル幅を縮小できる。このため、
エリアペナルティが少なくなり、より高集積化が可能と
なる。第１５の発明によれば、半導体基板と同一導電型
の、不純物の導入によって形成されるウェルを、反対導
電型の不純物の導入によって形成されるウェルで囲むよ
うに形成する際、マスク用の酸化膜の一部を除去して孔
をあけるようにしているので、工程の増加を最小に抑え
て前記同一導電型のウェルと前記半導体基板との分離を
実現できる。しかも、前記反対極性のウェル同士が自己
整合的に形成されるので、余分な合わせ余裕を確保する
必要がなく、縮小化が可能となる。従って、少ない工程
数で、低コストで、高速動作と低消費電力を同時に達成
できるＣＭＩＳ型集積回路装置を製造できる。
時に第３及び第４のMISFETのゲートを制御してカットオ
フさせるのとほぼ同時に、バックゲートバイアスの絶対
値を、第１のMISFETよりも第３のMISFETを大きくすると
共に、第２のMISFETよりも第４のMISFETを大きくする構
成にしたので、アクティブモード時において第３及び第
４のMISFETの閾値電圧が低下し、該第３及び第４のMISF
ETの挿入にともなう駆動力の低下を防止でき、該第３及
び第４のMISFETのチャネル幅を縮小できる。このため、
エリアペナルティが少なくなり、より高集積化が可能と
なる。第１５の発明によれば、半導体基板と同一導電型
の、不純物の導入によって形成されるウェルを、反対導
電型の不純物の導入によって形成されるウェルで囲むよ
うに形成する際、マスク用の酸化膜の一部を除去して孔
をあけるようにしているので、工程の増加を最小に抑え
て前記同一導電型のウェルと前記半導体基板との分離を
実現できる。しかも、前記反対極性のウェル同士が自己
整合的に形成されるので、余分な合わせ余裕を確保する
必要がなく、縮小化が可能となる。従って、少ない工程
数で、低コストで、高速動作と低消費電力を同時に達成
できるＣＭＩＳ型集積回路装置を製造できる。
【図１】本発明の第１の実施例を示すＣＭＯＳ型集積回
路装置の回路図である。
路装置の回路図である。
【図２】ゲート長の異なる２つのMOSFETのＩDS−ＶG 特
性図である。
性図である。
【図３】本発明の第２の実施例を示すＣＭＯＳ型集積回
路装置の回路図である。
路装置の回路図である。
【図４】本発明の第３の実施例を示すＣＭＯＳ型集積回
路装置の回路図である。
路装置の回路図である。
【図５】本発明の第４の実施例を示すＣＭＯＳ型集積回
路装置の回路図である。
路装置の回路図である。
【図６】本発明の第５の実施例を示すＣＭＯＳ型集積回
路装置の回路図である。
路装置の回路図である。
【図７】図６のデバイス構造断面図である。
【図８】本発明の第６の実施例を示すＣＭＯＳ型集積回
路装置の回路図である。
路装置の回路図である。
【図９】図８のデバイス構造断面図である。
【図１０】本発明の第７の実施例を示すＣＭＯＳ型集積
回路装置の回路図である。
回路装置の回路図である。
【図１１】図１０のデバイス構造断面図である。
【図１２】図１０の他のデバイス構造断面図である。
【図１３】本発明の第８の実施例を示すＣＭＯＳ型集積
回路装置の回路図である。
回路装置の回路図である。
【図１４】図１２の製造工程図である。
【図１５】図１２の製造工程図である。
【図１６】図１２の製造工程図である。
【図１７】図１２の製造工程図である。
【図１８】図１２の製造工程図である。
【図１９】図１２の製造工程図である。
【図２０】図１２の製造工程図である。
１，１２，１３，２１，２３，３１，３５，３６，４
１，６２，６３，８１，８３，２０１，２０５，２０６
ＮＭＯＳ ２，３，１１，２２，２４，３２，３３，３４，４２，
４３，６１，８２，８４，２０２，２０３，２０４
ＰＭＯＳ ５０，７０，９０ 半導体基板 ５１，７４，７５，９５，９６ Ｐウェル ５２，５３，７１，７２，７３，９１，９２，９３，９
４Ｎウェル １０１，１０３ 酸化膜 １０２ 窒化膜 １０４ 窓部 １０５，１０６ レジストパターン Ｖｂｂｎ，Ｖｂｂｐ バックバイアス ＩＮ 入力信号 ＬＶＣ 内部電源ライン ＬＶＳ 内部接地ライン ＯＵＴ 出力信号 ＳＬＰ 制御信号 ／ＳＬＰ 反転制御信号 Ｖｃｃ 電源電圧 Ｖｓｓ 接地電位
１，６２，６３，８１，８３，２０１，２０５，２０６
ＮＭＯＳ ２，３，１１，２２，２４，３２，３３，３４，４２，
４３，６１，８２，８４，２０２，２０３，２０４
ＰＭＯＳ ５０，７０，９０ 半導体基板 ５１，７４，７５，９５，９６ Ｐウェル ５２，５３，７１，７２，７３，９１，９２，９３，９
４Ｎウェル １０１，１０３ 酸化膜 １０２ 窒化膜 １０４ 窓部 １０５，１０６ レジストパターン Ｖｂｂｎ，Ｖｂｂｐ バックバイアス ＩＮ 入力信号 ＬＶＣ 内部電源ライン ＬＶＳ 内部接地ライン ＯＵＴ 出力信号 ＳＬＰ 制御信号 ／ＳＬＰ 反転制御信号 Ｖｃｃ 電源電圧 Ｖｓｓ 接地電位
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/173 １０１ 9199−5Ｋ 19/20 9199−5Ｋ Ｈ０３Ｋ 19/094 Ｂ
Claims (15)
- 【請求項１】 第１の電源電位に接続された第１導電チ
ャネル型の第１のMISFETと該第１のMISFETに接続された
第２導電チャネル型の第２のMISFETとからなるCMISFET
で構成された論理回路と、 第２の電源電位と前記第２のMISFETとの間に接続され、
該第２のMISFETよりも閾値電圧の絶対値の大きな第２導
電チャネル型の第３のMISFETとを、 備えたことを特徴とするＣＭＩＳ型集積回路装置。 - 【請求項２】 第１導電チャネル型の第１のMISFET及び
第２導電チャネル型の第２のMISFETからなるCMISFET で
構成された論理回路と、 第１の電源電位と前記第１のMISFETとの間に接続され、
該第１のMISFETよりも閾値電圧の絶対値の大きな第１導
電チャネル型の第３のMISFETと、 第２の電源電位と前記第２のMISFETとの間に接続され、
該第２のMISFETよりも閾値電圧の絶対値の大きな第２導
電チャネル型の第４のMISFETとを、 備えたことを特徴とするＣＭＩＳ型集積回路装置。 - 【請求項３】 第１導電チャネル型の第１のMISFET及び
第２導電チャネル型の第２のMISFETからなるCMISFET で
構成された第１の論理回路中の該第２のMISFETと、第２
の電源電位との間に、該第２のMISFETよりも閾値電圧の
絶対値の大きな第２導電チャネル型の第３のMISFETを接
続した第１の回路と、 第２導電チャネル型の第４のMISFET及び第１導電チャネ
ル型の第５のMISFETからなるCMISFET で構成された第２
の論理回路中の該第５のMISFETと、第１の電源電位との
間に、該第５のMISFETよりも閾値電圧の絶対値の大きな
第１導電チャネル型の第６のMISFETを接続した第２の回
路とを備え、 前記第１の回路と前記第２の回路とを、それらの入出力
側に交互に接続したことを特徴とするＣＭＩＳ型集積回
路装置。 - 【請求項４】 請求項１、２又は３記載のＣＭＩＳ型集
積回路装置において、 前記閾値電圧の絶対値は、MISFETのゲート長を長く設定
することによって大きくしたことを特徴とするＣＭＩＳ
型集積回路装置。 - 【請求項５】 請求項１、２又は３記載のＣＭＩＳ型集
積回路装置において、 前記閾値電圧の絶対値は、バックゲートバイアスを印加
することによって大きくしたことを特徴とするＣＭＩＳ
型集積回路装置。 - 【請求項６】 請求項１の第３のMISFET、請求項２の第
３と第４のMISFET、又は請求項３の第３と第６のMISFET
は、それらのＦＥＴのゲート電位を制御してアクティブ
モード時にオン状態、スタンバイモード時にオフ状態に
するようにしたことを特徴とするＣＭＩＳ型集積回路装
置。 - 【請求項７】 第２導電型の半導体基板と、 前記半導体基板上に形成された第１導電チャネル型の第
１のMISFETと、 前記半導体基板上にそれぞれ電気的に分離されて形成さ
れた第１導電型の第１及び第２のウェルと、 前記第１のウェル内に形成された第２導電チャネル型の
第２のMISFETと、 前記第２のウェル内に形成された第２導電チャネル型の
第３のMISFETとを備え、 前記第２と第３のMISFETに異なったバックゲートバイア
スを印加する構成にしたことを特徴とするＣＭＩＳ型集
積回路装置。 - 【請求項８】 第２導電型の半導体基板と、 前記半導体基板上にそれぞれ電気的に分離されて形成さ
れた第１導電型の第１、第２及び第３のウェルと、 前記第１のウェル内に形成された第２導電チャネル型の
第１のMISFETと、 前記第２及び第３のウェル内にそれぞれ形成された第２
導電型の第４及び第５のウェルと、 前記第４及び第５のウェル上に形成された第１導電チャ
ネル型の第２及び第３のMISFETとを備え、 前記第２と第３のMISFETに異なったバックゲートバイア
スを印加する構成にしたことを特徴とするＣＭＩＳ型集
積回路装置。 - 【請求項９】 請求項７又は８記載のＣＭＩＳ型集積回
路装置において、 前記第３のMISFETのバックゲートバイアスの絶対値を、
前記第２のMISFETのバックゲートバイアスの絶対値より
も常に大きくしておき、スタンバイモード時に前記第３
のMISFETのゲートを制御してカットオフさせる構成にし
たことを特徴とするＣＭＩＳ型集積回路装置。 - 【請求項１０】 請求項７又は８記載のＣＭＩＳ型集積
回路装置において、 スタンバイモード時に前記第３のMISFETのゲートを制御
してカットオフさせるのとほぼ同時に、前記第３のMISF
ETのバックゲートバイアスの絶対値を、前記第２のMISF
ETのバックゲートバイアスの絶対値よりも大きくする構
成にしたことを特徴とするＣＭＩＳ型集積回路装置。 - 【請求項１１】 第２導電型の半導体基板と、 前記半導体基板上にそれぞれ電気的に分離されて形成さ
れた第１導電型の第１、第２、第３及び第４のウェル
と、 前記第１及び第３のウェル内にそれぞれ形成された第２
導電型の第５及び第６のウェルと、 前記第５及び第６のウェル上にそれぞれ形成された第１
導電チャネル型の第１及び第３のMISFETと、 前記第２及び第４のウェル内にそれぞれ形成された第２
導電チャネル型の第２及び第４のMISFETとを備え、 前記第１と第３のMISFETに異なったバックゲートバイア
スを印加し、かつ前記第２と第４のMISFETに異なったバ
ックゲートバイアスを印加する構成にしたことを特徴と
するＣＭＩＳ型集積回路装置。 - 【請求項１２】 第２導電型の半導体基板と、 前記半導体基板上にそれぞれ電気的に分離されて形成さ
れた第１導電型の第１、第２及び第３のウェルと、 前記半導体基板上に形成された第１導電チャネル型の第
１のMISFETと、 前記第１及び第３のウェル内にそれぞれ形成された第２
導電チャネル型の第２及び第４のMISFETと、 前記第２のウェル内に形成された第２導電型の第４のウ
ェルと、 前記第４のウェル上に形成された第１導電チャネル型の
第３のMISFETとを備え、 前記第１と第３のMISFETに異なったバックゲートバイア
スを印加し、かつ前記第２と第４のMISFETに異なったバ
ックゲートバイアスを印加する構成にしたことを特徴と
するＣＭＩＳ型集積回路装置。 - 【請求項１３】 請求項１１又は１２記載のＣＭＩＳ型
集積回路装置において、 前記第３のMISFETのバックゲートバイアスの絶対値を、
前記第１のMISFETのバックゲートバイアスの絶対値より
も常に大きくすると共に、前記第４のMISFETのバックゲ
ートバイアスの絶対値を、前記第２のMISFETのバックゲ
ートバイアスの絶対値よりも常に大きくしておき、スタ
ンバイモード時に前記第３及び第４のMISFETのゲートを
制御してカットオフさせる構成にしたことを特徴とする
ＣＭＩＳ型集積回路装置。 - 【請求項１４】 請求項１１又は１２記載のＣＭＩＳ型
集積回路装置において、 スタンバイモード時に前記第３及び第４のMISFETのゲー
トを制御してカットオフさせるのとほぼ同時に、前記第
３のMISFETのバックゲートバイアスの絶対値を、前記第
１のMISFETのバックゲートバイアスの絶対値よりも大き
くすると共に、前記第４のMISFETのバックゲートバイア
スの絶対値を、前記第２のMISFETのバックゲートバイア
スの絶対値よりも大きくする構成にしたことを特徴とす
るＣＭＩＳ型集積回路装置。 - 【請求項１５】 第２導電型の半導体基板上に耐酸化性
材料をパターニングする第１の工程と、 前記耐酸化性材料をマスクにして第１導電型の不純物を
導入する第２の工程と、 前記半導体基板を酸化して酸化膜を形成する第３の工程
と、 前記酸化膜の一部を除去する第４の工程と、 前記酸化膜をマスクにして第２導電型の不純物を導入す
る第５の工程とを、 順に施すことを特徴とするＣＭＩＳ型集積回路装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6326988A JPH08186180A (ja) | 1994-12-28 | 1994-12-28 | Ｃｍｉｓ型集積回路装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6326988A JPH08186180A (ja) | 1994-12-28 | 1994-12-28 | Ｃｍｉｓ型集積回路装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08186180A true JPH08186180A (ja) | 1996-07-16 |
Family
ID=18194054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6326988A Pending JPH08186180A (ja) | 1994-12-28 | 1994-12-28 | Ｃｍｉｓ型集積回路装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08186180A (ja) |
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-
1994
- 1994-12-28 JP JP6326988A patent/JPH08186180A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030527 |