JP2008085571A - 半導体集積回路 - Google Patents

Abstract

【課題】サブスレショルドリーク電流と基板電流とを含むリーク電流を低減すること。
【解決手段】本発明に係る半導体集積回路の内部回路には、導電型が同じで閾値電圧が異なる複数種類のＭＩＳトランジスタ（ＬＶＴ，ＭＶＴ，ＨＶＴ）が設けられる。また、その内部回路には、スタンバイモード時に、ある機能ブロック（１０）への電力供給を遮断する電源スイッチトランジスタ（３１）が設けられる。その電源スイッチトランジスタ（３１）は、複数種類のＭＩＳトランジスタ（ＬＶＴ，ＭＶＴ，ＨＶＴ）のうち、閾値電圧の最も高いＭＩＳトランジスタ（ＨＶＴ）以外のＭＩＳトランジスタ（ＭＶＴ）である。
【選択図】図１

Description

本発明は、半導体集積回路に関する。特に、本発明は、パワーゲーティングに用いられる電源スイッチを搭載した半導体集積回路に関する。

半導体集積回路の分野において、消費電力の低減は重要な課題である。消費電力は、アクティブモードでの消費電力と、スタンバイモードでの消費電力に区分される。このうち、スタンバイモードでの消費電力は、例えば、ＭＯＳトランジスタにおけるサブスレショルドリーク電流に依存している。サブスレショルドリーク電流とは、ＭＯＳトランジスタがＯＦＦの状態で、ソース・ドレイン間に流れるリーク電流のことである。

スタンバイモードでの消費電力を低減するための技術として、「パワーゲーティング」が知られている。パワーゲーティングとは、スタンバイモードにおいて動作しない機能ブロックへの電力供給を遮断する技術である。そのために、パワーゲーティング対象の機能ブロックと電源との間に、電源スイッチトランジスタが設けられる。スタンバイモード時、電源スイッチトランジスタはＯＦＦされ、パワーゲーティング対象の機能ブロックへの電力供給が遮断される。その結果、その機能ブロック中のリーク電流が大幅に削減され、スタンバイモード時の消費電力が低減される。

一般的に、パワーゲーティング対象の機能ブロックを構成するＭＯＳトランジスタの閾値電圧は低く設定されている。そして、電源スイッチトランジスタの閾値電圧は、その機能ブロックのＭＯＳトランジスタの閾値電圧より高く設定されている。これにより、スタンバイモードにおけるサブスレショルドリーク電流が低減されると共に、アクティブモードにおける機能ブロックの高速動作が実現される（例えば、特許文献１、特許文献２を参照）。
なお、一般にエンハンスメント型ＮＭＯＳトランジスタの閾値が正の値であるのに対して、エンハンスメント型ＰＭＯＳトランジスタの閾値は負の値であるが、本明細書では、説明を簡単にするため、閾値が正の値であるか負の値であるかにかかわらず、その絶対値が高いことを単に閾値電圧が高い、絶対値が低いことを単に閾値電圧が低いということにする。

上述の通り閾値電圧の異なるＭＯＳトランジスタをＬＳＩに搭載するためには、各ＭＯＳトランジスタの閾値電圧を制御する必要がある。ここで、閾値電圧は、チャネル領域の不純物濃度（「チャネル不純物濃度」あるいは「基板不純物濃度」と呼ばれている）に依存することが知られている。具体的には、エンハンスメント型ＭＯＳトランジスタであれば、チャネル不純物濃度が高くなるにつれて、閾値電圧は高くなる。逆に、チャネル不純物濃度が低くなるにつれて、閾値電圧は低くなる。従って、チャネル不純物濃度を調整することにより、閾値電圧を制御することが可能である。

特開平６−２９８３４号公報 特開２００６−１６５０６５号公報

本願発明者は、スタンバイモード時の「基板電流」に着目した。スタンバイモード時の基板電流としては、接合リーク電流（junction leakage current）やＧＩＤＬ（Gate Induced Drain Leakage）電流等が挙げられる。接合リーク電流とは、ｐｎ接合に逆バイアスが印加されたときに流れる電流である。ＧＩＤＬ電流とは、ＭＯＳトランジスタがＯＦＦ状態のときに、ゲート電極下のドレイン端がゲート電位の影響を受けることによって、ドレインから基板へ流れる電流である。

基板電流は、チャネル不純物濃度が高くなるにつれて大きくなる。つまり、基板電流は、閾値電圧が高くなるにつれて大きくなる傾向にある。この傾向は、サブスレショルドリーク電流の場合と逆である。すなわち、チャネル不純物濃度が高くなるにつれて、サブスレショルドリーク電流は小さくなる一方、基板電流は大きくなってしまう。

スタンバイモード時の消費電力を考えるにあたり、サブスレショルドリーク電流だけでは不十分であり、基板電流も考慮に入れられるべきである。閾値電圧の高いＭＯＳトランジスタが電源スイッチトランジスタとして用いられた場合、確かにサブスレショルドリーク電流は低減される。しかしながら、サブスレショルドリーク電流と基板電流とを含むリーク電流は、全体として増加してしまう可能性がある。

以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明に係る半導体集積回路は、第１機能ブロック（１０）、第２機能ブロック（２０）、及び電源スイッチ（３０）を備える。第１機能ブロック（１０）と第２機能ブロック（２０）の各々は、第１電源線（１，２）と第２電源線（２，１）に接続される。電源スイッチ（３０）は、第１電源線（１，２）と第１機能ブロック（１０）との間に設けられ、スタンバイモード時に第１電源線（１，２）と第１機能ブロック（１０）との間の電気的接続を遮断する。第１機能ブロック（１０）は第１ＭＩＳトランジスタ（ＬＶＴ，ＭＶＴ）、第２機能ブロック（２０）は第２ＭＩＳトランジスタ（ＨＶＴ）、電源スイッチ（３０）は第３ＭＩＳトランジスタ（３１，ＭＶＴ）をそれぞれ有する。第１〜第３ＭＩＳトランジスタ（ＬＶＴ，ＭＶＴ，ＨＶＴ）は同じ導電型である。第３ＭＩＳトランジスタ（３１，ＭＶＴ）の閾値電圧は、第２ＭＩＳトランジスタ（ＨＶＴ）の閾値電圧より低い。

このように、本発明に係る半導体集積回路の内部回路には、導電型が同じで閾値電圧が異なる複数種類のＭＩＳトランジスタ（ＬＶＴ，ＭＶＴ，ＨＶＴ）が搭載される。その中には、電源スイッチ（３０）に用いられる第３ＭＩＳトランジスタ（３１，ＭＶＴ）よりも高い閾値電圧の第２ＭＩＳトランジスタ（ＨＶＴ）が存在する。言い換えれば、複数種類のＭＩＳトランジスタ（ＬＶＴ，ＭＶＴ，ＨＶＴ）のうち閾値電圧の最も高いもの（ＨＶＴ）以外のＭＩＳトランジスタが、電源スイッチ（３０）に適用される。従って、スタンバイモード時、電源スイッチ（３０）における基板電流の増大が抑制される。その結果、サブスレショルドリーク電流と基板電流とを含むリーク電流が全体として低減される。

本発明に係る半導体集積回路によれば、スタンバイモードにおいて、サブスレショルドリーク電流と基板電流とを含むリーク電流が全体として低減される。その結果、スタンバイモードにおける消費電力が削減される。

添付図面を参照して、本発明の実施の形態に係る半導体集積回路を説明する。

１．概略構成
図１は、本実施の形態に係る半導体集積回路の構成の一例を示しており、特に、その半導体集積回路の内部回路の一部を概略的に示している。図１において、半導体集積回路の内部回路は、ＶＤＤ電源線１、ＧＮＤ電源線２、第１機能ブロック１０、第２機能ブロック２０、電源スイッチ３０、及びパワーゲーティング制御回路４０を備えている。

ＶＤＤ電源線１は、電源電位ＶＤＤを内部回路に供給するための電源線である。ＧＮＤ電源線２は、グランド電位ＧＮＤを内部回路に供給するための電源線である。

第１機能ブロック１０は、論理回路を有しており、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを含むＣＭＯＳトランジスタで構成されている。第１機能ブロック１０は、ＶＤＤ電源線１（ノードＮ１）及びＧＮＤ電源線２（ノードＮ２）に接続され、それら電源線１、２から供給される電力により動作する。ここで、第１機能ブロック１０は、パワーゲーティング用の電源スイッチ３０を介して、ＶＤＤ電源線１に接続されている。つまり、第１機能ブロック１０は、パワーゲーティングの対象である。

第２機能ブロック２０は、論理回路を有しており、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを含むＣＭＯＳトランジスタで構成されている。第２機能ブロック２０は、ＶＤＤ電源線１（ノードＮ１）及びＧＮＤ電源線２（ノードＮ２）に接続され、それら電源線１、２から供給される電力により動作する。ここで、第２機能ブロック２０は、パワーゲーティング用の電源スイッチ３０には接続されていない。つまり、第２機能ブロック２０は、パワーゲーティングの対象ではない。

電源スイッチ３０は、ＶＤＤ電源線１（ノードＮ１）と第１機能ブロック１０（ノードＮ３）との間に接続されている。この電源スイッチ３０は、パワーゲーティング用の電源スイッチであり、スタンバイモード時、ＶＤＤ電源線１と第１機能ブロック１０との間の電気的接続を遮断する。つまり、電源スイッチ３０は、スタンバイモード時、第１機能ブロック１０への電力供給を遮断する。

より詳細には、電源スイッチ３０は、電源スイッチトランジスタ３１を有している。この電源スイッチトランジスタ３１は、ＰＭＯＳトランジスタである。スタンバイモード時、電源スイッチトランジスタ３１はＯＦＦされ、それにより、第１機能ブロック１０への電力供給が遮断される。尚、電源スイッチ３０は、ノードＮ１とノードＮ３との間に並列に設けられた複数の電源スイッチトランジスタ３１を有していてもよい。その場合、スタンバイモード時に、複数の電源スイッチトランジスタ３１が全てＯＦＦされる。

パワーゲーティング制御回路４０は、電源スイッチ３０の動作を制御するための回路であり、電源スイッチ３０に接続されている。具体的には、パワーゲーティング制御回路４０は、電源スイッチトランジスタ３１のゲート電極に対して、電源スイッチトランジスタ３１のＯＮ／ＯＦＦを制御するスリープ信号ＳＬＰを供給する。また、パワーゲーティング制御回路４０は、電源スイッチトランジスタ３１が形成される基板（ウエル）に印加される基板電位（ウエル電位）Ｖｓｕｂを制御する。尚、パワーゲーティング制御回路４０は、電源スイッチＯＦＦ時にも動作する必要があるため、第２機能ブロック２０と同様に構成される。

図２は、本実施の形態に係る半導体集積回路の構成の他の例を示しており、特に、その半導体集積回路の内部回路の一部を概略的に示している。図２において、図１に示された構成と同一の構成には同じ符号が付され、重複する説明は適宜省略される。

図２において、パワーゲーティングの対象である第１機能ブロック１０は、電源スイッチ３０を介してＧＮＤ電源線２（ノードＮ２）に接続されている。つまり、電源スイッチ３０は、ＧＮＤ電源線２（ノードＮ２）と第１機能ブロック１０（ノードＮ３）との間に接続されている。この電源スイッチ３０は、スタンバイモード時、ＧＮＤ電源線２と第１機能ブロック１０との間の電気的接続を遮断する。より詳細には、電源スイッチ３０は、ＮＭＯＳトランジスタである電源スイッチトランジスタ３１を有している。スタンバイモード時、電源スイッチトランジスタ３１はＯＦＦされ、それにより、第１機能ブロック１０への電力供給が遮断される。尚、電源スイッチ３０は、ノードＮ２とノードＮ３との間に並列に設けられた複数の電源スイッチトランジスタ３１を有していてもよい。その場合、スタンバイモード時に、複数の電源スイッチトランジスタ３１が全てＯＦＦされる。

また、図示されていないが、電源スイッチ３０は、ＶＤＤ側とＧＮＤ側の両方に設けられてもよい。

２．概略動作
図１及び図２に示された半導体集積回路の動作は、次の通りである。まず、アクティブモード時、パワーゲーティング制御回路４０は、スリープ信号ＳＬＰを非活性化する。この場合、電源スイッチトランジスタ３１はＯＮされる。その結果、第１機能ブロック１０は、電源線１、２の両方に電気的に接続される。また、ＭＯＳトランジスタの閾値電圧は基板電位Ｖｓｕｂに依存することが知られている。パワーゲーティング制御回路４０は、その閾値電圧が減少するように基板電位Ｖｓｕｂの制御を行ってもよい。

一方、スタンバイモード時、パワーゲーティング制御回路４０は、スリープ信号ＳＬＰを活性化する。この場合、電源スイッチトランジスタ３１はＯＦＦされる。その結果、第１機能ブロック１０と電源線１、２のいずれかとの間の電気的接続が遮断される。第１機能ブロック１０への電力供給が遮断されるため、第１機能ブロック１０におけるリーク電流が低減され、消費電力が削減される。

また、スタンバイモード時、パワーゲーティング制御回路４０は、閾値電圧が上昇するように基板電位Ｖｓｕｂの制御を行ってもよい。この場合、電源スイッチトランジスタ３１において、基板電位Ｖｓｕｂはソース電位と異なる。電源スイッチトランジスタ３１がＮＭＯＳトランジスタの場合、基板電位Ｖｓｕｂは、ソース電位（例えば０Ｖ）よりも低い電位（例えば−１Ｖ）に設定される。電源スイッチトランジスタ３１がＰＭＯＳトランジスタの場合、基板電位Ｖｓｕｂは、ソース電位（例えば１Ｖ）よりも高い電位（例えば２Ｖ）に設定される。このように基板電位Ｖｓｕｂを制御することにより、閾値電圧は上昇し、サブスレショルドリーク電流は低減する。

３．複数種類のＭＯＳトランジスタ
本実施の形態に係る半導体集積回路の内部回路には、導電型は同じであるが閾値電圧の異なる複数種類のＭＯＳトランジスタが搭載される。例えば、同じ導電型のＭＯＳトランジスタに関して、高ＶｔトランジスタＨＶＴ、中ＶｔトランジスタＭＶＴ、低ＶｔトランジスタＬＶＴの３種類のＭＯＳトランジスタが用いられる。高ＶｔトランジスタＨＶＴは、閾値電圧が最も高いＭＯＳトランジスタである。低ＶｔトランジスタＬＶＴは、閾値電圧が最も低いＭＯＳトランジスタである。中ＶｔトランジスタＭＶＴは、閾値電圧がＨＶＴとＬＶＴの中間程度のＭＯＳトランジスタである。

尚、閾値電圧とは、ゲート・ソース電圧を徐々に上昇させたとき、ソース・ドレイン間に電流が流れ始めるときのゲート・ソース電圧である。「閾値電圧が高い」とは、そのゲート・ソース電圧が大きいことを意味し、「閾値電圧が低い」とは、そのゲート・ソース電圧が小さいことを意味する。例えば、ＮＭＯＳトランジスタの場合、高ＶｔトランジスタＨＶＴの閾値電圧は、中ＶｔトランジスタＭＶＴの閾値電圧よりも高い。一方、ＰＭＯＳトランジスタの場合（ソース電位＝ＶＤＤ）、閾値電圧は負の電圧となるが、絶対値で考えれば、高ＶｔトランジスタＨＶＴの閾値電圧は、中ＶｔトランジスタＭＶＴの閾値電圧よりも高い。

図３は、一般的なＭＯＳトランジスタの構造を概念的に示している。ＭＯＳ（Metal Oxide Semiconductor）トランジスタは、ＭＩＳ（Metal Insulator Semiconductor）トランジスタの一種である。図３には、例として、ＮＭＯＳトランジスタの構造が示されている。図３において、Ｐ型半導体基板（Ｐ型ウエル）５０中に、ソース５１、ドレイン５２、及びバックゲートとしてのＰ型拡散層５３が形成されている。チャネル領域５４は、Ｐ型半導体基板５０中のソース５１とドレイン５２との間に形成される。チャネル領域５４上には、ゲート絶縁膜５５を介してゲート電極５６が形成されている。

本実施の形態において、ＭＯＳトランジスタの閾値電圧は、主に、チャネル領域５４の不純物濃度（チャネル不純物濃度）を調整することによって制御される。チャネル不純物濃度が高くなるにつれて、閾値電圧は高くなる。逆に、チャネル不純物濃度が低くなるにつれて、閾値電圧は低くなる。よって、複数種類のＭＯＳトランジスタＨＶＴ、ＭＶＴ、ＬＶＴのそれぞれのチャネル不純物濃度は、互いに異なっている。高ＶｔトランジスタＨＶＴのチャネル不純物濃度は、中ＶｔトランジスタＭＶＴのチャネル不純物濃度より高い。中ＶｔトランジスタＭＶＴのチャネル不純物濃度は、低ＶｔトランジスタＬＶＴのチャネル不純物濃度より高い。複数種類のＭＯＳトランジスタＨＶＴ、ＭＶＴ、ＬＶＴに関して、チャネル不純物濃度の他のパラメータは同じであってもよい。例えば、複数種類のＭＯＳトランジスタＨＶＴ、ＭＶＴ、ＬＶＴのそれぞれのゲート絶縁膜５５の厚さは同じであってもよい。

ここで、スタンバイモードでの電源スイッチトランジスタ３１の状態を考える。例えば、図２中の電源スイッチトランジスタ３１を考える。その電源スイッチトランジスタ３１は、ＮＭＯＳトランジスタであり、スタンバイモード時にＯＦＦされている。図２及び図３に示されるように、ソース５１はノードＮ２に接続されており、ソース電位は０Ｖである。ゲート電極５６にはＬｏｗレベルのスリープ信号ＳＬＰが印加されており、ゲート電位は０Ｖである。ドレイン５２は、ノードＮ３に接続されている。第１機能ブロック１０全体の抵抗値は、電源スイッチトランジスタ３１の抵抗値よりもはるかに小さいため、ノードＮ３の電位はほぼ電源電位ＶＤＤである。つまり、ドレイン電位は、ほぼ電源電位ＶＤＤである。従って、半導体基板５０とドレイン５２とのｐｎ接合には、逆バイアスがかかる。基板電位制御が行われる場合、基板電位Ｖｓｕｂは０Ｖより小さい値に設定され、逆バイアスは更に大きくなる。

このスタンバイ状態において、ソース５１、ドレイン５２間には、サブスレショルドリーク電流Ｉｓｕｂｔｈが流れる。サブスレショルドリーク電流Ｉｓｕｂｔｈは、閾値電圧が高くなるにつれて減少する。更に、サブスレショルドリーク電流Ｉｓｕｂｔｈに加えて、基板電流Ｉｓｕｂも流れる。基板電流Ｉｓｕｂとしては、接合リーク電流やＧＩＤＬ電流が挙げられる。接合リーク電流とは、ｐｎ接合に逆バイアスが印加されたときに流れる電流である。ＧＩＤＬ電流とは、ゲート電極５６下のドレイン５２の端部がゲート電位の影響を受けることによって、ドレイン５２から基板５０へ流れる電流である。基板電流Ｉｓｕｂは、チャネル不純物濃度が高くなるにつれて増加し、また、基板電位Ｖｓｕｂの制御量が大きくなるにつれて増加する。スタンバイモード時のリーク電流Ｉｌｅａｋとしては、上記サブスレショルドリーク電流Ｉｓｕｂｔｈと基板電流Ｉｓｕｂとの総和を考える必要がある。
以上、ＮＭＯＳトランジスタの場合を例示したが、ＰＭＯＳトランジスタの場合も、閾値電圧を絶対値で考えれば、ＮＭＯＳトランジスタの場合と同様である。

図４は、電源スイッチトランジスタ３１におけるリーク電流Ｉｌｅａｋと、その閾値電圧及び基板電位Ｖｓｕｂとの関係を示している。縦軸は電流の大きさを表し、横軸は基板電位Ｖｓｕｂの制御量を表している。ＮＭＯＳトランジスタの場合、横軸は、基板電位Ｖｓｕｂがソース電位（ＧＮＤ）よりどれだけ低いかを表している。ＰＭＯＳトランジスタの場合、横軸は、基板電位Ｖｓｕｂがソース電位（ＶＤＤ）よりもどれだけ高いかを表している。一般的に、基板電位Ｖｓｕｂの制御量が増加するにつれて、閾値電圧は高くなる。また、図４には、高ＶｔトランジスタＨＶＴと中ＶｔトランジスタＭＶＴの各々に関するサブスレショルドリーク電流Ｉｓｕｂｔｈ、基板電流Ｉｓｕｂ、及び総計としてのリーク電流Ｉｌｅａｋが示されている。

サブスレショルドリーク電流Ｉｓｕｂｔｈは、閾値電圧が高いほど小さい。よって、高ＶｔトランジスタＨＶＴでのサブスレショルドリーク電流Ｉｓｕｂｔｈ（ＨＶＴ）は、中ＶｔトランジスタＭＶＴでのサブスレショルドリーク電流Ｉｓｕｂｔｈ（ＭＶＴ）より、全体的に小さい。また、基板電位Ｖｓｕｂの制御量が増加するにつれて、サブスレショルドリーク電流Ｉｓｕｂｔｈ（ＨＶＴ）、Ｉｓｕｂｔｈ（ＭＶＴ）は、共に減少する。

一方、基板電流Ｉｓｕｂは、チャネル不純物濃度が高くなるにつれて増加する。よって、高ＶｔトランジスタＨＶＴでの基板電流Ｉｓｕｂ（ＨＶＴ）は、中ＶｔトランジスタＭＶＴでの基板電流Ｉｓｕｂ（ＭＶＴ）より、全体的に大きい。また、基板電位Ｖｓｕｂの制御量が増加するにつれて、ｐｎ接合にかかる逆バイアスやドレイン端にかかる電界は強くなる。従って、基板電位Ｖｓｕｂの制御量が増加するにつれて、基板電流Ｉｓｕｂ（ＨＶＴ）、Ｉｓｕｂ（ＭＶＴ）は共に増加する。

このように、サブスレショルドリーク電流Ｉｓｕｂｔｈと基板電流Ｉｓｕｂは、正反対の変化傾向を有している。従って、リーク電流Ｉｌｅａｋ（＝Ｉｓｕｂｔｈ＋Ｉｓｕｂ）全体として見た場合、高ＶｔトランジスタＨＶＴが適しているとは必ずしも言えない。場合によっては、高ＶｔトランジスタＨＶＴでのリーク電流Ｉｌｅａｋ（ＨＶＴ）が、中ＶｔトランジスタＭＶＴでのリーク電流Ｉｌｅａｋ（ＭＶＴ）よりも大きくなる。特に、基板電位Ｖｓｕｂの制御が行われる場合、基板電流Ｉｓｕｂは顕著となるため、リーク電流Ｉｌｅａｋ（ＨＶＴ）がリーク電流Ｉｌｅａｋ（ＭＶＴ）より大きくなる可能性が高くなる。例えば、図４中のポイントＡでは、基板電位制御が行われておらず、リーク電流Ｉｌｅａｋ（ＨＶＴ）はリーク電流Ｉｌｅａｋ（ＭＶＴ）より小さい。しかしながら、図４中のポイントＢでは、リーク電流Ｉｌｅａｋ（ＨＶＴ）はリーク電流Ｉｌｅａｋ（ＭＶＴ）より大きい。つまり、スタンバイ時の消費電力は、高ＶｔトランジスタＨＶＴの場合の方が、中ＶｔトランジスタＭＶＴの場合よりも大きくなってしまう。

従って、本実施の形態によれば、電源スイッチトランジスタ３１として、一般的な高ＶｔトランジスタＨＶＴの代わりに、中ＶｔトランジスタＭＶＴが用いられる。言い換えれば、本実施の形態に係る電源スイッチ３０は、閾値電圧の最も高いＭＯＳトランジスタ（ＨＶＴ）以外のトランジスタで構成される。電源スイッチトランジスタ３１よりも閾値電圧の高いＭＯＳトランジスタは、内部回路の他の領域で使用される。例えば、図１及び図２に示されるように、第２機能ブロック２０が、高ＶｔトランジスタＨＶＴで構成されている。電源スイッチ３０を構成する電源スイッチトランジスタ３１は、中ＶｔトランジスタＭＶＴである。これにより、電源スイッチトランジスタ３１が高ＶｔトランジスタＨＶＴである場合と比較して、スタンバイモード時のリーク電流Ｉｌｅａｋが全体として低減され得る。

尚、図１及び図２で示されるように、パワーゲーティングの対象である第１機能ブロック１０は、低ＶｔトランジスタＬＶＴ又は／及び中ＶｔトランジスタＭＶＴで構成される。つまり、第１機能ブロック１０中のＭＯＳトランジスタの閾値電圧は、電源スイッチトランジスタ３１の閾値電圧以下である。これにより、スタンバイモード時の第１機能ブロック１０中のリーク電流が効率的に抑制されると共に、アクティブモード時の第１機能ブロック１０の高速動作が実現される。

４．効果
以上に説明されたように、本実施の形態に係る半導体集積回路の内部回路には、導電型が同じで閾値電圧が異なる複数種類のＭＩＳトランジスタ（ＬＶＴ，ＭＶＴ，ＨＶＴ）が搭載される。その中には、電源スイッチトランジスタ３１（ＭＶＴ）よりも高い閾値電圧のＭＩＳトランジスタ（ＨＶＴ）が存在する。言い換えれば、複数種類のＭＩＳトランジスタ（ＬＶＴ，ＭＶＴ，ＨＶＴ）のうち閾値電圧の最も高いもの（ＨＶＴ）以外のＭＩＳトランジスタが、電源スイッチトランジスタ３１として用いられる。

従って、スタンバイモード時に、電源スイッチ３０における基板電流Ｉｓｕｂの増大が抑制される。その結果、サブスレショルドリーク電流Ｉｓｕｂｔｈと基板電流Ｉｓｕｂとを含むリーク電流Ｉｌｅａｋが全体として低減され、スタンバイモードにおける消費電力が削減される。スタンバイモード時に基板電位Ｖｓｕｂが制御される場合、基板電流Ｉｓｕｂが増加する傾向にあるので、本発明は特に有効である。

図１は、本発明の実施の形態に係る半導体集積回路の構成の一例を示す回路ブロック図である。 図２は、本発明の実施の形態に係る半導体集積回路の構成の他の例を示す回路ブロック図である。 図３は、ＭＯＳトランジスタの構造及びスタンバイ時のリーク電流を示す概念図である。 図４は、リーク電流と閾値電圧及び基板電位との関係を示すグラフ図である。

符号の説明

１ ＶＤＤ電源線
２ ＧＮＤ電源線
１０ 第１機能ブロック
２０ 第２機能ブロック
３０ 電源スイッチ
３１ 電源スイッチトランジスタ
４０ パワーゲーティング制御回路
５０ 半導体基板（ウエル）
５１ ソース
５２ ドレイン
５３ バックゲート
５４ チャネル領域
５５ ゲート絶縁膜
５６ ゲート電極
ＨＶＴ 高Ｖｔトランジスタ
ＭＶＴ 中Ｖｔトランジスタ
ＬＶＴ 低Ｖｔトランジスタ
Ｉｌｅａｋ リーク電流
Ｉｓｕｂｔｈ サブスレショルドリーク電流
Ｉｓｕｂ 基板電流

Claims (7)

1. 第１電源線と第２電源線に接続される第１機能ブロックと、
   前記第１電源線と前記第２電源線に接続される第２機能ブロックと、
   前記第１電源線と前記第１機能ブロックとの間に設けられ、スタンバイモード時に前記第１電源線と前記第１機能ブロックとの間の電気的接続を遮断する電源スイッチと
   を備え、
   前記第１機能ブロックが第１ＭＩＳトランジスタ、前記第２機能ブロックが第２ＭＩＳトランジスタ、前記電源スイッチが第３ＭＩＳトランジスタをそれぞれ有し、前記第１〜第３ＭＩＳトランジスタは同じ導電型であり、
   前記第３ＭＩＳトランジスタの閾値電圧は、前記第２ＭＩＳトランジスタの閾値電圧より低い
   半導体集積回路。
2. 請求項１に記載の半導体集積回路であって、
   前記第３ＭＩＳトランジスタのチャネル不純物濃度は、前記第２ＭＩＳトランジスタのチャネル不純物濃度より低い
   半導体集積回路。
3. 請求項１又は２に記載の半導体集積回路であって、
   前記スタンバイモード時、前記第３ＭＩＳトランジスタにおいて基板電位とソース電位とは異なっている
   半導体集積回路。
4. 請求項１乃至３のいずれかに記載の半導体集積回路であって、
   前記第３ＭＩＳトランジスタの閾値電圧は、前記第１ＭＩＳトランジスタの閾値電圧以上である
   半導体集積回路。
5. 内部回路に設けられ、導電型が同じで閾値電圧が異なる複数種類のＭＩＳトランジスタと、
   前記内部回路に設けられ、スタンバイモード時に機能ブロックへの電力供給を遮断する電源スイッチトランジスタと
   を備え、
   前記電源スイッチトランジスタは、前記複数種類のＭＩＳトランジスタのうち、閾値電圧の最も高いＭＩＳトランジスタ以外のＭＩＳトランジスタである
   半導体集積回路。
6. 請求項５に記載の半導体集積回路であって、
   前記複数種類のＭＩＳトランジスタのそれぞれのチャネル不純物濃度は、互いに異なっている
   半導体集積回路。
7. 請求項５又は６に記載の半導体集積回路であって、
   前記スタンバイモード時、前記第電源スイッチトランジスタにおいて基板電位とソース電位とは異なっている
   半導体集積回路。

Images