JP3825756B2 - 半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、閾値電圧の低いトランジスタで構成され、非動作時に電源電圧の供給が遮断される回路ブロックを有する半導体集積回路に関する。
【０００２】
【従来の技術】
半導体の素子構造の微細化に伴い、トランジスタを構成する絶縁膜は薄くなってきており、トランジスタの信頼性は低下する傾向にある。半導体集積回路に供給される電源電圧は、信頼性の低下を防止するために、年々低くなっている。
電源電圧が低くなり、電源電圧とトランジスタの閾値電圧との差が小さくなると、トランジスタはオンしにくくなり、動作速度が低下する。これを防ぐため、トランジスタの閾値電圧は、電源電圧とともに低くなる傾向にある。
【０００３】
さらに、トランジスタの微細化に伴い、トランジスタの非動作時のリーク電流（サブスレッショルド電流）は、大きくなる傾向にある。サブスレッショルド電流の増加は、半導体集積回路のスタンバイ期間における消費電力を増加させる。バッテリーを使用する携帯機器では、消費電力の増加は深刻な問題である。
近時、サブスレッショルド電流を削減するため、MTCMOS（マルチ閾値電圧CMOS：Multi-Threshold voltage CMOS）と称する技術が開発されている（特許文献１、特許文献２）。MTCMOS技術では、高速動作が必要な回路ブロック内のトランジスタの閾値電圧を低く設定するとともに、回路ブロックの電源端子を閾値電圧の高いスイッチトランジスタを介して電源線に接続する。そして、スイッチトランジスタを、回路ブロックの動作中にオンし、回路ブロックの非動作中にオフすることで、スタンバイ期間の消費電力が削減される。
【０００４】
【特許文献１】
特開平５−２１０９７６号公報
【０００５】
【特許文献２】
特開平７−２１２２１７号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、MTCMOS技術を採用した回路ブロック（以下、第１回路ブロックとも称する）に、電源線に直接接続された回路ブロック（以下、第２回路ブロックとも称する）を接続する場合、以下の問題を有する。
スタンバイ期間に第１回路ブロックの出力がフローティング状態になると、第２回路ブロックの入力もフローティング状態になる。この結果、第２回路ブロック内のトランジスタに貫通電流が流れ、スタンバイ期間の消費電力が増加する。
【０００７】
上記貫通電流は、第２回路ブロックの入力にプルアップ抵抗またはプルダウン抵抗を接続することで防止できる。しかし、この種の抵抗は、定常的に電流を流すため、消費電力の削減の妨げになる。
本発明の目的は、MTCMOS技術を採用した回路ブロックを有する半導体集積回路のスタンバイ期間の消費電力を削減することにある。
【０００８】
【課題を解決するための手段】
本発明の一形態では、スイッチ制御回路は、通常動作モード中にスイッチ制御信号を活性化し、低電力モード中にスイッチ制御信号を非活性化する。第１スイッチは、スイッチ制御信号の活性化に応答して、仮想電源線を電源電圧が常時供給される通常電源線に接続する。電源端子が仮想電源線に接続された第１回路ブロックは、低電力モード中に電源電圧の供給が停止する。電源端子が通常電源線に接続された第２回路ブロックは、動作モードに依存せず常に電源電圧が供給される。
【０００９】
フローティング防止回路は、第１回路ブロックの出力と第２回路ブロックの入力との間に配置されている。フローティング防止回路の第２スイッチは、低電力モード中にスイッチ制御信号の非活性化を受けて、第１回路ブロックの出力と第２回路ブロックの入力との接続ノードを第１電圧線に接続する。このため、第１回路ブロックに電源電圧が供給されなくても、第２回路ブロックの入力がフローティングになることが防止される。したがって、第２回路ブロックに貫通電流が流れることが防止される。また、第２回路ブロックが不定の入力レベルを受けて誤動作することが防止される。この結果、低電力モードにおいて、消費電力が増加することを防止できる。
【００１０】
第２スイッチは、通常動作モード中にスイッチ制御信号の活性化を受けて、接続ノードと第１電圧線との接続を遮断する。接続ノードをフローティング状態にすることで、第１回路ブロックの出力は、第２回路ブロックに迅速かつ確実に伝達される。
また、第１回路ブロックは、ラッチ回路および一対の強誘電体キャパシタを有している。ラッチ回路は、２つのバッファ回路の入力と出力とが互いに接続され、バッファ回路の電源端子が仮想電源線に接続されている。強誘電体キャパシタは、一端がバッファ回路の入力にそれぞれ接続され、他端が第１プレート線に接続されている。
【００１１】
プレート電圧発生回路は、通常動作モードから低電力モードへの切り換え時に、第１プレート線に第１プレート電圧信号を生成する。第１プレート線の電圧変化により、電源の遮断前にラッチ回路に保持されているデータは、強誘電体キャパシタの残留分極として保持される。残留分極状態は、電源が遮断されても残る。すなわち、第１回路ブロックは、不揮発性ラッチ回路として動作する。
【００１２】
この後、電源が遮断されたラッチ回路の出力は、フローティング状態になる。しかし、通常動作モードから低電力モードへの切り換えによって、第２回路ブロックの入力は、第１電圧線に接続され、フローティング状態になることが防止される。このように、低電力モード中に電源が遮断されるラッチ回路と、第２回路ブロックとが順次接続される半導体集積回路においても、低電力モード中における第２回路ブロックの貫通電流および誤動作は、防止される。
【００１３】
プレート電圧発生回路は、低電力モードから通常動作モードへの切り換え時に、第１プレート線に第１プレート電圧信号を生成する。第１プレート線の電圧変化により、強誘電体キャパシタの残留分極値に応じた電圧が、ラッチ回路の入力および出力に発生する。電源の遮断前にラッチ回路に保持されているデータは、再びラッチ回路に保持される。ラッチ回路は、保持しているデータを第２回路ブロックに出力する。
【００１４】
本発明の一形態における好ましい例では、第２スイッチは、ソースが第１電圧線に接続され、ドレインが接続ノードに接続され、ゲートでスイッチ制御信号を受けるトランジスタである。このため、低電力モード中に第２回路ブロックの入力がフローティングになることを、簡易なスイッチで防止できる。この結果、フローティング防止回路を形成することによる回路規模の増加はほとんどない。
【００１５】
本発明の一形態における好ましい例では、プレート電圧発生回路は、通常動作モードから低電力モードへの切り換え時に、スイッチ制御信号が非活性化される前に第１プレート電圧信号を所定の期間低レベルから高レベルに変化させる。このため、ラッチ回路に保持されているデータは、強誘電体キャパシタの残留分極として確実に書き込まれ、電源の遮断後も保持される。
【００１６】
本発明の一形態における好ましい例では、プレート電圧発生回路は、低電力モードから通常動作モードへの切り換え時に、第１プレート電圧信号を所定の期間低レベルから高レベルに変化させる。第１プレート電圧信号が高レベルに変化することにより、強誘電体キャパシタの残留分極値にそれぞれ対応する電圧がラッチ回路の入力および出力に発生する。この後、スイッチ制御回路は、第１プレート電圧信号の高レベル期間中に、スイッチ制御信号を活性化する。スイッチ制御信号の活性化により、ラッチ回路が活性化され、強誘電体キャパシタに保持されているデータがラッチ回路に再び書き込まれる。すなわち、低電力モード前にラッチ回路に保持されていたデータが復元される。
【００１７】
本発明の一形態における好ましい例では、フローティング防止回路は、第１回路ブロックの出力と接続ノードとの間に配置されるクロックトインバータを有している。クロックトインバータは、スイッチ制御信号の活性化中にオンし、第１回路ブロックの出力レベルを第２回路ブロックに伝達する。また、クロックトインバータは、スイッチ制御信号の非活性化中にオフし、第１回路ブロックの出力レベルが第２回路ブロックに伝達されることを禁止する。すなわち、第１回路ブロックの出力と接続ノードとは、低電力モード中に電気的に遮断される。このため、低電力モード中に接続ノードに供給される第１電圧線の電圧は、第１回路ブロックのラッチ回路に伝わることはない。したがって、低電力モードから通常動作モードへの切り換え時に、ラッチ回路の出力ノードを完全にフローティング状態にできる。この結果、強誘電体キャパシタに書き込まれたデータを確実にラッチ回路に戻すことができる。
【００１８】
本発明の一形態における好ましい例では、フローティング防止回路は、一端が第１回路ブロックの出力に接続され、他端が接続ノードに接続されるCMOSスイッチを有している。CMOSスイッチは、スイッチ制御信号の活性化中にオンし、第１回路ブロックの出力レベルを第２回路ブロックに伝達する。また、CMOSスイッチは、スイッチ制御信号の非活性化中にオフし、第１回路ブロックの出力レベルの第２回路ブロックに伝達されることを禁止する。すなわち、第１回路ブロックの出力と接続ノードとは、低電力モード中に電気的に遮断される。したがって、低電力モードから通常動作モードへの切り換え時に、第１回路ブロックのラッチ回路の出力ノードを完全にフローティング状態にできる。この結果、強誘電体キャパシタに書き込まれたデータを確実にラッチ回路に戻すことができる。
【００１９】
本発明の別の形態では、第１回路ブロックは、ラッチ回路、一対の第１強誘電体キャパシタおよび一対の第２強誘電体キャパシタを有している。ラッチ回路は、２つのバッファ回路の入力と出力とを互いに接続され、バッファ回路の電源端子が仮想電源線に接続されている。第１強誘電体キャパシタは、第１プレート線と第２プレート線との間に直列に接続され、中間ノードがバッファ回路の一方の入力に接続されている。第２強誘電体キャパシタは、第１プレート線と第２プレート線との間に直列に接続され、中間ノードがバッファ回路の他方の入力に接続されている。
【００２０】
プレート電圧発生回路は、通常動作モードから低電力モードへの切り換え時に、第１および第２プレート線に第１および第２プレート電圧信号をそれぞれ生成する。第１および第２プレート線の電圧変化により、電源の遮断前にラッチ回路に保持されているデータは、第１強誘電体キャパシタ対および第２強誘電体キャパシタ対の残留分極として保持される。残留分極状態は、電源が遮断されても残る。すなわち、第１回路ブロックは、不揮発性ラッチ回路として動作する。
【００２１】
この後、電源が遮断されたラッチ回路の出力は、フローティング状態になる。しかし、通常動作モードから低電力モードへの切り換えによって、第２回路ブロックの入力は、第１電圧線に接続され、フローティング状態になることが防止される。このように、低電力モード中に電源が遮断されるラッチ回路と、第２回路ブロックとが順次接続される半導体集積回路においても、低電力モード中における第２回路ブロックの貫通電流および誤動作は、防止される。
【００２２】
プレート電圧発生回路は、低電力モードから通常動作モードへの切り換え時に、第１プレート線に第１プレート電圧信号を生成する。第１プレート線の電圧変化により、第１および第２強誘電体キャパシタ対の残留分極値に応じた電圧が、ラッチ回路入力および出力に発生する。電源の遮断前にラッチ回路に保持されているデータは、再びラッチ回路に保持される。ラッチ回路は、保持しているデータを第２回路ブロックに出力する。
【００２３】
例えば、プレート電圧発生回路は、通常動作モードから低電力モードへの切り換え時に、スイッチ制御信号が非活性化される前に第１および第２プレート電圧信号を所定の期間低レベルから高レベルに変化させる。このため、ラッチ回路に保持されているデータは、強誘電体キャパシタの残留分極として確実に書き込まれ、電源の遮断後も保持される。
【００２４】
本発明のさらに別の形態では、第１回路ブロックは、ラッチ回路および一対の強誘電体キャパシタを有している。ラッチ回路は、２つのバッファ回路の入力と出力とを互いに接続され、バッファ回路の電源端子が仮想電源線に接続されている。強誘電体キャパシタは、第１プレート線と第２プレート線との間に直列に接続され、中間ノードがバッファ回路の一方の入力に接続されている。
【００２５】
プレート電圧発生回路は、通常動作モードから低電力モードへの切り換え時に、第１および第２プレート線に第１および第２プレート電圧信号をそれぞれ生成する。第１プレート線の電圧変化により、電源の遮断前にラッチ回路に保持されているデータは、強誘電体キャパシタ対の残留分極として保持される。残留分極状態は、電源が遮断されても残る。すなわち、第１回路ブロックは、不揮発性ラッチ回路として動作する。
【００２６】
この後、電源が遮断されたラッチ回路の出力は、フローティング状態になる。しかし、通常動作モードから低電力モードへの切り換えによって、第２回路ブロックの入力は、第１電圧線に接続され、フローティング状態になることが防止される。このように、低電力モード中に電源が遮断されるラッチ回路と、第２回路ブロックとが順次接続される半導体集積回路においても、低電力モード中における第２回路ブロックの貫通電流および誤動作は、防止される。
【００２７】
プレート電圧発生回路は、低電力モードから通常動作モードへの切り換え時に、第１プレート線に第１プレート電圧信号を生成する。第１プレート線の電圧変化により、強誘電体キャパシタ対の残留分極値に応じた電圧が、ラッチ回路入力および出力に発生する。電源の遮断前にラッチ回路に保持されているデータは、再びラッチ回路に保持される。ラッチ回路は、保持しているデータを第２回路ブロックに出力する。
【００２８】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。以降の説明では、信号線名と、その信号線に伝達される信号名とを同じ符号で表す場合がある。
図１は、本発明の半導体集積回路の第１の実施形態を示している。この半導体集積回路は、シリコン基板上にCMOSプロセスを使用して形成されている。
【００２９】
半導体集積回路は、スイッチ制御回路１０、プレート電圧発生回路１２、スリープスイッチ（第１スイッチ）１４、第１回路ブロック１６、フローティング防止回路１８および第２回路ブロック２０を有している。
スイッチ制御回路１０は、半導体集積回路の動作モードに応じてスリープ信号（スイッチ制御信号）SLPを出力する。スリープ信号SLPは、通常動作モード中に低レベルに保持され（活性化）、低電力モードであるスリープモード中に高レベルに保持される（非活性化）。
【００３０】
プレート電圧発生回路１２は、半導体集積回路が通常動作モードからスリープモードに切り替わるとき、およびスリープモードから通常動作モードに切り替わるときに、第１プレート線PL1にパルス状の第１プレート電圧信号PL1を生成する。
スリープスイッチ１４は、ソース、ドレインおよびゲートが通常電源線VDD、仮想電源線VVDDおよびスリープ信号SLPの信号線にそれぞれ接続されたpMOSトランジスタ（第１導電型のトランジスタ）で構成されている。スリープスイッチ１４は、通常動作モード中に低レベルのスリープ信号SLPを受けてオンし、スリープモード中に高レベルのスリープ信号SLPを受けてオフする。スリープスイッチ１４のオンにより、仮想電源線VVDDは通常電源線VDDに接続される。ここで、通常電源線VDDには、常に電源電圧が供給されている。電源電圧は、外部端子を介して半導体集積回路の外部から供給されてもよく（外部電源電圧）、外部電源電圧を半導体集積回路内で降圧して生成されてもよい。
【００３１】
第１回路ブロック１６は、不揮発性ラッチ回路として機能する。第１回路ブロック１６は、電源端子に仮想電源線VVDDを介して電源電圧を受けているときに、クロック信号CK、CKXに同期して入力信号IN1をラッチする。
フローティング防止回路１８は、スリープ信号SLPが低レベルのときに第１回路ブロック１６にラッチされた信号（出力信号OUT1）を第２回路ブロック２０に転送する。フローティング防止回路１８は、スリープ信号SLPが高レベルのときに第２ブロック回路２０の入力IN2を高レベルに固定する。フローティング防止回路１８の電源端子は、通常電源線VDD、接地線VSSにそれぞれ直接接続されている。すなわち、フローティング防止回路１８は、スリープ信号SLPに依存せず常に動作する。
【００３２】
第２回路ブロック２０は、例えば、デコーダ等の機能を有している。第２回路ブロック２０は、入力信号IN2および図示しない他の入力信号に応じて動作する。第２回路ブロック２０の電源端子は、通常電源線VDD、接地線VSSにそれぞれ直接接続されている。すなわち、第２回路ブロック２０は、スリープ信号SLPに依存せず常に動作する。
【００３３】
図２は、図１に示した第１回路ブロック１６、フローティング防止回路１８および第２回路ブロック２０の詳細を示している。以下、第１回路ブロック１６を不揮発性ラッチ回路１６とも称する。
不揮発性ラッチ回路１６は、２つのCMOSインバータ（バッファ回路）１６ａ、１６ｂの入力と出力とを互いに接続したラッチ回路１６ｃ、一対の強誘電体キャパシタFC1、FC2、およびCMOSスイッチ１６ｆ、１６ｇを有している。CMOSインバータ１６ａ、１６ｂを構成するpMOSトランジスタおよびnMOSトランジスタの基板は、それぞれ通常電源線VDDおよび接地線VSSに接続されている。
【００３４】
強誘電体キャパシタFC1は、一端がCMOSインバータ１６ａの入力ノードNに接続され、他端がプレート線PL1に接続されている。強誘電体キャパシタFC2は、一端がCMOSインバータ１４ｂの入力ノードNXに接続され、他端がプレート線PL1に接続されている。強誘電体キャパシタFC1、FC2に付加した矢印の向きは、分極状態を示している。矢印の先端側の電極は、正にチャージされている。
【００３５】
CMOSスイッチ１６ｆは、不揮発性ラッチ回路１６の入力IN1をCMOSインバータ１６ａの入力ノードNに接続する。CMOSスイッチ１６ｆは、クロック信号CKが低レベル（＝クロック信号CKXが高レベル）のときにオンする。CMOSスイッチ１６ｇは、CMOSインバータ１６ｂの出力をCMOSインバータ１６ａの入力に接続する。CMOSスイッチ１６ｇは、クロック信号CKが高レベル（＝クロック信号CKXが低レベル）のときにオンする。
【００３６】
不揮発性ラッチ回路１６は、通常動作モードからスリープモードに切り替わるときに、ラッチ回路１６ｃに保持されているデータを強誘電体キャパシタFC1、FC2に待避する（ストア動作）。強誘電体キャパシタFC1、FC2の分極状態は、ストア動作により互いに逆向きになる。データを強誘電体キャパシタFC1、FC2の残留分極として保持することで、電源電圧の供給が停止するスリープモード中も、データの消失が防止される。また、不揮発性ラッチ回路１６は、スリープモードから通常動作モードに切り替わるときに、強誘電体キャパシタFC1、FC2の残留分極をデータとしてラッチ回路１６ｃに転送する（リコール動作）。
【００３７】
フローティング防止回路１８は、縦続接続されたクロックトインバータ１８ａおよびCMOSインバータ１８ｂと、nMOSトランジスタ１８ｃ（第２導電型のトランジスタ、フローティング防止スイッチ）とを有している。
クロックトインバータ１８ａは、スリープ信号SLPの活性化（低レベル）を受けてオンし、第１回路ブロック１６の出力OUT1をインバータ１８ｃを介して第２回路ブロック２０の入力IN2に接続する（通常動作モード）。クロックトインバータ１８ａは、スリープ信号SLPの非活性化（高レベル）を受けてオフし、出力OUT1と入力IN2との接続を遮断する（スリープモード）。
【００３８】
nMOSトランジスタ１８ｃは、ソースが接地線VSS（第１電圧線）に接続され、ドレインがクロックインバータ１８ａの出力（第１回路ブロック１６と第２回路ブロック２０との接続ノード）に接続され、ゲートでスリープ信号SLPを受けている。nMOSトランジスタ１８ｃは、スリープ信号SLPの活性化（低レベル）をゲートで受けたときにオフし、CMOSインバータ１８ｂの入力ノードと接地線VSSの接続を解除する（通常動作モード）。nMOSトランジスタ１８ｃは、スリープ信号SLPの非活性化（高レベル）をゲートで受けたときにオンし、CMOSインバータ１８ｂの入力を低レベルに固定する（スリープモード）。
【００３９】
第２回路ブロック２０は、上述したようにデコーダ等の機能を有している。第２回路ブロック２０は、入力信号IN2を初段のCMOSインバータ２０ａで受けている。
なお、スリープスイッチ１４であるpMOSトランジスタは、第１閾値電圧を有し、第１回路ブロック１６内のpMOSトランジスタは、第１閾値電圧より低い第２閾値電圧を有する。第２回路ブロック２０のpMOSトランジスタは、第２閾値電圧より高い第３閾値電圧を有する。第１閾値電圧と、第３閾値電圧は同じでもよい。また、第１回路ブロック１６内のnMOSトランジスタの閾値電圧は、第２回路ブロック２０内のnMOSトランジスタの閾値電圧より低い。すなわち、この半導体集積回路は、MTCMOS技術を採用している。閾値電圧の低いトランジスタを有する回路ブロックの電源端子をスリープモード中に電源線に非接続することで、スリープモード中の消費電力が削減される。また、通常動作時には、低い閾値電圧を生かして高速動作させることができる。
【００４０】
図３は、強誘電体キャパシタFC1、FC2の分極動作の概要を示している。
図において、横軸は、各強誘電体キャパシタFC1、FC2の両端に印加される電圧Ｖを示し、縦軸は、各強誘電体キャパシタFC1、FC2の分極電荷Ｑを示している。電圧Ｖは、ノードN、NXを基準とするときの第１プレート線PL1の電圧である。
まず、ラッチ回路１６ｃに保持されているデータを強誘電体キャパシタFC1、FC2に書き込むストア動作を説明する。この例では、ノードN、NXは、低レベル、高レベルであるとする。第１プレート電圧信号PL1が低レベルのとき、強誘電体キャパシタFC1の両端の電圧差は０Ｖである。このため、強誘電体キャパシタFC1の特性は、点Ｂまたは点Ｄに位置する。強誘電体キャパシタFC2の両端の電圧差は、負である。このため、強誘電体キャパシタFC2の特性は、点Ａに位置する。
【００４１】
第１プレート電圧信号PL1が高レベルに変化すると、強誘電体キャパシタFC1の両端の電圧差は、正になる。このため、強誘電体キャパシタFC1の特性は、点Ｃに移動する。一方、強誘電体キャパシタFC2の両端の電圧差は、０Ｖになる。このため、強誘電体キャパシタFC2の特性は、点Ｂに移動する。
第１プレート電圧信号PL1が再び低レベルに変化すると、強誘電体キャパシタFC1の両端の電圧差は０Ｖになる。このため、強誘電体キャパシタFC1の特性は、点Ｃから点Ｄに移動する。強誘電体キャパシタFC2の両端の電圧差は、負になる。このため、強誘電体キャパシタFC2の特性は、点Ｂから点Ａに移動する。この時点で、ラッチ回路１６ｃに保持されているデータは、電源電圧の供給が停止しても、強誘電体キャパシタFC1、FC2に残留分極として保持される。すなわち、データを保持するための電力はゼロである。
【００４２】
半導体集積回路が、外部からのコマンド信号等によりスリープモードに入り、スリープ信号SLPが低レベルから高レベルに変化すると、不揮発性ラッチ回路１６への電源電圧の供給が停止され、ラッチ回路１６ｃに保持されているデータは消失する。ノードN、NXは、フローティング状態になり、徐々に接地電圧VSSまで変化する。第１プレート電圧信号PL1は低レベルに保持される。このため、各強誘電体キャパシタFC1、FC2の両端の電圧差は、０Ｖになり、強誘電体キャパシタFC1、FC2の特性は、点Ｄ、点Ｂに位置する。すなわち、強誘電体キャパシタFC1、FC2は、論理"０"、論理"１"をそれぞれ消失することなく記憶できる。
【００４３】
次に、強誘電体キャパシタFC1、FC2に保持されているデータをラッチ回路１６ｃに戻すリコール動作を説明する。
不揮発性ラッチ回路１６への電源電圧の供給が停止した状態で、第１プレート電圧信号PL1が高レベルに変化すると、強誘電体キャパシタFC1、FC2の特性は、ともに点Ｃに移動する。このとき、ノードNの電圧は、強誘電体キャパシタFC1の残留分極値Q1に応じた電圧に変化する。ノードNXの電圧は、強誘電体キャパシタFC2の残留分極値Q2に応じた電圧に変化する。
【００４４】
電源電圧VDDが３.３Ｖ、強誘電体キャパシタFC1、FC2の点Ｄ、点Ｂでの平均容量をそれぞれ５０fF、２００fF、ノードN、NXの寄生容量を５fFとするとき、ノードN、NXの電圧は、容量カップリング効果によりそれぞれ３Ｖ、３.２Ｖになる。
次に、スリープモードを解除するためにスリープ信号SLPが低レベルに変化する。スリープ信号SLPの変化によりラッチ回路１６ｃに電源電圧が供給される。ラッチ回路１６ｃは、ノードN、NXの電圧差を増幅し、スリープモード前に保持していたデータを復元する。
【００４５】
図４は、第１の実施形態の半導体集積回路の動作を示している。
まず、通常動作モードからスリープモードに移行する場合、通常動作モードにおいて、図１に示したプレート電圧発生回路１２は、スリープ信号SLPが非活性化される前（低レベル期間）に、第１プレート線PL1に高レベルのパルス信号を出力する（図４（ａ））。強誘電体キャパシタFC1、FC2は、上述したように、ラッチ回路１６ｃにラッチされていたデータを保持する。
【００４６】
次に、スイッチ制御回路１０は、スリープ信号SLPを非活性化させ（高レベル）、半導体集積回路をスリープモードに移行する（図４（ｂ））。スリープスイッチ１４は、スリープ信号SLPに応じて電源線VDDと仮想電源線VVDDとの接続を遮断する。不揮発性ラッチ回路１６への電源電圧の供給が遮断されることで、ノードN、NXは、フローティング状態になり、徐々に接地電圧VSSに変化する（図４（ｃ））。
【００４７】
クロックトインバータ１８ａは、スリープ信号SLPの高レベルを受けて非活性化される。nMOSトランジスタ１８ｃは、スリープ信号SLPの高レベルを受けてオンし、CMOSインバータ１８ｂの入力を低レベルに固定する。このため、CMOSインバータ１８ｂは、高レベルの信号IN2を第２回路ブロック２０に出力する（図４（ｄ））。この結果、第２回路ブロック２０の入力がフローティング状態になることが防止される。すなわち、スリープモード中に第２回路ブロック２０に貫通電流が流れることが防止される。あるいは、第２回路ブロック２０の入力に不定な入力レベルが与えられ、第２回路ブロック２０が誤動作することが防止される。この結果、スリープモード中に半導体集積回路の消費電力が増加することが防止される。
【００４８】
なお、第２回路ブロック２０がフローティング防止回路１８を介さずに不揮発性ラッチ回路１６に直接接続される場合、信号IN2のレベルは、図中に破線で示すように、フローティング状態になり、徐々に接地電圧VSSに変化する（図４（ｅ））。このとき、第２回路ブロック２０の初段のインバータ２０ａに貫通電流が流れる。
【００４９】
スリープモードから通常動作モードに復帰する場合、第１プレート電圧信号PL1は、スリープ信号SLPが高レベルの期間に高レベルに変化する（図４（ｆ））。ノードN、NXは、上述したように、強誘電体キャパシタFC1、FC2の残留分極値に応じた電圧に変化する（図４（ｇ））。この際、クロックトインバータ１８ａにより、ノードNXは、nMOSトランジスタ１８ｃのドレインに電気的に接続されていない。このため、リコール動作時に、ラッチ回路１６ｃの出力ノードNXを完全にフローティング状態にできる。この結果、強誘電体キャパシタFC2の残留分極値に対応する電圧を、高い精度でノードNXに発生させることができる。換言すれば、書き込まれたデータを確実にラッチ回路に戻すことができる。
【００５０】
次に、第１プレート電圧信号PL1の高レベル期間中に、スリープ信号SLPが活性化（低レベル）される（図４（ｈ））。スリープスイッチ１４は、スリープ信号SLPに応じて仮想電源線VVDDを電源線VDDに接続する。不揮発性ラッチ回路１６に電源電圧が供給されることで、ラッチ回路１６ｃは、ノードN、NXの電圧差を増幅し、スリープモード前に保持していたデータを復元する（図４（ｉ））。
【００５１】
nMOSトランジスタ１８ｃは、スリープ信号SLPの低レベルを受けてオフする。クロックトインバータ１８ａは、スリープ信号SLPの低レベルを受けて活性化され、不揮発性ラッチ回路１６の出力を第２回路ブロック２０に伝達する（図４（ｊ））。この後、第１プレート電圧信号PL1が低レベルに変化し、通常動作モードの動作が開始される（図４（ｋ））。
【００５２】
図５は、発明者が、本発明前に提案した半導体集積回路を示している。
この例では、フローティング防止回路は、プルダウン抵抗で構成されている。プルダウン抵抗には、通常動作モードおよびスリープモードにかかわらず常に所定の電流が流れる。このため、特に、スリープモードにおいて消費電力の削減の妨げになる。また、第１回路ブロックに図２に示したような強誘電体キャパシタを有する不揮発性ラッチ回路が形成される場合、ノードNXは、プルダウン抵抗を介して常に接地線VSSに接続される。すなわち、ノードNXは、スリープモード中に完全なフローティング状態でない。このため、リコール動作において、第１プレート電圧信号PL1が高レベルに変化した際、ノードN、NXの電圧差が十分に開かないおそれがあり、データが正常に復元されないおそれがある。
【００５３】
以上、第１の実施形態では、スリープ信号SLPに同期して動作するnMOSトランジスタ１８ｃが、第１回路ブロック１６の出力を第２回路ブロック２０の入力に接続する接続ノードと、接地線VSSとの間に配置されている。換言すれば、第１回路ブロック１６のラッチ回路１６ｃに電源電圧VDDが供給されないとき、nMOSトランジスタ１８ｃはオンする。このため、通常動作モードからスリープモードへの切り換え制御に同期して、上記接続ノードを接地線VSSに接続できる。したがって、第１回路ブロック１６に電源電圧が供給されなくても、第２回路ブロック２０の入力がフローティングになることを防止できる。この結果、第２回路ブロック２０の初段のインバータ２０ａに貫通電流が流れることが防止される。また、インバータ２０ａが不定の入力レベルを受けて誤動作することが防止される。この結果、スリープモードにおいて、消費電力が増加することを防止できる。
【００５４】
スリープスイッチ１４をpMOSトランジスタで形成し、フローティング防止スイッチ１８ｃをnMOSトランジスタで形成することで、１つのスリープ信号SLPのみで、第１回路ブロック１６とフローティング防止回路１８をともに制御できる。また、フローティング防止回路１８は、nMOSトランジスタ１８ｃを含む簡易な回路で構成できる。このため、信号線の配線領域および回路の配置領域を最小限にでき、半導体集積回路のチップサイズが増加することを防止できる。
【００５５】
nMOSトランジスタ１８ｃは、通常動作モード中にスリープ信号SLPの活性化を受けてオフし、インバータ１８ｂの入力ノードをフローティング状態にする。このため、通常動作モード中にラッチ回路１６ｃから出力されるデータ信号は、第２回路ブロック２０に迅速かつ確実に伝達される。
不揮発性ラッチ回路１６に強誘電体キャパシタFC1、FC2を形成することで、ラッチ回路に保持されているデータを、電源電圧の供給が停止するスリープモード中に、強誘電体キャパシタの残留分極として確実に保持できる。データの保持に電源が不要なため、半導体集積回路の消費電力をさらに削減できる。
【００５６】
ラッチ回路１６ｃの出力OUT1を受けるクロックトインバータ１８ａをフローティング防止回路１８に形成することで、スリープモード中にノードNXとnMOSトランジスタ１８ｃのドレインとを電気的に遮断できる。このため、リコール動作時に、ラッチ回路１６ｃの出力ノードNXを完全にフローティング状態にできる。この結果、強誘電体キャパシタFC1、FC2に書き込まれたデータを確実にラッチ回路に戻すことができる。
【００５７】
図６は、本発明の第２の実施形態を示している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、第１回路ブロック１６は、仮想接地線（仮想電源線）VVSSを介して接地線（通常電源線）VSSに接続されている。仮想接地線VVSSは、スリープスイッチ２２を介して接地線VSSに接続されている。その他の構成は、第１の実施形態と同一である。
【００５８】
スリープスイッチ２２は、スリープ信号SLPを反転するインバータおよびスリープ信号SLPの反転信号をゲートで受けるnMOSトランジスタで構成されている。nMOSトランジスタのソース、ドレインは、接地線VSS、仮想接地線VVSSにそれぞれ接続されている。
図７は、図６に示した第１回路ブロック１６（不揮発性ラッチ回路１６）、フローティング防止回路１８および第２回路ブロック２０の詳細を示している。
【００５９】
ラッチ回路１６ｃのCMOSインバータ１６ａ、１６ｂにおけるnMOSトランジスタのソースは、仮想接地線VVSSに接続されている。その他の構成は第１の実施形態と同じである。
以上、第２の実施形態においても上述した第１の実施形態と同様の効果を得ることができる。
【００６０】
図８は、本発明の第３の実施形態を示している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、第１の実施形態のプレート電圧発生回路１２および第１回路ブロック１６の代わりに、プレート電圧発生回路２４および第１回路ブロック２６が形成されている。その他の構成は、第１の実施形態と同一である。
【００６１】
プレート電圧発生回路２４は、第１プレート電圧信号PL1だけでなく、第２プレート電圧信号PL2を生成する。
図９は、図８に示した第１回路ブロック（不揮発性ラッチ回路）２６、フローティング防止回路１８および第２回路ブロック２０の詳細を示している。
不揮発性ラッチ回路２６は、第１の実施形態の不揮発性ラッチ回路１６に強誘電体キャパシタFC3、FC4が追加されて構成されている。すなわち、不揮発性ラッチ回路２６は、CMOSインバータ１６ａ、１６ｂで構成されたラッチ回路１６ｃ、一対の第１強誘電体キャパシタFC1、FC2、一対の第２強誘電体キャパシタFC3、FC4、およびCMOSスイッチ１６ｆ、１６ｇを有している。
【００６２】
強誘電体キャパシタFC3は、一端がCMOSインバータ１６ａの入力ノードN（中間ノード）に接続され、他端が第２プレート線PL2に接続されている。強誘電体キャパシタFC4は、一端がCMOSインバータ１６ｂの入力ノードNX（中間ノード）に接続され、他端が第２プレート線PL2に接続されている。
このように、強誘電体キャパシタFC1、FC3および強誘電体キャパシタFC2、FC4は、それぞれ第１プレート線PL1と第２プレート線PL2の間に直列に配置されている。
【００６３】
図１０は、強誘電体キャパシタFC1、FC2、FC3、FC4の分極動作の概要を示している。
まず、ノードN、NXが低レベル、高レベルのときのストア動作を説明する。ストア動作では、第１および第２プレート電圧信号PL1、PL2は、スリープ信号SLPの非活性化前（低レベル期間中）に、それぞれ低レベル、高レベル、低レベルに順次変化する。すなわち、正のパルス信号が生成される。第１および第２プレート電圧信号PL1、PL2が低レベルのとき、上述した図３と同様に、強誘電体キャパシタFC1、FC3の特性は、点Ｂまたは点Ｄに位置する。強誘電体キャパシタFC2、FC4の特性は、点Ａに位置する。
【００６４】
第１および第２プレート電圧信号PL1、PL2が高レベルに変化すると、強誘電体キャパシタFC1、FC3の特性は、点Ｃに移動する。強誘電体キャパシタFC2、FC4の特性は、点Ｂに移動する。
第１および第２プレート電圧信号PL1、PL2が再び低レベルに変化すると、強誘電体キャパシタFC1、FC3の特性は、点Ｃから点Ｄに移動する。強誘電体キャパシタFC2、FC4の特性は、点Ｂから点Ａに移動する。この時点で、ラッチ回路１６ｃに保持されているデータは、強誘電体キャパシタ対FC1、FC3および強誘電体キャパシタ対FC2、FC4に残留分極として保持される。
【００６５】
半導体集積回路がスリープモードに入り、スリープ信号SLPが低レベルから高レベルに変化すると、不揮発性ラッチ回路１６への電源電圧の供給が停止され、ラッチ回路１６ｃに保持されているデータは消失する。ノードN、NXは、フローティング状態になり、徐々に接地電圧VSSまで変化する。第１および第２プレート電圧信号PL1、PL2は、低レベルに保持される。このため、各強誘電体キャパシタFC1、FC2、FC3、FC4の電圧差は、０Ｖになる。したがって、スリープモード中に、強誘電体キャパシタFC1、FC3および強誘電体キャパシタFC2、FC4の特性は、点Ｄ、点Ｂにそれぞれ位置する。すなわち、強誘電体キャパシタFC1、FC3および強誘電体キャパシタFC2、FC4は、論理"０"、論理"１"をそれぞれ消失することなく記憶する。
【００６６】
スリープモードから通常動作モードに復帰する際のリコール動作では、不揮発性ラッチ回路１６への電源電圧の供給が停止した状態で、第２プレート電圧信号PL2を低レベルに保持したまま、第１プレート電圧信号PL1が高レベルに変化する。このとき、強誘電体キャパシタFC1、FC2は、ストア動作と同じ正の電圧を受ける。このため、強誘電体キャパシタFC1、FC2の特性は、点Ｄ、点Ｂからそれぞれ点Ｃに移動する。ノードNには、残留分極値Q1に応じた電荷が発生し、ノードNXには、残留分極値Q2に応じた電荷が発生する。なお、強誘電体キャパシタFC1、FC2の容量値は、残留分極値Q1、Q2に対応するため、FC1＜FC2になる。
【００６７】
第２プレート線PL2を接地した状態で第１プレート線PL1が高レベルに変化するため、強誘電体キャパシタFC3、FC4は、ストア動作とは逆に負の電圧を受ける。強誘電体キャパシタFC3、FC4の特性は、点Ｄ、点Ｂからそれぞれ点Ａに移動する。このため、ノードNには、残留分極値Q3に応じた電荷が発生し、ノードNXには、残留分極値Q4に応じた電荷が発生する。なお、強誘電体キャパシタFC3、FC4の容量値は、残留分極値に対応するため、FC4＜FC3になる。
【００６８】
第１プレート線PL1の高レベル期間中に、スリープ信号SLPが活性化され（低レベルから高レベルに変化）、ラッチ回路１６ｃが活性化される。ラッチ回路１６ｃは、第１の実施形態と同様に、残留分極値に応じて変化するノードN、NXの電圧レベルをラッチする。
図１１は、上述したストア動作後の不揮発性ラッチ回路２６の容量の等価回路を示している。
【００６９】
この例では、強誘電体キャパシタFC1、FC2、FC3、FC4の分極状態に対応する平均容量は、それぞれ５０fF、２００fF、２００fF、５０fFとする。第２プレート線PL2を接地したときのノードN、NXの寄生容量は、5fFとする。リコール動作での第１プレート電圧信号PL1の高レベル電圧をVDDとすると、ノードN、NXの電圧VN、VNXは、それぞれ式（１）、（２）で表せる。
【００７０】
VN＝VDD×50fF／（5fF＋50fF＋200fF) ‥‥‥（１）
VNX＝VDD×200fF／（5fF＋50fF＋200fF) ‥‥（２）
電源電圧VDDが３.３Ｖの場合、電圧VN、VNXは、それぞれ０.６５Ｖ、２.５９Ｖになる。すなわち、リコール動作において、第１プレート電圧信号PL1が低レベルから高レベルに変化した後のノードN、NXの電圧差は（上述した図４（ｆ）に対応）、１.９４Ｖになる。このため、スリープモードを解除するためにスリープ信号SLPが低レベルに変化し、ラッチ回路１６ｃに電源電圧が供給されるときに、ラッチ回路１６ｃは、ノードN、NXの電圧差を容易に増幅できる。換言すれば、不揮発性ラッチ回路２６に二組の強誘電体キャパシタ対FC1・FC3、FC2・FC4を形成することで、リコール動作によりデータを確実に復元できる。
【００７１】
以上、第３の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、強誘電体キャパシタFC2、FC3（一対の第１強誘電体キャパシタ）および強誘電体キャパシタFC2、FC4（一対の第２強誘電体キャパシタ）をそれぞれ第１プレート線PL1および第２プレート線PL2の間に直列に接続し、その中間ノードをそれぞれCMOSインバータ１６ａ、１６ｂの入力に接続した。このため、容量分割によりノードN、NXのオフセット電圧を大きくでき、電源の遮断前にラッチ回路１６ｃに保持されていたデータをさらに確実に復元できる。
【００７２】
図１２は、本発明の第４の実施形態を示している。第１〜第３の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、第３の実施形態のフローティング防止回路１８の代わりにフローティング防止回路１９が形成されている。第１回路ブロック２６は、仮想接地線VVSSを介して接地線VSSに接続されている。仮想接地線VVSSは、スリープスイッチ２２を介して接地線VSSに接続されている。その他の構成は、第３の実施形態と同一である。
【００７３】
図１３は、図１２に示した第１回路ブロック（不揮発性ラッチ回路）２６、フローティング防止回路１９および第２回路ブロック２０の詳細を示している。
ラッチ回路１６ｃのCMOSインバータ１６ａ、１６ｂにおけるnMOSトランジスタのソースは、仮想接地線VVSSに接続されている。フローティング防止回路１９は、第３の実施形態（図９）のクロックトインバータ１８ａの代わりにCMOSスイッチ１９ａを有している。CMOSスイッチ１９ａは、スリープ信号SLPの活性化（低レベル）を受けてオンし（通常動作モード）、スリープ信号SLPの非活性化（高レベル）を受けてオフする（スリープモード）。その他の構成は第３の実施形態と同じである。
【００７４】
以上、第４の実施形態においても上述した第１および第３の実施形態と同様の効果を得ることができる。
図１４は、本発明の第５の実施形態の要部を示している。第１および第３の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００７５】
この実施形態の半導体集積回路では、第３の実施形態の第１回路ブロック２６の代わりに、第１回路ブロック（不揮発性ラッチ回路）２８が形成されている。その他の構成は、第１の実施形態と同一である。
不揮発性ラッチ回路２８は、第３の実施形態の第１回路ブロック２６からノードNに接続された強誘電体キャパシタFC1、FC3を削除して構成されている。このため、不揮発性ラッチ回路２８の面積は、第３の実施形態に比べて小さくなる。
【００７６】
この実施形態では、ストア動作において、第１および第２プレート電圧信号PL1、PL2がそれぞれ所定の期間高レベルに変化し、ラッチ回路１６ｃに保持されているデータは、ノードNXに接続された強誘電体キャパシタFC2、FC4に書き込まれる。
リコール動作において、第２プレート線PL2を接地した状態で、第１プレート電圧信号PL1が所定の期間高レベルに変化する。ノードNXは、強誘電体キャパシタFC2、FC4の残留分極値に応じた電圧に変化する。ラッチ回路１６ｃは、スリープ信号SLPの低レベルへの変化により活性化される。ラッチ回路１６ｃのCMOSインバータ１６ｂは、ノードNXの電圧を入力で受け、動作を開始する。そして、ラッチ回路１６ｃは、ストア動作前に保持していたデータを復元する。
【００７７】
以上、第５の実施形態においても上述した第１および第３の実施形態と同様の効果を得ることができる。さらに、この実施形態では、不揮発性ラッチ回路２８の面積を小さくできる。
図１５は、本発明の第６の実施形態の要部を示している。第１〜第３の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００７８】
この実施形態の半導体集積回路では、第４の実施形態の第１回路ブロック２６の代わりに、第１回路ブロック（不揮発性ラッチ回路）２８が形成されている。その他の構成は、第１の実施形態と同一である。
この実施形態においても上述した第１および第３の実施形態と同様の効果を得ることができる。さらに、この実施形態では、不揮発性ラッチ回路２８の面積を小さくできる。
【００７９】
図１６は、本発明の第７の実施形態の要部を示している。第１および第３の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態の半導体集積回路では、第３の実施形態の第１回路ブロック２６の代わりに、第１回路ブロック（不揮発性ラッチ回路）３０が形成されている。その他の構成は、第３の実施形態と同一である。
【００８０】
不揮発性ラッチ回路３０は、第３の実施形態の第１回路ブロック２６からノードNXに接続された強誘電体キャパシタFC2、FC4を削除して構成されている。このため、不揮発性ラッチ回路３０の面積は、第３の実施形態に比べて小さくなる。
この実施形態においても上述した第１、第３および第５の実施形態と同様の効果を得ることができる。
【００８１】
図１７は、本発明の第８の実施形態の要部を示している。第１〜第３の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態の半導体集積回路では、第４の実施形態の第１回路ブロック２６の代わりに、第１回路ブロック（不揮発性ラッチ回路）３０が形成されている。その他の構成は、第４の実施形態と同一である。
【００８２】
この実施形態においても上述した第１、第３および第５の実施形態と同様の効果を得ることができる。
図１８は、本発明の第９の実施形態の要部を示している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００８３】
この実施形態の半導体集積回路では、第１の実施形態のフローティング防止回路１８の代わりに、フローティング防止回路３２が形成されている。その他の構成は、第４の実施形態と同一である。
フローティング防止回路３２は、図２に示したクロックトインバータ１８ａの代わりにCMOSスイッチ３２ａを有している。CMOSスイッチ３２ａは、スリープ信号SLPの活性化（低レベル）を受けてオンし（通常動作モード）、スリープ信号SLPの非活性化（高レベル）を受けてオフする（スリープモード）。
【００８４】
この実施形態においても上述した第１の実施形態と同様の効果を得ることができる。
図１９は、本発明の第１０の実施形態の要部を示している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００８５】
この実施形態の半導体集積回路では、第１の実施形態の第１回路ブロック１６の代わりに、第１回路ブロック（不揮発性ラッチ回路）３４が形成されている。その他の構成は、第１の実施形態と同一である。
不揮発性ラッチ回路３４は、図２に示した不揮発性ラッチ回路１６にパルス生成回路３４ａおよびnMOSトランジスタ３４ｂ、３４ｃを付加して構成されている。パルス生成回路３４ａは、スリープ信号SLPの立ち上がりエッジに同期してパルス信号SLPPを生成する。
【００８６】
nMOSトランジスタ３４ｂは、ソース、ドレインがノードN、接地線VSSにそれぞれ接続され、ゲートでパルス信号SLPPを受けている。nMOSトランジスタ３４ｃは、ソース、ドレインがノードNX、接地線VSSにそれぞれ接続され、ゲートでパルス信号SLPPを受けている。
図２０は、第１０の実施形態の半導体集積回路の動作を示している。第１の実施形態（図４）と同じ動作については、説明を省略する。
【００８７】
この実施形態では、通常動作モードからスリープモードへの切り換え時に、パルス信号SLPPが生成される（図２０（ａ））。nMOSトランジスタ３４ｂ、３４ｃは、パルス信号SLPPの高レベル期間にオンし、ノードN、NXを接地線VSSに接続する。このため、ノードN、NXの電圧は、スリープモードの開始時に迅速に０Ｖまで変化する（図２０（ｂ））。換言すれば、強誘電体キャパシタFC1、FC2の両端の電圧差は、スリープモードの開始時に、迅速に０Ｖになる。ノードN、NXが中間電圧になる期間が無くなるため、スリープモードの開始時に電源ノイズ等が発生しても、強誘電体キャパシタFC1、FC2の残留分極値が変化することはない。
【００８８】
この実施形態においても上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、スリープモードの開始時に、ノードN、NXを強制的に接地線に接続することで、ノイズにより強誘電体キャパシタFC1、FC2の残留分極値が変化することを防止できる。
なお、上述した実施形態では、CMOSインバータ１６ａ、１６ｂを構成するpMOSトランジスタおよびnMOSトランジスタの基板を、それぞれ電源線VDDおよび接地線VSSに接続した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、半導体基板の拡散層の構造が、ラッチアップを発生しない構造である場合、CMOSインバータ１６ａ、１６ｂを構成するpMOSトランジスタおよびnMOSトランジスタの基板を、それぞれ仮想電源線VVDDおよび仮想接地線VVSSに接続してもよい。
【００８９】
なお、上述した第２〜第８の実施形態では、クロックトインバータ１８ａを有するフローティング防止回路１８を形成した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、CMOSスイッチ３２ａを有するフローティング防止回路３２を形成してもよい。
なお、上述した第１０の実施形態では、強誘電体キャパシタFC1、FC2を有する不揮発性ラッチ回路３４に、パルス生成回路３４ａおよびnMOSトランジスタ３４ｂ、３４ｃを形成した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、強誘電体キャパシタFC1、FC2、FC3、FC4を有する不揮発性ラッチ回路２６（第３の実施形態、図９）に、パルス生成回路３４ａおよびnMOSトランジスタ３４ｂ、３４ｃを形成してもよい。あるいは、第５の実施形態の不揮発性ラッチ回路２８および第７の実施形態の不揮発性ラッチ回路３０にパルス生成回路３４ａおよびnMOSトランジスタ３４ｂ、３４ｃを形成してもよい。
【００９０】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１） 電源電圧が常時供給される通常電源線と、
仮想電源線と、
スイッチ制御信号の活性化に応答して前記通常電源線と前記仮想電源線とを接続する第１スイッチと、
通常動作モード中に前記スイッチ制御信号を活性化し、低電力モード中に前記スイッチ制御信号を非活性化するスイッチ制御回路と、
電源端子が前記仮想電源線に接続された第１回路ブロックと、
電源端子が前記通常電源線に接続された第２回路ブロックと、
前記第１回路ブロックの出力と前記第２回路ブロックの入力との間に配置されたフローティング防止回路とを備え、
前記フローティング防止回路は、前記スイッチ制御信号の非活性化を受けて前記第１回路ブロックの出力と前記第２回路ブロックの入力との接続ノードを第１電圧線に接続し、前記スイッチ制御信号の活性化を受けて前記接続ノードと前記第１電圧線との接続を遮断する第２スイッチを備えていることを特徴とする半導体集積回路。
（付記２） 付記１記載の半導体集積回路において、
前記第２スイッチは、
ソースが前記第１電圧線に接続され、ドレインが前記接続ノードに接続され、ゲートで前記スイッチ制御信号を受けるトランジスタであることを特徴とする半導体集積回路。
（付記３） 付記１記載の半導体集積回路において、
前記通常動作モードから前記低電力モードへの切り換え時、および前記低電力モードから前記通常動作モードへの切り換え時に、第１プレート線に第１プレート電圧信号を生成するプレート電圧発生回路を備え、
前記第１回路ブロックは、
２つのバッファ回路の入力と出力とが互いに接続され、バッファ回路の電源端子が前記仮想電源線に接続されたラッチ回路と、
一端が前記バッファ回路の入力にそれぞれ接続され、他端が第１プレート線に接続された一対の強誘電体キャパシタとを備えていることを特徴とする半導体集積回路。
（付記４） 付記３記載の半導体集積回路において、
前記プレート電圧発生回路は、前記通常動作モードから前記低電力モードへの切り換え時に、前記スイッチ制御信号が非活性化される前に前記第１プレート電圧信号を所定の期間低レベルから高レベルに変化させることを特徴とする半導体集積回路。
（付記５） 付記３記載の半導体集積回路において、
前記プレート電圧発生回路は、前記低電力モードから前記通常動作モードへの切り換え時に、前記第１プレート電圧信号を所定の期間低レベルから高レベルに変化させ、
前記スイッチ制御回路は、前記第１プレート電圧信号の高レベル期間中に、前記スイッチ制御信号を活性化することを特徴とする半導体集積回路。
（付記６） 付記３記載の半導体集積回路において、
前記フローティング防止回路は、
前記スイッチ制御信号の活性化中にオンし、前記スイッチ制御信号の非活性化中にオフし、前記第１回路ブロックの出力と前記接続ノードとの間に配置されるクロックトインバータを備えていることを特徴とする半導体集積回路。
（付記７） 付記３記載の半導体集積回路において、
前記フローティング防止回路は、
前記スイッチ制御信号の活性化中にオンし、前記スイッチ制御信号の非活性化中にオフし、一端が前記第１回路ブロックの出力に接続され、他端が前記接続ノードに接続されるCMOSスイッチを備えていることを特徴とする半導体集積回路。
（付記８） 付記３記載の半導体集積回路において、
前記第１回路ブロックは、前記スイッチ制御信号の非活性化に応答して、前記バッファ回路の入力を、第１電圧線にそれぞれ接続する第３スイッチを備えていることを特徴とする半導体集積回路。
（付記９） 付記１記載の半導体集積回路において、
前記通常動作モードから前記低電力モードへの切り換え時に、第１および第２プレート線に第１および第２プレート電圧信号をそれぞれ生成し、前記低電力モードから前記通常動作モードへの切り換え時に、前記第１プレート線に前記第１プレート電圧信号を生成するプレート電圧発生回路を備え、
前記第１回路ブロックは、
２つのバッファ回路の入力と出力とを互いに接続され、バッファ回路の電源端子が前記仮想電源線に接続されたラッチ回路と、
前記第１プレート線と前記第２プレート線との間に直列に接続され、中間ノードが前記バッファ回路の一方の入力に接続された一対の第１強誘電体キャパシタと、
前記第１プレート線と前記第２プレート線との間に直列に接続され、中間ノードが前記バッファ回路の他方の入力に接続された一対の第２強誘電体キャパシタとを備えていることを特徴とする半導体集積回路。
（付記１０） 付記９記載の半導体集積回路において、
前記プレート電圧発生回路は、前記通常動作モードから前記低電力モードへの切り換え時に、前記スイッチ制御信号が非活性化される前に前記第１および第２プレート電圧信号を所定の期間低レベルから高レベルに変化させることを特徴とする半導体集積回路。
（付記１１） 付記９記載の半導体集積回路において、
前記プレート電圧発生回路は、前記低電力モードから前記通常動作モードへの切り換え時に、前記第２プレート電圧信号を低レベルに保持した状態で、前記第１プレート電圧信号を所定の期間低レベルから高レベルに変化させ、
前記スイッチ制御回路は、前記第１プレート電圧信号の高レベル期間中に、前記スイッチ制御信号を活性化することを特徴とする半導体集積回路。
（付記１２） 付記９記載の半導体集積回路において、
前記フローティング防止回路は、
前記スイッチ制御信号の活性化中にオンし、前記スイッチ制御信号の非活性化中にオフし、前記第１回路ブロックの出力と前記接続ノードとの間に配置されるクロックトインバータを備えていることを特徴とする半導体集積回路。
（付記１３） 付記９記載の半導体集積回路において、
前記フローティング防止回路は、
前記スイッチ制御信号の活性化中にオンし、前記スイッチ制御信号の非活性化中にオフし、一端が前記第１回路ブロックの出力に接続され、他端が前記接続ノードに接続されるCMOSスイッチを備えていることを特徴とする半導体集積回路。
（付記１４） 付記９記載の半導体集積回路において、
前記第１回路ブロックは、前記スイッチ制御信号の非活性化に応答して、前記バッファ回路の入力を、第１電圧線にそれぞれ接続する第３スイッチを備えていることを特徴とする半導体集積回路。
（付記１５） 付記１記載の半導体集積回路において、
前記通常動作モードから前記低電力モードへの切り換え時に、第１および第２プレート線に第１および第２プレート電圧信号をそれぞれ生成し、前記低電力モードから前記通常動作モードへの切り換え時に、前記第１プレート線に前記第１プレート電圧信号を生成するプレート電圧発生回路を備え、
前記第１回路ブロックは、
２つのバッファ回路の入力と出力とを互いに接続され、バッファ回路の電源端子が前記仮想電源線に接続されたラッチ回路と、
前記第１プレート線と前記第２プレート線との間に直列に接続され、中間ノードが前記バッファ回路の一方の入力に接続された一対の強誘電体キャパシタを備えていることを特徴とする半導体集積回路。
（付記１６） 付記１記載の半導体集積回路において、
前記第１スイッチは、第１導電型のトランジスタで構成され、
前記第２スイッチは、第１導電型と極性が反対の第２導電型のトランジスタで構成されていることを特徴とする半導体集積回路。
（付記１７） 付記１記載の半導体集積回路において、
前記第１スイッチは、第１閾値電圧を有する第１導電型のトランジスタで構成され、
前記第１回路ブロックは、前記第１閾値電圧より低い第２閾値電圧を有する第１導電型のトランジスタを含み、
前記第２回路ブロックは、前記第２閾値電圧より高い第３閾値電圧を有する第１導電型のトランジスタを含んでいることを特徴とする半導体集積回路。
【００９１】
付記８および付記１４の半導体集積回路では、第３スイッチは、スイッチ制御信号の非活性化に応答して、バッファ回路の入力を第１電圧線にそれぞれ接続する。低電力モードの開始時に、強誘電体キャパシタの一端をそれぞれ強制的に第１電圧線に接続することで、ノイズにより強誘電体キャパシタの残留分極値が変化することを防止できる。
【００９２】
付記１６の半導体集積回路では、第１スイッチは、第１導電型のトランジスタで構成され、第２スイッチは、第１導電型と極性が反対の第２導電型のトランジスタで構成されている。このため、スイッチ制御信号が活性化されているときに、第１スイッチはオンし、第２スイッチはオフする。スイッチ制御信号が非活性化されているときに、第１スイッチはオフし、第２スイッチはオンする。したがって、１つのスイッチ制御信号のみで、第１および第２スイッチをともに制御できる。
【００９３】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【００９４】
【発明の効果】
本発明の半導体集積回路では、第１回路ブロックに電源電圧が供給されないときに、第２回路ブロックの入力がフローティングになることが防止される。したがって、第２回路ブロックに貫通電流が流れることが防止される。また、第２回路ブロックが不定の入力レベルを受けて誤動作することが防止される。この結果、低電力モードにおいて、消費電力が増加することを防止できる。
【００９５】
また、第１回路ブロックに強誘電体キャパシタを形成することで、ラッチ回路に保持されているデータを、電源電圧の供給の停止中に、強誘電体キャパシタの残留分極として確実に保持できる。
本発明の半導体集積回路では、低電力モード中に第２回路ブロックの入力がフローティングになることを、簡易なスイッチで防止できる。
【００９６】
本発明の半導体集積回路では、通常動作モードから低電力モードへの切り換え時に、ラッチ回路に保持されているデータを、強誘電体キャパシタの残留分極として確実に書き込み、電源の遮断後も保持することができる。すなわち、不揮発性ラッチ回路を構成できる。
本発明の半導体集積回路では、低電力モードから通常動作モードへの切り換え時に、第１プレート電圧信号の高レベル期間中に、スイッチ制御信号を活性化することで、強誘電体キャパシタに保持されているデータを破壊することなくラッチ回路に再び書き込むことができる。
【００９７】
本発明の半導体集積回路では、低電力モードから通常動作モードへの切り換え時に、ラッチ回路の出力ノードを完全にフローティング状態にできる。この結果、強誘電体キャパシタに書き込まれたデータを確実にラッチ回路に戻すことができる。
本発明の半導体集積回路では、第１回路ブロックに強誘電体キャパシタを形成することで、ラッチ回路に保持されているデータを、電源電圧の供給の停止中に、強誘電体キャパシタの残留分極として確実に保持できる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態の半導体集積回路を示すブロック図である。
【図２】 第１の実施形態の要部を示す回路図である。
【図３】 第１の実施形態における強誘電体キャパシタの分極動作の概要を示す特性図である。
【図４】 第１の実施形態の半導体集積回路の動作を示すタイミング図である。
【図５】 発明者が、本発明前に提案した半導体集積回路を示すブロック図である。
【図６】 本発明の半導体集積回路の第２の実施形態を示すブロック図である。
【図７】 第２の実施形態の要部を示す回路図である。
【図８】 本発明の半導体集積回路の第３の実施形態を示すブロック図である。
【図９】 第３の実施形態の要部を示す回路図である。
【図１０】 第３の実施形態における強誘電体キャパシタの分極動作の概要を示す特性図である。
【図１１】 第３の実施形態における不揮発性ラッチ回路の容量の等価回路図である。
【図１２】 本発明の半導体集積回路の第４の実施形態を示すブロック図である。
【図１３】 第４の実施形態の要部を示す回路図である。
【図１４】 本発明の半導体集積回路の第５の実施形態の要部を示す回路図である。
【図１５】 本発明の半導体集積回路の第６の実施形態の要部を示す回路図である。
【図１６】 本発明の半導体集積回路の第７の実施形態の要部を示す回路図である。
【図１７】 本発明の半導体集積回路の第８の実施形態の要部を示す回路図である。
【図１８】 本発明の半導体集積回路の第９の実施形態の要部を示す回路図である。
【図１９】 本発明の半導体集積回路の第１０の実施形態の要部を示す回路図である。
【図２０】 第１０の実施形態の半導体集積回路の動作を示すタイミング図である。
【符号の説明】
１０ スイッチ制御回路
１２ プレート電圧発生回路
１４ スリープスイッチ
１６ 第１回路ブロック（不揮発性ラッチ回路）
１６ａ、１６ｂ CMOSインバータ
１６ｃ ラッチ回路
１６ｆ、１６ｇ CMOSスイッチ
１８ フローティング防止回路
１８ａ クロックトインバータ
１８ｂ CMOSインバータ
１８ｃ nMOSトランジスタ
２０ 第２回路ブロック
２２ スリープスイッチ
２４ プレート電圧発生回路
２６ 第１回路ブロック（不揮発性ラッチ回路）
２６ｄ、２６ｅ 強誘電体キャパシタ
２８、３０ 第１回路ブロック（不揮発性ラッチ回路）
３２ フローティング防止回路
３４ 第１回路ブロック（不揮発性ラッチ回路）
CK、CKX クロック信号
FC1、FC2、FC3、FC4 強誘電体キャパシタ
PL1 第１プレート線、第１プレート電圧信号
PL2 第２プレート線、第２プレート電圧信号
SLP スリープ信号
SLPP パルス信号
VDD 通常電源線
VSS 接地線
VVDD 仮想電源線
VVSS 仮想接地線
【発明の属する技術分野】
本発明は、閾値電圧の低いトランジスタで構成され、非動作時に電源電圧の供給が遮断される回路ブロックを有する半導体集積回路に関する。
【０００２】
【従来の技術】
半導体の素子構造の微細化に伴い、トランジスタを構成する絶縁膜は薄くなってきており、トランジスタの信頼性は低下する傾向にある。半導体集積回路に供給される電源電圧は、信頼性の低下を防止するために、年々低くなっている。
電源電圧が低くなり、電源電圧とトランジスタの閾値電圧との差が小さくなると、トランジスタはオンしにくくなり、動作速度が低下する。これを防ぐため、トランジスタの閾値電圧は、電源電圧とともに低くなる傾向にある。
【０００３】
さらに、トランジスタの微細化に伴い、トランジスタの非動作時のリーク電流（サブスレッショルド電流）は、大きくなる傾向にある。サブスレッショルド電流の増加は、半導体集積回路のスタンバイ期間における消費電力を増加させる。バッテリーを使用する携帯機器では、消費電力の増加は深刻な問題である。
近時、サブスレッショルド電流を削減するため、MTCMOS（マルチ閾値電圧CMOS：Multi-Threshold voltage CMOS）と称する技術が開発されている（特許文献１、特許文献２）。MTCMOS技術では、高速動作が必要な回路ブロック内のトランジスタの閾値電圧を低く設定するとともに、回路ブロックの電源端子を閾値電圧の高いスイッチトランジスタを介して電源線に接続する。そして、スイッチトランジスタを、回路ブロックの動作中にオンし、回路ブロックの非動作中にオフすることで、スタンバイ期間の消費電力が削減される。
【０００４】
【特許文献１】
特開平５−２１０９７６号公報
【０００５】
【特許文献２】
特開平７−２１２２１７号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、MTCMOS技術を採用した回路ブロック（以下、第１回路ブロックとも称する）に、電源線に直接接続された回路ブロック（以下、第２回路ブロックとも称する）を接続する場合、以下の問題を有する。
スタンバイ期間に第１回路ブロックの出力がフローティング状態になると、第２回路ブロックの入力もフローティング状態になる。この結果、第２回路ブロック内のトランジスタに貫通電流が流れ、スタンバイ期間の消費電力が増加する。
【０００７】
上記貫通電流は、第２回路ブロックの入力にプルアップ抵抗またはプルダウン抵抗を接続することで防止できる。しかし、この種の抵抗は、定常的に電流を流すため、消費電力の削減の妨げになる。
本発明の目的は、MTCMOS技術を採用した回路ブロックを有する半導体集積回路のスタンバイ期間の消費電力を削減することにある。
【０００８】
【課題を解決するための手段】
本発明の一形態では、スイッチ制御回路は、通常動作モード中にスイッチ制御信号を活性化し、低電力モード中にスイッチ制御信号を非活性化する。第１スイッチは、スイッチ制御信号の活性化に応答して、仮想電源線を電源電圧が常時供給される通常電源線に接続する。電源端子が仮想電源線に接続された第１回路ブロックは、低電力モード中に電源電圧の供給が停止する。電源端子が通常電源線に接続された第２回路ブロックは、動作モードに依存せず常に電源電圧が供給される。
【０００９】
フローティング防止回路は、第１回路ブロックの出力と第２回路ブロックの入力との間に配置されている。フローティング防止回路の第２スイッチは、低電力モード中にスイッチ制御信号の非活性化を受けて、第１回路ブロックの出力と第２回路ブロックの入力との接続ノードを第１電圧線に接続する。このため、第１回路ブロックに電源電圧が供給されなくても、第２回路ブロックの入力がフローティングになることが防止される。したがって、第２回路ブロックに貫通電流が流れることが防止される。また、第２回路ブロックが不定の入力レベルを受けて誤動作することが防止される。この結果、低電力モードにおいて、消費電力が増加することを防止できる。
【００１０】
第２スイッチは、通常動作モード中にスイッチ制御信号の活性化を受けて、接続ノードと第１電圧線との接続を遮断する。接続ノードをフローティング状態にすることで、第１回路ブロックの出力は、第２回路ブロックに迅速かつ確実に伝達される。
また、第１回路ブロックは、ラッチ回路および一対の強誘電体キャパシタを有している。ラッチ回路は、２つのバッファ回路の入力と出力とが互いに接続され、バッファ回路の電源端子が仮想電源線に接続されている。強誘電体キャパシタは、一端がバッファ回路の入力にそれぞれ接続され、他端が第１プレート線に接続されている。
【００１１】
プレート電圧発生回路は、通常動作モードから低電力モードへの切り換え時に、第１プレート線に第１プレート電圧信号を生成する。第１プレート線の電圧変化により、電源の遮断前にラッチ回路に保持されているデータは、強誘電体キャパシタの残留分極として保持される。残留分極状態は、電源が遮断されても残る。すなわち、第１回路ブロックは、不揮発性ラッチ回路として動作する。
【００１２】
この後、電源が遮断されたラッチ回路の出力は、フローティング状態になる。しかし、通常動作モードから低電力モードへの切り換えによって、第２回路ブロックの入力は、第１電圧線に接続され、フローティング状態になることが防止される。このように、低電力モード中に電源が遮断されるラッチ回路と、第２回路ブロックとが順次接続される半導体集積回路においても、低電力モード中における第２回路ブロックの貫通電流および誤動作は、防止される。
【００１３】
プレート電圧発生回路は、低電力モードから通常動作モードへの切り換え時に、第１プレート線に第１プレート電圧信号を生成する。第１プレート線の電圧変化により、強誘電体キャパシタの残留分極値に応じた電圧が、ラッチ回路の入力および出力に発生する。電源の遮断前にラッチ回路に保持されているデータは、再びラッチ回路に保持される。ラッチ回路は、保持しているデータを第２回路ブロックに出力する。
【００１４】
本発明の一形態における好ましい例では、第２スイッチは、ソースが第１電圧線に接続され、ドレインが接続ノードに接続され、ゲートでスイッチ制御信号を受けるトランジスタである。このため、低電力モード中に第２回路ブロックの入力がフローティングになることを、簡易なスイッチで防止できる。この結果、フローティング防止回路を形成することによる回路規模の増加はほとんどない。
【００１５】
本発明の一形態における好ましい例では、プレート電圧発生回路は、通常動作モードから低電力モードへの切り換え時に、スイッチ制御信号が非活性化される前に第１プレート電圧信号を所定の期間低レベルから高レベルに変化させる。このため、ラッチ回路に保持されているデータは、強誘電体キャパシタの残留分極として確実に書き込まれ、電源の遮断後も保持される。
【００１６】
本発明の一形態における好ましい例では、プレート電圧発生回路は、低電力モードから通常動作モードへの切り換え時に、第１プレート電圧信号を所定の期間低レベルから高レベルに変化させる。第１プレート電圧信号が高レベルに変化することにより、強誘電体キャパシタの残留分極値にそれぞれ対応する電圧がラッチ回路の入力および出力に発生する。この後、スイッチ制御回路は、第１プレート電圧信号の高レベル期間中に、スイッチ制御信号を活性化する。スイッチ制御信号の活性化により、ラッチ回路が活性化され、強誘電体キャパシタに保持されているデータがラッチ回路に再び書き込まれる。すなわち、低電力モード前にラッチ回路に保持されていたデータが復元される。
【００１７】
本発明の一形態における好ましい例では、フローティング防止回路は、第１回路ブロックの出力と接続ノードとの間に配置されるクロックトインバータを有している。クロックトインバータは、スイッチ制御信号の活性化中にオンし、第１回路ブロックの出力レベルを第２回路ブロックに伝達する。また、クロックトインバータは、スイッチ制御信号の非活性化中にオフし、第１回路ブロックの出力レベルが第２回路ブロックに伝達されることを禁止する。すなわち、第１回路ブロックの出力と接続ノードとは、低電力モード中に電気的に遮断される。このため、低電力モード中に接続ノードに供給される第１電圧線の電圧は、第１回路ブロックのラッチ回路に伝わることはない。したがって、低電力モードから通常動作モードへの切り換え時に、ラッチ回路の出力ノードを完全にフローティング状態にできる。この結果、強誘電体キャパシタに書き込まれたデータを確実にラッチ回路に戻すことができる。
【００１８】
本発明の一形態における好ましい例では、フローティング防止回路は、一端が第１回路ブロックの出力に接続され、他端が接続ノードに接続されるCMOSスイッチを有している。CMOSスイッチは、スイッチ制御信号の活性化中にオンし、第１回路ブロックの出力レベルを第２回路ブロックに伝達する。また、CMOSスイッチは、スイッチ制御信号の非活性化中にオフし、第１回路ブロックの出力レベルの第２回路ブロックに伝達されることを禁止する。すなわち、第１回路ブロックの出力と接続ノードとは、低電力モード中に電気的に遮断される。したがって、低電力モードから通常動作モードへの切り換え時に、第１回路ブロックのラッチ回路の出力ノードを完全にフローティング状態にできる。この結果、強誘電体キャパシタに書き込まれたデータを確実にラッチ回路に戻すことができる。
【００１９】
本発明の別の形態では、第１回路ブロックは、ラッチ回路、一対の第１強誘電体キャパシタおよび一対の第２強誘電体キャパシタを有している。ラッチ回路は、２つのバッファ回路の入力と出力とを互いに接続され、バッファ回路の電源端子が仮想電源線に接続されている。第１強誘電体キャパシタは、第１プレート線と第２プレート線との間に直列に接続され、中間ノードがバッファ回路の一方の入力に接続されている。第２強誘電体キャパシタは、第１プレート線と第２プレート線との間に直列に接続され、中間ノードがバッファ回路の他方の入力に接続されている。
【００２０】
プレート電圧発生回路は、通常動作モードから低電力モードへの切り換え時に、第１および第２プレート線に第１および第２プレート電圧信号をそれぞれ生成する。第１および第２プレート線の電圧変化により、電源の遮断前にラッチ回路に保持されているデータは、第１強誘電体キャパシタ対および第２強誘電体キャパシタ対の残留分極として保持される。残留分極状態は、電源が遮断されても残る。すなわち、第１回路ブロックは、不揮発性ラッチ回路として動作する。
【００２１】
この後、電源が遮断されたラッチ回路の出力は、フローティング状態になる。しかし、通常動作モードから低電力モードへの切り換えによって、第２回路ブロックの入力は、第１電圧線に接続され、フローティング状態になることが防止される。このように、低電力モード中に電源が遮断されるラッチ回路と、第２回路ブロックとが順次接続される半導体集積回路においても、低電力モード中における第２回路ブロックの貫通電流および誤動作は、防止される。
【００２２】
プレート電圧発生回路は、低電力モードから通常動作モードへの切り換え時に、第１プレート線に第１プレート電圧信号を生成する。第１プレート線の電圧変化により、第１および第２強誘電体キャパシタ対の残留分極値に応じた電圧が、ラッチ回路入力および出力に発生する。電源の遮断前にラッチ回路に保持されているデータは、再びラッチ回路に保持される。ラッチ回路は、保持しているデータを第２回路ブロックに出力する。
【００２３】
例えば、プレート電圧発生回路は、通常動作モードから低電力モードへの切り換え時に、スイッチ制御信号が非活性化される前に第１および第２プレート電圧信号を所定の期間低レベルから高レベルに変化させる。このため、ラッチ回路に保持されているデータは、強誘電体キャパシタの残留分極として確実に書き込まれ、電源の遮断後も保持される。
【００２４】
本発明のさらに別の形態では、第１回路ブロックは、ラッチ回路および一対の強誘電体キャパシタを有している。ラッチ回路は、２つのバッファ回路の入力と出力とを互いに接続され、バッファ回路の電源端子が仮想電源線に接続されている。強誘電体キャパシタは、第１プレート線と第２プレート線との間に直列に接続され、中間ノードがバッファ回路の一方の入力に接続されている。
【００２５】
プレート電圧発生回路は、通常動作モードから低電力モードへの切り換え時に、第１および第２プレート線に第１および第２プレート電圧信号をそれぞれ生成する。第１プレート線の電圧変化により、電源の遮断前にラッチ回路に保持されているデータは、強誘電体キャパシタ対の残留分極として保持される。残留分極状態は、電源が遮断されても残る。すなわち、第１回路ブロックは、不揮発性ラッチ回路として動作する。
【００２６】
この後、電源が遮断されたラッチ回路の出力は、フローティング状態になる。しかし、通常動作モードから低電力モードへの切り換えによって、第２回路ブロックの入力は、第１電圧線に接続され、フローティング状態になることが防止される。このように、低電力モード中に電源が遮断されるラッチ回路と、第２回路ブロックとが順次接続される半導体集積回路においても、低電力モード中における第２回路ブロックの貫通電流および誤動作は、防止される。
【００２７】
プレート電圧発生回路は、低電力モードから通常動作モードへの切り換え時に、第１プレート線に第１プレート電圧信号を生成する。第１プレート線の電圧変化により、強誘電体キャパシタ対の残留分極値に応じた電圧が、ラッチ回路入力および出力に発生する。電源の遮断前にラッチ回路に保持されているデータは、再びラッチ回路に保持される。ラッチ回路は、保持しているデータを第２回路ブロックに出力する。
【００２８】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。以降の説明では、信号線名と、その信号線に伝達される信号名とを同じ符号で表す場合がある。
図１は、本発明の半導体集積回路の第１の実施形態を示している。この半導体集積回路は、シリコン基板上にCMOSプロセスを使用して形成されている。
【００２９】
半導体集積回路は、スイッチ制御回路１０、プレート電圧発生回路１２、スリープスイッチ（第１スイッチ）１４、第１回路ブロック１６、フローティング防止回路１８および第２回路ブロック２０を有している。
スイッチ制御回路１０は、半導体集積回路の動作モードに応じてスリープ信号（スイッチ制御信号）SLPを出力する。スリープ信号SLPは、通常動作モード中に低レベルに保持され（活性化）、低電力モードであるスリープモード中に高レベルに保持される（非活性化）。
【００３０】
プレート電圧発生回路１２は、半導体集積回路が通常動作モードからスリープモードに切り替わるとき、およびスリープモードから通常動作モードに切り替わるときに、第１プレート線PL1にパルス状の第１プレート電圧信号PL1を生成する。
スリープスイッチ１４は、ソース、ドレインおよびゲートが通常電源線VDD、仮想電源線VVDDおよびスリープ信号SLPの信号線にそれぞれ接続されたpMOSトランジスタ（第１導電型のトランジスタ）で構成されている。スリープスイッチ１４は、通常動作モード中に低レベルのスリープ信号SLPを受けてオンし、スリープモード中に高レベルのスリープ信号SLPを受けてオフする。スリープスイッチ１４のオンにより、仮想電源線VVDDは通常電源線VDDに接続される。ここで、通常電源線VDDには、常に電源電圧が供給されている。電源電圧は、外部端子を介して半導体集積回路の外部から供給されてもよく（外部電源電圧）、外部電源電圧を半導体集積回路内で降圧して生成されてもよい。
【００３１】
第１回路ブロック１６は、不揮発性ラッチ回路として機能する。第１回路ブロック１６は、電源端子に仮想電源線VVDDを介して電源電圧を受けているときに、クロック信号CK、CKXに同期して入力信号IN1をラッチする。
フローティング防止回路１８は、スリープ信号SLPが低レベルのときに第１回路ブロック１６にラッチされた信号（出力信号OUT1）を第２回路ブロック２０に転送する。フローティング防止回路１８は、スリープ信号SLPが高レベルのときに第２ブロック回路２０の入力IN2を高レベルに固定する。フローティング防止回路１８の電源端子は、通常電源線VDD、接地線VSSにそれぞれ直接接続されている。すなわち、フローティング防止回路１８は、スリープ信号SLPに依存せず常に動作する。
【００３２】
第２回路ブロック２０は、例えば、デコーダ等の機能を有している。第２回路ブロック２０は、入力信号IN2および図示しない他の入力信号に応じて動作する。第２回路ブロック２０の電源端子は、通常電源線VDD、接地線VSSにそれぞれ直接接続されている。すなわち、第２回路ブロック２０は、スリープ信号SLPに依存せず常に動作する。
【００３３】
図２は、図１に示した第１回路ブロック１６、フローティング防止回路１８および第２回路ブロック２０の詳細を示している。以下、第１回路ブロック１６を不揮発性ラッチ回路１６とも称する。
不揮発性ラッチ回路１６は、２つのCMOSインバータ（バッファ回路）１６ａ、１６ｂの入力と出力とを互いに接続したラッチ回路１６ｃ、一対の強誘電体キャパシタFC1、FC2、およびCMOSスイッチ１６ｆ、１６ｇを有している。CMOSインバータ１６ａ、１６ｂを構成するpMOSトランジスタおよびnMOSトランジスタの基板は、それぞれ通常電源線VDDおよび接地線VSSに接続されている。
【００３４】
強誘電体キャパシタFC1は、一端がCMOSインバータ１６ａの入力ノードNに接続され、他端がプレート線PL1に接続されている。強誘電体キャパシタFC2は、一端がCMOSインバータ１４ｂの入力ノードNXに接続され、他端がプレート線PL1に接続されている。強誘電体キャパシタFC1、FC2に付加した矢印の向きは、分極状態を示している。矢印の先端側の電極は、正にチャージされている。
【００３５】
CMOSスイッチ１６ｆは、不揮発性ラッチ回路１６の入力IN1をCMOSインバータ１６ａの入力ノードNに接続する。CMOSスイッチ１６ｆは、クロック信号CKが低レベル（＝クロック信号CKXが高レベル）のときにオンする。CMOSスイッチ１６ｇは、CMOSインバータ１６ｂの出力をCMOSインバータ１６ａの入力に接続する。CMOSスイッチ１６ｇは、クロック信号CKが高レベル（＝クロック信号CKXが低レベル）のときにオンする。
【００３６】
不揮発性ラッチ回路１６は、通常動作モードからスリープモードに切り替わるときに、ラッチ回路１６ｃに保持されているデータを強誘電体キャパシタFC1、FC2に待避する（ストア動作）。強誘電体キャパシタFC1、FC2の分極状態は、ストア動作により互いに逆向きになる。データを強誘電体キャパシタFC1、FC2の残留分極として保持することで、電源電圧の供給が停止するスリープモード中も、データの消失が防止される。また、不揮発性ラッチ回路１６は、スリープモードから通常動作モードに切り替わるときに、強誘電体キャパシタFC1、FC2の残留分極をデータとしてラッチ回路１６ｃに転送する（リコール動作）。
【００３７】
フローティング防止回路１８は、縦続接続されたクロックトインバータ１８ａおよびCMOSインバータ１８ｂと、nMOSトランジスタ１８ｃ（第２導電型のトランジスタ、フローティング防止スイッチ）とを有している。
クロックトインバータ１８ａは、スリープ信号SLPの活性化（低レベル）を受けてオンし、第１回路ブロック１６の出力OUT1をインバータ１８ｃを介して第２回路ブロック２０の入力IN2に接続する（通常動作モード）。クロックトインバータ１８ａは、スリープ信号SLPの非活性化（高レベル）を受けてオフし、出力OUT1と入力IN2との接続を遮断する（スリープモード）。
【００３８】
nMOSトランジスタ１８ｃは、ソースが接地線VSS（第１電圧線）に接続され、ドレインがクロックインバータ１８ａの出力（第１回路ブロック１６と第２回路ブロック２０との接続ノード）に接続され、ゲートでスリープ信号SLPを受けている。nMOSトランジスタ１８ｃは、スリープ信号SLPの活性化（低レベル）をゲートで受けたときにオフし、CMOSインバータ１８ｂの入力ノードと接地線VSSの接続を解除する（通常動作モード）。nMOSトランジスタ１８ｃは、スリープ信号SLPの非活性化（高レベル）をゲートで受けたときにオンし、CMOSインバータ１８ｂの入力を低レベルに固定する（スリープモード）。
【００３９】
第２回路ブロック２０は、上述したようにデコーダ等の機能を有している。第２回路ブロック２０は、入力信号IN2を初段のCMOSインバータ２０ａで受けている。
なお、スリープスイッチ１４であるpMOSトランジスタは、第１閾値電圧を有し、第１回路ブロック１６内のpMOSトランジスタは、第１閾値電圧より低い第２閾値電圧を有する。第２回路ブロック２０のpMOSトランジスタは、第２閾値電圧より高い第３閾値電圧を有する。第１閾値電圧と、第３閾値電圧は同じでもよい。また、第１回路ブロック１６内のnMOSトランジスタの閾値電圧は、第２回路ブロック２０内のnMOSトランジスタの閾値電圧より低い。すなわち、この半導体集積回路は、MTCMOS技術を採用している。閾値電圧の低いトランジスタを有する回路ブロックの電源端子をスリープモード中に電源線に非接続することで、スリープモード中の消費電力が削減される。また、通常動作時には、低い閾値電圧を生かして高速動作させることができる。
【００４０】
図３は、強誘電体キャパシタFC1、FC2の分極動作の概要を示している。
図において、横軸は、各強誘電体キャパシタFC1、FC2の両端に印加される電圧Ｖを示し、縦軸は、各強誘電体キャパシタFC1、FC2の分極電荷Ｑを示している。電圧Ｖは、ノードN、NXを基準とするときの第１プレート線PL1の電圧である。
まず、ラッチ回路１６ｃに保持されているデータを強誘電体キャパシタFC1、FC2に書き込むストア動作を説明する。この例では、ノードN、NXは、低レベル、高レベルであるとする。第１プレート電圧信号PL1が低レベルのとき、強誘電体キャパシタFC1の両端の電圧差は０Ｖである。このため、強誘電体キャパシタFC1の特性は、点Ｂまたは点Ｄに位置する。強誘電体キャパシタFC2の両端の電圧差は、負である。このため、強誘電体キャパシタFC2の特性は、点Ａに位置する。
【００４１】
第１プレート電圧信号PL1が高レベルに変化すると、強誘電体キャパシタFC1の両端の電圧差は、正になる。このため、強誘電体キャパシタFC1の特性は、点Ｃに移動する。一方、強誘電体キャパシタFC2の両端の電圧差は、０Ｖになる。このため、強誘電体キャパシタFC2の特性は、点Ｂに移動する。
第１プレート電圧信号PL1が再び低レベルに変化すると、強誘電体キャパシタFC1の両端の電圧差は０Ｖになる。このため、強誘電体キャパシタFC1の特性は、点Ｃから点Ｄに移動する。強誘電体キャパシタFC2の両端の電圧差は、負になる。このため、強誘電体キャパシタFC2の特性は、点Ｂから点Ａに移動する。この時点で、ラッチ回路１６ｃに保持されているデータは、電源電圧の供給が停止しても、強誘電体キャパシタFC1、FC2に残留分極として保持される。すなわち、データを保持するための電力はゼロである。
【００４２】
半導体集積回路が、外部からのコマンド信号等によりスリープモードに入り、スリープ信号SLPが低レベルから高レベルに変化すると、不揮発性ラッチ回路１６への電源電圧の供給が停止され、ラッチ回路１６ｃに保持されているデータは消失する。ノードN、NXは、フローティング状態になり、徐々に接地電圧VSSまで変化する。第１プレート電圧信号PL1は低レベルに保持される。このため、各強誘電体キャパシタFC1、FC2の両端の電圧差は、０Ｖになり、強誘電体キャパシタFC1、FC2の特性は、点Ｄ、点Ｂに位置する。すなわち、強誘電体キャパシタFC1、FC2は、論理"０"、論理"１"をそれぞれ消失することなく記憶できる。
【００４３】
次に、強誘電体キャパシタFC1、FC2に保持されているデータをラッチ回路１６ｃに戻すリコール動作を説明する。
不揮発性ラッチ回路１６への電源電圧の供給が停止した状態で、第１プレート電圧信号PL1が高レベルに変化すると、強誘電体キャパシタFC1、FC2の特性は、ともに点Ｃに移動する。このとき、ノードNの電圧は、強誘電体キャパシタFC1の残留分極値Q1に応じた電圧に変化する。ノードNXの電圧は、強誘電体キャパシタFC2の残留分極値Q2に応じた電圧に変化する。
【００４４】
電源電圧VDDが３.３Ｖ、強誘電体キャパシタFC1、FC2の点Ｄ、点Ｂでの平均容量をそれぞれ５０fF、２００fF、ノードN、NXの寄生容量を５fFとするとき、ノードN、NXの電圧は、容量カップリング効果によりそれぞれ３Ｖ、３.２Ｖになる。
次に、スリープモードを解除するためにスリープ信号SLPが低レベルに変化する。スリープ信号SLPの変化によりラッチ回路１６ｃに電源電圧が供給される。ラッチ回路１６ｃは、ノードN、NXの電圧差を増幅し、スリープモード前に保持していたデータを復元する。
【００４５】
図４は、第１の実施形態の半導体集積回路の動作を示している。
まず、通常動作モードからスリープモードに移行する場合、通常動作モードにおいて、図１に示したプレート電圧発生回路１２は、スリープ信号SLPが非活性化される前（低レベル期間）に、第１プレート線PL1に高レベルのパルス信号を出力する（図４（ａ））。強誘電体キャパシタFC1、FC2は、上述したように、ラッチ回路１６ｃにラッチされていたデータを保持する。
【００４６】
次に、スイッチ制御回路１０は、スリープ信号SLPを非活性化させ（高レベル）、半導体集積回路をスリープモードに移行する（図４（ｂ））。スリープスイッチ１４は、スリープ信号SLPに応じて電源線VDDと仮想電源線VVDDとの接続を遮断する。不揮発性ラッチ回路１６への電源電圧の供給が遮断されることで、ノードN、NXは、フローティング状態になり、徐々に接地電圧VSSに変化する（図４（ｃ））。
【００４７】
クロックトインバータ１８ａは、スリープ信号SLPの高レベルを受けて非活性化される。nMOSトランジスタ１８ｃは、スリープ信号SLPの高レベルを受けてオンし、CMOSインバータ１８ｂの入力を低レベルに固定する。このため、CMOSインバータ１８ｂは、高レベルの信号IN2を第２回路ブロック２０に出力する（図４（ｄ））。この結果、第２回路ブロック２０の入力がフローティング状態になることが防止される。すなわち、スリープモード中に第２回路ブロック２０に貫通電流が流れることが防止される。あるいは、第２回路ブロック２０の入力に不定な入力レベルが与えられ、第２回路ブロック２０が誤動作することが防止される。この結果、スリープモード中に半導体集積回路の消費電力が増加することが防止される。
【００４８】
なお、第２回路ブロック２０がフローティング防止回路１８を介さずに不揮発性ラッチ回路１６に直接接続される場合、信号IN2のレベルは、図中に破線で示すように、フローティング状態になり、徐々に接地電圧VSSに変化する（図４（ｅ））。このとき、第２回路ブロック２０の初段のインバータ２０ａに貫通電流が流れる。
【００４９】
スリープモードから通常動作モードに復帰する場合、第１プレート電圧信号PL1は、スリープ信号SLPが高レベルの期間に高レベルに変化する（図４（ｆ））。ノードN、NXは、上述したように、強誘電体キャパシタFC1、FC2の残留分極値に応じた電圧に変化する（図４（ｇ））。この際、クロックトインバータ１８ａにより、ノードNXは、nMOSトランジスタ１８ｃのドレインに電気的に接続されていない。このため、リコール動作時に、ラッチ回路１６ｃの出力ノードNXを完全にフローティング状態にできる。この結果、強誘電体キャパシタFC2の残留分極値に対応する電圧を、高い精度でノードNXに発生させることができる。換言すれば、書き込まれたデータを確実にラッチ回路に戻すことができる。
【００５０】
次に、第１プレート電圧信号PL1の高レベル期間中に、スリープ信号SLPが活性化（低レベル）される（図４（ｈ））。スリープスイッチ１４は、スリープ信号SLPに応じて仮想電源線VVDDを電源線VDDに接続する。不揮発性ラッチ回路１６に電源電圧が供給されることで、ラッチ回路１６ｃは、ノードN、NXの電圧差を増幅し、スリープモード前に保持していたデータを復元する（図４（ｉ））。
【００５１】
nMOSトランジスタ１８ｃは、スリープ信号SLPの低レベルを受けてオフする。クロックトインバータ１８ａは、スリープ信号SLPの低レベルを受けて活性化され、不揮発性ラッチ回路１６の出力を第２回路ブロック２０に伝達する（図４（ｊ））。この後、第１プレート電圧信号PL1が低レベルに変化し、通常動作モードの動作が開始される（図４（ｋ））。
【００５２】
図５は、発明者が、本発明前に提案した半導体集積回路を示している。
この例では、フローティング防止回路は、プルダウン抵抗で構成されている。プルダウン抵抗には、通常動作モードおよびスリープモードにかかわらず常に所定の電流が流れる。このため、特に、スリープモードにおいて消費電力の削減の妨げになる。また、第１回路ブロックに図２に示したような強誘電体キャパシタを有する不揮発性ラッチ回路が形成される場合、ノードNXは、プルダウン抵抗を介して常に接地線VSSに接続される。すなわち、ノードNXは、スリープモード中に完全なフローティング状態でない。このため、リコール動作において、第１プレート電圧信号PL1が高レベルに変化した際、ノードN、NXの電圧差が十分に開かないおそれがあり、データが正常に復元されないおそれがある。
【００５３】
以上、第１の実施形態では、スリープ信号SLPに同期して動作するnMOSトランジスタ１８ｃが、第１回路ブロック１６の出力を第２回路ブロック２０の入力に接続する接続ノードと、接地線VSSとの間に配置されている。換言すれば、第１回路ブロック１６のラッチ回路１６ｃに電源電圧VDDが供給されないとき、nMOSトランジスタ１８ｃはオンする。このため、通常動作モードからスリープモードへの切り換え制御に同期して、上記接続ノードを接地線VSSに接続できる。したがって、第１回路ブロック１６に電源電圧が供給されなくても、第２回路ブロック２０の入力がフローティングになることを防止できる。この結果、第２回路ブロック２０の初段のインバータ２０ａに貫通電流が流れることが防止される。また、インバータ２０ａが不定の入力レベルを受けて誤動作することが防止される。この結果、スリープモードにおいて、消費電力が増加することを防止できる。
【００５４】
スリープスイッチ１４をpMOSトランジスタで形成し、フローティング防止スイッチ１８ｃをnMOSトランジスタで形成することで、１つのスリープ信号SLPのみで、第１回路ブロック１６とフローティング防止回路１８をともに制御できる。また、フローティング防止回路１８は、nMOSトランジスタ１８ｃを含む簡易な回路で構成できる。このため、信号線の配線領域および回路の配置領域を最小限にでき、半導体集積回路のチップサイズが増加することを防止できる。
【００５５】
nMOSトランジスタ１８ｃは、通常動作モード中にスリープ信号SLPの活性化を受けてオフし、インバータ１８ｂの入力ノードをフローティング状態にする。このため、通常動作モード中にラッチ回路１６ｃから出力されるデータ信号は、第２回路ブロック２０に迅速かつ確実に伝達される。
不揮発性ラッチ回路１６に強誘電体キャパシタFC1、FC2を形成することで、ラッチ回路に保持されているデータを、電源電圧の供給が停止するスリープモード中に、強誘電体キャパシタの残留分極として確実に保持できる。データの保持に電源が不要なため、半導体集積回路の消費電力をさらに削減できる。
【００５６】
ラッチ回路１６ｃの出力OUT1を受けるクロックトインバータ１８ａをフローティング防止回路１８に形成することで、スリープモード中にノードNXとnMOSトランジスタ１８ｃのドレインとを電気的に遮断できる。このため、リコール動作時に、ラッチ回路１６ｃの出力ノードNXを完全にフローティング状態にできる。この結果、強誘電体キャパシタFC1、FC2に書き込まれたデータを確実にラッチ回路に戻すことができる。
【００５７】
図６は、本発明の第２の実施形態を示している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、第１回路ブロック１６は、仮想接地線（仮想電源線）VVSSを介して接地線（通常電源線）VSSに接続されている。仮想接地線VVSSは、スリープスイッチ２２を介して接地線VSSに接続されている。その他の構成は、第１の実施形態と同一である。
【００５８】
スリープスイッチ２２は、スリープ信号SLPを反転するインバータおよびスリープ信号SLPの反転信号をゲートで受けるnMOSトランジスタで構成されている。nMOSトランジスタのソース、ドレインは、接地線VSS、仮想接地線VVSSにそれぞれ接続されている。
図７は、図６に示した第１回路ブロック１６（不揮発性ラッチ回路１６）、フローティング防止回路１８および第２回路ブロック２０の詳細を示している。
【００５９】
ラッチ回路１６ｃのCMOSインバータ１６ａ、１６ｂにおけるnMOSトランジスタのソースは、仮想接地線VVSSに接続されている。その他の構成は第１の実施形態と同じである。
以上、第２の実施形態においても上述した第１の実施形態と同様の効果を得ることができる。
【００６０】
図８は、本発明の第３の実施形態を示している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、第１の実施形態のプレート電圧発生回路１２および第１回路ブロック１６の代わりに、プレート電圧発生回路２４および第１回路ブロック２６が形成されている。その他の構成は、第１の実施形態と同一である。
【００６１】
プレート電圧発生回路２４は、第１プレート電圧信号PL1だけでなく、第２プレート電圧信号PL2を生成する。
図９は、図８に示した第１回路ブロック（不揮発性ラッチ回路）２６、フローティング防止回路１８および第２回路ブロック２０の詳細を示している。
不揮発性ラッチ回路２６は、第１の実施形態の不揮発性ラッチ回路１６に強誘電体キャパシタFC3、FC4が追加されて構成されている。すなわち、不揮発性ラッチ回路２６は、CMOSインバータ１６ａ、１６ｂで構成されたラッチ回路１６ｃ、一対の第１強誘電体キャパシタFC1、FC2、一対の第２強誘電体キャパシタFC3、FC4、およびCMOSスイッチ１６ｆ、１６ｇを有している。
【００６２】
強誘電体キャパシタFC3は、一端がCMOSインバータ１６ａの入力ノードN（中間ノード）に接続され、他端が第２プレート線PL2に接続されている。強誘電体キャパシタFC4は、一端がCMOSインバータ１６ｂの入力ノードNX（中間ノード）に接続され、他端が第２プレート線PL2に接続されている。
このように、強誘電体キャパシタFC1、FC3および強誘電体キャパシタFC2、FC4は、それぞれ第１プレート線PL1と第２プレート線PL2の間に直列に配置されている。
【００６３】
図１０は、強誘電体キャパシタFC1、FC2、FC3、FC4の分極動作の概要を示している。
まず、ノードN、NXが低レベル、高レベルのときのストア動作を説明する。ストア動作では、第１および第２プレート電圧信号PL1、PL2は、スリープ信号SLPの非活性化前（低レベル期間中）に、それぞれ低レベル、高レベル、低レベルに順次変化する。すなわち、正のパルス信号が生成される。第１および第２プレート電圧信号PL1、PL2が低レベルのとき、上述した図３と同様に、強誘電体キャパシタFC1、FC3の特性は、点Ｂまたは点Ｄに位置する。強誘電体キャパシタFC2、FC4の特性は、点Ａに位置する。
【００６４】
第１および第２プレート電圧信号PL1、PL2が高レベルに変化すると、強誘電体キャパシタFC1、FC3の特性は、点Ｃに移動する。強誘電体キャパシタFC2、FC4の特性は、点Ｂに移動する。
第１および第２プレート電圧信号PL1、PL2が再び低レベルに変化すると、強誘電体キャパシタFC1、FC3の特性は、点Ｃから点Ｄに移動する。強誘電体キャパシタFC2、FC4の特性は、点Ｂから点Ａに移動する。この時点で、ラッチ回路１６ｃに保持されているデータは、強誘電体キャパシタ対FC1、FC3および強誘電体キャパシタ対FC2、FC4に残留分極として保持される。
【００６５】
半導体集積回路がスリープモードに入り、スリープ信号SLPが低レベルから高レベルに変化すると、不揮発性ラッチ回路１６への電源電圧の供給が停止され、ラッチ回路１６ｃに保持されているデータは消失する。ノードN、NXは、フローティング状態になり、徐々に接地電圧VSSまで変化する。第１および第２プレート電圧信号PL1、PL2は、低レベルに保持される。このため、各強誘電体キャパシタFC1、FC2、FC3、FC4の電圧差は、０Ｖになる。したがって、スリープモード中に、強誘電体キャパシタFC1、FC3および強誘電体キャパシタFC2、FC4の特性は、点Ｄ、点Ｂにそれぞれ位置する。すなわち、強誘電体キャパシタFC1、FC3および強誘電体キャパシタFC2、FC4は、論理"０"、論理"１"をそれぞれ消失することなく記憶する。
【００６６】
スリープモードから通常動作モードに復帰する際のリコール動作では、不揮発性ラッチ回路１６への電源電圧の供給が停止した状態で、第２プレート電圧信号PL2を低レベルに保持したまま、第１プレート電圧信号PL1が高レベルに変化する。このとき、強誘電体キャパシタFC1、FC2は、ストア動作と同じ正の電圧を受ける。このため、強誘電体キャパシタFC1、FC2の特性は、点Ｄ、点Ｂからそれぞれ点Ｃに移動する。ノードNには、残留分極値Q1に応じた電荷が発生し、ノードNXには、残留分極値Q2に応じた電荷が発生する。なお、強誘電体キャパシタFC1、FC2の容量値は、残留分極値Q1、Q2に対応するため、FC1＜FC2になる。
【００６７】
第２プレート線PL2を接地した状態で第１プレート線PL1が高レベルに変化するため、強誘電体キャパシタFC3、FC4は、ストア動作とは逆に負の電圧を受ける。強誘電体キャパシタFC3、FC4の特性は、点Ｄ、点Ｂからそれぞれ点Ａに移動する。このため、ノードNには、残留分極値Q3に応じた電荷が発生し、ノードNXには、残留分極値Q4に応じた電荷が発生する。なお、強誘電体キャパシタFC3、FC4の容量値は、残留分極値に対応するため、FC4＜FC3になる。
【００６８】
第１プレート線PL1の高レベル期間中に、スリープ信号SLPが活性化され（低レベルから高レベルに変化）、ラッチ回路１６ｃが活性化される。ラッチ回路１６ｃは、第１の実施形態と同様に、残留分極値に応じて変化するノードN、NXの電圧レベルをラッチする。
図１１は、上述したストア動作後の不揮発性ラッチ回路２６の容量の等価回路を示している。
【００６９】
この例では、強誘電体キャパシタFC1、FC2、FC3、FC4の分極状態に対応する平均容量は、それぞれ５０fF、２００fF、２００fF、５０fFとする。第２プレート線PL2を接地したときのノードN、NXの寄生容量は、5fFとする。リコール動作での第１プレート電圧信号PL1の高レベル電圧をVDDとすると、ノードN、NXの電圧VN、VNXは、それぞれ式（１）、（２）で表せる。
【００７０】
VN＝VDD×50fF／（5fF＋50fF＋200fF) ‥‥‥（１）
VNX＝VDD×200fF／（5fF＋50fF＋200fF) ‥‥（２）
電源電圧VDDが３.３Ｖの場合、電圧VN、VNXは、それぞれ０.６５Ｖ、２.５９Ｖになる。すなわち、リコール動作において、第１プレート電圧信号PL1が低レベルから高レベルに変化した後のノードN、NXの電圧差は（上述した図４（ｆ）に対応）、１.９４Ｖになる。このため、スリープモードを解除するためにスリープ信号SLPが低レベルに変化し、ラッチ回路１６ｃに電源電圧が供給されるときに、ラッチ回路１６ｃは、ノードN、NXの電圧差を容易に増幅できる。換言すれば、不揮発性ラッチ回路２６に二組の強誘電体キャパシタ対FC1・FC3、FC2・FC4を形成することで、リコール動作によりデータを確実に復元できる。
【００７１】
以上、第３の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、強誘電体キャパシタFC2、FC3（一対の第１強誘電体キャパシタ）および強誘電体キャパシタFC2、FC4（一対の第２強誘電体キャパシタ）をそれぞれ第１プレート線PL1および第２プレート線PL2の間に直列に接続し、その中間ノードをそれぞれCMOSインバータ１６ａ、１６ｂの入力に接続した。このため、容量分割によりノードN、NXのオフセット電圧を大きくでき、電源の遮断前にラッチ回路１６ｃに保持されていたデータをさらに確実に復元できる。
【００７２】
図１２は、本発明の第４の実施形態を示している。第１〜第３の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、第３の実施形態のフローティング防止回路１８の代わりにフローティング防止回路１９が形成されている。第１回路ブロック２６は、仮想接地線VVSSを介して接地線VSSに接続されている。仮想接地線VVSSは、スリープスイッチ２２を介して接地線VSSに接続されている。その他の構成は、第３の実施形態と同一である。
【００７３】
図１３は、図１２に示した第１回路ブロック（不揮発性ラッチ回路）２６、フローティング防止回路１９および第２回路ブロック２０の詳細を示している。
ラッチ回路１６ｃのCMOSインバータ１６ａ、１６ｂにおけるnMOSトランジスタのソースは、仮想接地線VVSSに接続されている。フローティング防止回路１９は、第３の実施形態（図９）のクロックトインバータ１８ａの代わりにCMOSスイッチ１９ａを有している。CMOSスイッチ１９ａは、スリープ信号SLPの活性化（低レベル）を受けてオンし（通常動作モード）、スリープ信号SLPの非活性化（高レベル）を受けてオフする（スリープモード）。その他の構成は第３の実施形態と同じである。
【００７４】
以上、第４の実施形態においても上述した第１および第３の実施形態と同様の効果を得ることができる。
図１４は、本発明の第５の実施形態の要部を示している。第１および第３の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００７５】
この実施形態の半導体集積回路では、第３の実施形態の第１回路ブロック２６の代わりに、第１回路ブロック（不揮発性ラッチ回路）２８が形成されている。その他の構成は、第１の実施形態と同一である。
不揮発性ラッチ回路２８は、第３の実施形態の第１回路ブロック２６からノードNに接続された強誘電体キャパシタFC1、FC3を削除して構成されている。このため、不揮発性ラッチ回路２８の面積は、第３の実施形態に比べて小さくなる。
【００７６】
この実施形態では、ストア動作において、第１および第２プレート電圧信号PL1、PL2がそれぞれ所定の期間高レベルに変化し、ラッチ回路１６ｃに保持されているデータは、ノードNXに接続された強誘電体キャパシタFC2、FC4に書き込まれる。
リコール動作において、第２プレート線PL2を接地した状態で、第１プレート電圧信号PL1が所定の期間高レベルに変化する。ノードNXは、強誘電体キャパシタFC2、FC4の残留分極値に応じた電圧に変化する。ラッチ回路１６ｃは、スリープ信号SLPの低レベルへの変化により活性化される。ラッチ回路１６ｃのCMOSインバータ１６ｂは、ノードNXの電圧を入力で受け、動作を開始する。そして、ラッチ回路１６ｃは、ストア動作前に保持していたデータを復元する。
【００７７】
以上、第５の実施形態においても上述した第１および第３の実施形態と同様の効果を得ることができる。さらに、この実施形態では、不揮発性ラッチ回路２８の面積を小さくできる。
図１５は、本発明の第６の実施形態の要部を示している。第１〜第３の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００７８】
この実施形態の半導体集積回路では、第４の実施形態の第１回路ブロック２６の代わりに、第１回路ブロック（不揮発性ラッチ回路）２８が形成されている。その他の構成は、第１の実施形態と同一である。
この実施形態においても上述した第１および第３の実施形態と同様の効果を得ることができる。さらに、この実施形態では、不揮発性ラッチ回路２８の面積を小さくできる。
【００７９】
図１６は、本発明の第７の実施形態の要部を示している。第１および第３の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態の半導体集積回路では、第３の実施形態の第１回路ブロック２６の代わりに、第１回路ブロック（不揮発性ラッチ回路）３０が形成されている。その他の構成は、第３の実施形態と同一である。
【００８０】
不揮発性ラッチ回路３０は、第３の実施形態の第１回路ブロック２６からノードNXに接続された強誘電体キャパシタFC2、FC4を削除して構成されている。このため、不揮発性ラッチ回路３０の面積は、第３の実施形態に比べて小さくなる。
この実施形態においても上述した第１、第３および第５の実施形態と同様の効果を得ることができる。
【００８１】
図１７は、本発明の第８の実施形態の要部を示している。第１〜第３の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態の半導体集積回路では、第４の実施形態の第１回路ブロック２６の代わりに、第１回路ブロック（不揮発性ラッチ回路）３０が形成されている。その他の構成は、第４の実施形態と同一である。
【００８２】
この実施形態においても上述した第１、第３および第５の実施形態と同様の効果を得ることができる。
図１８は、本発明の第９の実施形態の要部を示している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００８３】
この実施形態の半導体集積回路では、第１の実施形態のフローティング防止回路１８の代わりに、フローティング防止回路３２が形成されている。その他の構成は、第４の実施形態と同一である。
フローティング防止回路３２は、図２に示したクロックトインバータ１８ａの代わりにCMOSスイッチ３２ａを有している。CMOSスイッチ３２ａは、スリープ信号SLPの活性化（低レベル）を受けてオンし（通常動作モード）、スリープ信号SLPの非活性化（高レベル）を受けてオフする（スリープモード）。
【００８４】
この実施形態においても上述した第１の実施形態と同様の効果を得ることができる。
図１９は、本発明の第１０の実施形態の要部を示している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００８５】
この実施形態の半導体集積回路では、第１の実施形態の第１回路ブロック１６の代わりに、第１回路ブロック（不揮発性ラッチ回路）３４が形成されている。その他の構成は、第１の実施形態と同一である。
不揮発性ラッチ回路３４は、図２に示した不揮発性ラッチ回路１６にパルス生成回路３４ａおよびnMOSトランジスタ３４ｂ、３４ｃを付加して構成されている。パルス生成回路３４ａは、スリープ信号SLPの立ち上がりエッジに同期してパルス信号SLPPを生成する。
【００８６】
nMOSトランジスタ３４ｂは、ソース、ドレインがノードN、接地線VSSにそれぞれ接続され、ゲートでパルス信号SLPPを受けている。nMOSトランジスタ３４ｃは、ソース、ドレインがノードNX、接地線VSSにそれぞれ接続され、ゲートでパルス信号SLPPを受けている。
図２０は、第１０の実施形態の半導体集積回路の動作を示している。第１の実施形態（図４）と同じ動作については、説明を省略する。
【００８７】
この実施形態では、通常動作モードからスリープモードへの切り換え時に、パルス信号SLPPが生成される（図２０（ａ））。nMOSトランジスタ３４ｂ、３４ｃは、パルス信号SLPPの高レベル期間にオンし、ノードN、NXを接地線VSSに接続する。このため、ノードN、NXの電圧は、スリープモードの開始時に迅速に０Ｖまで変化する（図２０（ｂ））。換言すれば、強誘電体キャパシタFC1、FC2の両端の電圧差は、スリープモードの開始時に、迅速に０Ｖになる。ノードN、NXが中間電圧になる期間が無くなるため、スリープモードの開始時に電源ノイズ等が発生しても、強誘電体キャパシタFC1、FC2の残留分極値が変化することはない。
【００８８】
この実施形態においても上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、スリープモードの開始時に、ノードN、NXを強制的に接地線に接続することで、ノイズにより強誘電体キャパシタFC1、FC2の残留分極値が変化することを防止できる。
なお、上述した実施形態では、CMOSインバータ１６ａ、１６ｂを構成するpMOSトランジスタおよびnMOSトランジスタの基板を、それぞれ電源線VDDおよび接地線VSSに接続した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、半導体基板の拡散層の構造が、ラッチアップを発生しない構造である場合、CMOSインバータ１６ａ、１６ｂを構成するpMOSトランジスタおよびnMOSトランジスタの基板を、それぞれ仮想電源線VVDDおよび仮想接地線VVSSに接続してもよい。
【００８９】
なお、上述した第２〜第８の実施形態では、クロックトインバータ１８ａを有するフローティング防止回路１８を形成した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、CMOSスイッチ３２ａを有するフローティング防止回路３２を形成してもよい。
なお、上述した第１０の実施形態では、強誘電体キャパシタFC1、FC2を有する不揮発性ラッチ回路３４に、パルス生成回路３４ａおよびnMOSトランジスタ３４ｂ、３４ｃを形成した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、強誘電体キャパシタFC1、FC2、FC3、FC4を有する不揮発性ラッチ回路２６（第３の実施形態、図９）に、パルス生成回路３４ａおよびnMOSトランジスタ３４ｂ、３４ｃを形成してもよい。あるいは、第５の実施形態の不揮発性ラッチ回路２８および第７の実施形態の不揮発性ラッチ回路３０にパルス生成回路３４ａおよびnMOSトランジスタ３４ｂ、３４ｃを形成してもよい。
【００９０】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１） 電源電圧が常時供給される通常電源線と、
仮想電源線と、
スイッチ制御信号の活性化に応答して前記通常電源線と前記仮想電源線とを接続する第１スイッチと、
通常動作モード中に前記スイッチ制御信号を活性化し、低電力モード中に前記スイッチ制御信号を非活性化するスイッチ制御回路と、
電源端子が前記仮想電源線に接続された第１回路ブロックと、
電源端子が前記通常電源線に接続された第２回路ブロックと、
前記第１回路ブロックの出力と前記第２回路ブロックの入力との間に配置されたフローティング防止回路とを備え、
前記フローティング防止回路は、前記スイッチ制御信号の非活性化を受けて前記第１回路ブロックの出力と前記第２回路ブロックの入力との接続ノードを第１電圧線に接続し、前記スイッチ制御信号の活性化を受けて前記接続ノードと前記第１電圧線との接続を遮断する第２スイッチを備えていることを特徴とする半導体集積回路。
（付記２） 付記１記載の半導体集積回路において、
前記第２スイッチは、
ソースが前記第１電圧線に接続され、ドレインが前記接続ノードに接続され、ゲートで前記スイッチ制御信号を受けるトランジスタであることを特徴とする半導体集積回路。
（付記３） 付記１記載の半導体集積回路において、
前記通常動作モードから前記低電力モードへの切り換え時、および前記低電力モードから前記通常動作モードへの切り換え時に、第１プレート線に第１プレート電圧信号を生成するプレート電圧発生回路を備え、
前記第１回路ブロックは、
２つのバッファ回路の入力と出力とが互いに接続され、バッファ回路の電源端子が前記仮想電源線に接続されたラッチ回路と、
一端が前記バッファ回路の入力にそれぞれ接続され、他端が第１プレート線に接続された一対の強誘電体キャパシタとを備えていることを特徴とする半導体集積回路。
（付記４） 付記３記載の半導体集積回路において、
前記プレート電圧発生回路は、前記通常動作モードから前記低電力モードへの切り換え時に、前記スイッチ制御信号が非活性化される前に前記第１プレート電圧信号を所定の期間低レベルから高レベルに変化させることを特徴とする半導体集積回路。
（付記５） 付記３記載の半導体集積回路において、
前記プレート電圧発生回路は、前記低電力モードから前記通常動作モードへの切り換え時に、前記第１プレート電圧信号を所定の期間低レベルから高レベルに変化させ、
前記スイッチ制御回路は、前記第１プレート電圧信号の高レベル期間中に、前記スイッチ制御信号を活性化することを特徴とする半導体集積回路。
（付記６） 付記３記載の半導体集積回路において、
前記フローティング防止回路は、
前記スイッチ制御信号の活性化中にオンし、前記スイッチ制御信号の非活性化中にオフし、前記第１回路ブロックの出力と前記接続ノードとの間に配置されるクロックトインバータを備えていることを特徴とする半導体集積回路。
（付記７） 付記３記載の半導体集積回路において、
前記フローティング防止回路は、
前記スイッチ制御信号の活性化中にオンし、前記スイッチ制御信号の非活性化中にオフし、一端が前記第１回路ブロックの出力に接続され、他端が前記接続ノードに接続されるCMOSスイッチを備えていることを特徴とする半導体集積回路。
（付記８） 付記３記載の半導体集積回路において、
前記第１回路ブロックは、前記スイッチ制御信号の非活性化に応答して、前記バッファ回路の入力を、第１電圧線にそれぞれ接続する第３スイッチを備えていることを特徴とする半導体集積回路。
（付記９） 付記１記載の半導体集積回路において、
前記通常動作モードから前記低電力モードへの切り換え時に、第１および第２プレート線に第１および第２プレート電圧信号をそれぞれ生成し、前記低電力モードから前記通常動作モードへの切り換え時に、前記第１プレート線に前記第１プレート電圧信号を生成するプレート電圧発生回路を備え、
前記第１回路ブロックは、
２つのバッファ回路の入力と出力とを互いに接続され、バッファ回路の電源端子が前記仮想電源線に接続されたラッチ回路と、
前記第１プレート線と前記第２プレート線との間に直列に接続され、中間ノードが前記バッファ回路の一方の入力に接続された一対の第１強誘電体キャパシタと、
前記第１プレート線と前記第２プレート線との間に直列に接続され、中間ノードが前記バッファ回路の他方の入力に接続された一対の第２強誘電体キャパシタとを備えていることを特徴とする半導体集積回路。
（付記１０） 付記９記載の半導体集積回路において、
前記プレート電圧発生回路は、前記通常動作モードから前記低電力モードへの切り換え時に、前記スイッチ制御信号が非活性化される前に前記第１および第２プレート電圧信号を所定の期間低レベルから高レベルに変化させることを特徴とする半導体集積回路。
（付記１１） 付記９記載の半導体集積回路において、
前記プレート電圧発生回路は、前記低電力モードから前記通常動作モードへの切り換え時に、前記第２プレート電圧信号を低レベルに保持した状態で、前記第１プレート電圧信号を所定の期間低レベルから高レベルに変化させ、
前記スイッチ制御回路は、前記第１プレート電圧信号の高レベル期間中に、前記スイッチ制御信号を活性化することを特徴とする半導体集積回路。
（付記１２） 付記９記載の半導体集積回路において、
前記フローティング防止回路は、
前記スイッチ制御信号の活性化中にオンし、前記スイッチ制御信号の非活性化中にオフし、前記第１回路ブロックの出力と前記接続ノードとの間に配置されるクロックトインバータを備えていることを特徴とする半導体集積回路。
（付記１３） 付記９記載の半導体集積回路において、
前記フローティング防止回路は、
前記スイッチ制御信号の活性化中にオンし、前記スイッチ制御信号の非活性化中にオフし、一端が前記第１回路ブロックの出力に接続され、他端が前記接続ノードに接続されるCMOSスイッチを備えていることを特徴とする半導体集積回路。
（付記１４） 付記９記載の半導体集積回路において、
前記第１回路ブロックは、前記スイッチ制御信号の非活性化に応答して、前記バッファ回路の入力を、第１電圧線にそれぞれ接続する第３スイッチを備えていることを特徴とする半導体集積回路。
（付記１５） 付記１記載の半導体集積回路において、
前記通常動作モードから前記低電力モードへの切り換え時に、第１および第２プレート線に第１および第２プレート電圧信号をそれぞれ生成し、前記低電力モードから前記通常動作モードへの切り換え時に、前記第１プレート線に前記第１プレート電圧信号を生成するプレート電圧発生回路を備え、
前記第１回路ブロックは、
２つのバッファ回路の入力と出力とを互いに接続され、バッファ回路の電源端子が前記仮想電源線に接続されたラッチ回路と、
前記第１プレート線と前記第２プレート線との間に直列に接続され、中間ノードが前記バッファ回路の一方の入力に接続された一対の強誘電体キャパシタを備えていることを特徴とする半導体集積回路。
（付記１６） 付記１記載の半導体集積回路において、
前記第１スイッチは、第１導電型のトランジスタで構成され、
前記第２スイッチは、第１導電型と極性が反対の第２導電型のトランジスタで構成されていることを特徴とする半導体集積回路。
（付記１７） 付記１記載の半導体集積回路において、
前記第１スイッチは、第１閾値電圧を有する第１導電型のトランジスタで構成され、
前記第１回路ブロックは、前記第１閾値電圧より低い第２閾値電圧を有する第１導電型のトランジスタを含み、
前記第２回路ブロックは、前記第２閾値電圧より高い第３閾値電圧を有する第１導電型のトランジスタを含んでいることを特徴とする半導体集積回路。
【００９１】
付記８および付記１４の半導体集積回路では、第３スイッチは、スイッチ制御信号の非活性化に応答して、バッファ回路の入力を第１電圧線にそれぞれ接続する。低電力モードの開始時に、強誘電体キャパシタの一端をそれぞれ強制的に第１電圧線に接続することで、ノイズにより強誘電体キャパシタの残留分極値が変化することを防止できる。
【００９２】
付記１６の半導体集積回路では、第１スイッチは、第１導電型のトランジスタで構成され、第２スイッチは、第１導電型と極性が反対の第２導電型のトランジスタで構成されている。このため、スイッチ制御信号が活性化されているときに、第１スイッチはオンし、第２スイッチはオフする。スイッチ制御信号が非活性化されているときに、第１スイッチはオフし、第２スイッチはオンする。したがって、１つのスイッチ制御信号のみで、第１および第２スイッチをともに制御できる。
【００９３】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【００９４】
【発明の効果】
本発明の半導体集積回路では、第１回路ブロックに電源電圧が供給されないときに、第２回路ブロックの入力がフローティングになることが防止される。したがって、第２回路ブロックに貫通電流が流れることが防止される。また、第２回路ブロックが不定の入力レベルを受けて誤動作することが防止される。この結果、低電力モードにおいて、消費電力が増加することを防止できる。
【００９５】
また、第１回路ブロックに強誘電体キャパシタを形成することで、ラッチ回路に保持されているデータを、電源電圧の供給の停止中に、強誘電体キャパシタの残留分極として確実に保持できる。
本発明の半導体集積回路では、低電力モード中に第２回路ブロックの入力がフローティングになることを、簡易なスイッチで防止できる。
【００９６】
本発明の半導体集積回路では、通常動作モードから低電力モードへの切り換え時に、ラッチ回路に保持されているデータを、強誘電体キャパシタの残留分極として確実に書き込み、電源の遮断後も保持することができる。すなわち、不揮発性ラッチ回路を構成できる。
本発明の半導体集積回路では、低電力モードから通常動作モードへの切り換え時に、第１プレート電圧信号の高レベル期間中に、スイッチ制御信号を活性化することで、強誘電体キャパシタに保持されているデータを破壊することなくラッチ回路に再び書き込むことができる。
【００９７】
本発明の半導体集積回路では、低電力モードから通常動作モードへの切り換え時に、ラッチ回路の出力ノードを完全にフローティング状態にできる。この結果、強誘電体キャパシタに書き込まれたデータを確実にラッチ回路に戻すことができる。
本発明の半導体集積回路では、第１回路ブロックに強誘電体キャパシタを形成することで、ラッチ回路に保持されているデータを、電源電圧の供給の停止中に、強誘電体キャパシタの残留分極として確実に保持できる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態の半導体集積回路を示すブロック図である。
【図２】 第１の実施形態の要部を示す回路図である。
【図３】 第１の実施形態における強誘電体キャパシタの分極動作の概要を示す特性図である。
【図４】 第１の実施形態の半導体集積回路の動作を示すタイミング図である。
【図５】 発明者が、本発明前に提案した半導体集積回路を示すブロック図である。
【図６】 本発明の半導体集積回路の第２の実施形態を示すブロック図である。
【図７】 第２の実施形態の要部を示す回路図である。
【図８】 本発明の半導体集積回路の第３の実施形態を示すブロック図である。
【図９】 第３の実施形態の要部を示す回路図である。
【図１０】 第３の実施形態における強誘電体キャパシタの分極動作の概要を示す特性図である。
【図１１】 第３の実施形態における不揮発性ラッチ回路の容量の等価回路図である。
【図１２】 本発明の半導体集積回路の第４の実施形態を示すブロック図である。
【図１３】 第４の実施形態の要部を示す回路図である。
【図１４】 本発明の半導体集積回路の第５の実施形態の要部を示す回路図である。
【図１５】 本発明の半導体集積回路の第６の実施形態の要部を示す回路図である。
【図１６】 本発明の半導体集積回路の第７の実施形態の要部を示す回路図である。
【図１７】 本発明の半導体集積回路の第８の実施形態の要部を示す回路図である。
【図１８】 本発明の半導体集積回路の第９の実施形態の要部を示す回路図である。
【図１９】 本発明の半導体集積回路の第１０の実施形態の要部を示す回路図である。
【図２０】 第１０の実施形態の半導体集積回路の動作を示すタイミング図である。
【符号の説明】
１０ スイッチ制御回路
１２ プレート電圧発生回路
１４ スリープスイッチ
１６ 第１回路ブロック（不揮発性ラッチ回路）
１６ａ、１６ｂ CMOSインバータ
１６ｃ ラッチ回路
１６ｆ、１６ｇ CMOSスイッチ
１８ フローティング防止回路
１８ａ クロックトインバータ
１８ｂ CMOSインバータ
１８ｃ nMOSトランジスタ
２０ 第２回路ブロック
２２ スリープスイッチ
２４ プレート電圧発生回路
２６ 第１回路ブロック（不揮発性ラッチ回路）
２６ｄ、２６ｅ 強誘電体キャパシタ
２８、３０ 第１回路ブロック（不揮発性ラッチ回路）
３２ フローティング防止回路
３４ 第１回路ブロック（不揮発性ラッチ回路）
CK、CKX クロック信号
FC1、FC2、FC3、FC4 強誘電体キャパシタ
PL1 第１プレート線、第１プレート電圧信号
PL2 第２プレート線、第２プレート電圧信号
SLP スリープ信号
SLPP パルス信号
VDD 通常電源線
VSS 接地線
VVDD 仮想電源線
VVSS 仮想接地線
Claims (9)
- 電源電圧が常時供給される通常電源線と、
仮想電源線と、
スイッチ制御信号の活性化に応答して前記通常電源線と前記仮想電源線とを接続する第１スイッチと、
通常動作モード中に前記スイッチ制御信号を活性化し、低電力モード中に前記スイッチ制御信号を非活性化するスイッチ制御回路と、
電源端子が前記仮想電源線に接続された第１回路ブロックと、
電源端子が前記通常電源線に接続された第２回路ブロックと、
前記第１回路ブロックの出力と前記第２回路ブロックの入力との間に配置されたフローティング防止回路と、
前記通常動作モードから前記低電力モードへの切り換え時、および前記低電力モードから前記通常動作モードへの切り換え時に、第１プレート線に第１プレート電圧信号を生成するプレート電圧発生回路とを備え、
前記フローティング防止回路は、前記スイッチ制御信号の非活性化を受けて前記第１回路ブロックの出力と前記第２回路ブロックの入力との接続ノードを第１電圧線に接続し、前記スイッチ制御信号の活性化を受けて前記接続ノードと前記第１電圧線との接続を遮断する第２スイッチを備え、
前記第１回路ブロックは、
２つのバッファ回路の入力と出力とが互いに接続され、バッファ回路の電源端子が前記仮想電源線に接続されたラッチ回路と、
一端が前記バッファ回路の入力にそれぞれ接続され、他端が第１プレート線に接続された一対の強誘電体キャパシタとを備えていることを特徴とする半導体集積回路。 - 請求項１記載の半導体集積回路において、
前記第２スイッチは、
ソースが前記第１電圧線に接続され、ドレインが前記接続ノードに接続され、ゲートで前記スイッチ制御信号を受けるトランジスタであることを特徴とする半導体集積回路。 - 請求項１記載の半導体集積回路において、
前記プレート電圧発生回路は、前記通常動作モードから前記低電力モードへの切り換え時に、前記スイッチ制御信号が非活性化される前に前記第１プレート電圧信号を所定の期間低レベルから高レベルに変化させることを特徴とする半導体集積回路。 - 請求項１記載の半導体集積回路において、
前記プレート電圧発生回路は、前記低電力モードから前記通常動作モードへの切り換え時に、前記第１プレート電圧信号を所定の期間低レベルから高レベルに変化させ、
前記スイッチ制御回路は、前記第１プレート電圧信号の高レベル期間中に、前記スイッチ制御信号を活性化することを特徴とする半導体集積回路。 - 請求項１記載の半導体集積回路において、
前記フローティング防止回路は、
前記スイッチ制御信号の活性化中にオンし、前記スイッチ制御信号の非活性化中にオフし、前記第１回路ブロックの出力と前記接続ノードとの間に配置されるクロックトインバータを備えていることを特徴とする半導体集積回路。 - 請求項１記載の半導体集積回路において、
前記フローティング防止回路は、
前記スイッチ制御信号の活性化中にオンし、前記スイッチ制御信号の非活性化中にオフし、一端が前記第１回路ブロックの出力に接続され、他端が前記接続ノードに接続される CMOS スイッチを備えていることを特徴とする半導体集積回路。 - 電源電圧が常時供給される通常電源線と、
仮想電源線と、
スイッチ制御信号の活性化に応答して前記通常電源線と前記仮想電源線とを接続する第１スイッチと、
通常動作モード中に前記スイッチ制御信号を活性化し、低電力モード中に前記スイッチ制御信号を非活性化するスイッチ制御回路と、
電源端子が前記仮想電源線に接続された第１回路ブロックと、
電源端子が前記通常電源線に接続された第２回路ブロックと、
前記第１回路ブロックの出力と前記第２回路ブロックの入力との間に配置されたフローティング防止回路と、
前記通常動作モードから前記低電力モードへの切り換え時に、第１および第２プレート線に第１および第２プレート電圧信号をそれぞれ生成し、前記低電力モードから前記通常動作モードへの切り換え時に、前記第１プレート線に前記第１プレート電圧信号を生成するプレート電圧発生回路とを備え、
前記フローティング防止回路は、前記スイッチ制御信号の非活性化を受けて前記第１回路ブロックの出力と前記第２回路ブロックの入力との接続ノードを第１電圧線に接続し、前記スイッチ制御信号の活性化を受けて前記接続ノードと前記第１電圧線との接続を遮断する第２スイッチを備え、
前記第１回路ブロックは、
２つのバッファ回路の入力と出力とを互いに接続され、バッファ回路の電源端子が前記仮想電源線に接続されたラッチ回路と、
前記第１プレート線と前記第２プレート線との間に直列に接続され、中間ノードが前記バッファ回路の一方の入力に接続された一対の第１強誘電体キャパシタと、
前記第１プレート線と前記第２プレート線との間に直列に接続され、中間ノードが前記バッファ回路の他方の入力に接続された一対の第２強誘電体キャパシタとを備えていることを特徴とする半導体集積回路。 - 請求項７記載の半導体集積回路において、
前記プレート電圧発生回路は、前記通常動作モードから前記低電力モードへの切り換え時に、前記スイッチ制御信号が非活性化される前に前記第１および第２プレート電圧信号を所定の期間低レベルから高レベルに変化させることを特徴とする半導体集積回路。 - 電源電圧が常時供給される通常電源線と、
仮想電源線と、
スイッチ制御信号の活性化に応答して前記通常電源線と前記仮想電源線とを接続する第１スイッチと、
通常動作モード中に前記スイッチ制御信号を活性化し、低電力モード中に前記スイッチ制御信号を非活性化するスイッチ制御回路と、
電源端子が前記仮想電源線に接続された第１回路ブロックと、
電源端子が前記通常電源線に接続された第２回路ブロックと、
前記第１回路ブロックの出力と前記第２回路ブロックの入力との間に配置されたフローティング防止回路と、
前記通常動作モードから前記低電力モードへの切り換え時に、第１および第２プレート線に第１および第２プレート電圧信号をそれぞれ生成し、前記低電力モードから前記通常動作モードへの切り換え時に、前記第１プレート線に前記第１プレート電圧信号を生成するプレート電圧発生回路とを備え、
前記フローティング防止回路は、前記スイッチ制御信号の非活性化を受けて前記第１回路ブロックの出力と前記第２回路ブロックの入力との接続ノードを第１電圧線に接続し、前記スイッチ制御信号の活性化を受けて前記接続ノードと前記第１電圧線との接続を遮断する第２スイッチを備え、
前記第１回路ブロックは、
２つのバッファ回路の入力と出力とを互いに接続され、バッファ回路の電源端子が前記仮想電源線に接続されたラッチ回路と、
前記第１プレート線と前記第２プレート線との間に直列に接続され、中間ノードが前記 バッファ回路の一方の入力に接続された一対の強誘電体キャパシタを備えていることを特徴とする半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003037894A JP3825756B2 (ja) | 2003-02-17 | 2003-02-17 | 半導体集積回路 |
| US10/778,320 US7002834B2 (en) | 2003-02-17 | 2004-02-17 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003037894A JP3825756B2 (ja) | 2003-02-17 | 2003-02-17 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004248143A JP2004248143A (ja) | 2004-09-02 |
| JP3825756B2 true JP3825756B2 (ja) | 2006-09-27 |
Family
ID=33022563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003037894A Expired - Fee Related JP3825756B2 (ja) | 2003-02-17 | 2003-02-17 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7002834B2 (ja) |
| JP (1) | JP3825756B2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100564634B1 (ko) | 2004-10-08 | 2006-03-28 | 삼성전자주식회사 | 단락전류 방지회로를 구비한 ｍｔｃｍｏｓ 회로 시스템 |
| US7248080B1 (en) * | 2005-02-24 | 2007-07-24 | National Semiconductor Corporation | Power supply switching at circuit block level to reduce integrated circuit input leakage currents |
| US7391249B2 (en) | 2005-12-07 | 2008-06-24 | Electronics And Telecommunications Research Institute | Multi-threshold CMOS latch circuit |
| KR101258530B1 (ko) | 2006-09-01 | 2013-04-30 | 삼성전자주식회사 | 딥스탑 모드를 구현하기 위한 시스템 온 칩 및 그 방법 |
| JP2008085571A (ja) * | 2006-09-27 | 2008-04-10 | Nec Electronics Corp | 半導体集積回路 |
| KR100866604B1 (ko) * | 2007-01-23 | 2008-11-03 | 삼성전자주식회사 | 전원제어 장치 및 전원제어 방법 |
| JP4962173B2 (ja) * | 2007-07-02 | 2012-06-27 | ソニー株式会社 | 半導体集積回路 |
| JP2009187354A (ja) * | 2008-02-07 | 2009-08-20 | Nec Electronics Corp | 半導体集積回路、その設計方法、半導体集積回路設計プログラム、及び半導体集積回路設計装置 |
| JP5128980B2 (ja) * | 2008-02-20 | 2013-01-23 | ルネサスエレクトロニクス株式会社 | 半導体集積回路の設計方法及び半導体集積回路 |
| JP5140459B2 (ja) | 2008-02-28 | 2013-02-06 | ローム株式会社 | 不揮発性記憶ゲートおよびその動作方法、および不揮発性記憶ゲート組込み型論理回路およびその動作方法 |
| JP5254093B2 (ja) | 2009-03-19 | 2013-08-07 | ルネサスエレクトロニクス株式会社 | 電源制御可能領域を有する半導体集積回路 |
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| KR20170026077A (ko) * | 2015-08-26 | 2017-03-08 | 삼성전자주식회사 | 파워 게이트 스위칭 시스템 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH088339B2 (ja) * | 1988-10-19 | 1996-01-29 | 株式会社東芝 | 半導体メモリ |
| JP3112047B2 (ja) | 1991-11-08 | 2000-11-27 | 株式会社日立製作所 | 半導体集積回路 |
| JP3245663B2 (ja) | 1994-01-19 | 2002-01-15 | 日本電信電話株式会社 | 論理回路 |
| JP2931776B2 (ja) * | 1995-08-21 | 1999-08-09 | 三菱電機株式会社 | 半導体集積回路 |
| JPH10261946A (ja) * | 1997-03-19 | 1998-09-29 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPH11112297A (ja) * | 1997-10-06 | 1999-04-23 | Nec Corp | ラッチ回路及びこのラッチ回路を有する半導体集積回路 |
| JP3503468B2 (ja) * | 1998-03-27 | 2004-03-08 | 日産自動車株式会社 | 論理回路 |
| JP2000348488A (ja) * | 1999-06-08 | 2000-12-15 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2001016093A (ja) * | 2000-01-01 | 2001-01-19 | Hitachi Ltd | 半導体回路 |
| JP2001237685A (ja) * | 2000-02-18 | 2001-08-31 | Sony Corp | 半導体集積回路 |
| JP2002064150A (ja) * | 2000-06-05 | 2002-02-28 | Mitsubishi Electric Corp | 半導体装置 |
| JP3533151B2 (ja) * | 2000-06-15 | 2004-05-31 | Ｎｅｃマイクロシステム株式会社 | 半導体集積回路 |
| JP3587299B2 (ja) * | 2000-07-12 | 2004-11-10 | 沖電気工業株式会社 | 半導体集積回路 |
| JP2002269969A (ja) * | 2001-03-07 | 2002-09-20 | Nec Corp | メモリセル、不揮発性メモリ装置、及びその制御方法 |
| JP4001229B2 (ja) * | 2002-06-10 | 2007-10-31 | シャープ株式会社 | 半導体集積回路および半導体モジュール |
| JP3986393B2 (ja) * | 2002-08-27 | 2007-10-03 | 富士通株式会社 | 不揮発性データ記憶回路を有する集積回路装置 |
-
2003
- 2003-02-17 JP JP2003037894A patent/JP3825756B2/ja not_active Expired - Fee Related
-
2004
- 2004-02-17 US US10/778,320 patent/US7002834B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004248143A (ja) | 2004-09-02 |
| US20040208046A1 (en) | 2004-10-21 |
| US7002834B2 (en) | 2006-02-21 |
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Legal Events
| Date | Code | Title | Description |
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| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040625 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060201 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060530 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060630 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090707 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100707 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100707 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110707 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110707 Year of fee payment: 5 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110707 Year of fee payment: 5 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S531 | Written request for registration of change of domicile |
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|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130707 Year of fee payment: 7 |
|
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