JP3503468B2 - 論理回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、論理回路に関
し、特に強誘電体をゲート絶縁膜に用いたＭＦＳ−ＦＥ
Ｔ（ＭＦＳ：Metal Ferroelectric Semiconductor）構
造のトランジスタを用いて構成された論理回路に関す
る。

【０００２】

【従来の技術】電源をオフにしても信号の状態を保持す
る回路としては、例えばＭＦＳ−ＦＥＴを用いた回路が
ある。図１７に、ＭＦＳ−ＦＥＴの例として一般的に知
られている構造例を示す。図１７（ａ）は、Ｎチャネル
ＭＦＳ−ＦＥＴの断面構造図である。Ｐ型基板（１）
に、Ｎ型の拡散領域であるソース（２）とドレイン
（３）が形成されている。また、該ソース（２）とドレ
イン（３）を挟み、強誘電体膜（４）でゲート絶縁膜を
形成し、その上にゲート電極（５）を配した構造を持
つ。

【０００３】同様に、図１７（ｂ）は、ＰチャネルＭＦ
Ｓ−ＦＥＴの断面構造図である。Ｐ型基板（１）にＮ型
のウェル（６）を形成し、該ウェル（６）上に、Ｐ型の
拡散領域であるソース（７）とドレイン（８）が形成さ
れている。該ソース（７）とドレイン（８）を挟み、強
誘電体膜（４）でゲート絶縁膜を形成し、その上にゲー
ト電極（５）を配した構造を持つ。なお、図１７におけ
るソース（２）、（７）、ドレイン（３）、（８）に
は、図示していないが、さらに、配線用の電極が設けら
れ、該電極を介して他の回路との接続が行われる。

【０００４】上記のごとき強誘電体には、後記図３で詳
細を説明するように、分極特性があり、一旦、電界を印
加すると、その電界を０に戻しても残留分極が残り、そ
れを無くするには逆方向の電界を印加する必要がある。
このような特性を持つ強誘電体膜を用いたＭＦＳ−ＦＥ
Ｔ、例えば図１７（ａ）のＮチャネルＭＦＳ−ＦＥＴで
は、ゲート電極（５）に５Ｖを印加するとソース
（２）、ドレイン（３）間にチャネルが形成され、導通
状態となる。この時、Ｐ基板（１）は０Ｖにバイアスさ
れているため、強誘電体膜（４）は図３のＡ点に相当す
る分極を生じ、その後、ゲート電位を０Ｖに戻しても、
図３のＢ点に相当する残留分極をもつため、導通状態を
維持する。非導通状態にするには、Ｐ基板（１）の電位
０Ｖに対して負電位、例えば−５Ｖをゲート電極（５）
に印加すると、強誘電体膜（４）は図３のＣ点に相当す
る分極を起こし、該ＭＦＳ−ＦＥＴは、非導通状態とな
る。その後ゲート電位を０Ｖに戻しても、図３のＤ点に
相当する残留分極をもつため、非導通状態を維持する。
図１７（ｂ）のＰチャネルＭＦＳ−ＦＥＴも、電位の極
性が反対になる他はほぼ同様の動作となるので説明は省
略する。このように、ＭＦＳ−ＦＥＴを用いた回路で
は、正負の２電源が必要となり、回路構成が複雑にな
る。

【０００５】負電源を用いずに、強誘電体膜を利用した
論理回路の従来例としては、特開平９−２７１９１号公
報に示されるものがある。上記従来例の回路は、強誘電
体メモリ素子を用いたＤフリップフロップ回路であり、
書き込み、読み出し、待機の３つの動作状態を備える。
該強誘電体メモリ素子は、２つのゲート、すなわちコン
トロールゲートとフローティングゲートを備え、該２つ
のゲートの間に、強誘電体素子を挟み込む形で構成され
ている。そして書き込み動作時に、入力データに対応し
て確実に強誘電体素子の分極を起こさせるために、カレ
ントミラー回路を始め、いくつかのＭＯＳトランジスタ
を用いて、該２ゲート間に印加される電界の方向を、入
力データの値に対応して切り替える構成になっている。
また、読み出し動作時に、確実にデータを読み出すため
に、定電流源を用いて強誘電体メモリ素子へ電流を供給
している。

【０００６】

【発明が解決しようとする課題】上記のように、信号の
状態を保持する回路として、ゲート電極が一つの構造の
もの、所謂ＭＦＳ−ＦＥＴ構造を用いると、強誘電体素
子を分極させるために負電源が必要になり、設計の複雑
さを増加させる。

【０００７】また、前記特開平９−２７１９１号公報の
ような強誘電体メモリ素子を用いたＤフリップフロップ
回路では、以下のような問題点があった。すなわち、デ
ータ書き込み動作時に、入力データに対応して強誘電体
素子に印加する電界の方向を切り替えるための２つのゲ
ートを設けているため、通常のＤフリップフロップ回路
と異なり、外部からの信号で変化する、書き込み／読み
出し／待機の３つの動作状態が存在し、制御が複雑にな
る。例えば、読み出し動作時に、データ入力端子を、
“Ｈ”レベルに保つ必要がある。これは、通常のＤフリ
ップフロップ回路では注意の必要が無いものである。大
規模論理回路を設計する際に、使用される数多くの保持
回路について、これらの動作制御を考慮することは、設
計の複雑さを増加させ、またテストパターンなど検査の
ための複雑さも増加させる。さらに、強誘電体膜を挟む
形でゲート電極が２つ必要なため、製造工程が増加す
る。これらの問題点は、開発費・製品価格の増加につな
がる。

【０００８】本発明は、上記のごとき従来技術の問題点
を解決するためになされたものであり、負電源が不要で
あり、かつ簡単な回路構成で、論理が変化した状態を検
出して電源オフ時にも保持することの出来る論理回路を
提供することを目的とする。

【０００９】

【課題を解決するための手段】上記目的を達成するた
め、本発明においては、特許請求の範囲に記載するよう
に構成している。まず、請求項１に記載の発明は、入力
信号に応じて基板電位を制御すると共に論理回路部の負
荷となるＭＯＳ−ＦＥＴ（例えば図１の１０）と、ＭＦ
Ｓ−ＦＥＴに分極を起こさせる際に、そのソースと電源
線との接続をオフするスイッチング回路として機能する
ＭＯＳ−ＦＥＴ（例えば図１の１３）と、保持回路とな
るＭＦＳ−ＦＥＴ（例えば図１の１４）とを全てＰチャ
ネル型で構成したものである。この構成は例えば後記図
１に示す実施の形態に相当し、上記ＦＥＴ以外の構成要
素は、例えば図１の下記の部分に相当する。すなわち、
負荷は抵抗（１５）、第１の信号入力端子はｒｅｓ端子
（１６）、第２の信号入力端子はｒｅｓ￣端子（１
９）、信号の出力端子はＯＵＴ端子（２０）、第１の電
源端子は電源線（２１）、第２の電源端子はグランド線
（２２）、論理回路部はＭＯＳ−ＦＥＴ（１１）と（１
２）の部分に、それぞれ相当する。上記のように構成し
たことにより、従来例では論理回路と基板電位制御回路
と強誘電体メモリ部とを独立に存在させていたのに対
し、論理回路の一部を基板電位制御回路と共有する構造
とすることが出来たので、従来例に比べて小面積で回路
を実現することが可能となり、かつ負電源を用いずに論
理が変化した状態を検出して電源オフ時にも保持するこ
とが出来る。

【００１０】また、請求項２に記載の発明は、入力信号
に応じて基板電位を制御すると共に論理回路部の負荷と
なるＭＯＳ−ＦＥＴ（例えば図７の７０）と、保持回路
となるＭＦＳ−ＦＥＴ（例えば図７の７４）とをＰチャ
ネル型で構成し、ＭＦＳ−ＦＥＴに分極を起こさせる際
に、そのソースと電源線との接続をオフするスイッチン
グ回路として機能するＭＯＳ−ＦＥＴ（例えば図７の７
３）をＮチャネル型で構成したものである。この構成は
例えば後記図７の実施の形態に相当する。このように構
成したことにより、第１の信号入力端子（例えば図７の
ｒｅｓ端子７６）にＮチャネルのＭＯＳ−ＦＥＴ（例え
ば図７の７３）のゲートを直接接続することが可能とな
る。その他の作用、効果については請求項１と同様であ
る。

【００１１】また、請求項３に記載の発明においては、
入力信号に応じて基板電位を制御すると共に論理回路部
の負荷となるＭＯＳ−ＦＥＴ（例えば図９の１１２）
と、ＭＦＳ−ＦＥＴに分極を起こさせる際に、そのソー
スと電源線との接続をオフするスイッチング回路として
機能するＭＯＳ−ＦＥＴ（例えば図９の１１５）と、保
持回路となるＭＦＳ−ＦＥＴ（例えば図９の１１４）と
を全てＮチャネル型で構成したものである。この構成は
例えば後記図９に示す実施の形態に相当する。その他の
作用、効果については請求項１と同様である。

【００１２】また、請求項４に記載の発明は、入力信号
に応じて基板電位を制御すると共に論理回路部の負荷と
なるＭＯＳ−ＦＥＴ（例えば図１２の１５２）と、保持
回路となるＭＦＳ−ＦＥＴ（例えば図１２の１５４）と
をＮチャネル型で構成し、ＭＦＳ−ＦＥＴに分極を起こ
させる際に、そのソースと電源線との接続をオフするス
イッチング回路として機能するＭＯＳ−ＦＥＴ（例えば
図１２の１５５）をＰチャネル型で構成したものであ
る。この構成は例えば後記図１２の実施の形態に相当す
る。その他の作用、効果については請求項２と同様であ
る。

【００１３】また、請求項５に記載の発明は、請求項１
乃至請求項４に記載の発明における論理回路部の構成を
示したものであり、複数のＭＯＳ−ＦＥＴからなるＯＲ
回路とＡＮＤ回路の例を示している。なお、ＯＲ回路は
例えば後記図１、図７、図９、図１２に記載されてお
り、ＡＮＤ回路は例えば後記図５に記載されている。

【００１４】

【発明の効果】本発明によれば、論理回路の一部を基板
電位の制御回路と共有する構造とすることが出来たの
で、従来例に比べて小面積で回路を実現することが可能
となり、かつ負電源を用いずに論理が変化した状態を検
出して電源オフ時にも保持することが出来る。更に本発
明を用いれば、電源をオフしてもその内部状態は保持さ
れるので、電子システム稼動時において適時に使われな
い回路部分の電源をオフし、電子システム全体の省電力
化を図ることが可能となる。なお、本発明を適用する
際、電源をオフする回路の構成要素全てに適用する必要
はなく、オフする回路の出力部分の最終段など必要な個
所に適用すればよい。

【００１５】

【発明の実施の形態】（第１の実施の形態）図１〜図４
は、本発明の第１の実施の形態を示す図であり、図１は
２入力ＯＲ論理状態検出保持回路の回路図、図２は一部
の構造断面図、図３は強誘電体の特性図、図４は図１の
回路における信号波形図である。

【００１６】まず図１の回路構成を説明する。２入力Ｏ
Ｒ論理状態検出保持回路は、ＰチャネルＭＯＳ−ＦＥＴ
（１０）、ＮチャネルＭＯＳ−ＦＥＴ（１１）、Ｎチャ
ネルＭＯＳ−ＦＥＴ（１２）、ＰチャネルＭＯＳ−ＦＥ
Ｔ（１３）、ＰチャネルＭＦＳ−ＦＥＴ（１４）、抵抗
（１５）から構成される。そしてＰチャネルＭＯＳ−Ｆ
ＥＴ（１０）のソースおよびその基板と、ＰチャネルＭ
ＯＳ−ＦＥＴ（１３）のソースおよびその基板（図２の
Ｎウェル３２）とが電源線（２１）に接続され、Ｐチャ
ネルＭＯＳ−ＦＥＴ（１０）のゲートと、ＰチャネルＭ
ＦＳ−ＦＥＴ（１４）の基板（図２のＮウェル３３）
と、ｒｅｓ（リセット）端子（１６）とが接続され、Ｐ
チャネルＭＯＳ−ＦＥＴ（１０）のドレインと、Ｐチャ
ネルＭＦＳ−ＦＥＴ（１４）のゲートと、ＮチャネルＭ
ＯＳ−ＦＥＴ（１１）のドレインと、ＮチャネルＭＯＳ
−ＦＥＴ（１２）のドレインとが接続される。また、Ｎ
チャネルＭＯＳ−ＦＥＴ（１１）のゲートは論理信号の
入力端子であるＩＮ端子１（１７）に接続され、Ｎチャ
ネルＭＯＳ−ＦＥＴ（１２）のゲートは他の論理信号の
入力端子であるＩＮ端子２（１８）に接続され、Ｐチャ
ネルＭＯＳ−ＦＥＴ（１３）のゲートはｒｅｓ￣端子
（１９）に接続され、ＰチャネルＭＯＳ−ＦＥＴ（１
３）のドレインと、ＰチャネルＭＦＳ−ＦＥＴ（１４）
のソースとが接続され、ＰチャネルＭＦＳ−ＦＥＴ（１
４）のドレインと、抵抗（１５）の一端とがデータ出力
であるＯＵＴ端子（２０）に接続される。さらに、Ｎチ
ャネルＭＯＳ−ＦＥＴ（１１）のソースおよびその基板
と、ＮチャネルＭＯＳ−ＦＥＴ（１２）のソースおよび
その基板と、抵抗（１５）の他端とがグランド線（２
２）に接続される。

【００１７】上記の回路において、ＮチャネルＭＯＳ−
ＦＥＴ（１１）とＮチャネルＭＯＳ−ＦＥＴ（１２）の
部分は、２入力ＯＲ回路を構成し、ＰチャネルＭＯＳ−
ＦＥＴ（１０）とＰチャネルＭＦＳ−ＦＥＴ（１４）の
部分は論理状態の検出保持回路を構成している。上記Ｐ
チャネルＭＯＳ−ＦＥＴ（１０）は上記２入力ＯＲ回路
の負荷としても機能する。また、ＰチャネルＭＯＳ−Ｆ
ＥＴ（１３）は、分極を起こさせる際に、ＰチャネルＭ
ＦＳ−ＦＥＴ（１４）のソースと電源線（２１）との接
続をオフするスイッチング回路として機能する（詳細後
述）。なお、図１においては、論理回路部として２入力
ＯＲ回路を例示したが、３入力以上のＯＲ回路でも、Ｎ
チャネルＭＯＳ−ＦＥＴを入力の数だけ並列接続（各ソ
ース同士、ドレイン同士を接続）すれば容易に構成でき
る。

【００１８】また、図２は、上記図１の回路におけるＰ
チャネルＭＯＳ−ＦＥＴ（１３）とＰチャネルＭＦＳ−
ＦＥＴ（１４）の部分の断面図である。図２において、
ＰチャネルＭＯＳ−ＦＥＴ（１３）はＰ基板（３１）上
に構成され、Ｎウェル（３２）と、基板コンタクト（３
４）と、ソース（３５）と、ゲート酸化膜（３６）と、
ゲート電極（３７）と、ドレイン（３８）とから成る。
ＰチャネルＭＦＳ−ＦＥＴ（１４）は同じくＰ基板（３
１）上に構成され、Ｎウェル（３３）と、基板コンタク
ト（３９）と、ソース（４０）と、強誘電体膜（４１）
と、ゲート電極（４２）と、ドレイン（４３）とから成
る。

【００１９】なお、図１の回路中、ＰチャネルＭＯＳ−
ＦＥＴ（１０）、ＮチャネルＭＯＳ−ＦＥＴ（１１）、
ＮチャネルＭＯＳ−ＦＥＴ（１２）、抵抗（１５）の部
分の構造は特に図示しないが、一般的なＣＭＯＳプロセ
スで作られるデバイス構造を取るものとする。また、前
記図１の回路の接続の説明中で、基板と記載してあるの
は、図２に示す全体の基板（３１）のことではなく、そ
れぞれのＦＥＴが形成されている部分（例えばＮウェル
３２や３３）を意味する。図２に示していないＦＥＴに
ついても同様である。

【００２０】ここで図３を用いて、強誘電体の分極特性
を概説する。図３は、強誘電体膜に印加する電界Ｅと、
強誘電体膜に生じる分極Ｐとの関係を示す特性図であ
る。強誘電体膜に、図３のＥ軸の正方向に、或る大きさ
の電界を印加すると、該強誘電体膜には図３のＡ点に相
当する分極が生じる。この分極は印加していた電界を０
に戻しても残り、残留分極として、図３のＢ点の値を持
つ。さらに、この状態の強誘電体膜に、Ｅ軸の負方向に
ある大きさの電界を印加すると、Ｃ点に相当する分極を
生じる。この分極は、印加していた電界を０に戻しても
残り、残留分極として、図３のＤ点の値を持つ。

【００２１】次に、図４はｒｅｓ端子（１６）、ｒｅｓ
￣端子（１９）、ＩＮ端子１（１７）、ＩＮ端子２（１
８）の入力信号およびＯＵＴ端子（２０）の出力信号の
波形図である。なお、以下の説明において、電源線（２
１）にはＶＤＤという電源電圧が印加されているものと
する。またｒｅｓ￣端子（１９）にはｒｅｓ端子（１
６）へ入力される信号の逆位相の信号が入力される。

【００２２】以下、図４に基づいて回路動作を説明す
る。本回路はリセット動作および検出保持動作の２つの
動作状態が存在する。まず、リセット動作における回路
各部の電位の状態を説明する。ｒｅｓ端子（１６）の電
位レベルがＧＮＤ（したがってｒｅｓ￣端子は“Ｈ”）
になると、ＰチャネルＭＯＳ−ＦＥＴ（１０）はオン
し、ＰチャネルＭＯＳ−ＦＥＴ（１３）はオフし、図中
ａ点の電位レベルはＶＤＤとなる。このときＰチャネル
ＭＦＳ−ＦＥＴ（１４）の基板電位はＧＮＤであるか
ら、ＰチャネルＭＦＳ−ＦＥＴ（１４）の強誘電体膜
（４１）に電界が掛かり、ＰチャネルＭＦＳ−ＦＥＴ
（１４）が非導通状態となるような分極が強誘電体膜
（４１）に生じる（図３のＣ点）。このようにＰチャネ
ルＭＦＳ−ＦＥＴ（１４）が非導通状態なので、出力で
あるＯＵＴ端子（２０）の電位レベルはＧＮＤとなる。
この状態で回路はリセットされたことになる。

【００２３】ここで、ＰチャネルＭＯＳ−ＦＥＴ（１
３）によるスイッチング機能について説明する。上記の
分極を起こさせる際に、ＰチャネルＭＦＳ−ＦＥＴ（１
４）のソースとＶＤＤとの接続を、ＰチャネルＭＯＳ−
ＦＥＴ（１３）を用いて断つのは以下の理由からであ
る。すなわちＰチャネルＭＦＳ−ＦＥＴ（１４）のソー
スはＰ型、基板（Ｎウェル３３）はＮ型のため、その間
にＰＮ接合が存在する。仮にソースをＶＤＤにしておく
と、分極を起こさせる時は、基板をＧＮＤにするので、
このＰＮ接合が順バイアスとなって大電流が流れてしま
う。よってリセット動作する時すなわち基板をＧＮＤに
する際には、ＰチャネルＭＯＳ−ＦＥＴ（１３）を用い
てＰチャネルＭＦＳ−ＦＥＴ（１４）のソースとＶＤＤ
の接続をオフにする構造としている。

【００２４】次に検出保持動作における回路各部の電位
の状態を説明する。ＩＮ端子１（１７）およびＩＮ端子
２（１８）の電位がＧＮＤのままであれば、Ｎチャネル
ＭＯＳ−ＦＥＴ（１１）とＮチャネルＭＯＳ−ＦＥＴ
（１２）は共にオフなので、ＰチャネルＭＦＳ−ＦＥＴ
（１４）の分極状態は変わらず、非導通状態のため、Ｏ
ＵＴ端子（１８）の電位レベルはＧＮＤとなる。

【００２５】一方、ＩＮ端子２（１８）の電位がＧＮＤ
からＶＤＤになるとＮチャネルＭＯＳ−ＦＥＴ（１２）
はオンし、図中ａ点の電位レベルはＧＮＤとなる。この
ときｒｅｓ端子（１６）の電位レベルはＶＤＤなのでＰ
チャネルＭＦＳ−ＦＥＴ（１４）の基板電位はＶＤＤに
なり、ＰチャネルＭＦＳ−ＦＥＴ（１４）の強誘電体膜
（４１）には、ＰチャネルＭＦＳ−ＦＥＴ（１４）が導
通状態となるような分極（図３のＡ点）が生じる。この
ときＰチャネルＭＯＳ−ＦＥＴ（１３）およびＰチャネ
ルＭＦＳ−ＦＥＴ（１４）が導通状態なので、出力であ
るＯＵＴ端子（２０）の電位レベルはＶＤＤとなる。同
様に、ＩＮ端子１（１７）の電位がＧＮＤからＶＤＤに
なっても同じ動作となる。つまり本回路はＩＮ端子１
（１７）とＩＮ端子２（１８）の少なくとも一方が
“Ｈ”になった状態、すなわち２入力のＯＲ（論理和）
を検出して保持したことになる。

【００２６】また、一旦、ＩＮ端子１（１７）とＩＮ端
子２（１８）のＯＲ出力（“Ｈ”）を検出して保持する
と、その後、ＩＮ端子１（１７）とＩＮ端子２（１８）
の入力が変化してもＯＵＴ端子（２０）の電位レベルは
変化しない。なぜなら定常状態ではｒｅｓ端子（１６）
の電位レベルはＶＤＤなので、ＰチャネルＭＦＳ−ＦＥ
Ｔ（１４）の基板もＶＤＤとなり、図中ａ点がＶＤＤも
しくはＧＮＤになっても、ＰチャネルＭＦＳ−ＦＥＴ
（１４）が非導通状態になるような分極が強誘電体膜
（４１）に生じないからである。

【００２７】上記のように本回路では、ＰチャネルＭＦ
Ｓ−ＦＥＴ（１４）の強誘電体膜（４１）に分極を起こ
させるための基板電位制御回路を基本的にはＰチャネル
ＭＯＳ−ＦＥＴ（１０）のみで構成している。そして、
このトランジスタは論理回路部〔この実施の形態ではＮ
チャネルＭＯＳ−ＦＥＴ（１１）とＮチャネルＭＯＳ−
ＦＥＴ（１２）からなる２入力ＯＲ回路〕の負荷トラン
ジスタの役目も果たしている。つまり前記特開平９−２
７１９１号公報の従来技術では、状態検出保持回路を構
成するのに論理回路と基板電位制御回路とメモリ部を独
立に存在させていたのに対し、本実施の形態では論理回
路の一部を基板電位制御回路と共有する構造としたの
で、これにより従来例に比べて小面積で論理状態の変化
を検出して保持する回路を実現することが可能となる。

【００２８】更に電源の供給が断たれても、Ｐチャネル
ＭＦＳ−ＦＥＴ（１４）の強誘電体膜（４１）の分極状
態は残るので、本回路の論理状態は保存される。つまり
本発明による状態検出保持回路は、従来例より小面積で
電源オフ時に論理状態を保持する機能を有することが可
能となり、かつ負電源を必要としない。

【００２９】（第２の実施の形態）図５および図６は、
本発明の第２の実施の形態を示す図であり、図５は２入
力ＡＮＤ状態検出保持回路の回路図、図６は図５の信号
波形図である。図５の回路において、前記図１の実施の
形態との違いは，論理回路部において２入力ＡＮＤ論理
を構成している点のみである。すなわち、ＮチャネルＭ
ＯＳ−ＦＥＴ（５１）とＮチャネルＭＯＳ−ＦＥＴ（５
２）とで２入力ＡＮＤ回路を構成しており、その他の部
分は前記図１と同じである。図５において、５０はＰチ
ャネルＭＯＳ−ＦＥＴ、５１はＮチャネルＭＯＳ−ＦＥ
Ｔ、５２はＮチャネルＭＯＳ−ＦＥＴ、５３はＰチャネ
ルＭＯＳ−ＦＥＴ、５４はＰチャネルＭＦＳ−ＦＥＴ、
５５は抵抗、５６はｒｅｓ端子、５７はＩＮ端子１、５
８はＩＮ端子２、５９はｒｅｓ￣端子、６０はＯＵＴ端
子、６１は電源線、、６２はグランド線である。なお、
ここでは２入力のＡＮＤ回路を例示したが、３入力以上
であってもよい。例えば、複数のＮチャネルＭＯＳ−Ｆ
ＥＴを直列接続（一つのＦＥＴのソースを次のＦＥＴの
ドレインに順次接続）し、最端のドレインをａ点に、他
の最端のソースと各ＦＥＴの基板とをグランド線（６
２）に接続し、各ゲートを各論理信号の入力端子とすれ
ばよい。

【００３０】この回路の動作は、図６に示すように、Ｉ
Ｎ端子１（５７）とＩＮ端子２（５８）の両方がＶＤＤ
となった時に、ＯＵＴ端子（６０）の電位レベルが
“Ｈ”になる。電源をオフにしても上記の状態を保持す
ることは前記図１と同様である。

【００３１】（第３の実施の形態）図７および図８は、
本発明の第３の実施の形態を示す図であり、図７は２入
力ＯＲ状態検出保持回路の回路図、図８は一部の構造を
示す断面図である。前記第１の実施の形態との違いは、
図１のＰチャネルＭＯＳ−ＦＥＴ（１３）の代わりにＮ
チャネルのＭＯＳ−ＦＥＴ（７３）を用いていることで
ある。すなわち、図７の回路では、リセット動作時すな
わち基板をＧＮＤにする時、ＰチャネルのＭＦＳ−ＦＥ
Ｔ（７４）のソースとＶＤＤの接続を断つのにＮチャネ
ルのＭＯＳ−ＦＥＴ（７３）を用いている。こうするこ
とによりｒｅｓ端子（７６）にＮチャネルのＭＯＳ−Ｆ
ＥＴ（７３）のゲートを直接接続することが可能とな
る。したがって逆位相のｒｅｓ￣信号は不要になる。た
だしＮチャネルのＭＯＳ−ＦＥＴ（７３）をＶＤＤレベ
ルでオンさせるため、ＯＵＴ端子（７９）の出力電位の
“Ｈ”レベルは（ＶＤＤ−Ｖthn）となる。ただしＶthn
はＮチャネルのＭＯＳ−ＦＥＴ（７３）のしきい値であ
る。

【００３２】また、ＮチャネルのＭＯＳ−ＦＥＴ（７
３）とＰチャネルのＭＦＳ−ＦＥＴ（７４）の部分の構
造は図８の断面図に示すようになる。なお、図７、図８
において、７０はＰチャネルＭＯＳ−ＦＥＴ、７１はＮ
チャネルＭＯＳ−ＦＥＴ、７２はＮチャネルＭＯＳ−Ｆ
ＥＴ、７３はＮチャネルＭＯＳ−ＦＥＴ、７４はＰチャ
ネルＭＦＳ−ＦＥＴ、７５は抵抗、７６はｒｅｓ端子、
７７はＩＮ端子１、７８はＩＮ端子２、７９はＯＵＴ端
子、８０は電源線、８１はグランド線、９０はＰ基板、
９１はソース、９２はゲート酸化膜、９３はゲート電
極、９４はドレイン、９５は基板コンタクト、９６はソ
ース、９７は強誘電体膜、９８はゲート電極、９９はド
レイン、１００基板コンタクト、１０１はＰチャネルＭ
ＦＳ−ＦＥＴ（７４）の基板となるＮウェルである。

【００３３】また、本実施の形態では、論理回路部とし
て２入力ＯＲ回路を構成した場合を例示したが、前記図
４に示したような２入力ＡＮＤ回路も構成できる。ま
た、３入力以上でも前記と同様に可能である。

【００３４】（第４の実施の形態）図９〜図１１は、本
発明の第４の実施の形態を示す図であり、図９は２入力
ＯＲ状態検出保持回路の回路図、図１０は一部の構造を
示す断面図、図１１は図９の回路の信号波形図である。
この実施の形態は、前記第１の実施の形態におけるＰ型
とＮ型を反転した構成を示す。図９において、Ｐチャネ
ルＭＯＳ−ＦＥＴ（１１０）とＰチャネルＭＯＳ−ＦＥ
Ｔ（１１１）が２入力ＯＲ回路を構成している。また、
ＮチャネルＭＯＳ−ＦＥＴ（１１８）はＮチャネルのＭ
ＦＳ−ＦＥＴ（１１４）の強誘電体膜（１３５）に分極
を起こさせるための基板電位制御回路と論理回路部の負
荷トランジスタとの両方の機能を有している。また、Ｎ
チャネルＭＯＳ−ＦＥＴ（１１５）は図１のＰチャネル
ＭＯＳ−ＦＥＴ（１３）に相当する。

【００３５】また、図１０は、ＮチャネルのＭＦＳ−Ｆ
ＥＴ（１１４）とＮチャネルのＭＯＳ−ＦＥＴ（１１
５）の部分の断面図を示す。図示の構造では、Ｐ基板
（１３０）内に設けたＮウェル（１３１）内に、さらに
Ｐウェル（１３２）を設けた２重ウェル構造とし、Ｎチ
ャネルのＭＦＳ−ＦＥＴ（１１４）の基板電位をＶＤＤ
にできるようにしているのが特徴である。

【００３６】なお、図９および図１０において、１１０
はＰチャネルＭＯＳ−ＦＥＴ、１１１はＰチャネルＭＯ
Ｓ−ＦＥＴ、１１２はＮチャネルＭＯＳ−ＦＥＴ、１１
３は抵抗、１１４はＮチャネルＭＦＳ−ＦＥＴ、１１５
はＮチャネルＭＯＳ−ＦＥＴ、１１６はＩＮ端子１、１
１７はＩＮ端子２、１１８はｒｅｓ端子、１１９はｒｅ
ｓ￣端子、１２０はＯＵＴ端子、１２１は電源線、１２
２はグランド線、１３０はＰ基板、１３１はＮウェル、
１３２はＰウェル、１３３は基板コンタクト、１３４は
ドレイン、１３５は強誘電体膜、１３６はゲート電極、
１３７はソース、１３８は基板コンタクト、１３９はド
レイン、１４０はゲート酸化膜、１４１はゲート電極、
１４２はソース、１４３は基板コンタクトである。

【００３７】図９の回路における信号波形は、図１１に
示すように、回路各部の電位が前記図４と全て逆にな
る。なお、本実施の形態では論理回路部を２入力ＯＲ回
路としているが、２入力ＡＮＤ回路も構成できる。ま
た、３入力以上でも前記と同様に可能である。

【００３８】（第５の実施の形態）図１２および図１３
は、本発明の第５の実施の形態を示す図であり、図１２
は２入力ＯＲ状態検出保持回路の回路図、図１３は一部
の構造断面図である。本実施の形態は、第１の実施の形
態のＰ型とＮ型を反転し、さらにリセット動作用のＭＯ
Ｓ−ＦＥＴとしてＰチャネルのＭＯＳ−ＦＥＴ（１５
５）を用いている。このように構成することにより、ｒ
ｅｓ端子（１５８）にＰチャネルのＭＯＳ−ＦＥＴ（１
５５）のゲートを直接接続することが可能となる。ただ
しＰチャネルのＭＯＳ−ＦＥＴ（１５５）のゲートをＧ
ＮＤレベルにしてオンさせるため、ＯＵＴ端子（１５
９）の出力電位の“Ｌ”レベルはＧＮＤ＋┃Ｖthp┃と
なる。なお、ＶthpはＰチャネルのＭＯＳ−ＦＥＴ（１
５５）のしきい値を示す。

【００３９】また、図１３はＮチャネルのＭＦＳ−ＦＥ
Ｔ（１５４）とＰチャネルのＭＯＳ−ＦＥＴ（１５５）
の部分の構造断面図である。図１３においては、前記図
１０と同様に、ＮチャネルのＭＦＳ−ＦＥＴ（１５４）
の基板電位をＶＤＤにできるように２重ウェル構造（１
７１と１７２）としているのが特徴である。

【００４０】図１２および図１３において、１５０はＰ
チャネルＭＯＳ−ＦＥＴ、１５１はＰチャネルＭＯＳ−
ＦＥＴ、１５２はＮチャネルＭＯＳ−ＦＥＴ、１５３は
抵抗、１５４はＮチャネルＭＦＳ−ＦＥＴ、１５５はＰ
チャネルＭＯＳ−ＦＥＴ、１５６はＩＮ端子１、１５７
はＩＮ端子２、１５８はｒｅｓ端子、１５９はＯＵＴ端
子、１６０は電源線、１６１はグランド線、１７０はＰ
基板、１７１はＮウェル、１７２はＰウェル、１７３は
Ｎウェル、１７４は基板コンタクト、１７５はドレイ
ン、１７６は強誘電体膜、１７７はゲート電極、１７８
はソース、１７９は基板コンタクト、１８０はソース、
１８１はゲート酸化膜、１８２はゲート電極、１８３は
ドレイン、１８４は基板コンタクト、１８５は基板コン
タクトである。

【００４１】なお、本実施の形態では論理回路部を２入
力ＯＲ回路としているが、前記図５と同様の２入力ＡＮ
Ｄ回路も構成できる。また、３入力以上でも前記と同様
に可能である。

【００４２】以上説明してきたように、強誘電体ＦＥＴ
を用いた論理回路において、従来技術では状態検出保持
回路を構成するのに論理回路部と基板電位制御回路部と
保持回路部とを独立に存在させていたのに対し、本発明
においては論理回路の一部を基板電位制御回路と共有す
る構造とした。これにより従来例に比べて小面積で状態
検出保持回路を実現することが可能となった。

【００４３】また、これまでの実施の形態では、電源を
オフしてもその内部状態は保持されるので、電子システ
ム稼動時において、適時、使われない回路部分の電源を
オフし、電子システム全体の省電力化を図ることが可能
となる。

【００４４】なお、これまでの説明では、デバイス構造
として接合分離型の場合について例示したが、ＳＯＩ構
造でも実現可能であり、こうすれば第４、第５の実施の
形態で示したような２重ウェル構造は不要となる。

【００４５】また、論理回路部として２入力ＯＲ回路、
２入力ＡＮＤ回路の場合について説明してきたが、それ
らは一例であり、ＮＯＲ、ＮＡＮＤ、ＥＸＯＲ等の他の
論理回路を組み合わせることも勿論可能である。すなわ
ち、これまでの実施の形態の回路において、論理回路部
として他の論理を組み込めばよい。

【００４６】（第６の実施の形態）次に、図１４および
図１５は、本発明の第６の実施の形態を示す図であり、
図１４は相補型インバータの回路図、図１５は図１４の
回路の信号波形図である。

【００４７】まず回路構成を説明する。破線で囲んだ部
分の強誘電体インバータ（２２０）は、ＰチャネルＭＦ
Ｓ−ＦＥＴ（２０９）、ＮチャネルＭＦＳ−ＦＥＴ（２
１０）、抵抗（２１２−ａ）、（２１２−ｂ）、強誘電
体キャパシタ（２１１−ａ）、（２１１−ｂ）から構成
されている。そしてＰチャネルＭＦＳ−ＦＥＴ（２０
９）のソースおよび基板は、電源線（２１３）と、抵抗
（２１２−ａ）の一端に接続され、ＰチャネルＭＦＳ−
ＦＥＴ（２０９）のゲートは、抵抗（２１２−ａ）の他
端と、強誘電体キャパシタ（２１１−ａ）の一端に接続
され、ＮチャネルＭＦＳ−ＦＥＴ（２１０）のソースお
よび基板は、グランド線（２１４）と、抵抗（２１２−
ｂ）の一端に接続され、ＮチャネルＭＦＳ−ＦＥＴ（２
１０）のゲートは、抵抗（２１２−ｂ）の他端と、強誘
電体キャパシタ（２１１−ｂ）の一端に接続され、強誘
電体キャパシタ（２１１−ａ）、（２１１−ｂ）の他端
は共に、入力端子（２１５）に接続される。ＭＦＳ−Ｆ
ＥＴ（２０９）と（２１０）のドレインは共に、出力端
子（２１６）に接続されている。

【００４８】以下、図１５に基づいて図１４の回路の動
作を説明する。なお、以下の説明において、電源線（２
１３）には５Ｖの電源電圧が印加されているものとす
る。まず、入力が０Ｖ→５Ｖに立ち上がる時の回路各部
の電位の状態を説明する。図１４中のＧｐの点には、強
誘電体キャパシタ（２１１−ａ）と抵抗（２１２−ａ）
で構成される微分回路によって、入力信号の電位が一定
の時は５Ｖで、０Ｖ→５Ｖに立ち上がった時には図１５
に示すような微分パルスが加わる。これによってＰチャ
ネルＭＦＳ−ＦＥＴ（２０９）の強誘電体膜には、一瞬
電界がかかり、ＰチャネルＭＦＳ−ＦＥＴ（２０９）が
非導通状態となるような分極を生じる。同様に図１４中
のＧｎの点には、強誘電体キャパシタ（２１１−ｂ）と
抵抗（２１２−ｂ）で構成される微分回路によって、入
力信号の電位が一定の時は０Ｖで、０Ｖ→５Ｖに立ち上
がった時には図１５に示すような微分パルスが加わる。
これによってＮチャネルＭＦＳ−ＦＥＴ（２１０）の強
誘電体膜には、一瞬電界がかかり、ＮチャネルＭＦＳ−
ＦＥＴ（２１０）が導通状態となるような分極を生じ
る。よって出力端子（２１６）は０Ｖ→５Ｖとなる。こ
の論理状態は電源をオフしても、ＰチャネルＭＦＳ−Ｆ
ＥＴ（２０９）とＮチャネルＭＦＳ−ＦＥＴ（２１０）
の強誘電体膜の分極によって保持されることになる。

【００４９】次に、入力が５Ｖ→０Ｖに立ち下がった時
は、上記動作が全て逆となり、ＰチャネルＭＦＳ−ＦＥ
Ｔ（２０９）は導通状態、ＮチャネルＭＦＳ−ＦＥＴ
（２１０）は非導通状態となる。よって出力端子（２１
６）は５Ｖ→０Ｖとなる。この論理状態は、電源がオフ
しても上記の場合と同様に保持される。

【００５０】このように強誘電体インバータ（２２０）
は通常のインバータと全く同じ論理動作を行い、また電
源の供給が断たれても、論理状態は保持される。つまり
本発明による強誘電体インバータ（２２０）は従来技術
で必要とされてきた負電源や複雑な制御なしで、電源オ
フ時に論理状態を保持することが可能となる。

【００５１】（第７の実施の形態）図１６は、本発明の
第７の実施の形態を示す回路図であり、強誘電体ラッチ
回路の例を示す。まず回路構成を説明する。破線で囲ま
れた部分の強誘電体ラッチ回路（２３０）は、前記図１
４に示した強誘電体インバータ（２２０）、ＣＭＯＳイ
ンバータ（２２１）、トランスミッションゲート（２２
２−ａ）、トランスミッションゲート（２２２−ｂ）か
ら構成される。そして強誘電体ラッチ回路（２３０）の
データ入力端子Ｄはトランスミッションゲート（２２２
−ｂ）の一端に接続され、トランスミッションゲート
（２２２−ｂ）の他端は、トランスミッションゲート
（２２２−ａ）の一端と、ＣＭＯＳインバータ（２２
１）の入力端子に接続され、ＣＭＯＳインバータ（２２
１）の出力端子は、強誘電体インバータ（２２０）の入
力端子に接続され、強誘電体インバータ（２２０）の出
力端子は、トランスミッションゲート（２２２−ａ）の
他端と、強誘電体ラッチ回路（２３０）のデータ出力端
子Ｑに接続される。またトランスミッションゲート（２
２２−ｂ）の制御端子には、強誘電体ラッチ回路（２３
０）のラッチイネーブル端子Ｇが接続され、トランスミ
ッションゲート（２２２−ａ）の制御端子には、強誘電
体ラッチ回路（２３０）のラッチイネーブル端子Ｇの後
にインバータを介したＧ￣が接続される。ただし、Ｇと
Ｇ￣は逆位相の信号が入力することを示す。

【００５２】なお、上記のトランスミッションゲートと
は、ＰチャネルＭＯＳ−ＦＥＴとＮチャネルＭＯＳ−Ｆ
ＥＴとが並列に接続され、一方のゲートと他方のゲート
とがインバータを介して接続され、ゲート信号に応じて
ＰチャネルＭＯＳ−ＦＥＴとＮチャネルＭＯＳ−ＦＥＴ
とが同時にオン、オフするスイッチング回路である。

【００５３】次に回路動作を説明する。なお強誘電体イ
ンバータ（２２０）は第６の実施の形態と全く同じに動
作する。

【００５４】まず、ラッチイネーブル端子Ｇが“Ｈ”つ
まりトランスミッションゲート（２２２−ｂ）がオン、
トランスミッションゲート（２２２−ａ）がオフの時
は、強誘電体ラッチ回路（２３０）のデータ入力端子Ｄ
の値がＣＭＯＳインバータ（２２１）と強誘電体インバ
ータ（２２０）を介してスルー状態で強誘電体ラッチ回
路（２３０）の出力端子に出力される。

【００５５】次に、ラッチイネーブル端子Ｇが“Ｌ”つ
まりトランスミッションゲート（２２２−ｂ）がオフ、
トランスミッションゲート（２２２−ａ）がオンになる
と、強誘電体ラッチ回路（２３０）のデータ入力が遮断
され、ＣＭＯＳインバータ（２２１）と強誘電体インバ
ータ（２２０）によって、ラッチイネーブル端子Ｇが
“Ｌ”になる直前の強誘電体ラッチ回路（２３０）のデ
ータ入力端子Ｄの値が保持され、強誘電体インバータ
（２２０）の出力端子に出力される。

【００５６】この実施の形態においても第６の実施の形
態と同様に、強誘電体インバータ（２２０）には電源が
オフしても論理状態は保持されているので、強誘電体ラ
ッチ回路（２３０）の論理も当然保持される。このよう
に強誘電体ラッチ回路（２３０）は通常のラッチ回路と
全く同じ論理動作を行い、かつ従来技術で必要とされて
きた負電源や複雑な制御なしで電源の供給が断たれて
も、その論理状態を保持することが可能である。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態である２入力ＯＲ状
態検出保持回路の回路図。

【図２】第１の実施の形態における一部のトラシジスタ
の構造断面図。

【図３】強誘電体の分極特性を示す特性図。

【図４】第１の実施の形態の回路各部の電位レベルを示
す信号波形図。

【図５】本発明の第２の実施の形態である２入力ＡＮＤ
状態検出保持回路の回路図。

【図６】第２の実施の形態の回路各部の電位レベルを示
す信号波形図。

【図７】本発明の第３の実施の形態である２入力ＯＲ状
態検出保持回路の回路図。

【図８】第３の実施の形態における一部のトラシジスタ
の構造断面図。

【図９】本発明の第４の実施の形態である２入力ＯＲ状
態検出保持回路の回路図。

【図１０】第４の実施の形態における一部のトラシジス
タの構造断面図。

【図１１】第４の実施の形態の回路各部の電位レベルを
示す信号波形図。

【図１２】本発明の第５の実施の形態である２入力ＯＲ
状態検出保持回路の回路図。

【図１３】第５の実施の形態における一部のトラシジス
タの構造断面図。

【図１４】本発明の第６の実施の形態である強誘電体イ
ンバータの回路図。

【図１５】第６の実施の形態の回路各部の電位レベルを
示す信号波形図。

【図１６】本発明の第７の実施の形態である強誘電体ラ
ッチ回路の回路図。

【図１７】ＰチャネルＭＦＳ−ＦＥＴとＮチャネルＭＦ
Ｓ−ＦＥＴの従来例の断面図。

【符号の説明】

１…Ｐ基板 ２…ソース ３…ドレイン ４…強誘電体
膜 ５…ゲート電極 ６…Ｎウェル ７…ソース ８…ドレイン １０…ＰチャネルＭＯＳ−ＦＥＴ １１…Ｎチャ
ネルＭＯＳ−ＦＥＴ １２…ＮチャネルＭＯＳ−ＦＥＴ １３…Ｐチャ
ネルＭＯＳ−ＦＥＴ １４…ＰチャネルＭＦＳ−ＦＥＴ １５…抵抗 １６…ｒｅｓ端子 １７…ＩＮ端
子１ １８…ＩＮ端子２ １９…ｒｅｓ
￣端子 ２０…ＯＵＴ端子 ２１…電源線 ２２…グランド線 ３１…Ｐ基板 ３２…Ｎウェル ３３…Ｎウェ
ル ３４…基板コンタクト ３５…ソース ３６…ゲート酸化膜 ３７…ゲート
電極 ３８…ドレイン ３９…基板コ
ンタクト ４０…ソース ４１…強誘電
体膜 ４２…ゲート電極 ４３…ドレイ
ン ４４…基板コンタクト ５０…Ｐチャ
ネルＭＯＳ−ＦＥＴ ５１…ＮチャネルＭＯＳ−ＦＥＴ ５２…Ｎチャ
ネルＭＯＳ−ＦＥＴ ５３…ＰチャネルＭＯＳ−ＦＥＴ ５４…Ｐチャ
ネルＭＦＳ−ＦＥＴ ５５…抵抗 ５６…ｒｅｓ
端子 ５７…ＩＮ端子１ ５８…ＩＮ端
子２ ５９…ｒｅｓ￣端子 ６０…ＯＵＴ
端子 ６１…電源線 ６２…グラン
ド線 ７０…ＰチャネルＭＯＳ−ＦＥＴ ７１…Ｎチャ
ネルＭＯＳ−ＦＥＴ ７２…ＮチャネルＭ０Ｓ−ＦＥＴ ７３…Ｎチャ
ネルＭＯＳ−ＦＥＴ ７４…ＰチャネルＭＦＳ−ＦＥＴ ７５…抵抗 ７６…ｒｅｓ端子 ７７…ＩＮ端
子１ ７８…ＩＮ端子２ ７９…ＯＵＴ
端子 ８０…電源線 ８１…グラン
ド線 ９０…Ｐ基板 ９１…ソース ９２…ゲート酸化膜 ９３…ゲート
電極 ９４…ドレイン ９５…基板コ
ンタクト ９６…ソース ９７…強誘電
体膜 ９８…ゲート電極 ９９…ドレイ
ン １００…基板コンタクト １０１…Ｎウ
ェル １１０…ＰチャネルＭＯＳ−ＦＥＴ １１１…Ｐチ
ャネルＭＯＳ−ＦＥＴ １１２…ＮチャネルＭＯＳ−ＦＥＴ １１３…抵抗 １１４…ＮチャネルＭＦＳ−ＦＥＴ １１５…Ｎチ
ャネルＭＯＳ−ＦＥＴ １１６…ＩＮ端子１ １１７…ＩＮ
端子２ １１８…ｒｅｓ端子 １１９…ｒｅ
ｓ￣端子 １２０…ＯＵＴ端子 １２１…電源
線 １２２…グランド線 １３０…Ｐ基
板 １３１…Ｎウェル １３２…Ｐウ
ェル １３３…基板コンタクト １３４…ドレ
イン １３５…強誘電体膜 １３６…ゲー
ト電極 １３７…ソース １３８…基板
コンタクト １３９…ドレイン １４０…ゲー
ト酸化膜 １４１…ゲート電極 １４２…ソー
ス １４３…基板コンタクト １５０…Ｐチ
ャネルＭＯＳ−ＦＥＴ １５１…ＰチャネルＭＯＳ−ＦＥＴ １５２…Ｎチ
ャネルＭＯＳ−ＦＥＴ １５３…抵抗 １５４…Ｎチ
ャネルＭＦＳ−ＦＥＴ １５５…ＰチャネルＭＯＳ−ＦＥＴ １５６…ＩＮ
端子１ １５７…ＩＮ端子２ １５８…ｒｅ
ｓ端子 １５９…ＯＵＴ端子 １６０…電源
線 １６１…グランド線 １７０…Ｐ基
板 １７１…Ｎウェル １７２…Ｐウ
ェル １７３…Ｎウェル １７４…基板
コンタクト １７５…ドレイン １７６…強誘
電体膜 １７７…ゲート電極 １７８…ソー
ス １７９…基板コンタクト １８０…ソー
ス １８１…ゲート酸化膜 １８２…ゲー
ト電極 １８３…ドレイン １８４…基板
コンタクト １８５…基板コンタクト ２０９…Ｐチ
ャネルＭＦＳ−ＦＥＴ ２１０…ＮチャネルＭＦＳ−ＦＥＴ ２１１−ａ、２１１−ｂ…強誘電体キャパシタ ２１２−ａ、２１２−ｂ…抵抗 ２１３…電源
線 ２１４…グランド線 ２１５…入力
端子 ２１６…出力端子 ２２０…強誘
電体インバータ ２２１…ＣＭＯＳインバータ ２３０…強誘
電体ラッチ回路 ２２２−ａ、２２２−ｂ…トランスミッションゲート

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０１Ｌ 29/788 Ｈ０３Ｋ 3/356 Ｄ 29/792 Ｈ０３Ｋ 3/356 19/20 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 19/0944 - 19/20 H01L 21/8238 - 29/792

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】第１のＰチャネルＭＯＳ−ＦＥＴと、第２
   のＰチャネルＭＯＳ−ＦＥＴと、ＰチャネルＭＦＳ−Ｆ
   ＥＴと、負荷と、第１の信号入力端子と、該第１の信号
   入力端子に入力する信号の逆位相の信号が入力する第２
   の信号入力端子と、信号の出力端子と、第１の電源端子
   と、該第１の電源端子と電位の異なる第２の電源端子
   と、論理を出力するための負荷部分を持たない論理回路
   部と、を有し、 前記第１のＰチャネルＭＯＳ−ＦＥＴのソースおよび当
   該基板と、前記第２のＰチャネルＭＯＳ−ＦＥＴのソー
   スおよび当該基板とが前記第１の電源端子に接続され、 前記第１のＰチャネルＭＯＳ−ＦＥＴのゲートと、前記
   ＰチャネルＭＦＳ−ＦＥＴの基板とが前記第１の信号入
   力端子に接続され、 前記第２のＰチャネルＭＯＳ−ＦＥＴのドレインと、前
   記ＰチャネルＭＦＳ−ＦＥＴのソースとが接続され、 前記ＰチャネルＭＦＳ−ＦＥＴのドレインと、前記負荷
   の一端とが、前記出力端子に接続され、 前記第１のＰチャネルＭＯＳ−ＦＥＴのドレインと、前
   記ＰチャネルＭＦＳ−ＦＥＴのゲートとが、前記論理回
   路部の出力端に接続され、 前記負荷の他端と、前記論理回路部の電源端とが前記第
   ２の電源端子に接続されたことを特徴とする論理回路。
2. 【請求項２】ＰチャネルＭＯＳ−ＦＥＴと、Ｎチャネル
   ＭＯＳ−ＦＥＴと、ＰチャネルＭＦＳ−ＦＥＴと、負荷
   と、第１の信号入力端子と、信号の出力端子と、第１の
   電源端子と、該第１の電源端子と電位の異なる第２の電
   源端子と、論理を出力するための負荷部分を持たない論
   理回路部と、を有し、 前記ＰチャネルＭＯＳ−ＦＥＴのソースおよび当該基板
   と、前記ＮチャネルＭＯＳ−ＦＥＴのドレインとが前記
   第１の電源端子に接続され、 前記ＰチャネルＭＯＳ−ＦＥＴのゲートと、前記Ｎチャ
   ネルＭＯＳ−ＦＥＴのゲートと、前記ＰチャネルＭＦＳ
   −ＦＥＴの基板とが前記第１の信号入力端子に接続さ
   れ、 前記ＮチャネルＭＯＳ−ＦＥＴのソースと、前記Ｐチャ
   ネルＭＦＳ−ＦＥＴのソースとが接続され、 前記ＰチャネルＭＦＳ−ＦＥＴのドレインと、前記負荷
   の一端とが、前記出力端子に接続され、 前記ＰチャネルＭＯＳ−ＦＥＴのドレインと、前記Ｐチ
   ャネルＭＦＳ−ＦＥＴのゲートとが、前記論理回路部の
   出力端に接続され、 前記ＮチャネルＭＯＳ−ＦＥＴの基板と、前記負荷の他
   端と、前記論理回路部の電源端とが前記第２の電源端子
   に接続されたことを特徴とする論理回路。
3. 【請求項３】第１のＮチャネルＭＯＳ−ＦＥＴと、第２
   のＮチャネルＭＯＳ−ＦＥＴと、ＮチャネルＭＦＳ−Ｆ
   ＥＴと、負荷と、第１の信号入力端子と、該第１の信号
   入力端子に入力する信号の逆位相の信号が入力する第２
   の信号入力端子と、信号の出力端子と、第１の電源端子
   と、該第１の電源端子と電位の異なる第２の電源端子
   と、論理を出力するための負荷部分を持たない論理回路
   部と、を有し、 前記第１のＮチャネルＭＯＳ−ＦＥＴのソースおよび当
   該基板と、前記第２のＮチャネルＭＯＳ−ＦＥＴのソー
   スおよび当該基板とが前記第２の電源端子に接続され、 前記第１のＮチャネルＭＯＳ−ＦＥＴのゲートと、前記
   ＮチャネルＭＦＳ−ＦＥＴの基板とが前記第１の信号入
   力端子に接続され、 前記第２のＮチャネルＭＯＳ−ＦＥＴのドレインと、前
   記ＮチャネルＭＦＳ−ＦＥＴのソースとが接続され、 前記ＮチャネルＭＦＳ−ＦＥＴのドレインと、前記負荷
   の一端とが、前記出力端子に接続され、 前記第１のＮチャネルＭＯＳ−ＦＥＴのドレインと、前
   記ＮチャネルＭＦＳ−ＦＥＴのゲートとが、前記論理回
   路部の出力端に接続され、 前記負荷の他端と、前記論理回路部の電源端とが前記第
   １の電源端子に接続されたことを特徴とする論理回路。
4. 【請求項４】ＮチャネルＭＯＳ−ＦＥＴと、Ｐチャネル
   ＭＯＳ−ＦＥＴと、ＮチャネルＭＦＳ−ＦＥＴと、負荷
   と、第１の信号入力端子と、信号の出力端子と、第１の
   電源端子と、該第１の電源端子と電位の異なる第２の電
   源端子と、論理を出力するための負荷部分を持たない論
   理回路部と、を有し、 前記ＮチャネルＭＯＳ−ＦＥＴのソースおよび当該基板
   と、前記ＰチャネルＭＯＳ−ＦＥＴのドレインとが前記
   第２の電源端子に接続され、 前記ＮチャネルＭＯＳ−ＦＥＴのゲートと、前記Ｐチャ
   ネルＭＯＳ−ＦＥＴのゲートと、前記ＮチャネルＭＦＳ
   −ＦＥＴの基板とが前記第１の信号入力端子に接続さ
   れ、 前記ＰチャネルＭＯＳ−ＦＥＴのソースと、前記Ｎチャ
   ネルＭＦＳ−ＦＥＴのソースとが接続され、 前記ＮチャネルＭＦＳ−ＦＥＴのドレインと、前記負荷
   の一端とが、前記出力端子に接続され、 前記ＮチャネルＭＯＳ−ＦＥＴのドレインと、前記Ｎチ
   ャネルＭＦＳ−ＦＥＴのゲートとが、前記論理回路部の
   出力端に接続され、 前記ＰチャネルＭＯＳ−ＦＥＴの基板と、前記負荷の他
   端と、前記論理回路部の電源端とが前記第１の電源端子
   に接続されたことを特徴とする論理回路。
5. 【請求項５】前記論理回路部は、複数のＭＯＳＦＥＴか
   らなり、それらのソース同士およびドレイン同士がそれ
   ぞれ接続されて、一方が前記出力端となり、他方が前記
   電源端となり、それぞれのゲートが複数の論理信号の入
   力端子となるＯＲ回路であるか、或いは複数のＭＯＳＦ
   ＥＴからなり、一つのＭＯＳＦＥＴのソースが次のＭＯ
   ＳＦＥＴのドレインに順次接続され、最端のソースと他
   の最端のドレインとの一方が前記出力端となり、他方が
   前記電源端となり、それぞれのゲートが複数の論理信号
   の入力端子となるＡＮＤ回路である、ことを特徴とする
   請求項１乃至請求項４の何れかに記載の論理回路。