JPH022713A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH022713A JPH022713A JP63146948A JP14694888A JPH022713A JP H022713 A JPH022713 A JP H022713A JP 63146948 A JP63146948 A JP 63146948A JP 14694888 A JP14694888 A JP 14694888A JP H022713 A JPH022713 A JP H022713A
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- terminal
- gate
- integrated circuit
- transistor
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 230000000295 complement effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 5
- 230000003321 amplification Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体集積回路、特に相補型トランジスタを具
える２入力のＣＭＯＳ論理回路を構成する半導体集積回
路に関するものである。
える２入力のＣＭＯＳ論理回路を構成する半導体集積回
路に関するものである。
（従来の技術）
従来の２入力のＣＭＯＳ論理回路では、第４図に示すよ
うなＮＡＮＯゲートおよび第５図に示すようなＮＯＲゲ
ートを構成するように集積回路は構成されている。第４
図に示すＮＡＮＯゲートにおいては、２個のｎｐｎ型＋
４０３ ）ランジスタとｐｎｐ型ＭＯ３）ランジスタ
との合計４個のトランジスタＴ１〜Ｔ４を具えている。
うなＮＡＮＯゲートおよび第５図に示すようなＮＯＲゲ
ートを構成するように集積回路は構成されている。第４
図に示すＮＡＮＯゲートにおいては、２個のｎｐｎ型＋
４０３ ）ランジスタとｐｎｐ型ＭＯ３）ランジスタ
との合計４個のトランジスタＴ１〜Ｔ４を具えている。
第１の入力端子１１をトランジスタＴ、およびＴ３のゲ
ートに接続し、第２の入力端子Ｉ２をトランジスタＴ２
およびＴ４のゲートに接続している。トランジスタＴ、
およびＴ２の主電極通路、すなわちソース−ドレイン通
路は互いに直列に接続し、その一端を基準電位子Ｅに接
続し、他端を出力端子０に接続している。この出方端子
０と接地電位点との間にトランジスタＴ３およびＴ４の
主電極通路を互いに並列に接続している。今、第１およ
び第２の入力端子■１およびＩ２に入力信号ＸおよびＹ
が与えられると出力端子０にはｘ＋Ｙが現れることにな
る。
ートに接続し、第２の入力端子Ｉ２をトランジスタＴ２
およびＴ４のゲートに接続している。トランジスタＴ、
およびＴ２の主電極通路、すなわちソース−ドレイン通
路は互いに直列に接続し、その一端を基準電位子Ｅに接
続し、他端を出力端子０に接続している。この出方端子
０と接地電位点との間にトランジスタＴ３およびＴ４の
主電極通路を互いに並列に接続している。今、第１およ
び第２の入力端子■１およびＩ２に入力信号ＸおよびＹ
が与えられると出力端子０にはｘ＋Ｙが現れることにな
る。
すなわち、この論理回路はＮＡＮＯゲートとして機能す
ることになる。第５図に示すＮＯＲゲートでは、第１の
入力端子１１を第２および第３のトランジスタＴ２およ
びＩ３のゲートに接続し、第２の入力端子１２を第１お
よび第４のトランジスタＴ、およびＩ４のゲートに接続
している。第１および第２のトランジスタＴ１およびＩ
２の主電極通路は互いに並列に接続し、その一端は基準
電位子Ｅに接続し、他端は出力端子０に接続している。
ることになる。第５図に示すＮＯＲゲートでは、第１の
入力端子１１を第２および第３のトランジスタＴ２およ
びＩ３のゲートに接続し、第２の入力端子１２を第１お
よび第４のトランジスタＴ、およびＩ４のゲートに接続
している。第１および第２のトランジスタＴ１およびＩ
２の主電極通路は互いに並列に接続し、その一端は基準
電位子Ｅに接続し、他端は出力端子０に接続している。
この出力端子Ｏと接地電位点との間に第３および第４の
トランジスタＴ３およびＴ、の主電流通路を直列に接続
している。
トランジスタＴ３およびＴ、の主電流通路を直列に接続
している。
したがって第１および第２の入力端子１１およびＩ２に
入力信号ＸおよびＹがそれぞれ与えられるときに出力端
子０にはＸ−Ｙが生ずることになり、この論理回路はＮ
ＯＲゲートとして機能するようになる。
入力信号ＸおよびＹがそれぞれ与えられるときに出力端
子０にはＸ−Ｙが生ずることになり、この論理回路はＮ
ＯＲゲートとして機能するようになる。
（発明が解決しようとする課題）
上述したように従来のＣＭ ＯＳ論理ゲートでは４個の
トランジスタを必要としているため、半導体チップ上に
大きなレイアウト面積を必要とし、高集積化の障害要因
となっていた。また、増幅機能を有するため電力消費が
大きいとともに高速動作に不向きであるという欠点もあ
った。また、このようなゲート回路をＮ Ｍ ＯＳまた
はＰＭＯ３）ランジスタより構成することもでき、この
場合にはトランジスタの個数を１つ減らすことができる
が、Ｎ Ｍ ［Ｉ ＳまたはＰｌ、ＩＯ３）ランジスタ
だけでは消費電力を少なくすることができない。
トランジスタを必要としているため、半導体チップ上に
大きなレイアウト面積を必要とし、高集積化の障害要因
となっていた。また、増幅機能を有するため電力消費が
大きいとともに高速動作に不向きであるという欠点もあ
った。また、このようなゲート回路をＮ Ｍ ＯＳまた
はＰＭＯ３）ランジスタより構成することもでき、この
場合にはトランジスタの個数を１つ減らすことができる
が、Ｎ Ｍ ［Ｉ ＳまたはＰｌ、ＩＯ３）ランジスタ
だけでは消費電力を少なくすることができない。
本発明の目的は上述した従来の欠点を除去し、Ｃ１，Ｉ
Ｏ３トランジスタで構成されているにも拘わらず、トラ
ンジスタの個数を従来の半分に減らすことができ、した
がって高集積化が可能で、消費電力も少なく、動作速度
も早い半導体集積回路を提供しようとするものである。
Ｏ３トランジスタで構成されているにも拘わらず、トラ
ンジスタの個数を従来の半分に減らすことができ、した
がって高集積化が可能で、消費電力も少なく、動作速度
も早い半導体集積回路を提供しようとするものである。
（課題を解決するための手段および作用）本発明は２入
力のＣ１，４ＯＳ論理回路を構成する半導体集積回路に
おいて、第１および第２の入力端子と、１個の出力端子
と、基準電位に接続される基準電位端子と、それぞれ１
個の制御電極および２個の主電極を有し、制御電極を共
通に接続するとともに、前記第１の入力端子に接続した
相補型の第１および第２のトランジスタとを具え、第１
のトランジスタの一方の主電極を前記第２の入力端子に
接続し、他方の主電極を第２のトランジスタの一方の、
主電極に接続し、この第２トランジスタの他方の主電極
を前記基準電位端子に接続し、前記第１のトランジスタ
の他方の主電極と第２のトランジスタの一方の主電極と
の接続点を前記出力端子に接続したことを特徴とするも
のである。
力のＣ１，４ＯＳ論理回路を構成する半導体集積回路に
おいて、第１および第２の入力端子と、１個の出力端子
と、基準電位に接続される基準電位端子と、それぞれ１
個の制御電極および２個の主電極を有し、制御電極を共
通に接続するとともに、前記第１の入力端子に接続した
相補型の第１および第２のトランジスタとを具え、第１
のトランジスタの一方の主電極を前記第２の入力端子に
接続し、他方の主電極を第２のトランジスタの一方の、
主電極に接続し、この第２トランジスタの他方の主電極
を前記基準電位端子に接続し、前記第１のトランジスタ
の他方の主電極と第２のトランジスタの一方の主電極と
の接続点を前記出力端子に接続したことを特徴とするも
のである。
上述した本発明の半導体集積回路によれば、２個のＣ？
ＪＯ３）ランジスタで２入力論理回路、すなわちＡＮＤ
ゲートやＯＲゲートを構成することができるので、占有
面積は小さくなり、高集積化が可能であるとともに各ト
ランジスタは単にスイッチング機能を果たすだけである
ので消費電力も少、なくなり、高速動作が可能となる。
ＪＯ３）ランジスタで２入力論理回路、すなわちＡＮＤ
ゲートやＯＲゲートを構成することができるので、占有
面積は小さくなり、高集積化が可能であるとともに各ト
ランジスタは単にスイッチング機能を果たすだけである
ので消費電力も少、なくなり、高速動作が可能となる。
（実施例）
第１図は本発明の半導体集積回路の一実施例の構成を示
すものであり、本例では２入力ＡＮ［＋ゲートとして機
能するものである。半導体集積回路は第１および第２の
２個の入力端子１．２と、１個の出力端子３と、基準電
位点に接続される１個の基準電位端子４と、Ｐチャンネ
ルＭＯ３）ランジスタ（以下ＰＭＯ３と略記する）５と
ＮチャンネルＭＯＳトランジスタ（以下ＮＭＤＳと略記
する）６とを具えている。第１入力端子１はＰＭＯ３５
のソースに接続し、そのドレインは出力端子３に接続す
る。第２の入力端子２はＰＭＯ３５およびＮＭＯ３５の
ゲートに共通に接続する。ＮＭＯ３６のソースはＰＭＯ
３５のドレインと出力端子３との接続点に接続し、ドレ
インは基準電位端子４に接続する。本例ではこの基準電
位端子は接地する。
すものであり、本例では２入力ＡＮ［＋ゲートとして機
能するものである。半導体集積回路は第１および第２の
２個の入力端子１．２と、１個の出力端子３と、基準電
位点に接続される１個の基準電位端子４と、Ｐチャンネ
ルＭＯ３）ランジスタ（以下ＰＭＯ３と略記する）５と
ＮチャンネルＭＯＳトランジスタ（以下ＮＭＤＳと略記
する）６とを具えている。第１入力端子１はＰＭＯ３５
のソースに接続し、そのドレインは出力端子３に接続す
る。第２の入力端子２はＰＭＯ３５およびＮＭＯ３５の
ゲートに共通に接続する。ＮＭＯ３６のソースはＰＭＯ
３５のドレインと出力端子３との接続点に接続し、ドレ
インは基準電位端子４に接続する。本例ではこの基準電
位端子は接地する。
第１図において、第１および第２の入力端子１右よび２
に与えられる入力信号をＸおよびＹとする。また、入力
信号の高論理レベルおよび低論理レベルをそれぞれＨお
よびして表わす。今、入力信号ＸおよびＹが共にＨのと
きは、ＰＭＯ３５は導通状態（以下ＯＮで示す）、ＮＭ
Ｏ３６は非導通状態（以下ＯＦＦと示す）となるため、
出力端子３には入力端子１のＨレベルの信号がそのまま
現れてＨレベルとなる。また、ＸおよびＹが共にＬのと
きは、Ｐｌ、４０Ｓ５はＯＦＦ 、 ８ＭＯ３６はＯＮ
となるため、出力端子３には基準電位端子４に与えられ
る零電位が現れ、Ｌとなる。さらに、ＸがＨで、ＹがＬ
のときは、ＰＩＪＯ３５はＯＦＦ 、 ８ＭＯ３６はＯ
Ｎとなり、出力端子３の電位は基準電位端子４に与えら
れる零電位となり、Ｌとなる。最後にＸがＬでＹがＨの
ときは、Ｐ １，１０ Ｓ５はＯＮ、 ８ＭＯ３６は叶
Ｆとなり、出力端子３には第１入力端子１に与えられる
Ｌレベルの信号が現れ、Ｌとなる。このようにして、第
１図に示すＣＭ ＯＳ論理回路はＡＮＤゲートとして機
能し、その出力を論理式で表わす之Ｘ−Ｙとなる。この
ように、本発明によれば僅か２個のＣｕＯ２トランジス
タを以てＡＮＤゲートを構成することができる。この場
合、これらのＣｕＯ２）ランジスタは単にスイッチング
トランジスタとして作用するだけであり、増幅機能は果
たさないため、動作速度が速くなる。
に与えられる入力信号をＸおよびＹとする。また、入力
信号の高論理レベルおよび低論理レベルをそれぞれＨお
よびして表わす。今、入力信号ＸおよびＹが共にＨのと
きは、ＰＭＯ３５は導通状態（以下ＯＮで示す）、ＮＭ
Ｏ３６は非導通状態（以下ＯＦＦと示す）となるため、
出力端子３には入力端子１のＨレベルの信号がそのまま
現れてＨレベルとなる。また、ＸおよびＹが共にＬのと
きは、Ｐｌ、４０Ｓ５はＯＦＦ 、 ８ＭＯ３６はＯＮ
となるため、出力端子３には基準電位端子４に与えられ
る零電位が現れ、Ｌとなる。さらに、ＸがＨで、ＹがＬ
のときは、ＰＩＪＯ３５はＯＦＦ 、 ８ＭＯ３６はＯ
Ｎとなり、出力端子３の電位は基準電位端子４に与えら
れる零電位となり、Ｌとなる。最後にＸがＬでＹがＨの
ときは、Ｐ １，１０ Ｓ５はＯＮ、 ８ＭＯ３６は叶
Ｆとなり、出力端子３には第１入力端子１に与えられる
Ｌレベルの信号が現れ、Ｌとなる。このようにして、第
１図に示すＣＭ ＯＳ論理回路はＡＮＤゲートとして機
能し、その出力を論理式で表わす之Ｘ−Ｙとなる。この
ように、本発明によれば僅か２個のＣｕＯ２トランジス
タを以てＡＮＤゲートを構成することができる。この場
合、これらのＣｕＯ２）ランジスタは単にスイッチング
トランジスタとして作用するだけであり、増幅機能は果
たさないため、動作速度が速くなる。
第２図は本発明による半導体集積回路の他の実施例を示
すものであり、本例ではＯＲゲートとして機能するもの
である。本例では第１入力端子１をＰＭＯ３５および８
ＭＯ３６のゲートに共通に接続する。
すものであり、本例ではＯＲゲートとして機能するもの
である。本例では第１入力端子１をＰＭＯ３５および８
ＭＯ３６のゲートに共通に接続する。
ＰＭＯ３５のソースは、本例では正の基準電位子Ｅに接
続される基準電位端子４に接続し、そのソースは出力端
子３に接続する。第２の入力端子２は８ＭＯ３６のソー
スに接続し、そのドレインは出力端子３に接続する。
続される基準電位端子４に接続し、そのソースは出力端
子３に接続する。第２の入力端子２は８ＭＯ３６のソー
スに接続し、そのドレインは出力端子３に接続する。
本例では、ＸおよびＹが共にＨのときは、ＰＭＯ３５は
ＯＮＳＮＭＯ３６はＯＦＦとなり、出力端子３には基準
電圧子Ｅが現れ、Ｈとなる。またＸおよびＹが共にＬの
ときは、ＰＭＯ３５はＯＦＦ 、 Ｎ！、＋Ｏ３６はＯ
Ｎとなり、出力端子３には入力端子２に与えられる信号
Ｙのレベルがそのまま現れるのでＬとなる。さらｉ：
Ｘ ｉ）＜ Ｈテ、ＹがＬのときは、ＰＭＯ３５ハＯＮ
、 Ｎ）ＪＯ３６は叶Ｆとなり、出力端子３には基準電
圧＋Ｅが現れ、Ｈとなる。最後にＸがして、ＹがＨのと
きは、ＰＭＯ３５はＯＦＦ ＳＮＭＯ３６はＯＮとなり
、出力端子３には入力端子２に与えられる信号Ｙがその
まま現れるのでＨとなる。このように、本例では出力端
子３にはＸおよびＹの双方がＬのときだけＬレベルの信
号が現れ、それ以外では常にＨレベルの信号が現れる。
ＯＮＳＮＭＯ３６はＯＦＦとなり、出力端子３には基準
電圧子Ｅが現れ、Ｈとなる。またＸおよびＹが共にＬの
ときは、ＰＭＯ３５はＯＦＦ 、 Ｎ！、＋Ｏ３６はＯ
Ｎとなり、出力端子３には入力端子２に与えられる信号
Ｙのレベルがそのまま現れるのでＬとなる。さらｉ：
Ｘ ｉ）＜ Ｈテ、ＹがＬのときは、ＰＭＯ３５ハＯＮ
、 Ｎ）ＪＯ３６は叶Ｆとなり、出力端子３には基準電
圧＋Ｅが現れ、Ｈとなる。最後にＸがして、ＹがＨのと
きは、ＰＭＯ３５はＯＦＦ ＳＮＭＯ３６はＯＮとなり
、出力端子３には入力端子２に与えられる信号Ｙがその
まま現れるのでＨとなる。このように、本例では出力端
子３にはＸおよびＹの双方がＬのときだけＬレベルの信
号が現れ、それ以外では常にＨレベルの信号が現れる。
したがってこのＣＭＯＳ論理回路はＯＲゲートとして機
能し、その出力信号は論理式で表すとＸ十Ｙとなる。
能し、その出力信号は論理式で表すとＸ十Ｙとなる。
（発明の効果）
上述したように、本発明半導体集積回路によれば、従来
４個必要とされていたＣＭ［ｌＳ ）ランジスタを２個
設ければ足りるので半導体チップ上での占有面積は著し
く少なくなり、高集積化が可能となる。例えば第３図に
示すように、２個のＮＯＴゲートと４個のＯＲゲートで
構成される２−４デコーダを実現しようとする場合、そ
れぞれのＮＯＴゲートに２個のＣｕＯ２，）ランジスタ
、それぞれのＯＲゲートにも２個のＣｕＯ２）ランジス
タが必要であるので合計１２個のＣｕＯ２）ランジスタ
で構成することができる。これに対し従来のＣＭＯＳ論
理回路では２個のＮＯＴゲートの各々に２個のＣｕＯ２
）ランジスタが必要となる点は本発明と同様であるが、
４個のＮＡＮＤゲートの各々は４個のＣｕＯ２）ランジ
スタで構成されているので合計で２０個のＣｕＯ２）ラ
ンジスタが必要となる。このように本発明によればＣｕ
Ｏ２トランジスタの個数を著しく少なくすることができ
る。
４個必要とされていたＣＭ［ｌＳ ）ランジスタを２個
設ければ足りるので半導体チップ上での占有面積は著し
く少なくなり、高集積化が可能となる。例えば第３図に
示すように、２個のＮＯＴゲートと４個のＯＲゲートで
構成される２−４デコーダを実現しようとする場合、そ
れぞれのＮＯＴゲートに２個のＣｕＯ２，）ランジスタ
、それぞれのＯＲゲートにも２個のＣｕＯ２）ランジス
タが必要であるので合計１２個のＣｕＯ２）ランジスタ
で構成することができる。これに対し従来のＣＭＯＳ論
理回路では２個のＮＯＴゲートの各々に２個のＣｕＯ２
）ランジスタが必要となる点は本発明と同様であるが、
４個のＮＡＮＤゲートの各々は４個のＣｕＯ２）ランジ
スタで構成されているので合計で２０個のＣｕＯ２）ラ
ンジスタが必要となる。このように本発明によればＣｕ
Ｏ２トランジスタの個数を著しく少なくすることができ
る。
さらに、本発明の半導体集積回路によれば、ＣｕＯ２）
ランジスタは単にスイッチングトランジスタとして機能
し、増幅機能を持っていないので電力消費は少なくなる
とともに高速動作が可能となる利点もある。
ランジスタは単にスイッチングトランジスタとして機能
し、増幅機能を持っていないので電力消費は少なくなる
とともに高速動作が可能となる利点もある。
第１図は本発明の半導体集積回路によるＡＮＤゲートの
構成を示す回路図、 第２図は同じ＜ＯＲゲートの構成を示す回路図、第３図
は本発明の半導体集積回路で構成される２−４デコーダ
を示す回路図、 第４図および第５図は従来のＣＭＯＳ論理回路の構成を
示す回路図である。 １．２・・・入力端子 ３・・・出力端子４・・
・基準電位端子 ５゜ ６・・・ＣＭＯＳ）ランジスタ
構成を示す回路図、 第２図は同じ＜ＯＲゲートの構成を示す回路図、第３図
は本発明の半導体集積回路で構成される２−４デコーダ
を示す回路図、 第４図および第５図は従来のＣＭＯＳ論理回路の構成を
示す回路図である。 １．２・・・入力端子 ３・・・出力端子４・・
・基準電位端子 ５゜ ６・・・ＣＭＯＳ）ランジスタ
Claims (1)
- １、２入力のＣＭＯＳ論理回路を構成する半導体集積回
路において、第１および第２の入力端子と、１個の出力
端子と、基準電位に接続される基準電位端子と、それぞ
れ１個の制御電極および２個の主電極を有し、制御電極
を共通に接続するとともに、前記第１の入力端子に接続
した相補型の第１および第２のトランジスタとを具え、
第１のトランジスタの一方の主電極を前記第２の入力端
子に接続し、他方の主電極を第２のトランジスタの一方
の主電極に接続し、この第２トランジスタの他方の主電
極を前記基準電位端子に接続し、前記第１のトランジス
タの他方の主電極と第２のトランジスタの一方の主電極
との接続点を前記出力端子に接続したことを特徴とする
半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63146948A JPH022713A (ja) | 1988-06-16 | 1988-06-16 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63146948A JPH022713A (ja) | 1988-06-16 | 1988-06-16 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH022713A true JPH022713A (ja) | 1990-01-08 |
Family
ID=15419197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63146948A Pending JPH022713A (ja) | 1988-06-16 | 1988-06-16 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH022713A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2663479A1 (fr) * | 1990-06-13 | 1991-12-20 | Samsung Electronics Co Ltd | Circuit logique comportant deux entrees et une sortie. |
| JPH04222990A (ja) * | 1990-12-25 | 1992-08-12 | Matsushita Electric Ind Co Ltd | 駆動回路 |
| JPH0955088A (ja) * | 1995-08-11 | 1997-02-25 | Nec Corp | 半導体メモリ |
| JP2006180197A (ja) * | 2004-12-22 | 2006-07-06 | Nec Electronics Corp | 論理回路及びワードドライバ回路 |
| WO2008152724A1 (ja) * | 2007-06-14 | 2008-12-18 | Fujitsu Limited | 半導体記憶装置 |
-
1988
- 1988-06-16 JP JP63146948A patent/JPH022713A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2663479A1 (fr) * | 1990-06-13 | 1991-12-20 | Samsung Electronics Co Ltd | Circuit logique comportant deux entrees et une sortie. |
| JPH0446416A (ja) * | 1990-06-13 | 1992-02-17 | Samsung Electron Co Ltd | ２つの入力と１つの出力を備えた論理回路 |
| JPH04222990A (ja) * | 1990-12-25 | 1992-08-12 | Matsushita Electric Ind Co Ltd | 駆動回路 |
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| JP2006180197A (ja) * | 2004-12-22 | 2006-07-06 | Nec Electronics Corp | 論理回路及びワードドライバ回路 |
| JP4562515B2 (ja) * | 2004-12-22 | 2010-10-13 | ルネサスエレクトロニクス株式会社 | 論理回路及びワードドライバ回路 |
| WO2008152724A1 (ja) * | 2007-06-14 | 2008-12-18 | Fujitsu Limited | 半導体記憶装置 |
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