JPH05102312A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH05102312A JPH05102312A JP3261555A JP26155591A JPH05102312A JP H05102312 A JPH05102312 A JP H05102312A JP 3261555 A JP3261555 A JP 3261555A JP 26155591 A JP26155591 A JP 26155591A JP H05102312 A JPH05102312 A JP H05102312A
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- JP
- Japan
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- circuit
- input terminal
- semiconductor integrated
- integrated circuit
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Abstract
(57)【要約】
【目的】機能ブロックを接続することにより構成される
半導体集積回路において、タイミング設計の容易化と、
複数の電源を有する回路の設計の効率化を実現する。 【構成】機能ブロックを接続することにより構成される
半導体集積回路において、その構成要素である全ての機
能ブロックの全ての入力端子がMOSトランジスタのゲ
ート電極のみに接続されるという特徴を備えている。図
1は構成要素となる機能ブロックの1例でありデータ入
力端子1、クロック入力端子1,5の両者について、そ
れぞれインバータ(CMOS)2,16を構成するMO
Sトランジスタのゲート電極に接続されている。
半導体集積回路において、タイミング設計の容易化と、
複数の電源を有する回路の設計の効率化を実現する。 【構成】機能ブロックを接続することにより構成される
半導体集積回路において、その構成要素である全ての機
能ブロックの全ての入力端子がMOSトランジスタのゲ
ート電極のみに接続されるという特徴を備えている。図
1は構成要素となる機能ブロックの1例でありデータ入
力端子1、クロック入力端子1,5の両者について、そ
れぞれインバータ(CMOS)2,16を構成するMO
Sトランジスタのゲート電極に接続されている。
Description
【0001】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に機能ブロックを接続することにより構成される半導
体集積回路に関する。
特に機能ブロックを接続することにより構成される半導
体集積回路に関する。
【0002】
【従来の技術】従来、機能ブロックを接続することによ
り構成される半導体集積回路に関し、これを構成する機
能ブロックの1例としてマスタースレイブ型のフリップ
フロップ回路をCMOS構成で実現した例を図3に示
す。ここで34はデータ入力端子、36,37,40,
41はトランスファゲート(CMOS)、38,39,
42,43,44,45,48,49はインバータ(C
MOS)、35はクロック入力端子、46,47は出力
端子である。また図4は、このフリップフロップ回路の
構成要素の1つであるトランスファゲート(CMOS)
36,37,40,41のトランジスタレベルの回路図
であり、50,55は双方向端子、51は電源端子、5
2は接続端子、53,54はスイッチング入力端子、5
6はPチャネルMOSトランジスタ、57はNチャネル
MOSトランジスタを示す。このトランスファゲートに
おいて、スイッチング入力端子53,54がそれぞれL
レベルとHレベルになるとPチャネルMOSトランジス
タ56、NチャネルMOSトランジスタ57共にON状
態となり、双方向端子50,55の間で信号の伝搬が可
能となる。また、スイッチング入力端子53,54がそ
れぞれHレベルとLレベルになると、PチャネルMOS
トランジスタ56,NチャネルMOSトランジスタ57
が共にOFF状態となり、双方向端子50と55の間は
絶縁される。従って、図3のフリップフロップ回路のク
ロック入力端子35がLレベルになると、トランスファ
ゲート(CMOS)36,41がON状態、トランスフ
ァゲート(CMOS)37,40がOFF状態となり、
トランスファゲート(CMOS)37、インバータ(C
MOS)38,39からなるループ(以下第1のループ
とする)はデータがスルーの状態、トランスファゲート
(CMOS)41、インバータ(CMOS)42,44
からなるループ(以下第2のループとする)はラッチ状
態となりこの時出力端子46,47に出力される信号は
データ入力端子34に入力される入力信号に依存せず、
常に第2のループにラッチされているデータが出力され
る。一方、クロック入力端子がHレベルになると、トラ
ンスファゲート(CMOS)36,41がOFF状態、
トランスファゲート(CMOS)37,40がON状態
となり、第1のループはラッチ状態、第2のループはス
ルー状態となり、第1のループにラッチされているデー
タが出力端子46,47に出力され、この時の出力信号
はデータ入力端子34に入力される入力信号に依存しな
い。また、第1のループにラッチされるデータは、クロ
ック入力端子35がLレベルからHレベルに変化する時
にデータ入力端子に入力されている入力信号である。従
来、このフリップフロップ回路のように、データの入出
力をトランスファゲートで制御する機能ブロックにおい
て、トランスファゲートの双方向端子が入力端子に直接
接続されているものが存在した。また、データの入出力
をトランスファゲートで制御する機能ブロック以外に
も、トランスファゲートを用いた機能ブロックにおい
て、トランスファゲートの双方向端子が入力端子に直接
接続されているものが存在した。
り構成される半導体集積回路に関し、これを構成する機
能ブロックの1例としてマスタースレイブ型のフリップ
フロップ回路をCMOS構成で実現した例を図3に示
す。ここで34はデータ入力端子、36,37,40,
41はトランスファゲート(CMOS)、38,39,
42,43,44,45,48,49はインバータ(C
MOS)、35はクロック入力端子、46,47は出力
端子である。また図4は、このフリップフロップ回路の
構成要素の1つであるトランスファゲート(CMOS)
36,37,40,41のトランジスタレベルの回路図
であり、50,55は双方向端子、51は電源端子、5
2は接続端子、53,54はスイッチング入力端子、5
6はPチャネルMOSトランジスタ、57はNチャネル
MOSトランジスタを示す。このトランスファゲートに
おいて、スイッチング入力端子53,54がそれぞれL
レベルとHレベルになるとPチャネルMOSトランジス
タ56、NチャネルMOSトランジスタ57共にON状
態となり、双方向端子50,55の間で信号の伝搬が可
能となる。また、スイッチング入力端子53,54がそ
れぞれHレベルとLレベルになると、PチャネルMOS
トランジスタ56,NチャネルMOSトランジスタ57
が共にOFF状態となり、双方向端子50と55の間は
絶縁される。従って、図3のフリップフロップ回路のク
ロック入力端子35がLレベルになると、トランスファ
ゲート(CMOS)36,41がON状態、トランスフ
ァゲート(CMOS)37,40がOFF状態となり、
トランスファゲート(CMOS)37、インバータ(C
MOS)38,39からなるループ(以下第1のループ
とする)はデータがスルーの状態、トランスファゲート
(CMOS)41、インバータ(CMOS)42,44
からなるループ(以下第2のループとする)はラッチ状
態となりこの時出力端子46,47に出力される信号は
データ入力端子34に入力される入力信号に依存せず、
常に第2のループにラッチされているデータが出力され
る。一方、クロック入力端子がHレベルになると、トラ
ンスファゲート(CMOS)36,41がOFF状態、
トランスファゲート(CMOS)37,40がON状態
となり、第1のループはラッチ状態、第2のループはス
ルー状態となり、第1のループにラッチされているデー
タが出力端子46,47に出力され、この時の出力信号
はデータ入力端子34に入力される入力信号に依存しな
い。また、第1のループにラッチされるデータは、クロ
ック入力端子35がLレベルからHレベルに変化する時
にデータ入力端子に入力されている入力信号である。従
来、このフリップフロップ回路のように、データの入出
力をトランスファゲートで制御する機能ブロックにおい
て、トランスファゲートの双方向端子が入力端子に直接
接続されているものが存在した。また、データの入出力
をトランスファゲートで制御する機能ブロック以外に
も、トランスファゲートを用いた機能ブロックにおい
て、トランスファゲートの双方向端子が入力端子に直接
接続されているものが存在した。
【0003】
【発明が解決しようとする課題】しかしながら、半導体
集積回路の構成要素としてトランスファゲートの双方向
端子が直接接続された入力端子を有する機能ブロック
(説明の便宜上、以下この機能ブロックの1例として、
図2を用いて説明する)を含む場合に、以下に示す2つ
の問題点を持つ。
集積回路の構成要素としてトランスファゲートの双方向
端子が直接接続された入力端子を有する機能ブロック
(説明の便宜上、以下この機能ブロックの1例として、
図2を用いて説明する)を含む場合に、以下に示す2つ
の問題点を持つ。
【0004】まず第1の問題点は、図3に示す機能ブロ
ックにおいて、トランスファゲート36を構成するPチ
ャネルMOSトランジスタ56の基板電位以上の電圧を
データ入力端子34に印加すると、トランスファゲート
のスイッチング動作が保証されない点である。これは、
図4に示すトランスファゲートにおいて双方向端子50
に電源端子にかかる基板電位以上の電圧を印加すると電
源端子が接続された基板のN+ 拡散層と双方向端子が接
続されたPチャネルMOSトランジスタ56のP+ 拡散
層の間に順方向電流が流れ、トランスファゲート本来の
スイッチング動作が阻害されるという理由による。この
ため、このブロックを含むCMOS回路において、複数
の電源を用いた時、例えば、電源電圧5V系の回路と
3.3V系の回路を有する半導体集積回路において、図
3に示す機能ブロックを電源電圧3.3Vで動作させる
ことを考えた場合に、データ入力端子34に5V系の回
路の信号を直接印加できないといった不都合を生じる。
従って複数の電源を有する半導体集積回路設計する場
合、このようなブロックについて入力信号の振幅を考慮
する必要があり、回路設計を複雑にする一因となってい
た。
ックにおいて、トランスファゲート36を構成するPチ
ャネルMOSトランジスタ56の基板電位以上の電圧を
データ入力端子34に印加すると、トランスファゲート
のスイッチング動作が保証されない点である。これは、
図4に示すトランスファゲートにおいて双方向端子50
に電源端子にかかる基板電位以上の電圧を印加すると電
源端子が接続された基板のN+ 拡散層と双方向端子が接
続されたPチャネルMOSトランジスタ56のP+ 拡散
層の間に順方向電流が流れ、トランスファゲート本来の
スイッチング動作が阻害されるという理由による。この
ため、このブロックを含むCMOS回路において、複数
の電源を用いた時、例えば、電源電圧5V系の回路と
3.3V系の回路を有する半導体集積回路において、図
3に示す機能ブロックを電源電圧3.3Vで動作させる
ことを考えた場合に、データ入力端子34に5V系の回
路の信号を直接印加できないといった不都合を生じる。
従って複数の電源を有する半導体集積回路設計する場
合、このようなブロックについて入力信号の振幅を考慮
する必要があり、回路設計を複雑にする一因となってい
た。
【0005】また、第2の問題点は、図3に示す機能ブ
ロックにおいてトランスファゲート36がONである時
にデータ入力端子18から見える容量は、インバータ3
8の入力ゲート容量と、トランスファゲート37を構成
するPチャネルMOSトランジスタ56とNチャネルM
OSトランジスタ57のデータ入力端子18が接続され
た側の、それぞれP+ 拡散層容量及びN+ 拡散層容量と
の和であるが、トランスファゲート36がOFFである
時は、トランスファゲート36を構成するPチャネルM
OSトランジスタ56とNチャネルMOSトランジスタ
57のデータ入力端子34が接続された側の、それぞれ
P+ 拡散層容量とN+ 拡散層容量のみであり、トランス
ファゲート36がONであるかOFFであるかにより、
データ入力端子34から見える容量が変化することに起
因する。すなわちこのために、図3に示すブロックを含
む半導体集積回路に対して、遅延を考慮した論理シミュ
レーションを行う際、この機能ブロックのデータ入力端
子34に接続された前段のブロックの信号伝搬遅延時間
の算出時に、トランスファゲート34がONであるかO
FFであるかを考慮しなければならなくなり、タイミン
グ設計が難しくなる。
ロックにおいてトランスファゲート36がONである時
にデータ入力端子18から見える容量は、インバータ3
8の入力ゲート容量と、トランスファゲート37を構成
するPチャネルMOSトランジスタ56とNチャネルM
OSトランジスタ57のデータ入力端子18が接続され
た側の、それぞれP+ 拡散層容量及びN+ 拡散層容量と
の和であるが、トランスファゲート36がOFFである
時は、トランスファゲート36を構成するPチャネルM
OSトランジスタ56とNチャネルMOSトランジスタ
57のデータ入力端子34が接続された側の、それぞれ
P+ 拡散層容量とN+ 拡散層容量のみであり、トランス
ファゲート36がONであるかOFFであるかにより、
データ入力端子34から見える容量が変化することに起
因する。すなわちこのために、図3に示すブロックを含
む半導体集積回路に対して、遅延を考慮した論理シミュ
レーションを行う際、この機能ブロックのデータ入力端
子34に接続された前段のブロックの信号伝搬遅延時間
の算出時に、トランスファゲート34がONであるかO
FFであるかを考慮しなければならなくなり、タイミン
グ設計が難しくなる。
【0006】
【課題を解決するための手段】機能ブロックを接続する
ことにより構成される半導体集積回路において、その構
成要素となる全ての機能ブロックの全ての入力端子がM
OSトランジスタのゲート電極のみに接続されている。
ことにより構成される半導体集積回路において、その構
成要素となる全ての機能ブロックの全ての入力端子がM
OSトランジスタのゲート電極のみに接続されている。
【0007】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【0008】図1は本発明の第1の実施例である半導体
集積回路を構成する機能ブロックの1例として示した、
マスタースレーブ型のフリップフロップをCMOS構成
で実現した回路である。1はデータ入力端子、2,5,
6,8,9,11,12,16,17はインバータ(C
MOS)、3,4,7,10はトランスファゲート(C
MOS)、13,14は出力端子、15はクロック入力
端子である。この様な構成であるから、データ入力端子
1から見える容量は常にインバータ(CMOS)2のゲ
ート入力容量のみであり、トランスファゲート(CMO
S)3のON,OFFに影響されない。従って、遅延を
考慮した論理シミュレーションを行うにあたって図3に
示した機能ブロックに対してシミュレーションを実行す
る時の様に、データ入力端子から見える容量の変化を考
慮する必要がなく、タイミング設計を容易化できる。更
に、入力端子は全てPチャネルMOSトランジスタ及び
NチャネルMOSトランジスタのゲート電極に接続され
ているため、入力ゲート耐圧の許容範囲内において入力
端子に電源電圧よりも高い電圧を印加しても動作が保証
される。このため、例えば電源電圧5V系の回路と3.
3V系の回路を有する多電源のCMOS回路において、
図1に示すブロックが電源電圧3.3Vで動作する場合
においても、インバータ(CMOS)2の入力ゲート耐
圧が5V以上である限り、データ入力端子1に電源電圧
5V系の回路の信号を直接入力することができ、回路設
計の際に入力信号の振幅のことを、図3に示した機能ブ
ロックのように考慮する必要がなく、回路設計を効率化
できる。
集積回路を構成する機能ブロックの1例として示した、
マスタースレーブ型のフリップフロップをCMOS構成
で実現した回路である。1はデータ入力端子、2,5,
6,8,9,11,12,16,17はインバータ(C
MOS)、3,4,7,10はトランスファゲート(C
MOS)、13,14は出力端子、15はクロック入力
端子である。この様な構成であるから、データ入力端子
1から見える容量は常にインバータ(CMOS)2のゲ
ート入力容量のみであり、トランスファゲート(CMO
S)3のON,OFFに影響されない。従って、遅延を
考慮した論理シミュレーションを行うにあたって図3に
示した機能ブロックに対してシミュレーションを実行す
る時の様に、データ入力端子から見える容量の変化を考
慮する必要がなく、タイミング設計を容易化できる。更
に、入力端子は全てPチャネルMOSトランジスタ及び
NチャネルMOSトランジスタのゲート電極に接続され
ているため、入力ゲート耐圧の許容範囲内において入力
端子に電源電圧よりも高い電圧を印加しても動作が保証
される。このため、例えば電源電圧5V系の回路と3.
3V系の回路を有する多電源のCMOS回路において、
図1に示すブロックが電源電圧3.3Vで動作する場合
においても、インバータ(CMOS)2の入力ゲート耐
圧が5V以上である限り、データ入力端子1に電源電圧
5V系の回路の信号を直接入力することができ、回路設
計の際に入力信号の振幅のことを、図3に示した機能ブ
ロックのように考慮する必要がなく、回路設計を効率化
できる。
【0009】図2は本発明の第2の実施例である半導体
集積回路を構成する機能ブロックの1例として、マスタ
ースレーブ型のフリップフロップをnMOS構成で実現
した回路である。18はデータ入力端子、21,22,
24,25,27,28,32,33,34はインバー
タ(nMOS)、19,20,23,26はトランスフ
ァゲート(nMOS)、29,30は出力端子、31は
クロック入力端子である。このような構成であるからデ
ータ入力端子18はトランスファゲート19のON,O
FFに関係なく常にインバータ(nMOS)のゲート入
力容量のみである。従って遅延を考慮した論理シミュレ
ーションを行うにあたってデータ入力端子42が直接ト
ランスファゲート(nMOS)19のN+ 拡散層に接続
された機能ブロックに対してシミュレーションを実行す
る時の様に、データ入力端子から見える容量の変化を考
慮する必要がなく、タイミング設計が容易になる。
集積回路を構成する機能ブロックの1例として、マスタ
ースレーブ型のフリップフロップをnMOS構成で実現
した回路である。18はデータ入力端子、21,22,
24,25,27,28,32,33,34はインバー
タ(nMOS)、19,20,23,26はトランスフ
ァゲート(nMOS)、29,30は出力端子、31は
クロック入力端子である。このような構成であるからデ
ータ入力端子18はトランスファゲート19のON,O
FFに関係なく常にインバータ(nMOS)のゲート入
力容量のみである。従って遅延を考慮した論理シミュレ
ーションを行うにあたってデータ入力端子42が直接ト
ランスファゲート(nMOS)19のN+ 拡散層に接続
された機能ブロックに対してシミュレーションを実行す
る時の様に、データ入力端子から見える容量の変化を考
慮する必要がなく、タイミング設計が容易になる。
【0010】以上、実施例1で示したのはCMOS回
路、実施例2で示したのはnMOS回路の例であった
が、実施例1で述べた複数の電源を用いた場合の回路設
計の効率化という効果については、CMOS回路、Bi
CMOS回路について有効であり、また、実施例1,2
で述べたタイミング設計の容易化という効果について
は、CMOS回路,nMOS回路,BiCMOS回路に
ついて有効である。
路、実施例2で示したのはnMOS回路の例であった
が、実施例1で述べた複数の電源を用いた場合の回路設
計の効率化という効果については、CMOS回路、Bi
CMOS回路について有効であり、また、実施例1,2
で述べたタイミング設計の容易化という効果について
は、CMOS回路,nMOS回路,BiCMOS回路に
ついて有効である。
【0011】
【発明の効果】以上説明したように、本発明の機能ブロ
ックを接続することにより構成される半導体集積回路
は、構成要素である全ての機能ブロックについて、全て
の入力端子がMOSトランジスタのゲート電極のみに接
続されているため、nMOS回路,CMOS回路及びB
iCMOS回路についてはタイミング設計の効率化を、
またCMOS回路及びBiCMOS回路については、複
数の電源を有する回路の設計の効率化を実現するという
効果を有する。
ックを接続することにより構成される半導体集積回路
は、構成要素である全ての機能ブロックについて、全て
の入力端子がMOSトランジスタのゲート電極のみに接
続されているため、nMOS回路,CMOS回路及びB
iCMOS回路についてはタイミング設計の効率化を、
またCMOS回路及びBiCMOS回路については、複
数の電源を有する回路の設計の効率化を実現するという
効果を有する。
【図1】本発明の第1の実施例の半導体集積回路を構成
する機能ブロックの1例を示す回路ブロック図。
する機能ブロックの1例を示す回路ブロック図。
【図2】本発明の第2の実施例の半導体集積回路を構成
する機能ブロックの1例を示す回路ブロック図。
する機能ブロックの1例を示す回路ブロック図。
【図3】従来の半導体集積回路を構成する機能ブロック
の1例を示す回路ブロック図。
の1例を示す回路ブロック図。
【図4】トランスファゲートのトランジスタレベルの回
路図。
路図。
1,18,34 データ入力端子 3,7,10,36,37,40,41 トランスフ
ァゲート(CMOS) 2,5,6,8,9,11,12,16,17,38,
39,42,43,44,45,48,49 インバ
ータ(CMOS) 21,22,24,25,27,28,32,33,3
4 インバータ(nMOS) 19,20,23,26 トランスファゲート(nM
OS) 15,31,35 クロック入力端子 50,55 双方向端子 51 電源端子 52 接地端子 53,54 スイッチング入力端子 56 PチャネルMOSトランジスタ 57 NチャネルMOSトランジスタ
ァゲート(CMOS) 2,5,6,8,9,11,12,16,17,38,
39,42,43,44,45,48,49 インバ
ータ(CMOS) 21,22,24,25,27,28,32,33,3
4 インバータ(nMOS) 19,20,23,26 トランスファゲート(nM
OS) 15,31,35 クロック入力端子 50,55 双方向端子 51 電源端子 52 接地端子 53,54 スイッチング入力端子 56 PチャネルMOSトランジスタ 57 NチャネルMOSトランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 6959−5J H03K 19/00 101 N
Claims (1)
- 【請求項1】 機能ブロックを接続することにより構成
される半導体集積回路において、構成要素となる全ての
機能ブロックの全ての入力端子がMOSトランジスタの
ゲート電極のみに接続されることを特徴とする半導体集
積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03261555A JP3120492B2 (ja) | 1991-10-09 | 1991-10-09 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03261555A JP3120492B2 (ja) | 1991-10-09 | 1991-10-09 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05102312A true JPH05102312A (ja) | 1993-04-23 |
JP3120492B2 JP3120492B2 (ja) | 2000-12-25 |
Family
ID=17363528
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP03261555A Expired - Fee Related JP3120492B2 (ja) | 1991-10-09 | 1991-10-09 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3120492B2 (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP2007267034A (ja) * | 2006-03-28 | 2007-10-11 | Fujitsu Ltd | 高速動的周波数分周器 |
US7532188B2 (en) | 2003-12-01 | 2009-05-12 | Sony Corporation | Clocked inverter circuit, latch circuit, shift register circuit, drive circuit for display apparatus, and display apparatus |
JP2010220249A (ja) * | 2003-07-31 | 2010-09-30 | Qualcomm Inc | 論理回路におけるクロック分配のための遅延マッチング |
JP2011524670A (ja) * | 2008-05-27 | 2011-09-01 | アスペン・アクイジション・コーポレーション | クロックバッファおよびマルチプルフリップフロップを使用する節電回路 |
JP2012186768A (ja) * | 2011-03-08 | 2012-09-27 | Ricoh Co Ltd | 半導体集積回路の出力バッファ回路、及び半導体集積回路 |
US9742383B2 (en) | 2015-09-11 | 2017-08-22 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit |
-
1991
- 1991-10-09 JP JP03261555A patent/JP3120492B2/ja not_active Expired - Fee Related
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