JPH11330917A - フリップ・フロップ - Google Patents
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- JPH11330917A JPH11330917A JP10136405A JP13640598A JPH11330917A JP H11330917 A JPH11330917 A JP H11330917A JP 10136405 A JP10136405 A JP 10136405A JP 13640598 A JP13640598 A JP 13640598A JP H11330917 A JPH11330917 A JP H11330917A
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- JP
- Japan
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- master
- slave
- circuit
- flip
- flop
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Abstract
(57)【要約】
【課題】 回路を構成するトランジスタ数を削減するこ
とで、マスタ・スレーブ双方に保持機能を持たせたま
ま、動作速度を低下させることなく、レイアウト面積と
消費電力の削減を可能となるスタティック型Ｄフリップ
・フロップを提供する。 【解決手段】 マスタ側及びスレーブ側に保持機能を持
った、スタティック型フリップ・フロップにおいて、マ
スタ側とスレーブ側でひとつの保持用インバータ４を共
有し、切り替えて用いる構成とすることで、マスタ、ス
レーブ双方にそれぞれ、ひとつずつ専用の保持用インバ
ータ４を持たせる事なく、マスタ・スレーブ双方に保持
機能を持った回路構成を提供する。また、クロック信号
に同期させて、マスタ側からスレーブ側への信号伝達を
ＯＮ、ＯＦＦさせるスイッチ素子と、マスタ側かまたは
スレーブ側の保持回路をＯＮ、ＯＦＦさせるスイッチ素
子を一組のスイッチ素子３ａ,３ｂで共用させている。
とで、マスタ・スレーブ双方に保持機能を持たせたま
ま、動作速度を低下させることなく、レイアウト面積と
消費電力の削減を可能となるスタティック型Ｄフリップ
・フロップを提供する。 【解決手段】 マスタ側及びスレーブ側に保持機能を持
った、スタティック型フリップ・フロップにおいて、マ
スタ側とスレーブ側でひとつの保持用インバータ４を共
有し、切り替えて用いる構成とすることで、マスタ、ス
レーブ双方にそれぞれ、ひとつずつ専用の保持用インバ
ータ４を持たせる事なく、マスタ・スレーブ双方に保持
機能を持った回路構成を提供する。また、クロック信号
に同期させて、マスタ側からスレーブ側への信号伝達を
ＯＮ、ＯＦＦさせるスイッチ素子と、マスタ側かまたは
スレーブ側の保持回路をＯＮ、ＯＦＦさせるスイッチ素
子を一組のスイッチ素子３ａ,３ｂで共用させている。
Description
【０００１】
【発明の属する技術分野】本発明は、動作速度を低下さ
せる事なく、低消費電力でレイアウト面積が小さいフリ
ップ・フロップに関する。
せる事なく、低消費電力でレイアウト面積が小さいフリ
ップ・フロップに関する。
【０００２】
【従来の技術】ＬＳＩの低消費電力化またはチップ面積
削減を図る上で、そのＬＳＩを構成する基本セルの性能
向上が重要となる。その基本セルの中でもＬＳＩ全体に
占める使用率、セルのレイアウト面積、消費電力のいず
れにおいても大きい割合を占めるフリップ・フリップの
レイアウト面積削減と低消費電力化はＬＳＩ全体の性能
向上を図る上で重要な課題となる。
削減を図る上で、そのＬＳＩを構成する基本セルの性能
向上が重要となる。その基本セルの中でもＬＳＩ全体に
占める使用率、セルのレイアウト面積、消費電力のいず
れにおいても大きい割合を占めるフリップ・フリップの
レイアウト面積削減と低消費電力化はＬＳＩ全体の性能
向上を図る上で重要な課題となる。
【０００３】マスタラッチとスレーブラッチから構成さ
れるフリップ・フロップにおいて、セルのレイアウト面
積を削減する従来技術としては、データの保持機能をマ
スタ側とスレーブ側のどちらか一方にだけ持たせたセミ
スタティック型フリップ・フロップまたはマスタ側、ス
レーブ側のいずれにも保持機能を持たないダイナミック
型フリップ・フロップがある。この様に保持機能を持た
なくする事で、フリップ・フロップを構成するトランジ
スタ数の削減が図れ、レイアウト面積の削減を図る方法
がある。従来例として図４にセミスタティックＤＦＦの
回路例を示す。
れるフリップ・フロップにおいて、セルのレイアウト面
積を削減する従来技術としては、データの保持機能をマ
スタ側とスレーブ側のどちらか一方にだけ持たせたセミ
スタティック型フリップ・フロップまたはマスタ側、ス
レーブ側のいずれにも保持機能を持たないダイナミック
型フリップ・フロップがある。この様に保持機能を持た
なくする事で、フリップ・フロップを構成するトランジ
スタ数の削減が図れ、レイアウト面積の削減を図る方法
がある。従来例として図４にセミスタティックＤＦＦの
回路例を示す。
【０００４】
【発明が解決しようとする課題】携帯用電子機器の性能
向上の為、ＬＳＩの低消費電力化がこれまでに増して重
要な課題となる。この為ＬＳＩのシステムとしては、ク
ロック部にゲーティッドを設け、使用していない回路ブ
ロックへはクロック信号の供給を停止する手法が頻繁に
用いられる。この様なＬＳＩシステムの中で用いられる
フリップ・フロップの多くは、ある期間クロック信号の
供給が比較的長時間止まっている場合がある。従って、
この様なシステム中で、前記従来技術の様な、セミスタ
ティック型フリップ・フロップやダイナミック型フリッ
プ・フロップを用いた場合、保持回路を持たない方のラ
ッチ入力は不定状態となり誤動作の原因となったり、リ
ーク問題が発生する恐れがある。
向上の為、ＬＳＩの低消費電力化がこれまでに増して重
要な課題となる。この為ＬＳＩのシステムとしては、ク
ロック部にゲーティッドを設け、使用していない回路ブ
ロックへはクロック信号の供給を停止する手法が頻繁に
用いられる。この様なＬＳＩシステムの中で用いられる
フリップ・フロップの多くは、ある期間クロック信号の
供給が比較的長時間止まっている場合がある。従って、
この様なシステム中で、前記従来技術の様な、セミスタ
ティック型フリップ・フロップやダイナミック型フリッ
プ・フロップを用いた場合、保持回路を持たない方のラ
ッチ入力は不定状態となり誤動作の原因となったり、リ
ーク問題が発生する恐れがある。
【０００５】本発明の目的は、前記の様なＬＳＩシステ
ムでも用いる事が出来る、マスタ及びスレーブ側の両方
に保持機能を持つフリップフロップであって、動作速度
を低下させる事なく、レイアウト面積の削減と低消費電
力化が図れる回路構成を具備したフリップ・フロップを
提供する事にある。
ムでも用いる事が出来る、マスタ及びスレーブ側の両方
に保持機能を持つフリップフロップであって、動作速度
を低下させる事なく、レイアウト面積の削減と低消費電
力化が図れる回路構成を具備したフリップ・フロップを
提供する事にある。
【０００６】
【課題を解決するための手段】前記問題点を解決する本
発明の請求項１記載のフリップ・フロップは、マスタ側
の保持回路と、スレーブ側の保持回路とを具備し、前記
マスタ側の保持回路と前記スレーブ側の保持回路におい
て、共用する箇所を有することを特徴とする。
発明の請求項１記載のフリップ・フロップは、マスタ側
の保持回路と、スレーブ側の保持回路とを具備し、前記
マスタ側の保持回路と前記スレーブ側の保持回路におい
て、共用する箇所を有することを特徴とする。
【０００７】この構成によれば、マスタ側とスレーブ側
で共用する箇所を設けたので、マスタ、スレーブ双方に
それぞれ、共用する箇所を持たせる事なく、マスタ・ス
レーブ両方に保持機能を持った回路構成を提供できるこ
ととなる。
で共用する箇所を設けたので、マスタ、スレーブ双方に
それぞれ、共用する箇所を持たせる事なく、マスタ・ス
レーブ両方に保持機能を持った回路構成を提供できるこ
ととなる。
【０００８】本発明の請求項２記載のフリップ・フロッ
プは、前記共用する箇所を前記マスタ側の保持回路とす
るかまたは前記スレーブ側の保持回路とするかを切り換
える第１のスイッチ素子を有する構成を採用する。
プは、前記共用する箇所を前記マスタ側の保持回路とす
るかまたは前記スレーブ側の保持回路とするかを切り換
える第１のスイッチ素子を有する構成を採用する。
【０００９】本発明の請求項３記載のフリップ・フロッ
プは、マスタ側からスレーブ側にデータを伝達したり、
マスタ側とスレーブ側を電気的に切断する第２のスイッ
チ素子を有し、前記第１のスイッチ素子と前記第２のス
イッチ素子とを共用する構成を採用する。
プは、マスタ側からスレーブ側にデータを伝達したり、
マスタ側とスレーブ側を電気的に切断する第２のスイッ
チ素子を有し、前記第１のスイッチ素子と前記第２のス
イッチ素子とを共用する構成を採用する。
【００１０】この構成によれば、前記第１のスイッチ素
子と前記第２のスイッチ素子とを共用させる回路構成を
具備したフリップ・フロップとする事で、回路を構成す
るトランジスタ数を削減できる。これらによりマスタ・
スレーブ双方に保持機能を持たせたまま、フリップ・フ
ロップを構成するトランジスタ数を削減出来る為、動作
速度を低下させることなく、レイアウト面積と消費電力
の削減が可能となる。
子と前記第２のスイッチ素子とを共用させる回路構成を
具備したフリップ・フロップとする事で、回路を構成す
るトランジスタ数を削減できる。これらによりマスタ・
スレーブ双方に保持機能を持たせたまま、フリップ・フ
ロップを構成するトランジスタ数を削減出来る為、動作
速度を低下させることなく、レイアウト面積と消費電力
の削減が可能となる。
【００１１】本発明の請求項４記載のフリップ・フロッ
プは、前記共用する箇所にセットまたはリセット機能を
設ける構成を採用する。
プは、前記共用する箇所にセットまたはリセット機能を
設ける構成を採用する。
【００１２】
【発明の実施の形態】（実施の形態１）以下本発明の実
施の形態１として、Ｄフリップ・フロップ（ＤＦＦ）に
ついて、図面を参照しながら説明する。図１は本実施の
形態におけるスタティック型ＤＦＦの回路構成を示す。
Ｄフリップ・フロップは、マスタ側及びスレーブ側に保
持機能を持ち、マスタ側が透過状態であり、スレーブが
保持状態の第１状態と、マスタ側が保持状態であり、ス
レーブ側が透過状態の第２状態を有する。
施の形態１として、Ｄフリップ・フロップ（ＤＦＦ）に
ついて、図面を参照しながら説明する。図１は本実施の
形態におけるスタティック型ＤＦＦの回路構成を示す。
Ｄフリップ・フロップは、マスタ側及びスレーブ側に保
持機能を持ち、マスタ側が透過状態であり、スレーブが
保持状態の第１状態と、マスタ側が保持状態であり、ス
レーブ側が透過状態の第２状態を有する。
【００１３】図１において、本ＤＦＦは、トライステー
ト・インバータ１ａとインバータ１ｂで構成されるマス
タ側と、トライステートインバータ２ａとインバータ２
ｂから構成されるスレーブ側、そしてマスタからスレー
ブへ信号の伝達をＯＮ、ＯＦＦするＮＭＯＳトランジス
タ３ａ,３ｂ及び、クロック信号の反転信号を供給する
インバータ５、そしてマスタ／スレーブ両方の保持機能
を果たすインバータ４から構成される。
ト・インバータ１ａとインバータ１ｂで構成されるマス
タ側と、トライステートインバータ２ａとインバータ２
ｂから構成されるスレーブ側、そしてマスタからスレー
ブへ信号の伝達をＯＮ、ＯＦＦするＮＭＯＳトランジス
タ３ａ,３ｂ及び、クロック信号の反転信号を供給する
インバータ５、そしてマスタ／スレーブ両方の保持機能
を果たすインバータ４から構成される。
【００１４】ここで、マスタ側の保持回路は、インバー
タ１ｂ,ＮＭＯＳトランジスタ３ａ,３ｂ及びインバータ
４で構成される。また、スレーブ側の保持回路は、トラ
イステートインバータ２ａとインバータ４で構成され
る。前記マスタ側の保持回路と前記スレーブ側の保持回
路において、インバータ４が共用する箇所となってい
る。
タ１ｂ,ＮＭＯＳトランジスタ３ａ,３ｂ及びインバータ
４で構成される。また、スレーブ側の保持回路は、トラ
イステートインバータ２ａとインバータ４で構成され
る。前記マスタ側の保持回路と前記スレーブ側の保持回
路において、インバータ４が共用する箇所となってい
る。
【００１５】また、前記共用する箇所（インバータ４）
をマスタ側の保持回路とするかまたはスレーブ側の保持
回路とするかを切り換える第１のスイッチ素子は、ＮＭ
ＯＳトランジスタ３ａ,３ｂ及びトライステートインバ
ータ２ａで構成される。
をマスタ側の保持回路とするかまたはスレーブ側の保持
回路とするかを切り換える第１のスイッチ素子は、ＮＭ
ＯＳトランジスタ３ａ,３ｂ及びトライステートインバ
ータ２ａで構成される。
【００１６】また、マスタ側からスレーブ側にデータを
伝達したり、マスタ側とスレーブ側を電気的に切断する
第２のスイッチ素子は、前記第１のスイッチ素子と共用
する構成を採用している。
伝達したり、マスタ側とスレーブ側を電気的に切断する
第２のスイッチ素子は、前記第１のスイッチ素子と共用
する構成を採用している。
【００１７】以上のように構成されたＤＦＦについて、
その動作を説明する。図１において、クロック信号の論
理値が”０”の場合、トライステートインバータ１ａは
ＯＮとなり、マスタ側は透過状態となる。ＮＭＯＳトラ
ンジスタ３ａ,３ｂはＯＦＦとなり、ＤＦＦの入力信号
はマスタ側から、スレーブ側には伝達されない。また同
時にインバータ１ｂに対して、言い換えればマスタ側に
対して保持回路を形成するインバータ４がＯＦＦ状態と
なる。この時トライステート・インバータ２ａがＯＮで
あるので、スレーブ側はインバータ４と、トライステー
ト・インバータ２ａで保持回路を形成し、インバータ２
ｂで出力を駆動する。
その動作を説明する。図１において、クロック信号の論
理値が”０”の場合、トライステートインバータ１ａは
ＯＮとなり、マスタ側は透過状態となる。ＮＭＯＳトラ
ンジスタ３ａ,３ｂはＯＦＦとなり、ＤＦＦの入力信号
はマスタ側から、スレーブ側には伝達されない。また同
時にインバータ１ｂに対して、言い換えればマスタ側に
対して保持回路を形成するインバータ４がＯＦＦ状態と
なる。この時トライステート・インバータ２ａがＯＮで
あるので、スレーブ側はインバータ４と、トライステー
ト・インバータ２ａで保持回路を形成し、インバータ２
ｂで出力を駆動する。
【００１８】一方、クロックの論理値が”１”となる場
合には、クロック信号の立ち上がりエッジに同期して、
トライステート・インバータ１ａがＯＦＦとなり、代っ
てＮＭＯＳトランジスタ３ａ,３ｂがＯＮとなる。これ
によりマスタ側のデータがＤＦＦの出力側に伝達され
る。この時ＤＦＦの入力信号が遮断されている為、不定
状態による誤動作やリーク防止の為、インバータ４が保
持回路として機能する。また、信号の衝突で動作速度や
消費電力に、悪影響を与えない様にする為、トライステ
ート・インバータ２ａはＯＦＦとなる。
合には、クロック信号の立ち上がりエッジに同期して、
トライステート・インバータ１ａがＯＦＦとなり、代っ
てＮＭＯＳトランジスタ３ａ,３ｂがＯＮとなる。これ
によりマスタ側のデータがＤＦＦの出力側に伝達され
る。この時ＤＦＦの入力信号が遮断されている為、不定
状態による誤動作やリーク防止の為、インバータ４が保
持回路として機能する。また、信号の衝突で動作速度や
消費電力に、悪影響を与えない様にする為、トライステ
ート・インバータ２ａはＯＦＦとなる。
【００１９】つまり、本実施の形態の場合、クロック信
号の論理値が”０”の時、スレーブ側の保持回路として
機能していたインバータ４は、クロック信号の論理値
が”１”の場合には、マスタ側の保持回路として機能す
る事ができる。
号の論理値が”０”の時、スレーブ側の保持回路として
機能していたインバータ４は、クロック信号の論理値
が”１”の場合には、マスタ側の保持回路として機能す
る事ができる。
【００２０】従来例である図３の様なＤＦＦと比較した
場合、マスタ側の保持用インバータ６ｂとスレーブ側の
保持用インバータ７ｂは、本実施の形態においては、イ
ンバータ４に相当する。即ち本実施の形態では、一つの
保持用インバータ４で、マスタ、スレーブ２つの保持機
能を共有する回路構成を具備している。この様に機能を
共有させてトランジスタ数を削減する事で、レイアウト
面積と消費電力の削減が可能となる。
場合、マスタ側の保持用インバータ６ｂとスレーブ側の
保持用インバータ７ｂは、本実施の形態においては、イ
ンバータ４に相当する。即ち本実施の形態では、一つの
保持用インバータ４で、マスタ、スレーブ２つの保持機
能を共有する回路構成を具備している。この様に機能を
共有させてトランジスタ数を削減する事で、レイアウト
面積と消費電力の削減が可能となる。
【００２１】（実施の形態２）以下本発明における実施
の形態２として、実施の形態１の改善型Ｄフリップ・フ
ロップ（ＤＦＦ）について、図面を参照しながら説明す
る。図２は本実施の形態におけるスタティック型ＤＦＦ
の回路構成を示す。
の形態２として、実施の形態１の改善型Ｄフリップ・フ
ロップ（ＤＦＦ）について、図面を参照しながら説明す
る。図２は本実施の形態におけるスタティック型ＤＦＦ
の回路構成を示す。
【００２２】図１において、マスタ・スレーブ間のデー
タ転送をＯＮ、ＯＦＦする機能とマスタ側の保持機能を
ＯＮ、ＯＦＦする機能を共用したＮＭＯＳトランジスタ
３ａ、３ｂの動作を改善した回路を図２に示す。
タ転送をＯＮ、ＯＦＦする機能とマスタ側の保持機能を
ＯＮ、ＯＦＦする機能を共用したＮＭＯＳトランジスタ
３ａ、３ｂの動作を改善した回路を図２に示す。
【００２３】例えば、図１の回路においては、マスタ側
からスレーブ側に書き込むデータが”１”の場合、図１
の回路は、スイッチ素子がＮＭＯＳのみで構成されてい
る為、出力側には十分なハイレベルを維持する事が困難
なケースもある。これはＮＭＯＳが電位をＧＮＤに引き
落とす能力は十分持っているのに対し、ＶＤＤに引き上
げる能力は必ずしも十分でない事が原因である。通常動
作では問題が発生しなくとも、回路の使用形態等によっ
ては、電源電圧の僅かな低下などが、誤動作の原因を引
き起こすケースも考えられる。この様な場合は、図２に
示した回路の様に、ＮＭＯＳとＰＭＯＳの両方を用いた
スイッチ素子１３ａ,１３ｂを用いることで解決でき
る。そして本実施の形態でもトランジスタ数の観点から
見れば、図３（従来例）と比較しても判る様に、このス
イッチ部でのトランジスタ数の増加はなく、依然として
保持回路を共有した部分でのトランジスタ数削減効果は
残る。従って、レイアウトの小さなフリップ・フロップ
が提供できる。
からスレーブ側に書き込むデータが”１”の場合、図１
の回路は、スイッチ素子がＮＭＯＳのみで構成されてい
る為、出力側には十分なハイレベルを維持する事が困難
なケースもある。これはＮＭＯＳが電位をＧＮＤに引き
落とす能力は十分持っているのに対し、ＶＤＤに引き上
げる能力は必ずしも十分でない事が原因である。通常動
作では問題が発生しなくとも、回路の使用形態等によっ
ては、電源電圧の僅かな低下などが、誤動作の原因を引
き起こすケースも考えられる。この様な場合は、図２に
示した回路の様に、ＮＭＯＳとＰＭＯＳの両方を用いた
スイッチ素子１３ａ,１３ｂを用いることで解決でき
る。そして本実施の形態でもトランジスタ数の観点から
見れば、図３（従来例）と比較しても判る様に、このス
イッチ部でのトランジスタ数の増加はなく、依然として
保持回路を共有した部分でのトランジスタ数削減効果は
残る。従って、レイアウトの小さなフリップ・フロップ
が提供できる。
【００２４】（実施の形態３）以下本発明における実施
の形態３として、セット端子付Ｄフリップ・フロップに
ついて、図面を参照しながら説明する。図５は本実施の
形態におけるセット端子付スタティック型ＤＦＦの回路
構成を示す。
の形態３として、セット端子付Ｄフリップ・フロップに
ついて、図面を参照しながら説明する。図５は本実施の
形態におけるセット端子付スタティック型ＤＦＦの回路
構成を示す。
【００２５】本実施の形態は、実施の形態１と同様、マ
スタ側とスレーブ側の保持回路において共有する箇所
（インバータ４）を設けたが、この共有する箇所にセッ
ト機能を付加する為、実施の形態１のインバータ４の代
りに、ＮＡＮＤゲート９で構成した。即ちＮＡＮＤゲー
ト９の２入力のうち一方をセット端子とし、セット端子
に入力されるセット信号Ｓの論理値が”１”の場合はＮ
ＡＮＤ９ゲートがインバータとして機能する為、実施の
形態１と同様の動作を行う事が出来る。
スタ側とスレーブ側の保持回路において共有する箇所
（インバータ４）を設けたが、この共有する箇所にセッ
ト機能を付加する為、実施の形態１のインバータ４の代
りに、ＮＡＮＤゲート９で構成した。即ちＮＡＮＤゲー
ト９の２入力のうち一方をセット端子とし、セット端子
に入力されるセット信号Ｓの論理値が”１”の場合はＮ
ＡＮＤ９ゲートがインバータとして機能する為、実施の
形態１と同様の動作を行う事が出来る。
【００２６】セット動作時は、クロックの論理値が”
０”の場合、ＮＡＮＤゲート９は、スレーブ側で保持回
路を形成しており、セット信号Ｓの論理値”０”が入力
されると、ＮＡＮＤゲート出力は必ず論理値”１”が出
力される。従って、ＤＦＦの出力端子Ｑを論理値”０”
とする事が出来る。
０”の場合、ＮＡＮＤゲート９は、スレーブ側で保持回
路を形成しており、セット信号Ｓの論理値”０”が入力
されると、ＮＡＮＤゲート出力は必ず論理値”１”が出
力される。従って、ＤＦＦの出力端子Ｑを論理値”０”
とする事が出来る。
【００２７】一方、クロックの論理値が”１”の場合、
ＮＡＮＤゲート９は、マスタ側で保持回路を形成してお
り、セット信号Ｓの論理値”０”が入力されると、ＮＡ
ＮＤゲート出力は必ず論理値”１”が出力する為、ＤＦ
Ｆの出力端子Ｑを論理値”０”とする事が出来る。
ＮＡＮＤゲート９は、マスタ側で保持回路を形成してお
り、セット信号Ｓの論理値”０”が入力されると、ＮＡ
ＮＤゲート出力は必ず論理値”１”が出力する為、ＤＦ
Ｆの出力端子Ｑを論理値”０”とする事が出来る。
【００２８】即ち、図６に示す様な従来例では、マスタ
・スレーブ両方にセット用のＮＡＮＤゲートが必要であ
るが、本実施の形態では、１個のＮＡＮＤゲートでこれ
ら２個分の機能を実現可能な回路となっている。従っ
て、ＮＡＮＤゲートをマスタ、スレーブで共有している
分だけトランジスタ数を削減可能であり、この際、動作
速度への影響を与える事なくレイアウト面積の削減が図
れる。
・スレーブ両方にセット用のＮＡＮＤゲートが必要であ
るが、本実施の形態では、１個のＮＡＮＤゲートでこれ
ら２個分の機能を実現可能な回路となっている。従っ
て、ＮＡＮＤゲートをマスタ、スレーブで共有している
分だけトランジスタ数を削減可能であり、この際、動作
速度への影響を与える事なくレイアウト面積の削減が図
れる。
【００２９】なお、本実施の形態では、共有する箇所に
セット機能を付加する為、ＮＡＮＤゲート９を用いて構
成したが、共有する箇所にリセット機能を付加するなら
ば、ＮＡＮＤゲート９の代わりにＮＯＲ素子を用い、さ
らにセット信号Ｓの代わりにリセット信号Ｒを用いれ
ば、実現できることは言うまでもない。
セット機能を付加する為、ＮＡＮＤゲート９を用いて構
成したが、共有する箇所にリセット機能を付加するなら
ば、ＮＡＮＤゲート９の代わりにＮＯＲ素子を用い、さ
らにセット信号Ｓの代わりにリセット信号Ｒを用いれ
ば、実現できることは言うまでもない。
【００３０】
【発明の効果】本発明によれば、マスタ・スレーブ両方
に保持回路を持ったスタティック型フリップ・フロップ
を、動作速度を低下させることなくレイアウト面積と消
費電力を削減した回路実現できる。
に保持回路を持ったスタティック型フリップ・フロップ
を、動作速度を低下させることなくレイアウト面積と消
費電力を削減した回路実現できる。
【図１】本発明の第１の実施形態によるスタティック型
ＤＦＦの回路構成図
ＤＦＦの回路構成図
【図２】本発明の第２の実施形態によるスタティック型
ＤＦＦの回路構成図
ＤＦＦの回路構成図
【図３】従来例におけるスタティック型ＤＦＦの回路構
成図
成図
【図４】従来例におけるセミスタティック型ＤＦＦの回
路構成図
路構成図
【図５】本発明の第３の実施形態によるセット付スタテ
ィック型ＤＦＦの回路構成図
ィック型ＤＦＦの回路構成図
【図６】従来例におけるセット付スタティック型ＤＦＦ
の回路構成図
の回路構成図
１ａ,２ａ トライステートインバータ １ｂ,２ｂ,５,６ｂ,７ｂ インバータ ３ａ,３ｂ ＮＭＯＳトランジスタ ４ マスタ／スレーブ共用の保持用インバータ ６ａ,７ａ,８ スイッチ素子 ９ マスタ／スレーブ共用のＮＡＮＤゲート
Claims (4)
- 【請求項１】 マスタ側の保持回路と、スレーブ側の保
持回路とを具備し、 前記マスタ側の保持回路と前記スレーブ側の保持回路に
おいて、共用する箇所を有することを特徴とするフリッ
プ・フロップ回路。 - 【請求項２】 前記共用する箇所を前記マスタ側の保持
回路とするかまたは前記スレーブ側の保持回路とするか
を切り換える第１のスイッチ素子を有することを特徴と
する請求項１記載のフリップ・フロップ回路。 - 【請求項３】 マスタ側からスレーブ側にデータを伝達
したり、マスタ側とスレーブ側を電気的に切断する第２
のスイッチ素子を有し、 前記第１のスイッチ素子と前記第２のスイッチ素子とを
共用することを特徴とする請求項２記載のフリップ・フ
ロップ回路。 - 【請求項４】 前記共用する箇所にセットまたはリセッ
ト機能を設けたことを特徴とするフ請求項１乃至請求項
３記載のフリップ・フロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10136405A JPH11330917A (ja) | 1998-05-19 | 1998-05-19 | フリップ・フロップ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10136405A JPH11330917A (ja) | 1998-05-19 | 1998-05-19 | フリップ・フロップ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11330917A true JPH11330917A (ja) | 1999-11-30 |
Family
ID=15174404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10136405A Pending JPH11330917A (ja) | 1998-05-19 | 1998-05-19 | フリップ・フロップ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11330917A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7301381B2 (en) | 2004-11-17 | 2007-11-27 | Samsung Electronics Co., Ltd. | Clocked state devices including master-slave terminal transmission gates and methods of operating same |
| JP2008219785A (ja) * | 2007-03-07 | 2008-09-18 | Sanyo Electric Co Ltd | 半導体集積回路 |
| US9473117B2 (en) | 2015-02-13 | 2016-10-18 | Samsung Electronics Co., Ltd. | Multi-bit flip-flops and scan chain circuits |
-
1998
- 1998-05-19 JP JP10136405A patent/JPH11330917A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7301381B2 (en) | 2004-11-17 | 2007-11-27 | Samsung Electronics Co., Ltd. | Clocked state devices including master-slave terminal transmission gates and methods of operating same |
| JP2008219785A (ja) * | 2007-03-07 | 2008-09-18 | Sanyo Electric Co Ltd | 半導体集積回路 |
| US9473117B2 (en) | 2015-02-13 | 2016-10-18 | Samsung Electronics Co., Ltd. | Multi-bit flip-flops and scan chain circuits |
| US9891283B2 (en) | 2015-02-13 | 2018-02-13 | Samsung Electronics Co., Ltd. | Multi-bit flip-flops and scan chain circuits |
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