JP2001127595A - フリップフロップ回路 - Google Patents
フリップフロップ回路Info
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- flop circuit
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Abstract
(57)【要約】
【課題】 動作速度を低下させる事なく、レイアウト面
積削減とクロック部の低消費電力化を図る。 【解決手段】 スレーブラッチ部１２１にはＶＤＤから
ＧＮＤに遷移するか、またはＧＮＤからＶＤＤに遷移す
る２入力ノードｎｄ，ｐｄを具備し、これらのノードに
対してマスターラッチ部１２０のドライブ素子でホール
ド回路へのデータ書き込みを実施する回路構成を有する
ことにより、クロック信号によりスイッチングするスイ
ッチング制御素子の数を極力抑えたものである。
積削減とクロック部の低消費電力化を図る。 【解決手段】 スレーブラッチ部１２１にはＶＤＤから
ＧＮＤに遷移するか、またはＧＮＤからＶＤＤに遷移す
る２入力ノードｎｄ，ｐｄを具備し、これらのノードに
対してマスターラッチ部１２０のドライブ素子でホール
ド回路へのデータ書き込みを実施する回路構成を有する
ことにより、クロック信号によりスイッチングするスイ
ッチング制御素子の数を極力抑えたものである。
Description
【０００１】
【発明の属する技術分野】本発明は、高速動作、低消費
電力、且つレイアウト面積が小さいフリップフロップ回
路に関する。
電力、且つレイアウト面積が小さいフリップフロップ回
路に関する。
【０００２】
【従来の技術】ＬＳＩの低消費電力化またはチップ面積
削減を図る上で、そのＬＳＩを構成する基本セルの性能
向上が重要となる。その基本セルの中でも、ＬＳＩ全体
に占める使用率、セルのレイアウト面積、消費電力のい
ずれにおいても大きい割合を占めるフリップフリップ回
路のレイアウト面積の削減と低消費電力化は、ＬＳＩ全
体の性能向上を図る上で重要な課題となる。
削減を図る上で、そのＬＳＩを構成する基本セルの性能
向上が重要となる。その基本セルの中でも、ＬＳＩ全体
に占める使用率、セルのレイアウト面積、消費電力のい
ずれにおいても大きい割合を占めるフリップフリップ回
路のレイアウト面積の削減と低消費電力化は、ＬＳＩ全
体の性能向上を図る上で重要な課題となる。
【０００３】特に、プロセッサに見られるパイプライン
処理において、ハードウエアの構成上、より深いパイプ
ライン段数に設計することで処理速度の高速化を図った
ＬＳＩでは、フリップフロップ回路の使用数が著しく増
加する。前記ＬＳＩにおいて、クロック信号の遷移で消
費される電力は、全体の半分以上を占める。
処理において、ハードウエアの構成上、より深いパイプ
ライン段数に設計することで処理速度の高速化を図った
ＬＳＩでは、フリップフロップ回路の使用数が著しく増
加する。前記ＬＳＩにおいて、クロック信号の遷移で消
費される電力は、全体の半分以上を占める。
【０００４】従来、一般的に用いられているフリップフ
ロップ回路として、マスターラッチとスレーブラッチか
ら構成されるスタティック型フリップフロップ回路があ
る。このフリップフロップ回路の回路図を図６に示す。
ロップ回路として、マスターラッチとスレーブラッチか
ら構成されるスタティック型フリップフロップ回路があ
る。このフリップフロップ回路の回路図を図６に示す。
【０００５】図６に示すフリップフロップ回路は、マス
ターラッチ、スレーブラッチそれぞれの入力信号を遮断
するスイッチ素子６１と６２、及びマスター部、スレー
ブ部にあるそれぞれのホールド回路をオン、オフさせる
スイッチング素子６３と６４が具備されており、これら
のスイッチング素子はクロック信号に同期して動作させ
ている。
ターラッチ、スレーブラッチそれぞれの入力信号を遮断
するスイッチ素子６１と６２、及びマスター部、スレー
ブ部にあるそれぞれのホールド回路をオン、オフさせる
スイッチング素子６３と６４が具備されており、これら
のスイッチング素子はクロック信号に同期して動作させ
ている。
【０００６】
【発明が解決しようとする課題】しかしながら、図６の
回路構成では、フリップフロップ回路のクロック端子に
素子６１〜６６が接続されており、構成するトランジス
タ数は少なくとも１２個となる。フリップフロップ回路
全体を構成するトランジスタは２４個であるので、クロ
ック端子に接続されるトランジスタ数は半分をしめてい
る。
回路構成では、フリップフロップ回路のクロック端子に
素子６１〜６６が接続されており、構成するトランジス
タ数は少なくとも１２個となる。フリップフロップ回路
全体を構成するトランジスタは２４個であるので、クロ
ック端子に接続されるトランジスタ数は半分をしめてい
る。
【０００７】即ち、従来最も頻繁に使用されていた図６
のスタティック型フリップフロップ回路は、クロック端
子の入力容量が大きい構成であり、ＬＳＩ全体に占める
フリップフロップの使用数が多ければ多いほどまたはク
ロック周波数が高くなればなるほど、フリップフロップ
の消費電力がＬＳＩに及ぼす影響は一層顕著となる。
のスタティック型フリップフロップ回路は、クロック端
子の入力容量が大きい構成であり、ＬＳＩ全体に占める
フリップフロップの使用数が多ければ多いほどまたはク
ロック周波数が高くなればなるほど、フリップフロップ
の消費電力がＬＳＩに及ぼす影響は一層顕著となる。
【０００８】本発明は、前記の様なクロック周波数が高
いまたは、パイプライン段数が深いなどフリップフロッ
プの使用数が多いＬＳＩシステムでも低消費電力に寄与
するフリップフロップ回路であって、動作速度を低下さ
せる事なく、レイアウト面積削減とクロック部の低消費
電力化が図れる回路構成を具備したフリップフロップ回
路を提供する事を目的とする。
いまたは、パイプライン段数が深いなどフリップフロッ
プの使用数が多いＬＳＩシステムでも低消費電力に寄与
するフリップフロップ回路であって、動作速度を低下さ
せる事なく、レイアウト面積削減とクロック部の低消費
電力化が図れる回路構成を具備したフリップフロップ回
路を提供する事を目的とする。
【０００９】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、２対ＰＮ型直列接続のＮ型ＭＯＳとＰ型
ＭＯＳと２つの出力端子を具備し、クロック信号に同期
して動作するスイッチング素子がアクティブとなると、
データ入力信号の論理値によって決定する前記２対ＰＮ
型直列接続のいずれか一方のＮ型ＭＯＳとＰ型ＭＯＳ
が、前記２つの出力端子をおのおの駆動する回路構成の
マスターラッチ部と、高電位（例えばＶＤＤ）から低電
位（例えばＧＮＤ）に、もしくは低電位から高電位に遷
移する２入力ノードを具備し、これらのノードに対して
前記マスターラッチ部でホールド回路へのデータ書き込
みを実施する回路構成のスレーブラッチ部を備えたこと
を特徴とする。
め、本発明は、２対ＰＮ型直列接続のＮ型ＭＯＳとＰ型
ＭＯＳと２つの出力端子を具備し、クロック信号に同期
して動作するスイッチング素子がアクティブとなると、
データ入力信号の論理値によって決定する前記２対ＰＮ
型直列接続のいずれか一方のＮ型ＭＯＳとＰ型ＭＯＳ
が、前記２つの出力端子をおのおの駆動する回路構成の
マスターラッチ部と、高電位（例えばＶＤＤ）から低電
位（例えばＧＮＤ）に、もしくは低電位から高電位に遷
移する２入力ノードを具備し、これらのノードに対して
前記マスターラッチ部でホールド回路へのデータ書き込
みを実施する回路構成のスレーブラッチ部を備えたこと
を特徴とする。
【００１０】
【発明の実施の形態】本発明のフリップフロップ回路
は、入力データ信号の論理状態によって決定する一組の
Ｎ型、Ｐ型ＭＯＳによって、低電位ＧＮＤレベルと高電
位ＶＤＤレベルになる２つの出力端子を具備したマスタ
ーラッチ部と２入力のスレーブラッチ部を具備し、クロ
ック信号が遷移する際にマスターラッチ部及びスレーブ
ラッチ部を動作させるクロック制御用スイッチング素子
を、少ない素子数で構成することを特徴とする。
は、入力データ信号の論理状態によって決定する一組の
Ｎ型、Ｐ型ＭＯＳによって、低電位ＧＮＤレベルと高電
位ＶＤＤレベルになる２つの出力端子を具備したマスタ
ーラッチ部と２入力のスレーブラッチ部を具備し、クロ
ック信号が遷移する際にマスターラッチ部及びスレーブ
ラッチ部を動作させるクロック制御用スイッチング素子
を、少ない素子数で構成することを特徴とする。
【００１１】上記構成によれば、クロック端子に接続さ
れるトランジスタ数が少ない為、入力容量が小さくクロ
ック信号遷移時の消費電力を抑制でき、また、全体を構
成するトランジスタ数がスタティック型フリップフロッ
プ回路に比べ少なく、マスクレイアウト面積を小さくす
ることが可能である。
れるトランジスタ数が少ない為、入力容量が小さくクロ
ック信号遷移時の消費電力を抑制でき、また、全体を構
成するトランジスタ数がスタティック型フリップフロッ
プ回路に比べ少なく、マスクレイアウト面積を小さくす
ることが可能である。
【００１２】（実施の形態１）以下に、本発明の実施形
態のフリップフロップ回路について図面を参照しながら
説明する。図１は本発明の実施形態１におけるフリップ
フロップ回路の回路構成を示すものである。また、図５
は図１のフリップフロップ回路におけるタイミングチャ
ートである。
態のフリップフロップ回路について図面を参照しながら
説明する。図１は本発明の実施形態１におけるフリップ
フロップ回路の回路構成を示すものである。また、図５
は図１のフリップフロップ回路におけるタイミングチャ
ートである。
【００１３】図１において、本実施形態のフリップフロ
ップ回路は、マスターラッチ部120と、スレーブラッチ
部121から構成される。
ップ回路は、マスターラッチ部120と、スレーブラッチ
部121から構成される。
【００１４】マスターラッチ部120は、Ｎ型MOS101、10
2、105、106、107とＰ型MOS103、104、データ入力信号
の反転信号を作るインバータ114及びクロックの反転信
号を作るインバータ115から構成される。
2、105、106、107とＰ型MOS103、104、データ入力信号
の反転信号を作るインバータ114及びクロックの反転信
号を作るインバータ115から構成される。
【００１５】また、スレーブラッチ部121は、ホールド
回路を構成する２つのインバータ110、111とＱ出力端子
の外部負荷を駆動するドライバ素子113及びマスターラ
ッチからの信号をクロックに同期して転送・遮断するス
イッチング素子108、109から構成される。
回路を構成する２つのインバータ110、111とＱ出力端子
の外部負荷を駆動するドライバ素子113及びマスターラ
ッチからの信号をクロックに同期して転送・遮断するス
イッチング素子108、109から構成される。
【００１６】以下に本実施形態の動作を説明する。デー
タ入力端子の状態によって、Ｎ型MOS101か102のいずれ
か一方がオン（ＯＮ）状態となる。例えば、図１におけ
るデータ入力端子ＤがＶＤＤレベルに達した（以下、各
ノードの電位がＶＤＤで有る場合（高電位である場
合）、論理的には１で有るので”１”と表現し、ＧＮＤ
レベルの有る場合（低電位である場合）を”０”と表現
する）場合、Ｎ型MOS101がＯＮ状態になる。
タ入力端子の状態によって、Ｎ型MOS101か102のいずれ
か一方がオン（ＯＮ）状態となる。例えば、図１におけ
るデータ入力端子ＤがＶＤＤレベルに達した（以下、各
ノードの電位がＶＤＤで有る場合（高電位である場
合）、論理的には１で有るので”１”と表現し、ＧＮＤ
レベルの有る場合（低電位である場合）を”０”と表現
する）場合、Ｎ型MOS101がＯＮ状態になる。
【００１７】このとき、クロック信号が”０”の期間で
はＮ型MOS105もオン状態であるので、マスターラッチ部
120における一方の出力端子ｎｄはＧＮＤレベルに変化
する。これをタイミングチャートで示したのが図５の５
１である。
はＮ型MOS105もオン状態であるので、マスターラッチ部
120における一方の出力端子ｎｄはＧＮＤレベルに変化
する。これをタイミングチャートで示したのが図５の５
１である。
【００１８】また、これに伴いＰ型MOS104もオンとな
り、マスターラッチ部における他方の出力端子ｐｄはＶ
ＤＤレベルとなる（図５の５２参照）。
り、マスターラッチ部における他方の出力端子ｐｄはＶ
ＤＤレベルとなる（図５の５２参照）。
【００１９】クロック信号が”１”から”０”に遷移す
ると、出力端子ｎｄをＧＮＤに保持するパスが無くな
る。しかしクロック信号が”１”から”０”に遷移する
前にＮ型MOS107が出力端子ｎｄをＧＮＤレベルに保持す
る。
ると、出力端子ｎｄをＧＮＤに保持するパスが無くな
る。しかしクロック信号が”１”から”０”に遷移する
前にＮ型MOS107が出力端子ｎｄをＧＮＤレベルに保持す
る。
【００２０】即ち、クロック信号が”０”の期間では、
マスターラッチ部120においては、Ｎ型MOS107とＰ型MOS
103のペアか、もしくはＮ型MOS106とＰ型MOS104のペア
のいずれかによって、マスターラッチ部の２つの出力端
子は、一方を”０”に他方を”１”に保持する。
マスターラッチ部120においては、Ｎ型MOS107とＰ型MOS
103のペアか、もしくはＮ型MOS106とＰ型MOS104のペア
のいずれかによって、マスターラッチ部の２つの出力端
子は、一方を”０”に他方を”１”に保持する。
【００２１】もし、クロック信号が”０”の期間にデー
タ入力端子が遷移しても、マスターラッチ部120の保持
状態が変化することは無い（図５の５３参照）。
タ入力端子が遷移しても、マスターラッチ部120の保持
状態が変化することは無い（図５の５３参照）。
【００２２】また、クロック信号が”０”から”１”に
遷移すると、スイッチング素子108と109はオンとなり、
マスターラッチ部120の出力端子の信号状態をスレーブ
ラッチ部121のホールド回路の保持ノード118と119へ伝
達する。
遷移すると、スイッチング素子108と109はオンとなり、
マスターラッチ部120の出力端子の信号状態をスレーブ
ラッチ部121のホールド回路の保持ノード118と119へ伝
達する。
【００２３】ホールド回路を構成するインバータ110と1
11は、それぞれ出力端子ｎｄとｐｄによってＧＮＤもし
くはＶＤＤレベルに遷移し、マスターラッチ部120に保
持していた信号がホールド回路に保持され、保持された
状態は出力ドライバ113によって、フリップフロップ回
路の出力端子Ｑへ出力され、外部負荷を駆動する（図５
の５４参照）。
11は、それぞれ出力端子ｎｄとｐｄによってＧＮＤもし
くはＶＤＤレベルに遷移し、マスターラッチ部120に保
持していた信号がホールド回路に保持され、保持された
状態は出力ドライバ113によって、フリップフロップ回
路の出力端子Ｑへ出力され、外部負荷を駆動する（図５
の５４参照）。
【００２４】以上のように本実施形態によれば、クロッ
ク端子に接続されるトランジスタ数が少ない為、入力容
量が小さくクロック信号遷移時の消費電力を抑制でき、
また、全体を構成するトランジスタ数がスタティック型
フリップフロップ回路に比べ少なく、マスクレイアウト
面積を小さくすることが可能である。
ク端子に接続されるトランジスタ数が少ない為、入力容
量が小さくクロック信号遷移時の消費電力を抑制でき、
また、全体を構成するトランジスタ数がスタティック型
フリップフロップ回路に比べ少なく、マスクレイアウト
面積を小さくすることが可能である。
【００２５】（実施の形態２）次に、前記実施の形態の
応用として、実施形態１を改善した実施の形態２につい
て説明する。以下、本発明における実施の形態２とし
て、実施の形態１の改善型フリップフロップ回路につい
て、図面を参照しながら説明する。図２は本実施形態に
おけるフリップフロップ回路の回路構成を示す。
応用として、実施形態１を改善した実施の形態２につい
て説明する。以下、本発明における実施の形態２とし
て、実施の形態１の改善型フリップフロップ回路につい
て、図面を参照しながら説明する。図２は本実施形態に
おけるフリップフロップ回路の回路構成を示す。
【００２６】実施の形態１はホールド回路部を２つのイ
ンバータ110、111で構成したが、このホールド回路へデ
ータを書き込む時、書き込む前の保持状態とは反転の信
号を保持させる様な場合は、マスターラッチ部120を駆
動するＰ型MOS103とＮ型MOS106のペアか、または、Ｐ型
MOS104とＮ型MOS107のペアのいずれかのペアトランジス
タが出力する出力信号とホールド回路のインバータが保
持している保持信号が衝突する。
ンバータ110、111で構成したが、このホールド回路へデ
ータを書き込む時、書き込む前の保持状態とは反転の信
号を保持させる様な場合は、マスターラッチ部120を駆
動するＰ型MOS103とＮ型MOS106のペアか、または、Ｐ型
MOS104とＮ型MOS107のペアのいずれかのペアトランジス
タが出力する出力信号とホールド回路のインバータが保
持している保持信号が衝突する。
【００２７】このため、ホールド回路部やマスターラッ
チ部120内のノード116、117を駆動するＰ型MOS103とＮ
型MOS106か、もしくはＰ型MOS104とＮ型MOS107の部分で
リーク電流が発生したり、クロック信号の立上がりエッ
ジからフリップ・フロップの出力へ信号が出力するまで
の遅延時間が大きくなる要因になる。
チ部120内のノード116、117を駆動するＰ型MOS103とＮ
型MOS106か、もしくはＰ型MOS104とＮ型MOS107の部分で
リーク電流が発生したり、クロック信号の立上がりエッ
ジからフリップ・フロップの出力へ信号が出力するまで
の遅延時間が大きくなる要因になる。
【００２８】実施の形態２は、前記ホールド回路部を２
つのＮＡＮＤゲート２１０、２１１を用いてＲＳラッチ
を構成する回路に改善することで、前述の課題を解決し
ている。
つのＮＡＮＤゲート２１０、２１１を用いてＲＳラッチ
を構成する回路に改善することで、前述の課題を解決し
ている。
【００２９】即ち、実施の形態２の回路構成では、マス
ターラッチ部１２０の出力信号がスレーブラッチ部２２
１のホールド回路部で信号の衝突が発生しない接続とし
たため、より高速で低消費電力なフリップフロップ回路
を実現できる。
ターラッチ部１２０の出力信号がスレーブラッチ部２２
１のホールド回路部で信号の衝突が発生しない接続とし
たため、より高速で低消費電力なフリップフロップ回路
を実現できる。
【００３０】（実施の形態３）次に、前記実施の形態１
における応用として、実施の形態２を改善した実施の形
態３について説明する。
における応用として、実施の形態２を改善した実施の形
態３について説明する。
【００３１】実施の形態３は、多層クロックを用いたＬ
ＳＩシステムへ搭載する場合の応用例であって、実施の
形態２における改善回路である。図３は本発明の実施の
形態３におけるフリップフロップ回路の回路構成を示
す。
ＳＩシステムへ搭載する場合の応用例であって、実施の
形態２における改善回路である。図３は本発明の実施の
形態３におけるフリップフロップ回路の回路構成を示
す。
【００３２】実施の形態２のような回路において、例え
ばデータ入力端子が”１”の場合、クロック信号が”
１”から”０”に変化すると、マスターラッチ部の出力
端子ｎｄがＧＮＤレベルに変化する。この出力端子が変
化する期間におけるＮ型ＭＯＳ１０５のドレイン端子と
Ｎ型ＭＯＳ１０１のソース端子間の電位差はＶＤＤから
ＧＮＤに連続的に変化する。
ばデータ入力端子が”１”の場合、クロック信号が”
１”から”０”に変化すると、マスターラッチ部の出力
端子ｎｄがＧＮＤレベルに変化する。この出力端子が変
化する期間におけるＮ型ＭＯＳ１０５のドレイン端子と
Ｎ型ＭＯＳ１０１のソース端子間の電位差はＶＤＤから
ＧＮＤに連続的に変化する。
【００３３】このため、Ｎ型ＭＯＳ１０１とＭＯＳ１０
５では、この電位差の２乗に比例し、N型ＭＯＳ１０１
のソース端子とＮ型ＭＯＳ１０５のドレイン端子間の抵
抗に比例する電力が熱損失分として消費される。
５では、この電位差の２乗に比例し、N型ＭＯＳ１０１
のソース端子とＮ型ＭＯＳ１０５のドレイン端子間の抵
抗に比例する電力が熱損失分として消費される。
【００３４】実施の形態３は、前記ＭＯＳの熱損失分
（抵抗性消費電力）を抑制することで、フリップフロッ
プ回路の消費電力を小さくする一手法である。
（抵抗性消費電力）を抑制することで、フリップフロッ
プ回路の消費電力を小さくする一手法である。
【００３５】実施の形態３の回路において、Ｐ型ＭＯＳ
１０３，１０４のソース端子にクロックと同期した信号
を供給し、Ｎ型ＭＯＳ１０５のドレイン側にクロックの
反転信号と同期した信号を供給する。
１０３，１０４のソース端子にクロックと同期した信号
を供給し、Ｎ型ＭＯＳ１０５のドレイン側にクロックの
反転信号と同期した信号を供給する。
【００３６】これにより、例えば図３の回路において、
データ入力端子が”１”の場合、クロック信号が”１”
から”０”に遷移する期間では、Ｎ型ＭＯＳ１０５のゲ
ート端子の電位が上昇するのに同期して、ドレイン端子
の電位が降下する。そして、このドレインノードの変化
に追従してノード１１６の電位も降下する。
データ入力端子が”１”の場合、クロック信号が”１”
から”０”に遷移する期間では、Ｎ型ＭＯＳ１０５のゲ
ート端子の電位が上昇するのに同期して、ドレイン端子
の電位が降下する。そして、このドレインノードの変化
に追従してノード１１６の電位も降下する。
【００３７】このため、マスターラッチ部３２０の出力
端子ｎｄがＧＮＤレベルに遷移する期間におけるN型Ｍ
ＯＳ１０１のドレイン端子とＮ型ＭＯＳ１０５のドレイ
ン端子間の電位差は、理想的には０Ｖとなる。
端子ｎｄがＧＮＤレベルに遷移する期間におけるN型Ｍ
ＯＳ１０１のドレイン端子とＮ型ＭＯＳ１０５のドレイ
ン端子間の電位差は、理想的には０Ｖとなる。
【００３８】実際にはいくらかの電位差を生じるが、大
変小さな値であるため、クロック信号立ち下がり期間に
おけるＮ型ＭＯＳ１０１のソース端子とＮ型ＭＯＳ１０
５のドレイン端子間で消費される抵抗消費電力は、前記
実施の形態２の場合に比べ小さくなる。
変小さな値であるため、クロック信号立ち下がり期間に
おけるＮ型ＭＯＳ１０１のソース端子とＮ型ＭＯＳ１０
５のドレイン端子間で消費される抵抗消費電力は、前記
実施の形態２の場合に比べ小さくなる。
【００３９】また、ノード１１７についても同様で、Ｐ
型ＭＯＳ１０４のソース端子にはクロック信号と同期し
て電位がＧＮＤからＶＤＤへ変化することで、Ｐ型ＭＯ
Ｓ１０４で消費される抵抗性の電力損失を抑制できる。
型ＭＯＳ１０４のソース端子にはクロック信号と同期し
て電位がＧＮＤからＶＤＤへ変化することで、Ｐ型ＭＯ
Ｓ１０４で消費される抵抗性の電力損失を抑制できる。
【００４０】（実施の形態４）以下、本発明における実
施の形態４として、実施の形態２の改善型フリップフロ
ップ回路について、図面を参照しながら説明する。図４
は、本発明の実施の形態４におけるフリップフロップ回
路の回路構成を示すものである。
施の形態４として、実施の形態２の改善型フリップフロ
ップ回路について、図面を参照しながら説明する。図４
は、本発明の実施の形態４におけるフリップフロップ回
路の回路構成を示すものである。
【００４１】実施の形態４は、フリップフロップ出力Ｑ
の信号論理とデータ入力信号Ｄの信号論理値が”１”同
士か”０”同士で同じであるときは、判定回路４２２に
よってフリップフロップ回路内部にクロック信号の遷移
が伝搬しないように、クロック端子側に接続したスイッ
チング素子への遷移を停止するようになっている。
の信号論理とデータ入力信号Ｄの信号論理値が”１”同
士か”０”同士で同じであるときは、判定回路４２２に
よってフリップフロップ回路内部にクロック信号の遷移
が伝搬しないように、クロック端子側に接続したスイッ
チング素子への遷移を停止するようになっている。
【００４２】これにより、スレーブラッチ部４２１に保
持されている信号の状態が、次のクロック信号の立ち上
がり時にマスターラッチ部４２０へ入力する信号と同じ
場合には、クロック信号を停止してフリップフロップ回
路の消費電力を抑制できる。
持されている信号の状態が、次のクロック信号の立ち上
がり時にマスターラッチ部４２０へ入力する信号と同じ
場合には、クロック信号を停止してフリップフロップ回
路の消費電力を抑制できる。
【００４３】
【発明の効果】以上のように本発明によれば、スタティ
ック型フリップフロップ回路を用いる場合に比べ、動作
速度を低下させることなく、フリップフロップ回路の消
費電力を抑制し、且つ、マスクレイアウト面積を削減し
た回路で実現できる。
ック型フリップフロップ回路を用いる場合に比べ、動作
速度を低下させることなく、フリップフロップ回路の消
費電力を抑制し、且つ、マスクレイアウト面積を削減し
た回路で実現できる。
【図１】本発明の第１の実施形態におけるフリップフロ
ップ回路の回路構成図
ップ回路の回路構成図
【図２】本発明の第２の実施形態におけるフリップフロ
ップ回路の回路構成図
ップ回路の回路構成図
【図３】本発明の第３の実施形態におけるフリップフロ
ップ回路の回路構成図
ップ回路の回路構成図
【図４】本発明の第４の実施形態におけるフリップフロ
ップ回路の回路構成図
ップ回路の回路構成図
【図５】図１のフリップフロップ回路のタイミングチャ
ート
ート
【図６】従来のスタティック型フリップフロップ回路の
回路構成図
回路構成図
１０１，１０２，１０５，１０６，１０７ Ｎ型ＭＯＳ １０３，１０４ Ｐ型ＭＯＳ １０８，１０９ スイッチング素子 １１３ ドライバ素子 １１４，１１５ インバータ １２０，３２０，４２０ マスターラッチ部 １２１，２２１，３２１，４２１ スレーブラッチ部 ２１０，２１１ ＮＡＮＤゲート ４２２ 判定回路
Claims (3)
- 【請求項１】２対ＰＮ型直列接続のＮ型ＭＯＳとＰ型Ｍ
ＯＳと２つの出力端子を具備し、クロック信号に同期し
て動作するスイッチング素子がアクティブとなると、デ
ータ入力信号の論理値によって決定する前記２対ＰＮ型
直列接続のいずれか一方のＮ型ＭＯＳとＰ型ＭＯＳが、
前記２つの出力端子をおのおの駆動する回路構成のマス
ターラッチ部と、 高電位から低電位に、もしくは低電位から高電位に遷移
する２入力ノードを具備し、これらの入力ノードに対し
て前記マスターラッチ部でホールド回路へのデータ書き
込みを実施する回路構成のスレーブラッチ部を備えたこ
とを特徴とするフリップフロップ回路。 - 【請求項２】前記２対のＰＮ型ＭＯＳと低電位へのパス
を形成したスイッチング素子に、クロック信号の反転信
号と同期して変化する電位を供給する回路構成であるこ
とを特徴とする請求項１記載のフリップフロップ回路。 - 【請求項３】出力端子Ｑの論理値と入力端子Ｄの論理値
が同じならば、クロック信号のスイッチング素子への遷
移を停止する回路を具備したことを特徴とする請求項１
記載のフリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30095099A JP2001127595A (ja) | 1999-10-22 | 1999-10-22 | フリップフロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30095099A JP2001127595A (ja) | 1999-10-22 | 1999-10-22 | フリップフロップ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001127595A true JP2001127595A (ja) | 2001-05-11 |
Family
ID=17891047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30095099A Pending JP2001127595A (ja) | 1999-10-22 | 1999-10-22 | フリップフロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001127595A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6714060B2 (en) | 2002-08-06 | 2004-03-30 | Renesas Technology Corp. | Master slave flip-flop circuit functioning as edge trigger flip-flop |
| JP2008136192A (ja) * | 2006-10-27 | 2008-06-12 | Honeywell Internatl Inc | Ｓｅｔ耐性レジスタ |
| US9473117B2 (en) | 2015-02-13 | 2016-10-18 | Samsung Electronics Co., Ltd. | Multi-bit flip-flops and scan chain circuits |
| CN106297871A (zh) * | 2016-07-25 | 2017-01-04 | 中电海康集团有限公司 | 一种自旋力矩转移磁性随机存储器的写电路结构 |
-
1999
- 1999-10-22 JP JP30095099A patent/JP2001127595A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6714060B2 (en) | 2002-08-06 | 2004-03-30 | Renesas Technology Corp. | Master slave flip-flop circuit functioning as edge trigger flip-flop |
| JP2008136192A (ja) * | 2006-10-27 | 2008-06-12 | Honeywell Internatl Inc | Ｓｅｔ耐性レジスタ |
| US9473117B2 (en) | 2015-02-13 | 2016-10-18 | Samsung Electronics Co., Ltd. | Multi-bit flip-flops and scan chain circuits |
| US9891283B2 (en) | 2015-02-13 | 2018-02-13 | Samsung Electronics Co., Ltd. | Multi-bit flip-flops and scan chain circuits |
| CN106297871A (zh) * | 2016-07-25 | 2017-01-04 | 中电海康集团有限公司 | 一种自旋力矩转移磁性随机存储器的写电路结构 |
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