JP2008219785A - 半導体集積回路 - Google Patents

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Abstract

【課題】LSIの消費電力と回路動作の安定性との関係は、トレードオフ関係にある。
【解決手段】同一のデジタル信号処理を行う、回路構成の異なる複数のフリップフロップ回路が一つの半導体基板上に混載される。複数のフリップフロップ回路の内、第1フリップフロップ回路10は、フリップフロップ回路の外部から供給されるクロック信号を、少なくとも二段のインバータで受けて、それらのインバータから出力されるクロック信号で動作する。第2フリップフロップ回路20は、フリップフロップ回路の外部から供給されるクロック信号を、第1フリップフロップ回路10に含まれるインバータより少ない段数のインバータで受けて、そのクロック信号およびインバータから出力されるクロック信号の少なくとも一方で動作する。
【選択図】図1

Description

本発明は、フリップフロップ回路を搭載した半導体集積回路に関する。
デジタルテレビやデジタルオーディオプレーヤなど、各種デジタル機器が普及してきており、デジタル信号処理を行うLSI(Large Scale Integration)の需要がますます高まっている。このようなLSIには、順序回路の基本要素として多数のフリップフロップ回路が搭載される。
省エネ化が推進されるなか、LSIに対する消費電力の低減が求められている。また、携帯機器を代表とする電池駆動される機器に搭載されるLSIに対しては、駆動時間延長の観点からも消費電力の低減が求められている。
LSIの消費電力を低減させるために、トランジスタのゲートサイズを小さくするなど、様々な手法が提案されている。しかしながら、そのような手法をフリップフロップ回路に用いる場合、フリップフロップ回路に入力されるクロック信号やデータ信号がなまってしまったり、グリッジなどのノイズが発生してしまうことがある。このような現象は、フリップフロップ回路の誤動作の原因となる場合がある。
特許文献1は、フリップフロップ回路が搭載された従来の半導体集積回路の一例を開示する。この半導体集積回路では、フリップフロップ回路にクロックツリー方式でクロック信号を供給する。
特開平5−54100号公報
上述したように、LSIの消費電力と回路動作の安定性との関係は、消費電力を低減しようとすると回路動作が不安定になり、回路動作の信頼性を高めようとすると消費電力の低減が難しくなるというトレードオフ関係にある。
本発明はこうした状況に鑑みてなされたものであり、その目的は、低消費電力で安定動作が可能な半導体集積回路の提供にある。
上記課題を解決するために、本発明のある態様の半導体集積回路は、同一のデジタル信号処理を行う、回路構成の異なる複数のフリップフロップ回路を備える。複数のフリップフロップ回路は、一つの半導体基板上に混載される。
この態様によると、同一のデジタル信号処理を行う、回路構成の異なる複数のフリップフロップ回路を使い分けて使用することにより、低消費電力の要請と安定動作の要請を両立することができる。
複数のフリップフロップ回路は、第1フリップフロップ回路および第2フリップフロップ回路を含み、第1フリップフロップ回路は、複数のインバータを含んで構成される第1バッファを備え、第2フリップフロップ回路は、第1フリップフロップ回路よりも少ない段数のインバータを含んで構成される第2バッファを備えて構成され、第1バッファは、フリップフロップ回路の外部から供給される第1入力クロック信号を受けて、第1フリップフロップ回路に供給し、第2バッファは、フリップフロップ回路の外部から供給される第2入力クロック信号を受けて、第2フリップフロップ回路に供給してもよい。「第1フリップフロップ回路よりも少ない段数」には、ゼロ段が含まれてもよい。すなわち、第2フリップフロップ回路は、外部から供給されるクロック信号を直接利用する形態だけで動作してもよい。
複数のフリップフロップ回路は、複数のクロックドインバータを含む第1フリップフロップ回路と、第1フリップフロップ回路に含まれるクロックドインバータの数より少ない数のクロックドインバータを含む第2フリップフロップ回路と、を含んでもよい。
複数のフリップフロップ回路は、クロック信号により導通または非導通が制御される第1トランジスタを含む第1フリップフロップ回路と、クロック信号により導通または非導通が制御される第2トランジスタを含む第2フリップフロップ回路と、を含んでもよい。第1トランジスタのサイズが第2トランジスタのサイズより小さく設定されてもよい。
これらの態様によれば、第2フリップフロップ回路を第1フリップフロップ回路より低消費電力化することができる。
第2フリップフロップ回路を複数含んで構成され、それぞれの第2フリップフロップ回路へは、外部から供給された等しい遅延時間が確保された外部クロック信号が入力されてもよい。外部クロック信号は、クロックツリー方式で配線された経路を介して供給されてもよい。第1フリップフロップ回路の動作安定度を高めることができ、回路構成で低減した動作安定度を補うことができる。
なお、以上の構成要素の任意の組合せ、本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。
本発明によれば、低消費電力で安定動作させることができる。
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
図1は、本発明の実施の形態に係る半導体集積回路100の構成を示す概略図である。実施の形態に係る半導体集積回路100には、2種類のフリップフロップ回路が搭載される。
第1フリップフロップ回路10は、外部のクロック生成回路からパッドP1を介してクロック信号CLKの供給を受けて動作する。または、半導体集積回路100の内部に搭載されたクロック生成回路からクロック信号CLKの供給を受けて動作する。図1では、第1フリップフロップ回路10aが外部からクロック信号CLKの供給を受けている。第1フリップフロップ回路10b、10cが内部からクロック信号CLKの供給を受けている。なお、第1フリップフロップ回路10の数は設計者が任意に設計することができる。また、外部または内部のいずれか一方のみからクロック信号CLKの供給を受けてもよい。
第2フリップフロップ回路20は、Hツリー状に形成された配線からクロック信号CLKの供給を受けて動作する。Hツリー方式は、H状の配線経路を再帰的に比例縮小しながら繰り返し設ける方式であり、その対称性ゆえに等しい配線長、クロック信号CLKの等しい遅延時間を確保することができる。
ルートドライバセル22は、半導体集積回路100の内部のクロック生成回路または外部のクロック生成回路からクロック信号CLKの供給を受けて、複数の第1階層バッファセル24に並列に供給する。図1では、四つの第1階層バッファセル24a〜dにクロック信号CLKを並列に供給する。各第1階層バッファセル24a〜dは、ルートドライバセル22から供給を受けたクロック信号CLKを、四つの第2階層バッファセル26a〜dに並列に供給する。各第2階層バッファセル26a〜dは、第1階層バッファセル24a〜dから供給を受けたクロック信号CLKを、四つの第2フリップフロップ回路20a〜dに並列に供給する。
なお、バッファセルの階層数および同一階層内での数は設計者が任意に設定することができる。また、各第2階層バッファセル26a〜dからクロック信号CLKの供給を受ける第2フリップフロップ回路20の数も設計者が任意に設定することができる。したがって、各第2階層バッファセル26a〜dから一つの第2フリップフロップ回路20がクロック信号CLKの供給を受ける構成も可能である。
第1フリップフロップ回路10および第2フリップフロップ回路20は、デジタル信号処理を行う論理回路として同一の機能を備える。相違点の一つは、クロック信号CLKの供給方式にある。複数の第2フリップフロップ回路20は、Hツリー状に配線されたクロック信号線を介して並列にクロック信号CLKの供給を受けるため、それぞれのクロック信号CLKの同期が保障されている。これに対し、複数の第1フリップフロップ回路10は、外部または内部のクロック生成回路からそれぞれ直接、クロック信号CLKの供給を受けるため、それぞれのクロック信号CLKの同期が保障されない。
次に、第1フリップフロップ回路10と第2フリップフロップ回路20の回路構成の違いについて説明する。まず、実施例1について説明する。実施例1は、外部から供給されるクロック信号CLKを一時保持したり、クロック信号を反転させるためのクロックバッファの構成が異なる。
図2は、実施例1に係る第1フリップフロップ回路10の構成を示す回路図である。フリップフロップ回路10は、入出力端子として、入力データDが入力されるデータ入力端子32、クロック信号CLKが入力されるクロック入力端子34、出力信号Qが出力される非反転出力端子36および反転出力信号*Qが出力される反転出力端子38を備える。本実施の形態において、ある論理信号の反転、すなわち相補レベルを、*で表すものとする。このフリップフロップ回路10は、入力データDをクロック信号CLKにもとづいてラッチし、出力信号Q、反転出力信号*Qを出力する。
第1フリップフロップ回路10は、第1クロックバッファ40、マスターラッチ回路60およびスレーブラッチ回路70を備える。第1クロックバッファ40は、第1クロックインバータ42および第2クロックインバータ44を備える。第1クロックインバータ42および第2クロックインバータ44は直列に接続される。第1クロックインバータ42は、クロック入力端子34を介して外部から供給されるクロック信号CLKを反転し、反転クロック信号cnを生成する。第2クロックインバータ44は、第1クロックインバータ42が出力した反転クロック信号cnを反転して、クロック信号cを生成する。
マスターラッチ回路60は、第1マスター側クロックドインバータ62、マスター側インバータ64および第2マスター側クロックドインバータ66を含む。クロックドインバータは、クロック信号および反転クロック信号を受けて動作する。非反転クロック端子に入力される信号がハイレベルのとき、単なるインバータとみなすことができ、入力信号を反転して出力する。一方、非反転クロック端子に入力される信号がローレベルのとき、入力信号の状態にかかわらず出力端子がハイインピーダンス状態となる。この間、入出力を切り離すスイッチとして機能する。
第1マスター側クロックドインバータ62は、非反転クロック端子に反転クロック信号cnが入力され、反転クロック端子にクロック信号cが入力される。第1マスター側クロックドインバータ62は、クロック信号cがハイレベルの間、非活性化され、入力データDを出力に反映させないが、クロック信号cがローレベルの間、活性化され、入力データDを反転してマスター側インバータ64に出力する。
マスター側インバータ64は、入力されるデータを反転して、第2マスター側クロックドインバータ66および後述する第1スレーブ側クロックドインバータ72に並列に出力する。クロック信号cがローレベルの間、第1マスター側クロックドインバータ62からマスター側インバータ64にデータが入力され、クロック信号cがハイレベルの間、第2マスター側クロックドインバータ66からマスター側インバータ64にデータが入力される。
第2マスター側クロックドインバータ66は、非反転クロック端子にクロック信号cが入力され、反転クロック端子に反転クロック信号cnが入力される。第2マスター側クロックドインバータ66は、クロック信号cがローレベルの間、非活性化され、マスター側インバータ64の出力データを出力に反映させないが、クロック信号cがハイレベルの間、活性化され、入力データを反転してマスター側インバータ64に出力する。このように、第1マスター側クロックドインバータ62と第2マスター側クロックドインバータ66とは、活性化期間と非活性化期間が逆になる。
スレーブラッチ回路70は、第1スレーブ側クロックドインバータ72、スレーブ側インバータ74および第2スレーブ側クロックドインバータ76を含む。第1スレーブ側クロックドインバータ72は、非反転クロック端子にクロック信号cが入力され、反転クロック端子に反転クロック信号cnが入力される。第1スレーブ側クロックドインバータ72は、クロック信号cがローレベルの間、非活性化され、マスター側インバータ64の出力データを出力に反映しないが、クロック信号cがハイレベルの間、活性化され、マスター側インバータ64の出力データを反転して反転出力端子38およびスレーブ側インバータ74に並列に出力する。
スレーブ側インバータ74は、入力されるデータを反転して、非反転出力端子36および第2スレーブ側クロックドインバータ76に並列に出力する。クロック信号cがハイレベルの間、第1スレーブ側クロックドインバータ72からスレーブ側インバータ74にデータが入力され、クロック信号cがローレベルの間、第2スレーブ側クロックドインバータ76からスレーブ側インバータ74にデータが入力される。
第2スレーブ側クロックドインバータ76は、非反転クロック端子に反転クロック信号cnが入力され、反転クロック端子にクロック信号cが入力される。第2スレーブ側クロックドインバータ76は、クロック信号cがハイレベルの間、非活性化され、スレーブ側インバータ74の出力データを出力に反映しないが、クロック信号cがローレベルの間、活性化され、入力データを反転して反転出力端子38およびスレーブ側インバータ74に並列に出力する。
このように、第1スレーブ側クロックドインバータ72と第2スレーブ側クロックドインバータ76とは、活性化期間と非活性化期間が逆になる。また、第1マスター側クロックドインバータ62と第1スレーブ側クロックドインバータ72、および第2マスター側クロックドインバータ66と第2スレーブ側クロックドインバータ76も活性化期間と非活性化期間が逆になる。よって、クロック信号cがローレベルの間、マスターラッチ回路60は、入力データDを取り込んでスレーブラッチ回路70に出力し、スレーブラッチ回路70は、ワンクロック前に取り込んで出力していた入力データDをラッチする。クロック信号cがハイレベルの間、マスターラッチ回路60は、取り込んで出力していた入力データDをラッチし、スレーブラッチ回路70は、入力データDを取り込んで出力する。
図3は、実施例1に係る第2フリップフロップ回路20の構成を示す回路図である。フリップフロップ回路20は、図2に示した第1フリップフロップ回路10と基本的に同じ構成である。以下、相違点について説明する。第2フリップフロップ回路20は、第1クロックバッファ40の代わりに第2クロックバッファ50を備える。第2クロックバッファ50は、第3クロックインバータ52を備える。第3クロックインバータ52は、クロック入力端子34を介して外部から供給されるクロック信号CLKを反転し、反転クロック信号cnを生成する。
第1マスター側クロックドインバータ62の反転クロック端子、第2マスター側クロックドインバータ66の非反転クロック端子、第1スレーブ側クロックドインバータ72の非反転クロック端子および第2スレーブ側クロックドインバータ76の反転クロック端子には、外部から入力されたクロック信号CLKが直接入力される。その他の構成は、図2に示した第1フリップフロップ回路10と同様である。
ここで、図2に示した第1フリップフロップ回路10と図3に示した第2フリップフロップ回路20を比較すると、第2フリップフロップ回路20に含まれる第2クロックバッファ50のインバータ段数は一段であり、第1フリップフロップ回路10に含まれる第1クロックバッファ40のインバータ段数は二段である。したがって、第2フリップフロップ回路20のほうが消費電力が低くなる。すなわち、インバータを構成する二つのトランジスタを理想的に動作させることは難しく、両方オンしてしまう期間が発生し、貫通電流が流れてしまう。また、トランジスタのゲートは容量を持つため、インバータの段数が増えると容量が増大してしまう。よって、インバータの段数が少ないほど貫通電流の総量や、クロック信号の負荷容量の総量が減少し、回路全体としても消費電力が低減されることになる。とくに、LSIで消費される電力の20%〜45%が、クロック信号の遷移によって消費されるため、LSIの消費電力の低減には、このクロック信号の遷移によって消費される電力の低減が効果的である。
これに対し、第1フリップフロップ回路10のほうが回路動作が安定する。第2フリップフロップ回路20は外部から供給されたクロック信号CLKを直接使用するため、クロック信号経路におけるバッファの能力不足や配線を長くすることで顕著となる遅延や減衰やノイズの影響を受けやすい。これにより、クロック信号CLKになまりが発生することで反転クロックcnとのタイムラグが増大したり、クロック信号CLKの振幅が低下することでトランジスタが能力不足に陥ってしまったり、グリッジなどのノイズが発生することにより誤動作や動作速度の低下が生じ得る。これに対し、第1フリップフロップ回路10は、内部の第1クロックバッファ40でクロック信号cを生成するため、上述の課題が発生しにくくなる。
半導体集積回路100は、低消費電力で動作する第2フリップフロップ回路20および回路動作が安定している第1フリップフロップ回路10を混載する。第1フリップフロップ回路10および第2フリップフロップ回路20は、いずれも同一機能を実現する論理回路である。第1フリップフロップ回路10は、高精度や高速性が要求される箇所または用途、もしくはクロック信号のなまりやノイズの抑制を保障することができない箇所に使用される。第2フリップフロップ回路20は、高精度や高速性がシビアに要求されない箇所または用途、もしくはそもそもクロック信号のなまりやノイズの抑制が保障されている箇所に使用される。したがって、第2フリップフロップ回路20は、例えばクロックツリー方式など、クロック信号なまりやノイズが発生しにくいクロック信号の供給を受けることが可能な箇所で使用されることが望ましい。なお、クロック信号のなまりやノイズが抑制されたクロック信号を供給するには、フリップフロップ回路にクロック信号を供給するバッファセルをフリップフロップ回路の付近に配置したり、なまり等の抑制に十分な能力を有するものとすることにより実現可能である。
以上説明したように実施例1によれば、同一機能で回路構成の異なる複数のフリップフロップ回路を一つの半導体基板上に一体集積化し、それらのフリップフロップ回路を最適に使い分けることにより、低消費電力で安定的に動作する半導体集積回路を実現することができる。また、このような最適な使い分けにより性能を最大化することができる半導体集積回路は汎用性に優れるため、このような半導体集積回路を使用すると、設計を容易にし、設計期間を短縮することができる。
次に、実施例2ついて説明する。実施例2は、スレーブラッチ回路70の構成が異なる。すなわち、第2フリップフロップ回路20はSRAM型のスレーブラッチ回路を備える。
図4は、実施例2に係る第2フリップフロップ回路20の構成を示す回路図である。実施例2に係る第2フリップフロップ回路20は、第2クロックバッファ50、マスターラッチ回路60およびスレーブラッチ回路70を含む。第2クロックバッファ50は、実施例1に係る第2クロックバッファ50と同様の構成である。
マスターラッチ回路60も実施例1に係るマスターラッチ回路60と同様の構成である。実施例2では、第1マスター側クロックドインバータ62および第2マスター側クロックドインバータ66をより具体的に示す。
第1マスター側クロックドインバータ62は、第1入力トランジスタM61、第2入力トランジスタM62、第1制御トランジスタM63および第2制御トランジスタM64を含む。第1入力トランジスタM61はNチャンネルMOSFET(Metal Oxide Semiconductor Field Effect Transistor)で構成され、第2入力トランジスタM62はPチャンネルMOSFETで構成される。第1入力トランジスタM61および第2入力トランジスタM62は、入力データDに応じて相補的にオンオフするプッシュプル回路を構成する。第1入力トランジスタM61と第2入力トランジスタM62との間に、第1制御トランジスタM63および第2制御トランジスタM64が接続される。第1制御トランジスタM63はNチャンネルMOSFETで構成され、第2制御トランジスタM64はPチャンネルMOSFETで構成される。
第1入力トランジスタM61のソース端子には第1の固定電位(接地電位)が印加され、そのゲート端子には入力データDが入力される。第1入力トランジスタM61のドレイン端子は第1制御トランジスタM63のソース端子と接続される。第2入力トランジスタM62のソース端子には第2の固定電位(電源電位Vdd)が印加され、そのゲート端子には入力データDが入力される。第2入力トランジスタM62のドレイン端子は第2制御トランジスタM64のソース端子と接続される。第1制御トランジスタM63のゲート端子には反転クロック信号cnが入力される。第2制御トランジスタM64のゲート端子にはクロック信号CLKが入力される。第1制御トランジスタM63のドレイン端子と第2制御トランジスタM64のドレイン端子とが接続され、その接続点電位が出力データとなる。
第2マスター側クロックドインバータ66は、第3入力トランジスタM65、第4入力トランジスタM66、第3制御トランジスタM67および第4制御トランジスタM68を含む。第3入力トランジスタM65、第4入力トランジスタM66、第3制御トランジスタM67および第4制御トランジスタM68の接続関係は、第1入力トランジスタM61、第2入力トランジスタM62、第1制御トランジスタM63および第2制御トランジスタM64の接続関係と同様のため、説明を省略する。なお、第3制御トランジスタM67のゲート端子にはクロック信号CLKが入力され、第4制御トランジスタM68のゲート端子には反転クロック信号cnが入力される。
スレーブラッチ回路70は、トランジスタ対71、活性化トランジスタM73、第1出力インバータ78および第2出力インバータ79を含む。トランジスタ対71は、第5入力トランジスタM71および第6入力トランジスタM72を含んで構成され、第5入力トランジスタM71および第6入力トランジスタM72のソース端子は共通に接続される。第5入力トランジスタM71および第6入力トランジスタM72は共にNチャンネルMOSFETで構成される。
第6入力トランジスタM72のゲート端子には、マスター側インバータ64の出力データが入力され、第5入力トランジスタM71のゲート端子には、入力データDが第1マスター側クロックドインバータ62により反転されたデータが入力される。第5入力トランジスタM71および第6入力トランジスタM72は、活性化された状態において、入力信号に応じて相補的にオンオフされる。トランジスタ対71が活性化された状態とは、トランジスタがオンした状態において、第2の固定電位(電源電位Vdd)から第1の固定電位(接地電位)に至る経路が電気的に導通しうる状態をいう。
第5入力トランジスタM71のドレイン端子と、第6入力トランジスタM72のドレイン端子とは、互いに逆向きに接続された第1出力インバータ78および第2出力インバータ79を介して接続されている。第1出力インバータ78および第2出力インバータ79は、内部信号QI、反転内部信号QNIを、相補的なレベルに保持するメモリ部として機能する。
活性化トランジスタM73は、トランジスタ対71と第1の固定電位(接地電位)の間に設けられる。活性化トランジスタM73は、導通状態において、トランジスタ対71を活性化させる。活性化トランジスタM73は、NチャンネルMOSFETで構成される。活性化トランジスタM73のドレイン端子は、トランジスタ対71を構成する第5入力トランジスタM71および第6入力トランジスタM72のソース端子と接続され、活性化トランジスタM73のソース端子は接地される。活性化トランジスタM73のゲート端子にはクロック信号CLKが入力される。
スレーブラッチ回路70の内部信号QIが、非反転出力端子36から出力信号Qとして出力される。スレーブラッチ回路70の反転内部信号QNIが、反転出力端子38から反転出力信号*Qとして出力される。
実施例1に係る第2フリップフロップ回路20と同様に、クロック信号CLKがローレベルの間、マスターラッチ回路60は、入力データDを取り込んでスレーブラッチ回路70に出力し、スレーブラッチ回路70は、ワンクロック前に取り込んでラッチし、出力していた入力データDをラッチする。クロック信号CLKがハイレベルの間、マスターラッチ回路60は、取り込んで出力していた入力データをラッチし、スレーブラッチ回路70は、活性化トランジスタM73が導通することにより、活性化し、マスターラッチ回路60の出力を取り込んでラッチし出力する。
ここで、図4に示した第2フリップフロップ回路20と図2に示した第1フリップフロップ回路10を比較すると、第2フリップフロップ回路20は、スレーブラッチ回路70がSRAM型で構成される。したがって、第2フリップフロップ回路20のほうが消費電力が低くなる。クロックドインバータを使用する場合より、クロック信号が入力されるトランジスタの数を減少させることができるため、クロック信号の遷移によって消費される電力を低減することができる。
これに対し、第1フリップフロップ回路10のほうが回路動作が安定する。SRAM型とクロックドインバータ型を比較すると、SRAM型は活性化トランジスタM73のゲート端子に入力されるクロック信号CLKだけで活性化/非活性化状態が制御されることになるため、フリップフロップ回路内部で生成されるクロック信号cと反転クロック信号cnの両方で制御される場合より誤動作が生じやすくなる。
以上説明したように実施例2によれば、同一機能で回路構成の異なる複数のフリップフロップ回路を一つの半導体基板上に一体集積化し、それらのフリップフロップ回路を最適に使い分けることにより、低消費電力で安定的に動作する半導体集積回路を実現することができる。
次に、実施例3について説明する。実施例3は、クロック信号および反転クロック信号が入力されるトランジスタのゲートの容量が異なる。すなわち、図3および図4に示した第1マスター側クロックドインバータ62および第2マスター側クロックドインバータ66内の第1制御トランジスタM63、第2制御トランジスタM64、第3制御トランジスタM67および第4制御トランジスタM68のサイズを、図2に示した第1マスター側クロックドインバータ62および第1スレーブ側クロックドインバータ72内の対応する図示しない制御トランジスタのサイズより小さく設計する。例えば、ゲートのチャネル幅を狭く設計する。
実施例3において、図3および図4に示した第2フリップフロップ回路20と図2に示した第1フリップフロップ回路10を比較すると、第2フリップフロップ回路20に含まれる第1マスター側クロックドインバータ62および第2マスター側クロックドインバータ66に含まれる制御トランジスタのサイズが小さいため、第1フリップフロップ回路10の対応するトランジスタと比較し、クロック信号および反転クロック信号の遷移によって消費される電力を低減することができる。したがって、フリップフロップ回路全体の消費電力を低減することができる。一方、クロック信号経路における減衰でクロック信号CLKの振幅が低下する場合、トランジスタのサイズを小さくしたことに対応してトランジスタの能力が小さくなることに起因して、トランジスタが能力不足に陥りやすくなる。これにより、回路動作に誤りや速度低下、速度低下によるスペック割れが発生する可能性が高くなる。
SRAM構成を採用しない図3の構成では、第1スレーブ側クロックドインバータ72および第2スレーブ側クロックドインバータ76に含まれる制御トランジスタについても同様である。
以上説明したように実施例3によれば、同一機能で回路構成の異なる複数のフリップフロップ回路を一つの半導体基板上に一体集積化し、それらのフリップフロップ回路を最適に使い分けることにより、低消費電力で安定的に動作する半導体集積回路を実現することができる。
上述の実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
上述の実施の形態では、二種類のフリップフロップ回路を一つの半導体基板上に混載する例を説明したが、三種類以上のフリップフロップ回路を混載してもよい。これによれば、さらにきめ細かな使い分けが可能になる。
上述の実施の形態では、第2フリップフロップ回路20のスレーブラッチ回路70にSRAM型ラッチ回路を用いたが、マスターラッチ回路60もスレーブラッチ回路70と同様の構成としてもよい。これによれば、第2フリップフロップ回路20の消費電力をさらに低減することができる。
また、上述の実施の形態では、低消費電力化を図る手法として、クロックバッファ内のインバータ段数を一段に設計する手法、スレーブラッチ回路をSRAM型に設計する手法およびクロック信号および反転クロック信号が入力されるトランジスタのサイズを小さくする手法を説明した。低消費電力化を図るためのあるフリップフロップ回路の構成として、これらの手法の一つ以上を任意に組み合わせて設計することが可能である。したがって、低消費電力化を図るためのフリップフロップ回路のなかでも、回路構成として複数のバリュエーションが可能である。設計者は、消費電力および回路動作の安定度が異なる複数種類のフリップフロップ回路を一つの半導体基板上に混載することができる。
また、上述の実施の形態では、フリップフロップ回路へのクロック信号の供給方式として、クロックツリー方式を一部に採用する例を説明した。この点、クロック信号の供給方式はその方式に限定されるものではない。また、クロック信号の供給方式が単一のものであっても、一つの半導体基板上に同一機能で回路構成が異なる複数のフリップフロップ回路が混載されれば、本発明の範囲に含まれる。
本発明の実施の形態に係る半導体集積回路の構成を示す概略図である。 実施例1に係る第1フリップフロップ回路の構成を示す回路図である。 実施例1に係る第2フリップフロップ回路の構成を示す回路図である。 実施例2に係る第2フリップフロップ回路の構成を示す回路図である。
符号の説明
P1 パッド、 10 第1フリップフロップ回路、 20 第2フリップフロップ回路、 22 ルートドライバセル、 24 第1階層バッファセル、 26 第2階層バッファセル、 32 データ入力端子、 34 クロック入力端子、 36 非反転出力端子、 38 反転出力端子、 40 第1クロックバッファ、 42 第1クロックインバータ、 44 第2クロックインバータ、 50 第2クロックバッファ、 52 第3クロックインバータ、 60 マスターラッチ回路、 M61 第1入力トランジスタ、 62 第1マスター側クロックドインバータ、 M62 第2入力トランジスタ、 M63 第1制御トランジスタ、 64 マスター側インバータ、 M64 第2制御トランジスタ、 M65 第3入力トランジスタ、 66 第2マスター側クロックドインバータ、 M66 第4入力トランジスタ、 M67 第3制御トランジスタ、 M68 第4制御トランジスタ、 70 スレーブラッチ回路、 71 トランジスタ対、 M71 第5入力トランジスタ、 72 第1スレーブ側クロックドインバータ、 M72 第6入力トランジスタ、 M73 活性化トランジスタ、 74 スレーブ側インバータ、 76 第2スレーブ側クロックドインバータ、 78 第1出力インバータ、 79 第2出力インバータ、 100 半導体集積回路。

Claims (6)

  1. 同一のデジタル信号処理を行う、回路構成の異なる複数のフリップフロップ回路を備え、
    前記複数のフリップフロップ回路は、一つの半導体基板上に混載されたことを特徴とする半導体集積回路。
  2. 前記複数のフリップフロップ回路は、第1フリップフロップ回路および第2フリップフロップ回路を含み、
    前記第1フリップフロップ回路は、複数のインバータを含んで構成される第1バッファを備え、
    前記第2フリップフロップ回路は、前記第1フリップフロップ回路よりも少ない段数のインバータを含んで構成される第2バッファを備えて構成され、
    前記第1バッファは、前記フリップフロップ回路の外部から供給される第1入力クロック信号を受けて、前記第1フリップフロップ回路に供給し、
    前記第2バッファは、前記フリップフロップ回路の外部から供給される第2入力クロック信号を受けて、前記第2フリップフロップ回路に供給することを特徴とする請求項1に記載の半導体集積回路。
  3. 前記複数のフリップフロップ回路は、
    複数のクロックドインバータを含む第1フリップフロップ回路と、
    前記第1フリップフロップ回路に含まれる前記クロックドインバータの数より少ない数のクロックドインバータを含む第2フリップフロップ回路と、
    を含むことを特徴とする請求項1に記載の半導体集積回路。
  4. 前記複数のフリップフロップ回路は、
    クロック信号により導通または非導通が制御される第1トランジスタを含む第1フリップフロップ回路と、
    前記クロック信号により導通または非導通が制御される第2トランジスタを含む第2フリップフロップ回路と、を含み、
    前記第2トランジスタのサイズが前記第1トランジスタのサイズより小さく設定されることを特徴とする請求項1に記載の半導体集積回路。
  5. 前記第2フリップフロップ回路を複数含んで構成され、
    それぞれの前記第2フリップフロップ回路へは、外部から供給された等しい遅延時間が確保された外部クロック信号が入力されることを特徴とする請求項2から4のいずれかに記載の半導体集積回路。
  6. 前記外部クロック信号は、クロックツリー方式で配線された経路を介して供給されることを特徴とする請求項5に記載の半導体集積回路。
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