JP2008219785A - 半導体集積回路 - Google Patents

Abstract

【課題】ＬＳＩの消費電力と回路動作の安定性との関係は、トレードオフ関係にある。
【解決手段】同一のデジタル信号処理を行う、回路構成の異なる複数のフリップフロップ回路が一つの半導体基板上に混載される。複数のフリップフロップ回路の内、第１フリップフロップ回路１０は、フリップフロップ回路の外部から供給されるクロック信号を、少なくとも二段のインバータで受けて、それらのインバータから出力されるクロック信号で動作する。第２フリップフロップ回路２０は、フリップフロップ回路の外部から供給されるクロック信号を、第１フリップフロップ回路１０に含まれるインバータより少ない段数のインバータで受けて、そのクロック信号およびインバータから出力されるクロック信号の少なくとも一方で動作する。
【選択図】図１

Description

本発明は、フリップフロップ回路を搭載した半導体集積回路に関する。

デジタルテレビやデジタルオーディオプレーヤなど、各種デジタル機器が普及してきており、デジタル信号処理を行うＬＳＩ（Large Scale Integration）の需要がますます高まっている。このようなＬＳＩには、順序回路の基本要素として多数のフリップフロップ回路が搭載される。

省エネ化が推進されるなか、ＬＳＩに対する消費電力の低減が求められている。また、携帯機器を代表とする電池駆動される機器に搭載されるＬＳＩに対しては、駆動時間延長の観点からも消費電力の低減が求められている。

ＬＳＩの消費電力を低減させるために、トランジスタのゲートサイズを小さくするなど、様々な手法が提案されている。しかしながら、そのような手法をフリップフロップ回路に用いる場合、フリップフロップ回路に入力されるクロック信号やデータ信号がなまってしまったり、グリッジなどのノイズが発生してしまうことがある。このような現象は、フリップフロップ回路の誤動作の原因となる場合がある。

特許文献１は、フリップフロップ回路が搭載された従来の半導体集積回路の一例を開示する。この半導体集積回路では、フリップフロップ回路にクロックツリー方式でクロック信号を供給する。
特開平５−５４１００号公報

上述したように、ＬＳＩの消費電力と回路動作の安定性との関係は、消費電力を低減しようとすると回路動作が不安定になり、回路動作の信頼性を高めようとすると消費電力の低減が難しくなるというトレードオフ関係にある。

本発明はこうした状況に鑑みてなされたものであり、その目的は、低消費電力で安定動作が可能な半導体集積回路の提供にある。

上記課題を解決するために、本発明のある態様の半導体集積回路は、同一のデジタル信号処理を行う、回路構成の異なる複数のフリップフロップ回路を備える。複数のフリップフロップ回路は、一つの半導体基板上に混載される。

この態様によると、同一のデジタル信号処理を行う、回路構成の異なる複数のフリップフロップ回路を使い分けて使用することにより、低消費電力の要請と安定動作の要請を両立することができる。

複数のフリップフロップ回路は、第１フリップフロップ回路および第２フリップフロップ回路を含み、第１フリップフロップ回路は、複数のインバータを含んで構成される第１バッファを備え、第２フリップフロップ回路は、第１フリップフロップ回路よりも少ない段数のインバータを含んで構成される第２バッファを備えて構成され、第１バッファは、フリップフロップ回路の外部から供給される第１入力クロック信号を受けて、第１フリップフロップ回路に供給し、第２バッファは、フリップフロップ回路の外部から供給される第２入力クロック信号を受けて、第２フリップフロップ回路に供給してもよい。「第１フリップフロップ回路よりも少ない段数」には、ゼロ段が含まれてもよい。すなわち、第２フリップフロップ回路は、外部から供給されるクロック信号を直接利用する形態だけで動作してもよい。

複数のフリップフロップ回路は、複数のクロックドインバータを含む第１フリップフロップ回路と、第１フリップフロップ回路に含まれるクロックドインバータの数より少ない数のクロックドインバータを含む第２フリップフロップ回路と、を含んでもよい。

複数のフリップフロップ回路は、クロック信号により導通または非導通が制御される第１トランジスタを含む第１フリップフロップ回路と、クロック信号により導通または非導通が制御される第２トランジスタを含む第２フリップフロップ回路と、を含んでもよい。第１トランジスタのサイズが第２トランジスタのサイズより小さく設定されてもよい。

これらの態様によれば、第２フリップフロップ回路を第１フリップフロップ回路より低消費電力化することができる。

第２フリップフロップ回路を複数含んで構成され、それぞれの第２フリップフロップ回路へは、外部から供給された等しい遅延時間が確保された外部クロック信号が入力されてもよい。外部クロック信号は、クロックツリー方式で配線された経路を介して供給されてもよい。第１フリップフロップ回路の動作安定度を高めることができ、回路構成で低減した動作安定度を補うことができる。

なお、以上の構成要素の任意の組合せ、本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。

本発明によれば、低消費電力で安定動作させることができる。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

図１は、本発明の実施の形態に係る半導体集積回路１００の構成を示す概略図である。実施の形態に係る半導体集積回路１００には、２種類のフリップフロップ回路が搭載される。

第１フリップフロップ回路１０は、外部のクロック生成回路からパッドＰ１を介してクロック信号ＣＬＫの供給を受けて動作する。または、半導体集積回路１００の内部に搭載されたクロック生成回路からクロック信号ＣＬＫの供給を受けて動作する。図１では、第１フリップフロップ回路１０ａが外部からクロック信号ＣＬＫの供給を受けている。第１フリップフロップ回路１０ｂ、１０ｃが内部からクロック信号ＣＬＫの供給を受けている。なお、第１フリップフロップ回路１０の数は設計者が任意に設計することができる。また、外部または内部のいずれか一方のみからクロック信号ＣＬＫの供給を受けてもよい。

第２フリップフロップ回路２０は、Ｈツリー状に形成された配線からクロック信号ＣＬＫの供給を受けて動作する。Ｈツリー方式は、Ｈ状の配線経路を再帰的に比例縮小しながら繰り返し設ける方式であり、その対称性ゆえに等しい配線長、クロック信号ＣＬＫの等しい遅延時間を確保することができる。

ルートドライバセル２２は、半導体集積回路１００の内部のクロック生成回路または外部のクロック生成回路からクロック信号ＣＬＫの供給を受けて、複数の第１階層バッファセル２４に並列に供給する。図１では、四つの第１階層バッファセル２４ａ〜ｄにクロック信号ＣＬＫを並列に供給する。各第１階層バッファセル２４ａ〜ｄは、ルートドライバセル２２から供給を受けたクロック信号ＣＬＫを、四つの第２階層バッファセル２６ａ〜ｄに並列に供給する。各第２階層バッファセル２６ａ〜ｄは、第１階層バッファセル２４ａ〜ｄから供給を受けたクロック信号ＣＬＫを、四つの第２フリップフロップ回路２０ａ〜ｄに並列に供給する。

なお、バッファセルの階層数および同一階層内での数は設計者が任意に設定することができる。また、各第２階層バッファセル２６ａ〜ｄからクロック信号ＣＬＫの供給を受ける第２フリップフロップ回路２０の数も設計者が任意に設定することができる。したがって、各第２階層バッファセル２６ａ〜ｄから一つの第２フリップフロップ回路２０がクロック信号ＣＬＫの供給を受ける構成も可能である。

第１フリップフロップ回路１０および第２フリップフロップ回路２０は、デジタル信号処理を行う論理回路として同一の機能を備える。相違点の一つは、クロック信号ＣＬＫの供給方式にある。複数の第２フリップフロップ回路２０は、Ｈツリー状に配線されたクロック信号線を介して並列にクロック信号ＣＬＫの供給を受けるため、それぞれのクロック信号ＣＬＫの同期が保障されている。これに対し、複数の第１フリップフロップ回路１０は、外部または内部のクロック生成回路からそれぞれ直接、クロック信号ＣＬＫの供給を受けるため、それぞれのクロック信号ＣＬＫの同期が保障されない。

次に、第１フリップフロップ回路１０と第２フリップフロップ回路２０の回路構成の違いについて説明する。まず、実施例１について説明する。実施例１は、外部から供給されるクロック信号ＣＬＫを一時保持したり、クロック信号を反転させるためのクロックバッファの構成が異なる。

図２は、実施例１に係る第１フリップフロップ回路１０の構成を示す回路図である。フリップフロップ回路１０は、入出力端子として、入力データＤが入力されるデータ入力端子３２、クロック信号ＣＬＫが入力されるクロック入力端子３４、出力信号Ｑが出力される非反転出力端子３６および反転出力信号＊Ｑが出力される反転出力端子３８を備える。本実施の形態において、ある論理信号の反転、すなわち相補レベルを、＊で表すものとする。このフリップフロップ回路１０は、入力データＤをクロック信号ＣＬＫにもとづいてラッチし、出力信号Ｑ、反転出力信号＊Ｑを出力する。

第１フリップフロップ回路１０は、第１クロックバッファ４０、マスターラッチ回路６０およびスレーブラッチ回路７０を備える。第１クロックバッファ４０は、第１クロックインバータ４２および第２クロックインバータ４４を備える。第１クロックインバータ４２および第２クロックインバータ４４は直列に接続される。第１クロックインバータ４２は、クロック入力端子３４を介して外部から供給されるクロック信号ＣＬＫを反転し、反転クロック信号ｃｎを生成する。第２クロックインバータ４４は、第１クロックインバータ４２が出力した反転クロック信号ｃｎを反転して、クロック信号ｃを生成する。

マスターラッチ回路６０は、第１マスター側クロックドインバータ６２、マスター側インバータ６４および第２マスター側クロックドインバータ６６を含む。クロックドインバータは、クロック信号および反転クロック信号を受けて動作する。非反転クロック端子に入力される信号がハイレベルのとき、単なるインバータとみなすことができ、入力信号を反転して出力する。一方、非反転クロック端子に入力される信号がローレベルのとき、入力信号の状態にかかわらず出力端子がハイインピーダンス状態となる。この間、入出力を切り離すスイッチとして機能する。

第１マスター側クロックドインバータ６２は、非反転クロック端子に反転クロック信号ｃｎが入力され、反転クロック端子にクロック信号ｃが入力される。第１マスター側クロックドインバータ６２は、クロック信号ｃがハイレベルの間、非活性化され、入力データＤを出力に反映させないが、クロック信号ｃがローレベルの間、活性化され、入力データＤを反転してマスター側インバータ６４に出力する。

マスター側インバータ６４は、入力されるデータを反転して、第２マスター側クロックドインバータ６６および後述する第１スレーブ側クロックドインバータ７２に並列に出力する。クロック信号ｃがローレベルの間、第１マスター側クロックドインバータ６２からマスター側インバータ６４にデータが入力され、クロック信号ｃがハイレベルの間、第２マスター側クロックドインバータ６６からマスター側インバータ６４にデータが入力される。

第２マスター側クロックドインバータ６６は、非反転クロック端子にクロック信号ｃが入力され、反転クロック端子に反転クロック信号ｃｎが入力される。第２マスター側クロックドインバータ６６は、クロック信号ｃがローレベルの間、非活性化され、マスター側インバータ６４の出力データを出力に反映させないが、クロック信号ｃがハイレベルの間、活性化され、入力データを反転してマスター側インバータ６４に出力する。このように、第１マスター側クロックドインバータ６２と第２マスター側クロックドインバータ６６とは、活性化期間と非活性化期間が逆になる。

スレーブラッチ回路７０は、第１スレーブ側クロックドインバータ７２、スレーブ側インバータ７４および第２スレーブ側クロックドインバータ７６を含む。第１スレーブ側クロックドインバータ７２は、非反転クロック端子にクロック信号ｃが入力され、反転クロック端子に反転クロック信号ｃｎが入力される。第１スレーブ側クロックドインバータ７２は、クロック信号ｃがローレベルの間、非活性化され、マスター側インバータ６４の出力データを出力に反映しないが、クロック信号ｃがハイレベルの間、活性化され、マスター側インバータ６４の出力データを反転して反転出力端子３８およびスレーブ側インバータ７４に並列に出力する。

スレーブ側インバータ７４は、入力されるデータを反転して、非反転出力端子３６および第２スレーブ側クロックドインバータ７６に並列に出力する。クロック信号ｃがハイレベルの間、第１スレーブ側クロックドインバータ７２からスレーブ側インバータ７４にデータが入力され、クロック信号ｃがローレベルの間、第２スレーブ側クロックドインバータ７６からスレーブ側インバータ７４にデータが入力される。

第２スレーブ側クロックドインバータ７６は、非反転クロック端子に反転クロック信号ｃｎが入力され、反転クロック端子にクロック信号ｃが入力される。第２スレーブ側クロックドインバータ７６は、クロック信号ｃがハイレベルの間、非活性化され、スレーブ側インバータ７４の出力データを出力に反映しないが、クロック信号ｃがローレベルの間、活性化され、入力データを反転して反転出力端子３８およびスレーブ側インバータ７４に並列に出力する。

このように、第１スレーブ側クロックドインバータ７２と第２スレーブ側クロックドインバータ７６とは、活性化期間と非活性化期間が逆になる。また、第１マスター側クロックドインバータ６２と第１スレーブ側クロックドインバータ７２、および第２マスター側クロックドインバータ６６と第２スレーブ側クロックドインバータ７６も活性化期間と非活性化期間が逆になる。よって、クロック信号ｃがローレベルの間、マスターラッチ回路６０は、入力データＤを取り込んでスレーブラッチ回路７０に出力し、スレーブラッチ回路７０は、ワンクロック前に取り込んで出力していた入力データＤをラッチする。クロック信号ｃがハイレベルの間、マスターラッチ回路６０は、取り込んで出力していた入力データＤをラッチし、スレーブラッチ回路７０は、入力データＤを取り込んで出力する。

図３は、実施例１に係る第２フリップフロップ回路２０の構成を示す回路図である。フリップフロップ回路２０は、図２に示した第１フリップフロップ回路１０と基本的に同じ構成である。以下、相違点について説明する。第２フリップフロップ回路２０は、第１クロックバッファ４０の代わりに第２クロックバッファ５０を備える。第２クロックバッファ５０は、第３クロックインバータ５２を備える。第３クロックインバータ５２は、クロック入力端子３４を介して外部から供給されるクロック信号ＣＬＫを反転し、反転クロック信号ｃｎを生成する。

第１マスター側クロックドインバータ６２の反転クロック端子、第２マスター側クロックドインバータ６６の非反転クロック端子、第１スレーブ側クロックドインバータ７２の非反転クロック端子および第２スレーブ側クロックドインバータ７６の反転クロック端子には、外部から入力されたクロック信号ＣＬＫが直接入力される。その他の構成は、図２に示した第１フリップフロップ回路１０と同様である。

ここで、図２に示した第１フリップフロップ回路１０と図３に示した第２フリップフロップ回路２０を比較すると、第２フリップフロップ回路２０に含まれる第２クロックバッファ５０のインバータ段数は一段であり、第１フリップフロップ回路１０に含まれる第１クロックバッファ４０のインバータ段数は二段である。したがって、第２フリップフロップ回路２０のほうが消費電力が低くなる。すなわち、インバータを構成する二つのトランジスタを理想的に動作させることは難しく、両方オンしてしまう期間が発生し、貫通電流が流れてしまう。また、トランジスタのゲートは容量を持つため、インバータの段数が増えると容量が増大してしまう。よって、インバータの段数が少ないほど貫通電流の総量や、クロック信号の負荷容量の総量が減少し、回路全体としても消費電力が低減されることになる。とくに、ＬＳＩで消費される電力の２０％〜４５％が、クロック信号の遷移によって消費されるため、ＬＳＩの消費電力の低減には、このクロック信号の遷移によって消費される電力の低減が効果的である。

これに対し、第１フリップフロップ回路１０のほうが回路動作が安定する。第２フリップフロップ回路２０は外部から供給されたクロック信号ＣＬＫを直接使用するため、クロック信号経路におけるバッファの能力不足や配線を長くすることで顕著となる遅延や減衰やノイズの影響を受けやすい。これにより、クロック信号ＣＬＫになまりが発生することで反転クロックｃｎとのタイムラグが増大したり、クロック信号ＣＬＫの振幅が低下することでトランジスタが能力不足に陥ってしまったり、グリッジなどのノイズが発生することにより誤動作や動作速度の低下が生じ得る。これに対し、第１フリップフロップ回路１０は、内部の第１クロックバッファ４０でクロック信号ｃを生成するため、上述の課題が発生しにくくなる。

半導体集積回路１００は、低消費電力で動作する第２フリップフロップ回路２０および回路動作が安定している第１フリップフロップ回路１０を混載する。第１フリップフロップ回路１０および第２フリップフロップ回路２０は、いずれも同一機能を実現する論理回路である。第１フリップフロップ回路１０は、高精度や高速性が要求される箇所または用途、もしくはクロック信号のなまりやノイズの抑制を保障することができない箇所に使用される。第２フリップフロップ回路２０は、高精度や高速性がシビアに要求されない箇所または用途、もしくはそもそもクロック信号のなまりやノイズの抑制が保障されている箇所に使用される。したがって、第２フリップフロップ回路２０は、例えばクロックツリー方式など、クロック信号なまりやノイズが発生しにくいクロック信号の供給を受けることが可能な箇所で使用されることが望ましい。なお、クロック信号のなまりやノイズが抑制されたクロック信号を供給するには、フリップフロップ回路にクロック信号を供給するバッファセルをフリップフロップ回路の付近に配置したり、なまり等の抑制に十分な能力を有するものとすることにより実現可能である。

以上説明したように実施例１によれば、同一機能で回路構成の異なる複数のフリップフロップ回路を一つの半導体基板上に一体集積化し、それらのフリップフロップ回路を最適に使い分けることにより、低消費電力で安定的に動作する半導体集積回路を実現することができる。また、このような最適な使い分けにより性能を最大化することができる半導体集積回路は汎用性に優れるため、このような半導体集積回路を使用すると、設計を容易にし、設計期間を短縮することができる。

次に、実施例２ついて説明する。実施例２は、スレーブラッチ回路７０の構成が異なる。すなわち、第２フリップフロップ回路２０はＳＲＡＭ型のスレーブラッチ回路を備える。

図４は、実施例２に係る第２フリップフロップ回路２０の構成を示す回路図である。実施例２に係る第２フリップフロップ回路２０は、第２クロックバッファ５０、マスターラッチ回路６０およびスレーブラッチ回路７０を含む。第２クロックバッファ５０は、実施例１に係る第２クロックバッファ５０と同様の構成である。

マスターラッチ回路６０も実施例１に係るマスターラッチ回路６０と同様の構成である。実施例２では、第１マスター側クロックドインバータ６２および第２マスター側クロックドインバータ６６をより具体的に示す。

第１マスター側クロックドインバータ６２は、第１入力トランジスタＭ６１、第２入力トランジスタＭ６２、第１制御トランジスタＭ６３および第２制御トランジスタＭ６４を含む。第１入力トランジスタＭ６１はＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）で構成され、第２入力トランジスタＭ６２はＰチャンネルＭＯＳＦＥＴで構成される。第１入力トランジスタＭ６１および第２入力トランジスタＭ６２は、入力データＤに応じて相補的にオンオフするプッシュプル回路を構成する。第１入力トランジスタＭ６１と第２入力トランジスタＭ６２との間に、第１制御トランジスタＭ６３および第２制御トランジスタＭ６４が接続される。第１制御トランジスタＭ６３はＮチャンネルＭＯＳＦＥＴで構成され、第２制御トランジスタＭ６４はＰチャンネルＭＯＳＦＥＴで構成される。

第１入力トランジスタＭ６１のソース端子には第１の固定電位（接地電位）が印加され、そのゲート端子には入力データＤが入力される。第１入力トランジスタＭ６１のドレイン端子は第１制御トランジスタＭ６３のソース端子と接続される。第２入力トランジスタＭ６２のソース端子には第２の固定電位（電源電位Ｖｄｄ）が印加され、そのゲート端子には入力データＤが入力される。第２入力トランジスタＭ６２のドレイン端子は第２制御トランジスタＭ６４のソース端子と接続される。第１制御トランジスタＭ６３のゲート端子には反転クロック信号ｃｎが入力される。第２制御トランジスタＭ６４のゲート端子にはクロック信号ＣＬＫが入力される。第１制御トランジスタＭ６３のドレイン端子と第２制御トランジスタＭ６４のドレイン端子とが接続され、その接続点電位が出力データとなる。

第２マスター側クロックドインバータ６６は、第３入力トランジスタＭ６５、第４入力トランジスタＭ６６、第３制御トランジスタＭ６７および第４制御トランジスタＭ６８を含む。第３入力トランジスタＭ６５、第４入力トランジスタＭ６６、第３制御トランジスタＭ６７および第４制御トランジスタＭ６８の接続関係は、第１入力トランジスタＭ６１、第２入力トランジスタＭ６２、第１制御トランジスタＭ６３および第２制御トランジスタＭ６４の接続関係と同様のため、説明を省略する。なお、第３制御トランジスタＭ６７のゲート端子にはクロック信号ＣＬＫが入力され、第４制御トランジスタＭ６８のゲート端子には反転クロック信号ｃｎが入力される。

スレーブラッチ回路７０は、トランジスタ対７１、活性化トランジスタＭ７３、第１出力インバータ７８および第２出力インバータ７９を含む。トランジスタ対７１は、第５入力トランジスタＭ７１および第６入力トランジスタＭ７２を含んで構成され、第５入力トランジスタＭ７１および第６入力トランジスタＭ７２のソース端子は共通に接続される。第５入力トランジスタＭ７１および第６入力トランジスタＭ７２は共にＮチャンネルＭＯＳＦＥＴで構成される。

第６入力トランジスタＭ７２のゲート端子には、マスター側インバータ６４の出力データが入力され、第５入力トランジスタＭ７１のゲート端子には、入力データＤが第１マスター側クロックドインバータ６２により反転されたデータが入力される。第５入力トランジスタＭ７１および第６入力トランジスタＭ７２は、活性化された状態において、入力信号に応じて相補的にオンオフされる。トランジスタ対７１が活性化された状態とは、トランジスタがオンした状態において、第２の固定電位（電源電位Ｖｄｄ）から第１の固定電位（接地電位）に至る経路が電気的に導通しうる状態をいう。

第５入力トランジスタＭ７１のドレイン端子と、第６入力トランジスタＭ７２のドレイン端子とは、互いに逆向きに接続された第１出力インバータ７８および第２出力インバータ７９を介して接続されている。第１出力インバータ７８および第２出力インバータ７９は、内部信号ＱＩ、反転内部信号ＱＮＩを、相補的なレベルに保持するメモリ部として機能する。

活性化トランジスタＭ７３は、トランジスタ対７１と第１の固定電位（接地電位）の間に設けられる。活性化トランジスタＭ７３は、導通状態において、トランジスタ対７１を活性化させる。活性化トランジスタＭ７３は、ＮチャンネルＭＯＳＦＥＴで構成される。活性化トランジスタＭ７３のドレイン端子は、トランジスタ対７１を構成する第５入力トランジスタＭ７１および第６入力トランジスタＭ７２のソース端子と接続され、活性化トランジスタＭ７３のソース端子は接地される。活性化トランジスタＭ７３のゲート端子にはクロック信号ＣＬＫが入力される。

スレーブラッチ回路７０の内部信号ＱＩが、非反転出力端子３６から出力信号Ｑとして出力される。スレーブラッチ回路７０の反転内部信号ＱＮＩが、反転出力端子３８から反転出力信号＊Ｑとして出力される。

実施例１に係る第２フリップフロップ回路２０と同様に、クロック信号ＣＬＫがローレベルの間、マスターラッチ回路６０は、入力データＤを取り込んでスレーブラッチ回路７０に出力し、スレーブラッチ回路７０は、ワンクロック前に取り込んでラッチし、出力していた入力データＤをラッチする。クロック信号ＣＬＫがハイレベルの間、マスターラッチ回路６０は、取り込んで出力していた入力データをラッチし、スレーブラッチ回路７０は、活性化トランジスタＭ７３が導通することにより、活性化し、マスターラッチ回路６０の出力を取り込んでラッチし出力する。

ここで、図４に示した第２フリップフロップ回路２０と図２に示した第１フリップフロップ回路１０を比較すると、第２フリップフロップ回路２０は、スレーブラッチ回路７０がＳＲＡＭ型で構成される。したがって、第２フリップフロップ回路２０のほうが消費電力が低くなる。クロックドインバータを使用する場合より、クロック信号が入力されるトランジスタの数を減少させることができるため、クロック信号の遷移によって消費される電力を低減することができる。

これに対し、第１フリップフロップ回路１０のほうが回路動作が安定する。ＳＲＡＭ型とクロックドインバータ型を比較すると、ＳＲＡＭ型は活性化トランジスタＭ７３のゲート端子に入力されるクロック信号ＣＬＫだけで活性化／非活性化状態が制御されることになるため、フリップフロップ回路内部で生成されるクロック信号ｃと反転クロック信号ｃｎの両方で制御される場合より誤動作が生じやすくなる。

以上説明したように実施例２によれば、同一機能で回路構成の異なる複数のフリップフロップ回路を一つの半導体基板上に一体集積化し、それらのフリップフロップ回路を最適に使い分けることにより、低消費電力で安定的に動作する半導体集積回路を実現することができる。

次に、実施例３について説明する。実施例３は、クロック信号および反転クロック信号が入力されるトランジスタのゲートの容量が異なる。すなわち、図３および図４に示した第１マスター側クロックドインバータ６２および第２マスター側クロックドインバータ６６内の第１制御トランジスタＭ６３、第２制御トランジスタＭ６４、第３制御トランジスタＭ６７および第４制御トランジスタＭ６８のサイズを、図２に示した第１マスター側クロックドインバータ６２および第１スレーブ側クロックドインバータ７２内の対応する図示しない制御トランジスタのサイズより小さく設計する。例えば、ゲートのチャネル幅を狭く設計する。

実施例３において、図３および図４に示した第２フリップフロップ回路２０と図２に示した第１フリップフロップ回路１０を比較すると、第２フリップフロップ回路２０に含まれる第１マスター側クロックドインバータ６２および第２マスター側クロックドインバータ６６に含まれる制御トランジスタのサイズが小さいため、第１フリップフロップ回路１０の対応するトランジスタと比較し、クロック信号および反転クロック信号の遷移によって消費される電力を低減することができる。したがって、フリップフロップ回路全体の消費電力を低減することができる。一方、クロック信号経路における減衰でクロック信号ＣＬＫの振幅が低下する場合、トランジスタのサイズを小さくしたことに対応してトランジスタの能力が小さくなることに起因して、トランジスタが能力不足に陥りやすくなる。これにより、回路動作に誤りや速度低下、速度低下によるスペック割れが発生する可能性が高くなる。

ＳＲＡＭ構成を採用しない図３の構成では、第１スレーブ側クロックドインバータ７２および第２スレーブ側クロックドインバータ７６に含まれる制御トランジスタについても同様である。

以上説明したように実施例３によれば、同一機能で回路構成の異なる複数のフリップフロップ回路を一つの半導体基板上に一体集積化し、それらのフリップフロップ回路を最適に使い分けることにより、低消費電力で安定的に動作する半導体集積回路を実現することができる。

上述の実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

上述の実施の形態では、二種類のフリップフロップ回路を一つの半導体基板上に混載する例を説明したが、三種類以上のフリップフロップ回路を混載してもよい。これによれば、さらにきめ細かな使い分けが可能になる。

上述の実施の形態では、第２フリップフロップ回路２０のスレーブラッチ回路７０にＳＲＡＭ型ラッチ回路を用いたが、マスターラッチ回路６０もスレーブラッチ回路７０と同様の構成としてもよい。これによれば、第２フリップフロップ回路２０の消費電力をさらに低減することができる。

また、上述の実施の形態では、低消費電力化を図る手法として、クロックバッファ内のインバータ段数を一段に設計する手法、スレーブラッチ回路をＳＲＡＭ型に設計する手法およびクロック信号および反転クロック信号が入力されるトランジスタのサイズを小さくする手法を説明した。低消費電力化を図るためのあるフリップフロップ回路の構成として、これらの手法の一つ以上を任意に組み合わせて設計することが可能である。したがって、低消費電力化を図るためのフリップフロップ回路のなかでも、回路構成として複数のバリュエーションが可能である。設計者は、消費電力および回路動作の安定度が異なる複数種類のフリップフロップ回路を一つの半導体基板上に混載することができる。

また、上述の実施の形態では、フリップフロップ回路へのクロック信号の供給方式として、クロックツリー方式を一部に採用する例を説明した。この点、クロック信号の供給方式はその方式に限定されるものではない。また、クロック信号の供給方式が単一のものであっても、一つの半導体基板上に同一機能で回路構成が異なる複数のフリップフロップ回路が混載されれば、本発明の範囲に含まれる。

本発明の実施の形態に係る半導体集積回路の構成を示す概略図である。 実施例１に係る第１フリップフロップ回路の構成を示す回路図である。 実施例１に係る第２フリップフロップ回路の構成を示す回路図である。 実施例２に係る第２フリップフロップ回路の構成を示す回路図である。

符号の説明

Ｐ１ パッド、 １０ 第１フリップフロップ回路、 ２０ 第２フリップフロップ回路、 ２２ ルートドライバセル、 ２４ 第１階層バッファセル、 ２６ 第２階層バッファセル、 ３２ データ入力端子、 ３４ クロック入力端子、 ３６ 非反転出力端子、 ３８ 反転出力端子、 ４０ 第１クロックバッファ、 ４２ 第１クロックインバータ、 ４４ 第２クロックインバータ、 ５０ 第２クロックバッファ、 ５２ 第３クロックインバータ、 ６０ マスターラッチ回路、 Ｍ６１ 第１入力トランジスタ、 ６２ 第１マスター側クロックドインバータ、 Ｍ６２ 第２入力トランジスタ、 Ｍ６３ 第１制御トランジスタ、 ６４ マスター側インバータ、 Ｍ６４ 第２制御トランジスタ、 Ｍ６５ 第３入力トランジスタ、 ６６ 第２マスター側クロックドインバータ、 Ｍ６６ 第４入力トランジスタ、 Ｍ６７ 第３制御トランジスタ、 Ｍ６８ 第４制御トランジスタ、 ７０ スレーブラッチ回路、 ７１ トランジスタ対、 Ｍ７１ 第５入力トランジスタ、 ７２ 第１スレーブ側クロックドインバータ、 Ｍ７２ 第６入力トランジスタ、 Ｍ７３ 活性化トランジスタ、 ７４ スレーブ側インバータ、 ７６ 第２スレーブ側クロックドインバータ、 ７８ 第１出力インバータ、 ７９ 第２出力インバータ、 １００ 半導体集積回路。

Claims (6)

1. 同一のデジタル信号処理を行う、回路構成の異なる複数のフリップフロップ回路を備え、
   前記複数のフリップフロップ回路は、一つの半導体基板上に混載されたことを特徴とする半導体集積回路。
2. 前記複数のフリップフロップ回路は、第１フリップフロップ回路および第２フリップフロップ回路を含み、
   前記第１フリップフロップ回路は、複数のインバータを含んで構成される第１バッファを備え、
   前記第２フリップフロップ回路は、前記第１フリップフロップ回路よりも少ない段数のインバータを含んで構成される第２バッファを備えて構成され、
   前記第１バッファは、前記フリップフロップ回路の外部から供給される第１入力クロック信号を受けて、前記第１フリップフロップ回路に供給し、
   前記第２バッファは、前記フリップフロップ回路の外部から供給される第２入力クロック信号を受けて、前記第２フリップフロップ回路に供給することを特徴とする請求項１に記載の半導体集積回路。
3. 前記複数のフリップフロップ回路は、
   複数のクロックドインバータを含む第１フリップフロップ回路と、
   前記第１フリップフロップ回路に含まれる前記クロックドインバータの数より少ない数のクロックドインバータを含む第２フリップフロップ回路と、
   を含むことを特徴とする請求項１に記載の半導体集積回路。
4. 前記複数のフリップフロップ回路は、
   クロック信号により導通または非導通が制御される第１トランジスタを含む第１フリップフロップ回路と、
   前記クロック信号により導通または非導通が制御される第２トランジスタを含む第２フリップフロップ回路と、を含み、
   前記第２トランジスタのサイズが前記第１トランジスタのサイズより小さく設定されることを特徴とする請求項１に記載の半導体集積回路。
5. 前記第２フリップフロップ回路を複数含んで構成され、
   それぞれの前記第２フリップフロップ回路へは、外部から供給された等しい遅延時間が確保された外部クロック信号が入力されることを特徴とする請求項２から４のいずれかに記載の半導体集積回路。
6. 前記外部クロック信号は、クロックツリー方式で配線された経路を介して供給されることを特徴とする請求項５に記載の半導体集積回路。

Images