KR100983188B1

KR100983188B1 - 저전압 도메인이 파워 다운되는 경우에 전류 누설을방지하기 위한 장치 및 방법

Info

Publication number: KR100983188B1
Application number: KR1020080048291A
Authority: KR
Inventors: 게 양; 홍-구오 린; 찰스 체우-유엔 영
Original assignee: 엔비디아 코포레이션
Priority date: 2007-05-24
Filing date: 2008-05-23
Publication date: 2010-09-20
Also published as: KR20080103472A; US20080290935A1; JP2008295047A; TWI349435B; CN101312343B; TW200913480A; US7583126B2; CN101312343A

Abstract

저전압 도메인이 파워 다운되는 경우에 전류 누설 또는 직류를 방지하기 위한 장치 및 방법이 제공된다. 저전압 도메인과 고전압 도메인 사이에 접속된 전압 전이 회로가 포함된다. 그러한 전압 전이 회로는 저전압 도메인이 파워 다운되는 경우에 전류 누설을 방지하기 위한 회로 컴포넌트를 포함한다.

파워 다운, 전류 누설, 직류, 저전압 도메인, 전력 절약

Description

저전압 도메인이 파워 다운되는 경우에 전류 누설을 방지하기 위한 장치 및 방법{APPARATUS AND METHOD FOR PREVENTING CURRENT LEAKAGE WHEN A LOW VOLTAGE DOMAIN IS POWERED DOWN}

본 발명은 전압 전이 회로들에 관한 것으로, 보다 구체적으로는 전력 절약을 위해 구성된 전압 전이 회로들에 관한 것이다.

칩들(예를 들어, 마이크로프로세서들, 그래픽 칩들) 내의 트랜지스터들의 수가 증가하고 이러한 칩들을 사용하는 전자 장치들이 예를 들어 보다 큰 이동성을 위해 규모가 축소됨에 따라 온칩 전력 소비를 줄이는 요구가 계속 증가되고 있다. 역사적으로 칩들의 저전력 소비 목적들은 칩들의 전원 전압(power supply voltage)들의 크기를 적극적으로 감소시킴으로써 실현되었다.

전체 전력 소비를 더 감소시키기 위한 노력으로, 많은 칩 설계들도 2 이상의 상이한 전원 도메인들을 포함한다. 칩 내의 중요하지 않은 블록들은, 예를 들어, 저전원 도메인에서 전원 전압들을 낮추기 위해 그들을 연결시킴으로써 최소 에너지량을 소비하도록 설계될 수 있다. 동일한 칩 내에서, 고전력 도메인과 연관된 안정성을 요구하는 타이밍 크리티컬(timing critical) 블록들은 보다 높은 전원 전압 들을 이용하도록 설계될 수 있다. 종종, 전압 레벨 시프터들을 사용하여 고전원 도메인 내의 전압들을 저전원 도메인 내의 전압들로 변환시키고, 그 반대로 변환시킨다.

도 1은 종래 기술에 따른, 버퍼 형태의 레벨 시프터(100)를 도시한다. 도시된 바와 같이, 입력 신호가 고전압 도메인(예를 들어, VDDH 도메인)으로부터 수신되고 출력 신호는 저전압 도메인(예를 들어, VDDL 도메인)으로 향한다. 입력 신호가 0이면(상태 102 참조), 트랜지스터들 P1 및 N2가 활성화되고 트랜지스터들 N1 및 P2는 비활성화된다. 한편, 입력 신호가 VDDH(상태 104 참조)이면, 트랜지스터들 N1 및 P2가 활성화되고 트랜지스터들 P1 및 N2는 비활성화된다. 결과적으로, 도시된 버퍼는 신호를 VDDH 도메인으로부터 VDDL 도메인으로 변환하기 위한 레벨 시프터로서 작용할 수 있다.

도 2는 종래 기술에 따른, 입력 신호를 VDDL 도메인으로부터 VDDH 도메인으로 변환하도록 구성된 버퍼 형태의 레벨 시프터(200)를 도시한다. 도 1의 레벨 시프터(100)와 마찬가지로, 입력 신호가 0이면(상태 202 참조), 트랜지스터들 P1 및 N2는 활성화되고, 트랜지스터들 N1 및 P2는 비활성화된다. 또한, 입력 신호가 VDDL이면(상태 104 참조), 트랜지스터들 N1 및 P2는 활성화되고 트랜지스터 N2는 비활성화된다.

그러나, VDDH, VDDL 및 장치 임계 전압 Vth의 값에 따라, 트랜지스터 P1은 부분적으로 활성화되거나 완전히 활성화된다. 일 예에서, VDDL=0.8V±10%, VDDH=1V±10%, Vth=200mV-350mV이다. 그러한 경우, 최악의 경우는 VDDL=0.72V, VDDH=1.1V, Vth=200mV인 상황을 포함한다. 트랜지스터 P1에 있어서, 소스 전압이 1.1V이고 게이트 전압이 0.72V이면 차이가 380mV이고, 이는 임계 전압 200mV보다 크다. 따라서, 그러한 상황에서 트랜지스터 P1는 완전히 활성화된다. 트랜지스터들 P1 및 N1이 완전히 활성화되면, VDDH와 접지 사이에 DC 전류 경로(206)가 존재하고, 이것은 대량의 전력을 소비한다.

도 3은 종래 기술에 따른, 신호를 VDDL 도메인으로부터 VDDH 도메인으로 변환하는 경우의 DC 전류 흐름을 방지하도록 구성된 버퍼형 레벨 시프터(300)를 도시한다. 도시된 바와 같이, 레벨 시프터(300)는 VDDL 도메인으로부터의 상보 듀얼 레일(complimentary dual rail) 입력들 IN 및 INB를 포함한다. IN=VDDL이고 INB=0이면, 트랜지스터들 N2 및 P1이 활성화되고, 접촉점 b=0이고, 접촉점 a=VDDH이고, OUT=VDDH이고, 트랜지스터들 N1 및 P2는 비활성화된다. 한편, IN=0이고 INB=VDDL이면, 트랜지스터들 N1 및 P2는 활성화되고, 트랜지스터들 N2 및 P1은 비활성화되고, 접촉점 b=VDDH, 접촉점 a=0, OUT=0이다. 이러한 설계에 의해, VDDH를 통해 접지로 DC 전류가 흐르지 않는다.

그러나, 그러한 설계는 VDDL 도메인에서 VDDH 도메인으로의 수백개의 신호들을 요구한다. 결과적으로, 듀얼 레일 입력들 IN 및 INB는 라우팅될 신호들의 수의 2배를 요구한다. 그리하여 불행히도, 그러한 설계는 엄청나게 비싸다.

도 4는 종래 기술에 따른, 듀얼 레일 입력 레벨 시프터들(예를 들어 도 3 참조)이 갖는 문제점들을 다루는 단일 레일 입력 레벨 시프터(400)를 도시한다. 도시된 바와 같이, 증가된 전력 절약을 위해 단일 레일 입력이 제공된다. 그러한 단 일 레일 입력 레벨 시프터(400)에 관한 추가 정보는 본원에 참조로서 포함되는 출원 번호 제11/559,155호로 2006년 11월 13일에 출원된 공동 계류중인 출원서를 참조하면 찾을 수 있다.

불행히도, 상기 레벨 시프터들 중 어느 것도, 부가적인 전력 절약 목적을 위해 VDDL 도메인이 파워 다운되는 상황들을 수용하고 있지 않다. 특히, 그 사용이 요구되지 않는 경우에 VDDL 도메인을 파워 다운하는 것이 종종 바람직하다. 이러한 파워 다운을 실현하기 위해, VDD가 차단될 수 있기 때문에, VDDL 도메인 내부의 임의의 노드들이 알려지지 않은 값에서 플로팅된다. 이제 개시되는 바와 같이, 그러한 VDDL 도메인의 파워 다운을 시도하는 경우에 몇가지 문제가 발생된다.

도 5는 종래 기술에 따른, 저전압 도메인을 파워 다운할 때의 한가지 문제를 예시하는 인버터(500)를 도시한다. 파워 다운 동안, VDD가 차단되고, 모든 내부 노드들은 알려지지 않은 값에서 플로팅한다. 인버터(500)의 입력 신호 IN이 파워 다운된 블록으로부터 나오는 경우, 입력 신호 IN은 임의의 값일 수 있다. 그러나, IN=VDD/2이면, 트랜지스터 P1 및 N1이 활성화되어, DC 전류(502)가 트랜지스터들 P1 및 N1을 통해 흐르게 한다.

도 6은 종래 기술에 따른, 저전압 도메인을 파워 다운할 때의 문제점을 다루는 2입력 OR 게이트(600)를 도시한다. 도시된 바와 같이, 2입력 OR 게이트는 입력 신호들을 플로팅함으로써 DC 전류가 발생되는 것을 방지하는 것뿐만 아니라 파워 다운 제어를 위해 구성될 수도 있다. 입력 신호 IN는 플로팅 입력이 되도록 구성될 수 있고, 파워 다운 신호 PD도 제공된다. 통상 동작 모드 동안, PD=0이고 OUT=IN이다. 파워 다운 모드에서, PD=VDD이고, PMOS 트랜지스터 P2가 비활성화된다. 또한, 입력 신호 IN이 무엇인지에 관계없이, OUT=VDD이고 DC 전류가 흐르지 않는다.

지금까지, 파워 다운 모드 동안의 그러한 문제들을 다루는 요구가 계속되고 있다. 예를 들어, 도 4의 레벨 시프터(400)의 정황에서, VDDL 블록이 파워 다운 모드에 있으면, VDDL_REF 및 입력 신호 IN은 0과 VDDL 사이의 임의의 값일 수 있다. 하나의 동작예에서, IN=VDDL/2이고 VDDL_REF=VDDL이라고 가정하자. VDDH-Vthp>VDDL/2>Vthn이므로, 트랜지스터들 P2, P3 및 N2는 활성화되고, 트랜지스터들 P2, P3 및 N2를 통해 DC 전류가 흐른다. 또한, 접촉점 b가 VDDH/2 근처에 있을 가능성이 있기 때문에 관련 출력 인버터를 통해 DC 전류가 흐르게 된다.

본 발명의 목적은, 전력 절약을 위해 구성된 전압 전이 회로들을 제공하는 것이다.

본 발명에 따르면, 저전압 도메인이 파워 다운되는 경우에 전류 누설 또는 직류를 방지하기 위한 장치 및 방법이 제공된다.

도 7은 소정 실시예에 따른, 저전압 도메인("VDDL 도메인")(710)의 전원 전압들을 고전압 도메인("VDDH 도메인")(730)의 전원 전압들로 변환하도록 구성된 전압 레벨 시프터(720)를 갖는 프로세서/칩(700)의 개략도이다. VDDL 도메인의 전원 전압들은 "VDDL 전원 전압들"이라고 지칭될 수 있고, VDDH 도메인의 전원 전압들은 "VDDH 전원 전압들"이라고 지칭될 수 있다.

구체적으로, 전압 레벨 시프터(720)는 VDDL을 VDDH로, 그리고 VDDL 도메인(730)의 접지 전압("저 도메인 접지 전압")을 VDDH 도메인(710)의 접지 전압("고 도메인 접지 전압")으로 변환하도록 구성될 수 있다. 전압 레벨 시프터(720)는, 제1 상태에 있을 때에는 저 도메인 접지 전압을 고 도메인 접지 전압으로 변환하고, 제2 상태에 있을 때에는 VDDL을 VDDH로 변환한다. 저 도메인 접지 전압 및 고 도메인 접지 전압이 본 실시예에서는 공통 접지 전압("GND" 또는 "접지")이지만, 다른 실시예들에서는, 저 도메인 접지 전압 및 고 도메인 접지 전압이 상이한 전압들일 수 있다.

사용시에, 전압 레벨 시프터(720)는 입력 전압이 접지로부터 VDDL로 변화할 때 제1 상태로부터 제2 상태로 변화하도록 트리거(trigger)될 수 있다. 마찬가지로, 전압 레벨 시프터(720)는 입력 전압이 VDDL로부터 접지로 변화할 때 제2 상태로부터 제1 상태로 변화하도록 트리거될 수 있다. 제1 상태 및 제2 상태의 지정은 소정 순서를 의미하지 않는 임의 지정이라는 것에 주의한다.

VDDL 및 VDDH 도메인들 내의 전원 전압들은 이용되는 프로세싱 기술 및 응용에 따라 상당히 변화할 수 있다. 통상적인 프로세싱 기술 내의 VDDL 및 VDDH 도메인들에 대한 전압들의 예로는, VDDL은 0.8V±10％이고, VDDH는 1V±10％이다. 이 전압 도메인들과 대응하는 n-형 트랜지스터들에 대한 예시적인 임계 전압들은 200㎷ 내지 350㎷일 수 있고, 이 전압 도메인들과 대응하는 p-형 트랜지스터들에 대한 예시적인 임계 전압들은 -350㎷ 내지 -200㎷일 수 있다. 전압 도메인들 및 임계 전압들의 변동(예를 들어, 범위들)은 예를 들어, 프로세싱 변동, 온도 변화들 등에 의해 발생할 수 있다.

도 7에 도시된 바와 같이, 전압 레벨 시프터(720)는 VDDL 도메인(710)으로부터 VDDL 전원 전압들을 수신하도록 구성된 입력(740)을 갖는다. 일 실시예에 있어서, 입력(740)은 단일 레일 입력(single-rail input)을 포함할 수 있지만, 물론, 추가적인 레일 입력들이 고려되는 다른 실시예들이 고려된다.

VDDL 전원 전압들은, 전압 레벨 시프터(720)에 의해 VDDH 도메인으로 변환될 때, 전압 레벨 시프터(720)의 출력(750)에 VDDH 전원 전압들로서 출력될 수 있다. 구체적으로, 입력(740)에서 수신된 VDDL 전원 전압은 전압 레벨 시프터(720)의 전압 전이 회로(722) 및 인버터(724)를 이용하여 변환될 수 있다. 전압 전이 회로(722)의 출력(726)이 인버터(724)의 입력에서 수신될 때 반전된다. 도 7에는 도시되어 있지 않지만, 전압 레벨 시프터(720)는 VDDH 및 접지와 같은 전원 전압들에 의해 전원을 공급받을 수 있다.

도 7에는, 프로세서/칩(700)이 단일 저전압 도메인(710)을 단일 고전압 도메인(730)으로 변환하는 단일 전압 레벨 시프터(720)만을 갖는 것으로 도시되어 있지만, 일부 실시예들에서, 프로세서/칩(700)은 하나보다 많은 전압 레벨 시프터(720), 저전압 도메인(710), 및/또는 고전압 도메인(730)을 포함하도록 설계될 수 있다. 예를 들어, 상이한 유형(예를 들어, 상이한 전압 시프트 성능)의 복수의 전압 레벨 시프터를 이용하여 상이한 저전압 도메인들 및/또는 고전압 도메인들 간에 전압들을 변환할 수 있다.

도 7을 계속해서 참조하면, 전압 레벨 시프터(720)는 VDDL 도메인(710)이 파워 다운(power down)된 경우에(예를 들어, 파워 다운 모드 등에서) 전류 누설 또는 직류를 방지하기 위한 회로 컴포넌트(760)를 더 포함한다. 본 설명의 문맥에서, 이러한 전류 누설 또는 직류 방지는, 적어도 부분적으로 누설 전류가 감소하도록, 부분적 또는 전체적 방지(partial or full prevention)로서 해석되어야 한다. 전술된 전류 누설을 이러한 방식으로 감소시킴으로써, VDDL 도메인(710)이 파워 다운되는 경우 전력이 절감된다. 일 실시예에서, 이러한 특징은 명백해지는 바와 같이, 전압 레벨 시프터(720)가 동작 모드에 있을 때와 파워 다운 모드에 있을 때의 둘 다의 경우에 제공될 수 있다.

선택적으로, 이러한 회로 컴포넌트(760)는 VDDL 도메인(710)이 파워 다운 모드에 있는지 여부를 나타내는 적어도 하나의 파워 다운 입력(762)을 수신할 수 있다. 하나의 가능한 실시예에서, 이러한 파워 다운 입력(들)(762)은 VDDL 도메인(710)과 함께 이용되는 복수의 전압 레벨 시프터(720)에 의해 공유될 수 있다. 예를 들어, VDDL 도메인(710)과 함께 이용되는 모든 전압 레벨 시프터(720)에 의해 파워 다운 입력(들)(762)이 공유되는 일 실시예가 고려된다. 또한, VDDL 도메인(710)이 파워 다운되면, 이하에서 더 상세하게 설명되는 바와 같이, VDDL 전원의 일부가 파워 다운 신호를 위해 이용가능할 수 있다.

이제, 사용자의 희망에 따라 전술한 프레임워크가 구현될 수 있거나 또는 구현될 수 없는 다양한 선택적인 아키텍처들 및 특징들에 대한 더 예시적인 정보가 설명될 것이다. 다음의 정보는 예시의 목적으로 설명되며, 임의의 방식으로 한정하는 것으로 해석되어서는 안된다는 것에 주의해야 한다. 다음의 특징들 중 임의의 특징은 설명된 다른 특징들을 배제하거나 또는 배제하지 않고 선택적으로 포함될 수 있다.

도 8은 일 실시예에 따른, 저전압 도메인이 파워 다운될 때 전류 누설을 방지하기 위한 단일 레일 레벨 시프터 회로(800)를 도시한다. 선택적으로, 본 레벨 시프터 회로(800)는 도 7의 프로세서/칩(700)의 문맥에서 구현될 수 있다. 물론, 그러나, 레벨 시프터 회로(700)는 임의의 원하는 환경에서 구현될 수 있다. 또한, 본 설명 동안 전술한 정의들이 적용될 수 있다는 것에 주의해야 한다.

도시된 바와 같이, 전압 레벨 시프터(800)는 VDDL 도메인의 VDDL 전원 전압들을 VDDH 도메인의 VDDH 전원 전압들로 변환하도록 구성될 수 있다. 전압 레벨 시프터(800)는 인버터(802)의 입력에 접속될 수 있는 출력 접촉점을 갖는 전압 전이 회로를 포함한다. 인버터의 출력이 전압 레벨 시프터(800)의 출력일 수 있다.

전압 전이 회로는 입력 상승 전이 회로(input-rising-transition circuit)(810) 및 입력 하강 전이 회로(input-falling-transition circuit)(820)를 포함한다. 본 실시예에서, 전압 전이 회로의 단일 레일 입력(또한 전압 레벨 시프터(800)의 입력임)은 도시된 바와 같이 입력 상승 전이 회로(810)에 접속되고 입력 하강 전이 회로(820)에 접속될 수 있다.

VDDL 도메인의 VDDL 전원 전압들은 단일 레일 입력에서 수신될 수 있다. VDDL 전원 전압들은, 전압 레벨 시프터(800)에 의해 VDDH 도메인으로 변환될 때, 전압 레벨 시프터(800)의 출력에서 VDDH 전원 전압들로서 출력될 수 있다. 단일 레일 입력은 단일 레일 입력 노드 또는 입력 노드라고 지칭될 수 있고, 출력은 출력 노드라고 지칭될 수 있다.

전압 레벨 시프터(800)의 단일 레일 입력이 (예를 들어, VDDL로부터 접지 전압으로) 변화할 때 전압 레벨 시프터(800)의 전압 전이 회로는 제1 상태로부터 제2 상태로, 그리고 그 역으로 변화하도록 구성될 수 있다. 구체적으로, 단일 레일 입력이 접지로부터 VDDL로 상승할 때 전압 전이 회로의 입력 상승 전이 회로(810)는 제1 상태로부터 제2 상태로의 변화를 트리거한다. 단일 레일 입력이 VDDL로부터 접지로 하강할 때 전압 전이 회로의 입력 하강 전이 회로(820)는 제2 상태로부터 제1 상태로의 변화를 트리거한다.

도시된 바와 같이, 입력 하강 전이 회로(820)는 제1 접촉점(a)에서 드레인이 p-형 트랜지스터 p1의 드레인에 접속되어 있는 n-형 트랜지스터 N1을 포함한다. P1 트랜지스터의 소스는 VDDH에 접속된다. N1 트랜지스터의 소스는 단일 레일 입력 IN에 접속되고, N1 트랜지스터의 게이트는 VDDL 기준 전압 대신에 반전 파워 다 운 입력 PDB에 접속된다.

입력 상승 전이 회로(810)는 게이트가 단일 레일 입력 IN에 접속되어 있고, 소스가 접지 전압(접지 전압 노드라고도 지칭될 수 있음)에 접속되어 있는 n-형 트랜지스터 N2를 포함한다. N2 트랜지스터는 출력 접촉점에 접속된 드레인을 갖는다. 출력 접촉점은 입력 상승 피드백 접속이라고 지칭될 수 있는 피드백 접속으로서 P1 트랜지스터의 게이트에 접속된다.

p-형 트랜지스터 P2는 출력 접촉점에 접속된 드레인 및 입력 하강 전이 회로(820)의 접촉점 a에 접속된 게이트를 갖는다. 입력 상승 전이 회로(810)는 또한 P2 트랜지스터와 직렬로 접속된 제3 p-형 트랜지스터 P3를 갖는다. P3 트랜지스터의 드레인은 제2 p-형 트랜지스터 P2의 소스에 접속된다. 또한, P3 트랜지스터의 게이트는 단일 레일 입력 IN에 접속된다.

저전압 도메인 파워 다운 모드 동안 전력 절감을 제공하기 위해, 게이트가 파워 다운 입력 PD에 접속되어 있는 제3 n-형 트랜지스터 N3가 더 제공된다. 사용시에, PD 및 PDB는 파워 다운 동작 동안 플로팅 상태가 아닌 VDDL 도메인으로부터의 유일한 신호들일 수 있다.

또한, N3 트랜지스터는 접지 전압에 접속된 소스 및 출력 접촉점에 접속된 드레인을 갖는다. 또한, 게이트가 파워 다운 입력 PD에 접속되고, 소스가 P3 트랜지스터의 드레인에 접속되고, 드레인이 고전압 도메인의 VDDH 전압에 접속되어 있는 제4 p-형 트랜지스터 P4가 제공된다. 사용시에, 이러한 회로 컴포넌트들은 저전압 도메인이 파워 다운된 경우에 직류를 방지하도록 구성된다.

그러므로, 전압 레벨 시프터(800)는 파워 다운 입력 신호 및 반전 파워 다운 입력 신호(저전압 도메인이 파워 다운 모드에 있음을 나타냄)를 받는 2개의 핀을 제공한다. 파워 다운 입력 PD은 VDDL 도메인으로부터 연관된 신호를 수신한다. 또한, 반전 파워 다운 입력 PDB는 VDDL 도메인으로부터 반전된 파워 다운 입력 신호를 수신한다. 도시된 바와 같이, N1 트랜지스터의 게이트는 반전 파워 다운 입력 PDB에 접속된다. 또한, N3 및 P4 트랜지스터들은 도시된 바와 같이 파워 다운 입력 PD에 접속된다.

일 실시예에서, 파워 다운 입력 신호는 반드시 타이밍이 중대한 것은 아닐 수 있고, 따라서 수백의 레벨 시프터들 또는 더욱 많은 레벨 시프터에 접속될 수 있다. 따라서, 일 실시예에서, VDDL 도메인에서 VDDH 도메인으로 가는 1000개의 신호가 존재한다고 가정하면, 단지 1002(1000+2)만이 반드시 라우트될 필요가 있다. 표 1은 전압 레벨 시프터(800)와 연관된 동작의 다양한 예시적인 모드들을 도시한다.

나타낸 바와 같이, 동작의 정상 모드에서, PD=0 이고, PDB=VDDL이다. IN=0일 때, OUT=0이다. 또한, IN=VDDL일 때, OUT=VDDH이다. 파워 다운 모드에서, (입력 IN의 값에 상관없이) PD=VDDL이고 PDB=0 일 때, OUT=VDDH이다.

도 9a-9c는 상이한 입력/출력 조합을 구비하고, 상이한 모드들의 컨텍스트에서의 도 8의 단일-레일 레벨 시프터 회로(800)를 도시한다. 도 9a를 참조하면, 레벨 시프터는 PD=0이고 PDB=VDDL일 때, 정상 모드인 것으로 보여진다. 반전 파워 다운 입력 PDB는 VDDL 기준 전압을 대신하여 작용한다. 또한, N3 트랜지스터가 비활성화되고, P4 트랜지스터는 활성화된다. 또한, IN=VDDL이면, N2 트랜지스터들은 활성화되고, 접촉점 b=0이고 OUT=VDDH임이 도시된다.

그러한 모드 동작 동안의 이용에서, P3 트랜지스터는 부분적으로 활성화되거나 또는 P3 트랜지스터의 임계 전압, VDDL 및 VDDH의 값에 따라 완전히 활성화된다. N2 트랜지스터의 크기는, P3 트랜지스터가 완전히 활성화된다하더라도, 접촉점 b가 0으로 떨어질(pull down) 수 있다는 것을 보장할 수 있다. P1 및 P2 트랜지스터들은, 그렇지 않으면 둘 다 활성화된 P3 및 N2 트랜지스터들을 통해 흐를 DC 전류를 차단하는데 이용된다. b=0이므로, P1 트랜지스터는 활성화되고 VDDH까지 접촉점 a를 끌어올릴(pull up) 수 있다. P2 트랜지스터의 소스 및 게이트는 둘 다 VDDH이고, 따라서, P2 트랜지스터들은 비활성화되고, VDDH에서 접지로 흐르는 DC 전류가 존재하지 않는다. 또한, N1 트랜지스터의 드레인은 VDDH이고, N1 트랜지스터의 게이트 및 소스는 둘 다 VDDL이어서, N1 트랜지스터는 비활성화된다.

도 9b를 참조하면, PD=0이고 PDB=VDDL일 때, 레벨 시프터가 정상 모드에서 동작하는 것을 나타낸다. 반전 파워 다운 입력 PDB는 VDDL 기준 전압으로 작용한다. 또한 N3 트랜지스터는 비활성화되고, P4 트랜지스터는 활성화된다.

나타낸 바와 같이, IN=0일 때, N2 트랜지스터는 비활성화되고, P3 트랜지스터는 활성화된다. 또한, N1 트랜지스터는 활성화되고, VDDH에서 0으로 접촉점 a를 떨어뜨린다. P1 트랜지스터가 약한 풀-업(weak pull-up) 디바이스인 일 실시예에서, N1 트랜지스터의 크기는, P1 트랜지스터가 활성화될 때 N1 트랜지스터가 접촉점 a를 0으로 끌어당길 수 있다는 것을 보장하도록 설정될 수 있다. 접촉점 a가 0으로 떨어진 후, P2 트랜지스터는 활성화된다. 또한, P2 및 P3 트랜지스터들은 접촉점 b를 VDDH로 끌어당기는 역할을 할 수 있고, P1 트랜지스터가 턴오프될 수 있고, 출력은 0일 수 있다. 이러한 설계에 의해, VDDH를 통해 흐르는 DC 전류는 존재하지 않는다.

도 9c로 다시 돌아가면, PD=VDDL이고 PDB=0일 때, 레벨 시프터가 파워 다운 모드에서 동작하는 것을 나타낸다. PDB=0이므로, N1 트랜지스터는 비활성화된다. 또한, 입력 IN은 0부터 VDDL까지의 임의의 값일 수 있다. 나타낸 바와 같이, PD=VDDL이면, N3 트랜지스터는 활성화되고, 접촉점 b=0이고 OUT=VDDH이다. 이용에서, P4 트랜지스터의 임계 전압, VDDL 및 VDDH의 값에 따라 P4 트랜지스터는 부분적으로 또는 완전히 활성화된다.

N3 트랜지스터의 크기는, P4, P2 및 P3 트랜지스터들이 완전히 활성화된다 하더라도, 접촉점 b가 0으로 떨어질 수 있다는 것을 보장할 수 있다. P2 및 P1 트랜지스터들은 그렇지 않으면 P4, P2, P3 및 N3 트랜지스터들을 통해 흐를 DC 전류를 차단하는데 이용된다. P4 및 N3 트랜지스터들은 둘 다 활성화되고, P3 트랜지스터들은 입력 IN의 값에 따라 활성화될 수 있다. b=0이므로, P1 트랜지스터가 활성화되고, 접촉점 a를 VDDH로 끌어올린다. P2 트랜지스터의 소스 및 게이트는 둘 다 VDDH이고, 따라서, P2 트랜지스터는 비활성화되어 VDDH에서 접지로 흐르는 DC 전류는 존재하지 않는다.

도 10은 일 실시예에 따른, 저전압 도메인이 파워 다운될 때의 전류 누설을 방지하기 위한 레벨 시프터 회로의 동작을 나타내는 신호도(1000)이다. 선택으로서, 신호도(1000)는 도 8의 단일-레일 레벨 시프터 회로(800)의 동작을 반영할 수 있다. 앞선 정의들은 본 설명 동안 적용될 수 있다는 것도 주목되어야 한다.

나타낸 바와 같이, 전이(1002)은 IN=VDDL일 때의 동작의 정상 모드의 레벨 시프터 회로와 서로 관련된다. 도 9a 및 수반하는 설명을 참조한다. 나타낸 바와 같이, 하이(high) 상태로의 접촉점 a의 전이는 적정 트랜지스터(들)을 활성화하여 입력-상승(input-rising) 전이 회로의 전류 누설을 방지한다. 한편, 전이들(1004)은 IN=0일 때의 동작의 정상 모드의 레벨 시프터 회로와 서로 관련된다. 도 9b 및 수반하는 설명을 참조한다. 나타낸 바와 같이, b 및 노드들의 전이들은 입력-하강(input-falling) 전이 회로의 전류 누설을 방지한다. 마지막으로, 전이들(1006)은 동작의 파워 다운 모드의 레벨 시프터 회로와 서로 관련된다. 도 9c 및 수반하는 설명을 참조한다. 나타낸 바와 같이, 하이 상태로의 접촉점 a의 전이는 적정 트랜지스터(들)(예를 들어, P2 트랜지스터)을 비활성화하고, 따라서 입력-하강 전이 회로의 전류 누설을 방지하는 역할을 한다.

도 11-12는 일 실시예에 따른, 저전압 도메인이 파워 다운될 때 전류 누설을 방지하기 위한 상이한 단일-레일 레벨 시프터 회로들(1100, 1200)을 나타낸다. 선택으로서, 현재의 레벨 시프터 회로들(1100, 1200)은 도 7의 프로세서/칩(700)의 컨텍스트에서 구현될 수 있다. 그러나, 물론, 레벨 시프터 회로들(1100, 1200)은 임의의 원하는 환경에서 구현될 수 있다. 또한, 앞선 정의들이 본 설명 동안 적용될 수 있다는 것도 주목되어야 한다.

도 11에서, 도 8의 레벨 시프터 회로(800)의 P4 트랜지스터가 제거된다. 이 경우에, N3 트랜지스터는 P2 및 P3 트랜지스터들과 균형을 맞추기 위해 크기를 크게할 수 있다. 파워 다운 모드로 들어가기 전에 P2 및 P3 트랜지스터들 둘 다가 활성화되는 것도 가능하다. 도 12에서, 도 8의 레벨 시프터 회로(800)의 P4 및 P2 트랜지스터들이 제거된다. 이 경우에, N2 및 N3 트랜지스터들 둘 다는 P3 트랜지스터와 대항하기(counter) 위해 크기를 크게 할 수 있다. 정상 모드 또는 파워 다운 모드 둘 중 하나에서, N2 및 N3 트랜지스터들이 접촉점 b를 방전시키기 위해 활성화되기 전에, P3 트랜지스터가 활성화될 수 있다.

임의의 경우에, (제거되지 않는다면,) 회로에 감소된 DC 전류 경로가 존재하기 때문에, 저 전력 소모가 될 수 있다. 또한, 라우트될 다수의 신호들은 널리 이용되는 이중-레일 입력 레벨 시프터들과 비교할 때 감소(예를 들어, 반감)될 수 있다. 또한, 파워 다운 제어는, 입력이 플로팅될 때 어떠한 DC 전류도 회로에 남지 않는다는 것을 보장할 수 있다.

도 13은 다양한 이전의 실시예들의 다양한 기능성 및/또는 아키텍처가 구현될 수 있는 예시적인 시스템(1300)을 도시한다. 나타낸 바와 같이, 통신 버스(1302)에 접속되는 적어도 하나의 호스트 프로세서(1301)를 포함하는 시스템(1300)이 제공된다. 시스템(1300)은 메인 메모리(1304)도 포함한다. 제어 로직(소프트웨어) 및 데이터는, RAM(random access memory)의 형태를 취할 수 있는 메인 메모리(1304)에 저장된다.

시스템(1300)은 그래픽 프로세서(1306) 및 디스플레이(1308), 즉, 컴퓨터 모니터도 포함한다. 일 실시예에서, 그래픽 프로세서(1306)는 다수의 셰이더 모듈(shader module)들, 래스터화 모듈(rasterization module) 등을 포함할 수 있다. 앞선 모듈들 각각은 GPU(graphics processing unit)를 형성하기 위해 단일 반도체 플랫폼 상에 위치될 수도 있다.

본 설명에서, 단일 반도체 플랫폼(single semiconductor platform)은 유일한 하나의 반도체 기반의 집적 회로 또는 칩을 일컬을 수 있다. 용어 단일 반도체 플랫폼은 온-칩 동작을 시뮬레이트하는 증가된 접속성(connectivity)을 갖는 다중-칩 모듈들을 일컬을 수도 있고, 종래의 CPU(central processing unit) 및 버스 구현을 이용하는 것에 비하여 실질적인 향상이 이루어질 수 있다는 것이 주목되어야 한다. 물론, 다양한 모듈들은, 사용자의 소망에 따라 반도체 플랫폼들의 다양한 조합들에 또는 개별적으로 위치될 수도 있다.

시스템(1300)은 보조 저장소(1310)를 포함할 수도 있다. 보조 저장소(1310)는 예를 들어, 하드 디스크 드라이브 및/또는 플로피 디스크 드라이브, 자기 테이프 드라이브, 컴팩트 디스크 드라이브 등을 나타내는 이동식 저장 드라이브를 포함한다. 이동식 저장 드라이브는 잘 알려진 방식으로 이동식 저장 유닛으로부터 판독하고 그리고/또는 이동식 저장 유닛에 기입한다.

컴퓨터 프로그램들 또는 컴퓨터 제어 로직 알고리즘들은 메인 메모리(1304) 및/또는 보조 저장소(1310)에 저장될 수 있다. 그러한 컴퓨터 프로그램들은, 실행될 때, 시스템(1300)이 다양한 기능들을 수행하도록 할 수 있다. 메모리(1304), 저장소(1310) 및/또는 임의의 다른 저장소는 컴퓨터-판독가능한 매체의 가능한 예들이다.

일 실시예에서, 다양한 이전 도면들의 기능성 및/또는 회로는 호스트 프로세서(1301), 그래픽 프로세서(1306), 호스트 프로세서(1301)와 그래픽 프로세서(1306) 둘 다의 능력들 중 적어도 일부분이 가능한 집적회로(나타내지 않음), 칩셋(즉, 관련 기능들 등을 수행하기 위한 유닛으로서 작용하도록 설계되고 판매되는 집적 회로들의 그룹), 및/또는 이 문제를 위한 임의의 다른 집적 회로의 컨텍스트에서 구현될 수 있다.

또한, 다양한 이전 도면들의 기능성들 및/또는 아키텍처는 일반적인 컴퓨터 시스템, 회로 보드 시스템, 오락 전용의 게임 콘솔 시스템, 어플리케이션-특정 시스템, 및/또는 임의의 다른 원하는 시스템의 컨텍스트에서 구현될 수 있다. 예로서, 시스템(1300)은 데스크탑 컴퓨터, 랩-탑 컴퓨터, 및/또는 다른 타입의 로직의 형태를 취할 수 있다. 또한, 시스템(1300)은 PDA(personal digital assitant) 디바이스, 이동 전화 디바이스, 텔레비전 등을 포함하지만, 이에 한정되지 않는 다양한 다른 디바이스들의 형태를 취할 수 있다.

또한, 나타내지 않았지만, 시스템(1300)은 통신 목적으로, 네트워크(예를 들어, 전화통신 네트워크, LAN(local area network), 무선 네트워크, 인터넷과 같은 WAN(wide area network), P2P(peer-to-peer) 네트워크, 케이블 네트워크 등)에 연결될 수 있다.

다양한 실시예들이 상기에서 설명되었지만, 그들은 단지 예로서 나타내었을 뿐, 한정이 아니라는 것이 이해되어야 한다. 따라서, 바람직한 실시예의 범위 및 폭은 상술한 예시적인 실시예들 중 임의의 실시예에 의해 한정되어서는 안되고, 다음의 특허청구범위들 및 그들의 균등물들에 따라서만 정의되어야 한다.

도 1은 종래 기술에 따른, 버퍼 형태의 레벨 시프터를 도시하는 도면.

도 2는 종래 기술에 따른, 입력 신호를 VDDL 도메인으로부터 VDDH 도메인으로 변환하도록 구성된 버퍼 형태의 레벨 시프터를 도시하는 도면.

도 3은 종래 기술에 따른, 신호를 VDDL 도메인으로부터 VDDH 도메인으로 변환하는 경우에 DC 전류 흐름을 방지하도록 구성된 버퍼형 레벨 시프터를 도시하는 도면.

도 4는 종래 기술에 따른, 듀얼 레일 입력 레벨 시프터들(예를 들어, 도 3 참조)이 갖는 문제들을 다루는 단일 레일 입력 레벨 시프터를 도시하는 도면.

도 5는 종래 기술에 따른, 저전압 도메인을 파워 다운하는 경우의 한가지 문제를 예시하는 인버터를 도시하는 도면.

도 6은 종래 기술에 따른, 저전압 도메인을 파워 다운하는 경우의 문제를 처리하는 듀얼 OR 게이트를 도시하는 도면.

도 7은 일 실시예에 따른, 저전압 도메인(VDDL 도메인)으로부터의 전원 전압들을 고전압 도메인(VDDH 도메인)의 전원 전압들로 변환하도록 구성된 전압 레벨 시프터를 갖는 프로세서/칩의 개략도.

도 8은 일 실시예에 따른, 저전력 도메인이 파워 다운되는 경우의 전류 누설을 방지하기 위한 단일 레일 레벨 시프터 회로를 도시하는 도면.

도 9a 내지 도 9c는 상이한 모드들의 정황에서 상이한 입출력 조합들을 갖는 도 8의 단일 레일 레벨 시프터 회로를 예시하는 도면.

도 10은 일 실시예에 따른, 저전압 도메인이 파워 다운되는 경우의 전류 누설을 방지하기 위한 레벨 시프터 회로의 동작을 도시하는 신호도.

도 11, 도 12는 일 실시예에 따른, 저전압 도메인이 파워 다워되는 경우의 전류 누설을 방지하기 위한 상이한 단일 레일 레벨 시프터 회로들을 도시하는 도면.

도 13은 각종 이전의 실시예들의 각종 구조 및/또는 기능을 구현할 수 있는 예시적인 시스템을 예시하는 도면.

<도면의 주요 부분에 대한 부호의 설명>

710: 저전압 도메인

720: 전압 레벨 시프터

722: 전압 전이 회로

730: 고전압 도메인

Claims

저전압 도메인(low voltage domain)과 고전압 도메인(high voltage domain) 사이에 접속된 전압 전이 회로(voltage transition circuit)를 포함하고, 상기 전압 전이 회로는 상기 저전압 도메인이 파워 다운(power down)되는 경우에 전류 누설 또는 직류를 방지하기 위한 회로 컴포넌트를 포함하고,

상기 전압 전이 회로는 입력 상승 전이(input-rising-transition) 회로를 포함하고, 상기 입력 상승 전이 회로는,

단일 레일 입력에 접속된 게이트를 갖는 제1 n-형 트랜지스터 - 상기 제1 n-형 트랜지스터는 접지 전압에 접속된 소스, 및 출력 접촉점에 접속된 드레인을 갖고, 상기 출력 접촉점은 입력 하강 전이 회로의 제1 p-형 트랜지스터의 게이트에 접속됨 - ;

상기 출력 접촉점에 접속된 드레인 및 상기 입력 하강 전이 회로의 접촉점에 접속된 게이트를 갖는 제2 p-형 트랜지스터; 및

상기 제2 p-형 트랜지스터와 직렬로 접속된 제3 p-형 트랜지스터

를 포함하고,

상기 제3 p-형 트랜지스터는 상기 제2 p-형 트랜지스터의 소스에 접속된 드레인 및 상기 단일 레일 입력에 접속된 게이트를 갖는 장치.
제1항에 있어서,

상기 저전압 도메인 및 상기 고전압 도메인은 프로세서의 컴포넌트들인 장치.
제2항에 있어서,

상기 프로세서는 그래픽 프로세서를 포함하는 장치.
제1항에 있어서,

상기 저전압 도메인은 단일 레일 입력(single rail input)에 접속되는 장치.
제4항에 있어서,

상기 전압 전이 회로는 상기 단일 레일 입력에 접속되어 상기 단일 레일 입력을 통하여 수신된 상기 저전압 도메인의 전압을 상기 고전압 도메인의 전압으로 변환하는 장치.
제1항에 있어서,

상기 전압 전이 회로는 입력 하강 전이(input-falling-transition) 회로를 포함하고, 상기 입력 하강 전이 회로는,

p-형 트랜지스터; 및

접촉점에서 상기 p-형 트랜지스터의 드레인에 접속된 드레인 및 단일 레일 입력에 접속된 소스를 갖는 n-형 트랜지스터를 포함하고,

상기 p-형 트랜지스터는 상기 고전압 도메인의 VDDH 전압에 접속된 소스를 갖는 장치.
제6항에 있어서,

상기 n-형 트랜지스터는 파워 다운 입력에 접속된 게이트를 갖는 장치.
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삭제
제1항에 있어서,

상기 회로 컴포넌트는,

파워 다운 입력에 접속된 게이트, 상기 접지 전압에 접속된 소스, 및 상기 출력 접촉점에 접속된 드레인을 갖는 제2 n-형 트랜지스터를 포함하는 장치.
제1항에 있어서,

상기 회로 컴포넌트는,

파워 다운 입력에 접속된 게이트, 상기 제3 p-형 트랜지스터의 드레인에 접속된 소스, 및 상기 고전압 도메인의 VDDH 전압에 접속된 드레인을 갖는 제4 p-형 트랜지스터를 포함하는 장치.
제1항에 있어서,

상기 출력 접촉점은 인버터를 포함하는 장치.
제1항에 있어서,

상기 회로 컴포넌트는 상기 저전압 도메인이 파워 다운되는 경우에 직류를 방지하도록 구성되는 장치.
제1항에 있어서,

상기 전압 전이 회로는 버스를 통하여 메모리에 연결된 프로세서의 컴포넌트인 장치.
전압 전이 회로에서 전원 전압을 저전압 도메인으로부터 수신하는 단계;

상기 전원 전압을 상기 저전압 도메인에서 고전압 도메인으로 변환하는 단계; 및

상기 저전압 도메인이 파워 다운되는 경우에 전류 누설 또는 직류를 방지하는 단계

를 포함하고,

상기 전압 전이 회로는 입력 상승 전이 회로를 포함하고, 상기 입력 상승 전이 회로는,

단일 레일 입력에 접속된 게이트를 갖는 제1 n-형 트랜지스터 - 상기 제1 n-형 트랜지스터는 접지 전압에 접속된 소스, 및 출력 접촉점에 접속된 드레인을 갖고, 상기 출력 접촉점은 입력 하강 전이 회로의 제1 p-형 트랜지스터의 게이트에 접속됨 - ;

상기 출력 접촉점에 접속된 드레인 및 상기 입력 하강 전이 회로의 접촉점에 접속된 게이트를 갖는 제2 p-형 트랜지스터; 및

상기 제2 p-형 트랜지스터와 직렬로 접속된 제3 p-형 트랜지스터

를 포함하고,

상기 제3 p-형 트랜지스터는 상기 제2 p-형 트랜지스터의 소스에 접속된 드레인 및 상기 단일 레일 입력에 접속된 게이트를 갖는 방법.
제15항에 있어서,

상기 저전압 도메인 및 상기 고전압 도메인은 프로세서의 컴포넌트들인 방법.
제16항에 있어서,

상기 프로세서는 그래픽 프로세서를 포함하는 방법.
제15항에 있어서,

상기 저전압 도메인은 단일 레일 입력에 접속되는 방법.
제18항에 있어서,

상기 전압 전이 회로는 상기 단일 레일 입력에 접속되어 상기 단일 레일 입력을 통하여 수신된 상기 저전압 도메인의 전압을 상기 고전압 도메인의 전압으로 변환하는 방법.
전압 전이 회로에서 전원 전압을 저전압 도메인으로부터 수신하는 수단;

상기 전원 전압을 상기 저전압 도메인에서 고전압 도메인으로 변환하는 수단; 및

상기 저전압 도메인이 파워 다운되는 경우에 전류 누설 또는 직류를 방지하는 수단

을 포함하고,

상기 전압 전이 회로는 입력 상승 전이 회로를 포함하고, 상기 입력 상승 전이 회로는,

단일 레일 입력에 접속된 게이트를 갖는 제1 n-형 트랜지스터 - 상기 제1 n-형 트랜지스터는 접지 전압에 접속된 소스, 및 출력 접촉점에 접속된 드레인을 갖고, 상기 출력 접촉점은 입력 하강 전이 회로의 제1 p-형 트랜지스터의 게이트에 접속됨 - ;

상기 출력 접촉점에 접속된 드레인 및 상기 입력 하강 전이 회로의 접촉점에 접속된 게이트를 갖는 제2 p-형 트랜지스터; 및

상기 제2 p-형 트랜지스터와 직렬로 접속된 제3 p-형 트랜지스터

를 포함하고,

상기 제3 p-형 트랜지스터는 상기 제2 p-형 트랜지스터의 소스에 접속된 드레인 및 상기 단일 레일 입력에 접속된 게이트를 갖는 시스템.