JP6336831B2 - インタフェース回路、それを用いた半導体集積回路 - Google Patents

Description

本発明は、２つの回路ブロック間でデジタル信号の受け渡しを行うインタフェース回路に関する。

近年、半導体集積回路あるいは回路システム（以下、半導体集積回路と総称する）に対する低消費電力化の要請が高まっている。かかる要請に応えるために、半導体集積回路は、複数の回路ブロックに分割され、回路ブロックごとに最適な異なる電圧振幅で動作し、あるいは異なる電源電圧で動作するように構成されている。

図１は、複数の回路ブロックを備える半導体集積回路のブロック図である。半導体集積回路２ｒは、第１回路４、第２回路６、インタフェース回路１０ｒを備える。第１回路４は、第１電源電圧Ｖ_ＤＤ１および接地電圧Ｖ_ＳＳからなる電源レールと接続されており、その内部のデジタル信号は、第１電源電圧Ｖ_ＤＤ１をハイレベル、接地電圧Ｖ_ＳＳをローレベルとする二値でスイングする。第２回路６は、第２電源電圧Ｖ_ＤＤ２および接地電圧Ｖ_ＳＳからなる電源レールと接続されており、その内部のデジタル信号は、第２電源電圧Ｖ_ＤＤ２をハイレベル、接地電圧Ｖ_ＳＳをローレベルとする二値でスイングする。

以下では、Ｖ_ＤＤ１＜Ｖ_ＤＤ２であるものとする。インタフェース回路１０ｒは、第１回路４と第２回路６の間に挿入され、Ｖ_ＳＳとＶ_ＤＤ１の間で遷移する入力信号ＩＮを受け、Ｖ_ＳＳとＶ_ＤＤ２の間でフルスイングする出力信号ＯＵＴに変換し、後段の第２回路６に出力する。

特開２００３−２３５２５１号公報

半導体集積回路２ｒ全体の消費電流（消費電力）について検討する。
第２回路６がＣＭＯＳ（Complementary Metal Oxide Semiconductor）アーキテクチャにもとづくデジタル回路であるとする。デジタル回路の消費電流は、（i）トランジスタや配線などの寄生容量の充放電電流による損失、（ii）その内部のＣＭＯＳインバータの貫通電流の損失、（iii）リーク電流の損失、などの合計で表され、それらの割合は、回路規模や回路の動作状況などに応じて異なる。貫通電流は、ＣＭＯＳインバータを構成する上側のＰＭＯＳトランジスタと下側のＮＭＯＳトランジスタが同時にオンしたときに流れる電流であり、ＣＭＯＳインバータの入力信号がハイレベル電圧とローレベル電圧の中間的な電圧レベルをとるときに、言い換えれば入力信号の遷移中に流れる。低電力の前段回路と併用されるデジタル回路では、前段回路からの信号の遷移速度が遅くなるため、その信号がデジタル回路内を伝送する際の貫通電流にもとづく損失が特に問題となる。

図１の半導体集積回路２ｒにおいて、第２回路６の消費電力を低減するためには、半導体集積回路２を構成するＣＭＯＳインバータの貫通電流を低減すればよく、そのためには、入力信号の遷移速度（スルーレート）を高めればよい。

図２（ａ）、（ｂ）は、本発明者が検討したインタフェース回路１０ｒの回路図である。図２（ａ）のインタフェース回路１０ｒは、電圧コンパレータ２００を備える。電圧コンパレータ２００は、信号の遷移の有無にかかわらず定常的な電流Ｉｃを供給する必要があり、消費電力が大きい。また出力信号ＯＵＴの遷移速度を速めるためには、電流量Ｉｃを増大する必要があり、低消費電力化が厳しく要求される用途には適さない。

図２（ｂ）のインタフェース回路１０ｒは、クロスカップルされた２つのＣＭＯＳインバータ２０４、２０６を含むレベルシフタ２０２である。このレベルシフタ２０２は、信号のレベル遷移が発生しないときには消費電流がゼロであるが、入力信号ＩＮＰ／ＩＮＮの遷移速度が遅い場合には、遷移期間の間、貫通電流が流れることとなり、低消費電力化が困難である。

本発明は係る課題に鑑みてなされたものあり、そのある態様の例示的な目的のひとつは、消費電力を低減しつつ、高速に遷移する信号を生成可能なインタフェース回路の提供にある。

本発明のある態様は、第１回路から第１電圧振幅を有する入力信号を受け、第２電圧振幅で動作する第２回路に出力信号を出力するインタフェース回路に関する。インタフェース回路は、レベルシフタと、ラッチ回路と、を備える。レベルシフタは、クロスカップルされた第１ＣＭＯＳインバータおよび第２ＣＭＯＳインバータと、第１ＣＭＯＳインバータおよび第２ＣＭＯＳインバータに流れる電流を制限する電流制限回路と、を含み、入力信号を差動形式の中間信号に変換する。ラッチ回路は、レベルシフタから中間信号を受け、中間信号のＰ極信号、Ｎ極信号に応じて状態遷移する。

この態様によると、前段の電流制限回路を設けたレベルシフタにより、消費電力の増大を抑えつつ、入力信号が振幅増幅（レベルシフトともいう）される。そして後段のラッチ回路によって、前段のレベルシフタにおいて振幅増幅された中間信号をさらに高速に遷移させて後段の第２回路に供給することができる。

（ＰＭＯＳ入力）
第１ＣＭＯＳインバータは、ゲートが第２ＣＭＯＳインバータの出力と接続された第１ＮＭＯＳトランジスタと、ゲートに入力信号のＰ極信号が入力される第１ＰＭＯＳトランジスタと、を含んでもよい。第２ＣＭＯＳインバータは、ゲートが第１ＣＭＯＳインバータの出力と接続された第２ＮＭＯＳトランジスタと、ゲートに入力信号のＮ極信号が入力される第２ＰＭＯＳトランジスタと、を含んでもよい。
この場合、インタフェース回路の電源電圧をハイレベル、それより低い電圧をローレベルとしてスイングする入力信号を好適にレベルシフトできる。

ラッチ回路は、クロスカップルされたＮＡＮＤゲートのペアを含んでもよい。
中間信号のＰ極信号、Ｎ極信号のネガティブエッジの遷移速度が遅くなる場合、中間信号のＰ極信号、Ｎ極信号がともにハイレベルとなる期間が生じうる。そこでセット、リセットの両方がハイレベルとなる状態を許容するＮＡＮＤ型のラッチ回路を用いることで、回路動作が不安定になるのを防止できる。

第１ＣＭＯＳインバータは、第１ＮＭＯＳトランジスタと第１ＰＭＯＳトランジスタの間に挿入され、そのゲートに入力信号のＰ極信号が入力される第３ＮＭＯＳトランジスタをさらに含んでもよい。第２ＣＭＯＳインバータは、第２ＮＭＯＳトランジスタと第２ＰＭＯＳトランジスタの間に挿入され、そのゲートに入力信号のＮ極信号が入力される第４ＮＭＯＳトランジスタをさらに含んでもよい。
ＣＭＯＳインバータに、ゲートに入力信号が入力されるＭＯＳトランジスタを挿入することにより、入力信号に対するミラー効果による寄生容量の影響を低減し、入力信号のスルーレートの低下を抑制できる。

第１ＣＭＯＳインバータは、第１ＮＭＯＳトランジスタと第１ＰＭＯＳトランジスタの間に挿入され、そのゲートに接地電圧を受ける第５ＰＭＯＳトランジスタをさらに含んでもよい。第２ＣＭＯＳインバータは、第２ＮＭＯＳトランジスタと第２ＰＭＯＳトランジスタの間に挿入され、そのゲートに接地電圧を受ける第６ＰＭＯＳトランジスタをさらに含んでもよい。
ＣＭＯＳインバータに、ゲートに固定電圧が入力されるＭＯＳトランジスタを挿入することにより、中間信号および正帰還に対するミラー効果による寄生容量の影響を低減し、および／または、負荷として作用するＭＯＳトランジスタのインピーダンスの変化速度を高めて中間信号のスルーレートを改善することができる。

（ＮＭＯＳ入力）
第１ＣＭＯＳインバータは、ゲートに入力信号のＰ極信号が入力される第１ＮＭＯＳトランジスタと、ゲートが第２ＣＭＯＳインバータの出力と接続された第１ＰＭＯＳトランジスタと、を含んでもよい。第２ＣＭＯＳインバータは、ゲートに入力信号のＮ極信号が入力される第２ＮＭＯＳトランジスタと、ゲートが第１ＣＭＯＳインバータの出力と接続された第２ＰＭＯＳトランジスタと、を含んでもよい。
この場合、接地電圧をローレベル、それより高い電圧をハイレベルとしてスイングする入力信号を好適にレベルシフトできる。

ラッチ回路は、クロスカップルされたＮＯＲゲートのペアを含んでもよい。
中間信号のＰ極信号、Ｎ極信号のポジティブエッジの遷移速度が遅くなる場合、中間信号のＰ極信号、Ｎ極信号がともにローレベルとなる期間が生じうる。そこでセット、リセットの両方がローレベルとなる状態を許容するＮＯＲ型のラッチ回路を用いることで、回路動作が不安定になるのを防止できる。

第１ＣＭＯＳインバータは、第１ＮＭＯＳトランジスタと、第１ＰＭＯＳトランジスタと、第１ＮＭＯＳトランジスタと第１ＰＭＯＳトランジスタの間に挿入され、そのゲートに所定電位を受ける第５ＭＯＳトランジスタと、を含んでもよい。第２ＣＭＯＳインバータは、第２ＮＭＯＳトランジスタと、第２ＰＭＯＳトランジスタと、第２ＮＭＯＳトランジスタと第２ＰＭＯＳトランジスタの間に挿入され、そのゲートに所定電位を受ける第６ＭＯＳトランジスタと、を含んでもよい。
ＣＭＯＳインバータに、ゲートに入力信号が入力されるＭＯＳトランジスタを挿入することにより、入力信号に対するミラー効果による寄生容量の影響を低減し、入力信号のスルーレートの低下を抑制できる。

第１ＣＭＯＳインバータは、第１ＮＭＯＳトランジスタと第１ＰＭＯＳトランジスタの間に挿入され、そのゲートに電源電圧を受ける第５ＮＭＯＳトランジスタをさらに含んでもよい。第２ＣＭＯＳインバータは、第２ＮＭＯＳトランジスタと第２ＰＭＯＳトランジスタの間に挿入され、そのゲートに電源電圧を受ける第６ＮＭＯＳトランジスタをさらに含んでもよい。
ＣＭＯＳインバータに、ゲートに固定電圧が入力されるＭＯＳトランジスタを挿入することにより、中間信号および正帰還に対するミラー効果による寄生容量の影響を低減し、および／または、負荷として作用するＭＯＳトランジスタのインピーダンスの変化速度を高めて中間信号のスルーレートを改善することができる。

電流制限回路は、第１ＮＭＯＳトランジスタおよび第２ＮＭＯＳトランジスタそれぞれのソースに接続された電流源を含んでもよい。また電流制限回路は、第１ＰＭＯＳトランジスタおよび第２ＰＭＯＳトランジスタそれぞれのソースに接続された電流源を含んでもよい。

インタフェース回路は、ひとつの半導体基板に一体集積化されてもよい。
「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を１つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。

本発明の別の態様は、半導体集積回路に関する。半導体集積回路は、第１電圧振幅を有する入力信号を生成する第１回路と、電源レールの電位差が第１電圧振幅より大きな第２回路と、第１回路からの入力信号を受け、第２回路に出力信号を出力する上述のいずれかのインタフェース回路と、を備える。

第１回路は、アナログコアを含み、第２回路は、デジタルコアを含んでもよい。

第１回路は、クロック信号を生成するオシレータを含んでもよい。インタフェース回路は、クロック信号を受け、第２回路に出力してもよい。

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明に係るインタフェース回路によれば、消費電力を低減しつつ、高速に遷移する信号を生成できる。

複数の回路ブロックを備える半導体集積回路のブロック図である。 図２（ａ）、（ｂ）は、本発明者が検討したインタフェース回路の回路図である。 実施の形態に係るインタフェース回路を備える半導体集積回路のブロック図である。 図３のインタフェース回路の回路図である。 図５（ａ）、（ｂ）は、ラッチ回路の具体的な構成例を示す回路図である。 図４のインタフェース回路のレベルダイヤグラムおよび基本動作を示す波形図である。 図７（ａ）、（ｂ）は、図４のインタフェース回路のシミュレーション波形図である。 第１変形例に係るインタフェース回路の回路図である。 第３変形例に係るインタフェース回路の回路図である。 図９のインタフェース回路のレベルダイヤグラムおよび基本動作を示す波形図である。 第４変形例に係るインタフェース回路の回路図である。 図１２（ａ）〜（ｆ）は、レベルシフタの電流制限回路の構成例を示す回路図である。 インタフェース回路を利用した半導体集積回路のブロック図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

図３は、実施の形態に係るインタフェース回路１０を備える半導体集積回路２のブロック図である。半導体集積回路２は、第１回路４、第２回路６およびインタフェース回路１０を備える。第１回路４は、電源電圧Ｖ_ＤＤ１と接地電圧Ｖ_ＳＳ１を電源レールとして動作し、第２回路６は、電源電圧Ｖ_ＤＤ２と接地電圧Ｖ_ＳＳ２を電源レールとして動作する。なお、第１回路４と第２回路６は、接地電圧Ｖ_ＳＳ１とＶ_ＳＳ２が共通であってもよいし、電源電圧Ｖ_ＤＤ１とＶ_ＤＤ２が共通であってもよい。あるいは、Ｖ_ＳＳ１とＶ_ＳＳ２が共通であり、Ｖ_ＤＤ１とＶ_ＤＤ２が共通であってもよい。

第１回路４は、第２回路６において使用される信号ＯＵＴの元となるハイ・ロー二値のデジタル信号（入力信号）ＩＮを生成する。入力信号ＩＮは、第１電圧振幅ΔＶ１を有する。

第１回路４に低消費電力が要求される場合、第１回路４は、電流量が小さくなるように構成され、その結果、第１回路４からの入力信号ＩＮの遷移速度は遅く（スルーレートが低く）なる。低スルーレートの信号ＩＮを、スルーレートの低いまま後段のデジタルの第２回路６に供給すると、第２回路６の貫通電流が増大するため消費電力が大きくなる。そこでインタフェース回路１０は、低スルーレートの第１電圧振幅ΔＶ１の入力信号ＩＮを、第２電圧振幅ΔＶ２の出力信号ＯＵＴに変換するとともに、そのスルーレートを改善する。

たとえば入力信号ＩＮは、Ｖ_ＳＳをローレベル、Ｖ_ＤＤ１をハイレベルとするデジタル信号であってもよい。あるいは入力信号ＩＮは、Ｖ_ＤＤ２をハイレベル、Ｖ_ＤＤ２−ΔＶ２をローレベルとするデジタル信号であってもよい。また、出力信号ＯＵＴは、Ｖ_ＤＤ２をハイレベル、Ｖ_ＳＳをローレベルとするデジタル信号であってもよい。本発明において、信号のレベルダイヤグラムは特に限定されない。以下、入力信号ＩＮは差動信号であるものとする。

インタフェース回路１０は、入力、出力それぞれにおいて差動インタフェースを有する。インタフェース回路１０は、レベルシフタ１２、ラッチ回路１４を備える。

レベルシフタ１２は、入力信号ＩＮを、第２電圧振幅ΔＶ２を有する差動形式の中間信号ＩＮＴに変換する。

ラッチ回路１４は、レベルシフタ１２から中間信号ＩＮＴを受け、中間信号ＩＮＴのＰ極信号ＩＮＴＰ、Ｎ極信号ＩＮＴＮそれぞれの所定のエッジ（ポジティブエッジ、ネガティブエッジの一方）に応じて状態遷移するＲＳフリップフロップ（ＳＲフリップフロップともいう）である。

以上がインタフェース回路１０の基本構成である。本発明に係るインタフェース回路１０は、図３の回路図により把握されるさまざまな回路を包含するものであるが、以下、その具体的な構成例を説明する。

図４は、図３のインタフェース回路１０の回路図である。この構成例では、入力信号ＩＮは、Ｖ_ＤＤ２をハイレベル、Ｖ_ＤＤ２−ΔＶ１をローレベルとする二値で遷移する。

レベルシフタ１２は、第１ＣＭＯＳインバータ２０、第２ＣＭＯＳインバータ２２、電流制限回路２４を備える。第１ＣＭＯＳインバータ２０および第２ＣＭＯＳインバータ２２は、クロスカップルされる。第１ＣＭＯＳインバータ２０は、入力信号ＩＮのＰ極信号ＩＮＰを反転し、中間信号ＩＮＴのＮ極信号ＩＮＴＮを生成する。第２ＣＭＯＳインバータ２２は、入力信号ＩＮのＮ極信号ＩＮＮを反転し、中間信号ＩＮＴのＰ極信号ＩＮＴＰを生成する。

電流制限回路２４は、第１ＣＭＯＳインバータ２０および第２ＣＭＯＳインバータ２２に流れる電流を制限する。

ラッチ回路１４はＳＲフリップフロップ（ＲＳフリップフロップともいう）であり、そのセット端子＃Ｓ（＃は反転論理を表す）、リセット端子＃Ｒは、レベルシフタ１２の第１ＣＭＯＳインバータ２０、第２ＣＭＯＳインバータ２２の対応する出力と接続される。

第１ＣＭＯＳインバータ２０は、第１ＮＭＯＳトランジスタＭＮ１、第１ＰＭＯＳトランジスタＭＰ１を含む。第１ＰＭＯＳトランジスタＭＰ１のゲートには、入力信号ＩＮのＰ極信号ＩＮＰが入力される。第１ＮＭＯＳトランジスタＭＮ１のゲートは、第２ＣＭＯＳインバータ２２の出力と接続される。
同様に第２ＣＭＯＳインバータ２２は、第２ＮＭＯＳトランジスタＭＮ２、第２ＰＭＯＳトランジスタＭＰ２を含む。第２ＰＭＯＳトランジスタＭＰ２のゲートには、入力信号ＩＮのＮ極信号ＩＮＮが入力され、第２ＮＭＯＳトランジスタＭＮ２のゲートは、第１ＣＭＯＳインバータ２０の出力と接続される。

電流制限回路２４は、第１ＣＭＯＳインバータ２０および第２ＣＭＯＳインバータ２２と、接地ラインＶ_ＳＳの間に設けられた電流源を含む。

ラッチ回路１４は、クロスカップルされたＮＡＮＤゲートのペアＮＡＮＤ１、ＮＡＮＤ２を含む。

図５（ａ）、（ｂ）は、ラッチ回路１４の具体的な構成例を示す回路図である。
図５（ａ）に示すように、ラッチ回路１４は、ＮＡＮＤゲートＮＡＮＤ１、ＮＡＮＤ２と接地ラインＶ_ＳＳの間に設けられた電流制限用の抵抗Ｒ１を備えてもよい。抵抗Ｒ１は、ポリシリコン抵抗、拡散抵抗、ウェル抵抗を用いてもよいし、適切にバイアスされたトランジスタのオン抵抗を用いてもよいし、それらの任意の組み合わせであってもよく、その構造は特に限定されない。

図５（ｂ）には、ＮＡＮＤゲートの構成例が示される。このＮＡＮＤゲートは、ＣＭＯＳ型で構成され、具体的には、並列に接続されたＰＭＯＳトランジスタのペアＭＰ１１、ＭＰ１２と、直列に接続されたＮＭＯＳトランジスタのペアＭＮ１１、ＭＮ１２を含む。

以上が図４のインタフェース回路１０の構成である。続いてその動作を説明する。
図６は、図４のインタフェース回路１０のレベルダイヤグラムおよび基本動作を示す波形図である。図７（ａ）、（ｂ）は、図４のインタフェース回路１０のシミュレーション波形図である。図７（ｂ）には、図７（ａ）の破線で囲んだ一部を拡大した波形が示される。

はじめに前段のレベルシフタ１２の動作を説明する。インタフェース回路１０には、比較的低いスルーレートで遷移する小振幅の差動入力信号ＩＮが入力される。初段のレベルシフタ１２は、小振幅差動入力信号ＩＮのスルーレートを高めつつ、Ｖ_ＤＤ２−Ｖ_ＳＳでフルスイングする大振幅の差動中間信号ＩＮＴに変換する。

インタフェース回路１０は、Ｐ極信号とＮ極信号に関して対称に構成される。そこで、入力信号のＰ極信号ＩＮＰのネガティブエッジ、そのＮ極信号ＩＮＮのポジティブエッジの遷移に着目して動作を説明する。

入力信号のＰ極信号ＩＮＰがハイレベルＶ_ＤＤ２からローレベル（Ｖ_ＤＤ２−ΔＶ１）に遷移すると、第１ＰＭＯＳトランジスタＭＰ１のゲートソース間電圧が大きくなり、第１ＰＭＯＳトランジスタＭＰ１には電源ラインＶ_ＤＤ２から電流Ｉ_ＭＰ１が流れ込む。第１ＮＭＯＳトランジスタＭＮ１のオン抵抗をＲ_ＭＮ１とすると、中間信号のＮ極信号ＩＮＴＮの電圧は、式（１）で与えられる。
ＩＮＴＮ＝Ｒ_ＭＮ１×Ｉ_ＭＰ１ …（１）
したがって、第１ＰＭＯＳトランジスタＭＰ１の電流Ｉ_ＭＰ１が増大にともない、ＩＮＴＮはハイレベルＶ_ＤＤ２に向かって遷移し始める。

反対に入力信号のＮ極信号ＩＮＮがローレベル（Ｖ_ＤＤ２−ΔＶ１）からハイレベルＶ_ＤＤ２に遷移すると、第２ＰＭＯＳトランジスタＭＰ２の電流が減少し、中間信号のＰ極信号ＩＮＴＰはローレベルＶ_ＳＳに向かって遷移しはじめる。
ＩＮＴＰ＝Ｒ_ＭＮ２×Ｉ_ＭＰ２ …（２）

中間信号のＰ極信号ＩＮＴＰは、第１ＮＭＯＳトランジスタＭＮ１のゲートに入力される。したがって、Ｐ極信号ＩＮＴＰがローレベルに遷移すると、第１ＮＭＯＳトランジスタＭＮ１の抵抗値Ｒ_ＭＮ１が急激に増大するように正帰還がかかる。その結果、式（１）で与えられるＩＮＴＮのポジティブエッジの遷移速度（スルーレート）が速められる。

反対に中間信号のＮ極信号ＩＮＴＮは、第２ＮＭＯＳトランジスタＭＮ２のゲートに入力される。したがって、Ｎ極信号ＩＮＴＮがハイレベルに遷移すると、第２ＮＭＯＳトランジスタＭＮ２の抵抗値Ｒ_ＭＮ２が低下するように正帰還がかかる。その結果、式（２）で与えられるＩＮＴＰのネガティブエッジの遷移速度（スルーレート）が速められる。

中間信号ＩＮＴＰ／ＩＮＴＮの遷移中には、第１ＣＭＯＳインバータ２０、第２ＣＭＯＳインバータ２２それぞれに貫通電流が流れるが、その電流量は電流制限回路２４により制限することができる。なお電流制限回路２４は、遷移期間中のみ電流源として機能し、遷移完了後は、第１ＣＭＯＳインバータ２０、第２ＣＭＯＳインバータ２２の電流パスが遮断されるため、電流源としては機能しないことに留意されたい。つまり、電流制限回路２４は、定常的な電流を消費させるものではない。

最終的に遷移が完了すると、中間信号のＰ極信号ＩＮＴＰは接地電圧Ｖ_ＳＳに固定され、第１ＮＭＯＳトランジスタＭＮ１のゲートソース間電圧がゼロとなり、完全にオフする。また中間信号のＮ極信号ＩＮＴＮが電源電圧Ｖ_ＤＤ２に固定されると第２ＰＭＯＳトランジスタＭＰ２のドレインソース間電圧がゼロとなり、完全にオフとなる。したがって貫通電流がゼロとなる。

このように、前段のレベルシフタ１２によれば、貫通電流の量を抑制して、低消費電力を実現しつつも、入力信号ＩＮの振幅レンジを拡大し、スルーレートを高めて、後段のラッチ回路１４に受け渡すことができる。

続いて後段のラッチ回路１４の動作を説明する。ラッチ回路１４には、Ｖ_ＤＤ２とＶ_ＳＳの間でフルスイングする中間信号ＩＮＴＰ／ＩＮＴＮが入力される。図５（ｂ）のＣＭＯＳ型のＮＡＮＤゲートを用いた場合の動作を説明する。ＩＮＴＮがハイレベルＶ_ＤＤ２に遷移すると、ＮＡＮＤ１側のトランジスタＭＰ１１がオフし、ＭＮ１１がオンする。このときトランジスタＭＮ１２はオフを維持しており、貫通電流は流れない。一方、ＩＮＴＰがローレベルＶ_ＳＳに固定に遷移すると、ＮＡＮＤ２側のトランジスタＭＰ１１はオンし、ＭＮ１１はオフとなる。これにより出力ＯＵＴＮがハイレベルＶ_ＤＤ２に遷移し、その後、ＯＵＴＰがローレベルＶ_ＳＳとなる。このようにラッチ回路１４のＰ信号遷移は互いに相補関係にあるため、少ない貫通電流で高いスルーレートを得ることが可能となる。

以上がインタフェース回路１０の動作である。
このインタフェース回路１０によれば、消費電力を低減しつつ、高速に遷移する信号ＯＵＴを生成することができる。そして高スルーレートの出力信号ＯＵＴＰ／ＯＵＴＮを、後段の第２回路６に供給することで、第２回路６のＣＭＯＳ回路の貫通電流を低減することにもなり、システム全体の消費電力を下げることができる。

また、図４のインタフェース回路１０では、前段のレベルシフタ１２をＰＭＯＳ入力としたことにより、中間信号ＩＮＴＰ／ＩＮＴＮのネガティブエッジのスルーレートが、ポジティブエッジのスルーレートより低くなるため、それらが両方ハイレベルとなる可能性がある。そこで後段のラッチ回路１４には、ローレベル・ローレベル入力を禁止し、ハイレベル・ハイレベル入力を許容するＮＡＮＤ型のＳＲラッチを設けることで、安定性を高めることができる。

またラッチ回路１４に電流制限用の抵抗Ｒ１を設けることで、ラッチ回路１４の動作電流をさらに低減できる。

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

（第１変形例）
図８は、第１変形例に係るインタフェース回路１０の回路図である。
インタフェース回路１０は、レベルシフタ１２の構成が、図４と異なっている。

第１の特徴は、第３ＮＭＯＳトランジスタＭＮ３、第４ＮＭＯＳトランジスタＭＮ４である。第３ＮＭＯＳトランジスタＭＮ３は、第１ＮＭＯＳトランジスタＭＮ１と第１ＰＭＯＳトランジスタＭＰ１の間に挿入され、そのゲートに入力信号ＩＮのＰ極信号ＩＮＰが入力される。第４ＮＭＯＳトランジスタＭＮ４は、第２ＮＭＯＳトランジスタＭＮ２と第２ＰＭＯＳトランジスタＭＰ２の間に挿入され、そのゲートに入力信号ＩＮのＮ極信号ＩＮＮが入力される。

ＣＭＯＳインバータに、ゲートに入力信号が入力されるＮＭＯＳトランジスタＭＮ３、ＭＮ４を挿入することにより、入力信号ＩＮに対するミラー効果による寄生容量の影響を低減し、入力信号ＩＮのスルーレートの低下を抑制できる。

第２の特徴は、第５ＰＭＯＳトランジスタＭＰ５、第６ＰＭＯＳトランジスタＭＰ６である。
第５ＰＭＯＳトランジスタＭＰ５は、第１ＮＭＯＳトランジスタＭＮ１と第１ＰＭＯＳトランジスタＭＰ１の間に、より具体的には、第３ＮＭＯＳトランジスタＭＮ３と第１ＰＭＯＳトランジスタＭＰ１の間に挿入され、そのゲートに接地電圧を受ける。第６ＰＭＯＳトランジスタＭＰ６は、第２ＮＭＯＳトランジスタＭＮ２と第２ＰＭＯＳトランジスタＭＰ２の間に、より具体的には第４ＮＭＯＳトランジスタＭＮ４と第２ＰＭＯＳトランジスタＭＰ２の間に挿入され、そのゲートに接地電圧を受ける。
ゲートに固定電圧が入力されるＭＯＳトランジスタＭＰ５、ＭＰ６を挿入することにより、中間信号および正帰還に対するミラー効果による寄生容量の影響を低減し、および／または、負荷として作用するＭＯＳトランジスタＭＮ１、ＭＮ２のインピーダンスの変化速度を高めて中間信号のスルーレートを改善することができる。

（第２変形例）
図８において、第３ＮＭＯＳトランジスタＭＮ３と第４ＮＭＯＳトランジスタＭＮ４を省略して、第５ＰＭＯＳトランジスタＭＰ５、第６ＰＭＯＳトランジスタＭＰ６のみを設けてもよい。反対に、第３ＮＭＯＳトランジスタＭＮ３と第４ＮＭＯＳトランジスタＭＮ４のみを設け、第５ＰＭＯＳトランジスタＭＰ５、第６ＰＭＯＳトランジスタＭＰ６を省略してもよい。

（第３変形例）
図９は、第３変形例に係るインタフェース回路１０の回路図である。この変形例においてレベルシフタ１２が受ける入力信号ＩＮは、Ｖ_ＤＤ１をハイレベル、Ｖ_ＳＳをローレベルとする二値で遷移する。インタフェース回路１０の基本構成は図４のインタフェース回路１０と同様であり、前段のレベルシフタ１２と、後段のラッチ回路１４を備える。

第１ＣＭＯＳインバータ２０は、第１ＮＭＯＳトランジスタＭＮ１、第１ＰＭＯＳトランジスタＭＰ１を含む。第１ＮＭＯＳトランジスタＭＮ１のゲートには、入力信号ＩＮのＰ極信号ＩＮＰが入力される。第１ＰＭＯＳトランジスタＭＰ１のゲートは、第２ＣＭＯＳインバータ２２の出力と接続される。
同様に第２ＣＭＯＳインバータ２２は、第２ＮＭＯＳトランジスタＭＮ２、第２ＰＭＯＳトランジスタＭＰ２を含む。第２ＮＭＯＳトランジスタＭＮ２のゲートには、入力信号ＩＮのＮ極信号ＩＮＮが入力され、第２ＰＭＯＳトランジスタＭＰ２のゲートは、第１ＣＭＯＳインバータ２０の出力と接続される。

電流制限回路２４は、第１ＣＭＯＳインバータ２０および第２ＣＭＯＳインバータ２２に流れる電流を制限する。電流制限回路２４は、第１ＣＭＯＳインバータ２０および第２ＣＭＯＳインバータ２２と、接地ラインＶ_ＳＳの間に設けられた電流源を含む。

ラッチ回路１４は、クロスカップルされたＮＯＲゲートのペアＮＯＲ１、ＮＯＲ２を含む。このラッチ回路１４はＳＲフリップフロップであり、そのセット端子Ｓ、リセット端子Ｒは、第１ＣＭＯＳインバータ２０、第２ＣＭＯＳインバータ２２の対応する出力と接続される。ＮＯＲゲートのペアＮＯＲ１、ＮＯＲ２の上側の電源端子と電源ラインＶ_ＤＤ２の間には、電流制限用の抵抗Ｒ１を設けてもよい。

以上がインタフェース回路１０の構成である。続いてその動作を説明する。図１０は、図９のインタフェース回路１０のレベルダイヤグラムおよび基本動作を示す波形図である。インタフェース回路１０の動作波形は、図６の動作波形を天地反転したものと理解される。

図９のインタフェース回路１０によっても、消費電力を低減しつつ、高速に遷移する信号ＯＵＴを生成することができる。そして高スルーレートの出力信号ＯＵＴＰ／ＯＵＴＮを、後段の第２回路６に供給することで、第２回路６のＣＭＯＳ回路の貫通電流を低減することにもなり、システム全体の消費電力を下げることができる。

また、図９のインタフェース回路１０では、前段のレベルシフタ１２をＮＭＯＳ入力としたことにより、中間信号ＩＮＴＰ／ＩＮＴＮのポジティブエッジのスルーレートが、ネガティブエッジのスルーレートより低くなるため、それらが両方ローレベルとなる可能性がある。そこで後段のラッチ回路１４には、ハイレベル・ハイレベル入力を禁止し、ローレベル・ローレベル入力を許容するＮＯＲ型のＳＲラッチを設けることで、安定性を高めることができる。

またラッチ回路１４に電流制限用の抵抗Ｒ１を設けることで、ラッチ回路１４の動作電流をさらに低減できる。

（第４変形例）
図１１は、第４変形例に係るインタフェース回路１０の回路図である。図１１のインタフェース回路１０は、図９のインタフェース回路１０に、第２変形例（図８）を組み合わせたものであり、トランジスタＭＰ３、ＭＰ４、ＭＮ５、ＭＮ６をさらに備える。
第３ＰＭＯＳトランジスタＭＰ３、第４ＰＭＯＳトランジスタＭＰ４は、図８の第３ＮＭＯＳトランジスタＭＮ３、第４ＮＭＯＳトランジスタＭＮ４に対応する。また第５ＮＭＯＳトランジスタＭＮ５、第６ＮＭＯＳトランジスタＭＮ６は、図８の第５ＰＭＯＳトランジスタＭＰ５、第６ＰＭＯＳトランジスタＭＰ６に対応する。

なお、図１１の回路から、第３ＰＭＯＳトランジスタＭＰ３、第４ＰＭＯＳトランジスタＭＰ４を省略してもよいし、反対に、第５ＮＭＯＳトランジスタＭＮ５、第６ＮＭＯＳトランジスタＭＮ６を省略してもよい。

（第５変形例）
図１２（ａ）〜（ｃ）は、レベルシフタの電流制限回路２４の構成例を示す回路図である。図１２（ａ）〜（ｃ）のレベルシフタ１２は、図４のレベルシフタ１２に対応する。図１２（ａ）の電流制限回路２４は、カレントミラー回路２６および基準電流源２８を含む。カレントミラー回路２６は、基準電流源２８が生成する定電流を所定係数倍して、第１ＣＭＯＳインバータ２０および第２ＣＭＯＳインバータ２２に供給する。

基準電流源２８は、電源電圧が低い第１回路４に設けることが好ましい。これにより基準電流源２８を第２回路６に配置した場合に比べて消費電力を低減できる。

図１２（ｂ）の電流制限回路２４において、カレントミラー回路２６は、第１ＣＭＯＳインバータ２０、第２ＣＭＯＳインバータ２２それぞれの電流を個別に制限する。

図１２（ｃ）に示すように、電流制限回路２４は、第１ＣＭＯＳインバータ２０および第２ＣＭＯＳインバータ２２と、電源ラインＶ_ＤＤ２の間に設けられてもよい。電流制限回路２４は、図１２（ａ）、（ｂ）に示す電流制限回路２４、２４のＮＭＯＳトランジスタをＰＭＯＳトランジスタに置き換え、天地反転して構成することができる。

図１２（ｄ）〜（ｆ）のレベルシフタ１２は、図９のレベルシフタ１２に対応する。図１２（ｄ）〜（ｆ）の電流制限回路２４は、図１２（ａ）〜（ｃ）の電流制限回路２４のＭＯＳトランジスタの極性を入れ替えて、天地反転したものである。

電流制限回路２４の構成は、図１２（ａ）〜（ｆ）に示したものには限定されない。たとえば電流源に代えて、あるいはそれに加えて、抵抗を利用することにより、ＣＭＯＳインバータの電流を制限することが可能である。あるいは、電流源として機能するようにバイアスされたＭＯＳトランジスタを、第１ＮＭＯＳトランジスタＭＮ１と第１ＰＭＯＳトランジスタＭＰ１の間、第２ＮＭＯＳトランジスタＭＮ２と第２ＰＭＯＳトランジスタＭＰ２の間それぞれに挿入してもよい。

続いて、インタフェース回路１０の用途を説明する。
図１３は、インタフェース回路１０を利用した半導体集積回路のブロック図である。
半導体集積回路２は、第１回路４および第２回路６を備える。たとえば半導体集積回路２は、アナデジ混載回路であって、第１回路４は複数のアナログコアを含むアナログ回路であり、第２回路６はデジタルコアを含むデジタル回路であってもよい。

第１回路４は、コンパレータＣＭＰ、アンプＡＭＰ、オシレータＯＳＣなどのアナログ回路を含む。コンパレータＣＭＰ、アンプＡＭＰ、オシレータＯＳＣが生成する信号は、第１電圧振幅ΔＶ１を有する。第２回路６は、正負の電源レールの電位差が、第１電圧振幅ΔＶ２より大きい。

インタフェース回路１０ａ、１０ｂは、第１回路４からの信号を受け、第２回路６に出力する。たとえばインタフェース回路１０ａは、オシレータＯＳＣが発生する小振幅のクロック信号ＣＫを受け、第２回路６の内部のロジック回路に受け渡す。インタフェース回路１０ｂは、コンパレータＣＭＰなどにより生成される信号Ｓｉｇ１を受け、半導体集積回路２の内部のロジック回路に受け渡す。

インタフェース回路１０ｃは、半導体集積回路２の外部から入力される小振幅の差動信号を受け、第２回路６の内部のロジック回路に受け渡す。

このようにインタフェース回路１０は、半導体集積回路２のさまざまな箇所、用途に使用することができる。

実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

２…半導体集積回路、４…第１回路、６…第２回路、１０…インタフェース回路、１２…レベルシフタ、１４…ラッチ回路、２０…第１ＣＭＯＳインバータ、２２…第２ＣＭＯＳインバータ、２４…電流制限回路、２６…カレントミラー回路、２８…基準電流源、ＭＮ１…第１ＮＭＯＳトランジスタ、ＭＰ１…第１ＰＭＯＳトランジスタ、ＭＮ２…第２ＮＭＯＳトランジスタ、ＭＰ２…第２ＰＭＯＳトランジスタ、ＭＮ３…第３ＮＭＯＳトランジスタ、ＭＮ４…第４ＮＭＯＳトランジスタ、ＭＰ５…第５ＰＭＯＳトランジスタ、ＭＰ６…第６ＰＭＯＳトランジスタ、ＭＰ３…第３ＰＭＯＳトランジスタ、ＭＰ４…第４ＰＭＯＳトランジスタ、ＭＮ５…第５ＮＭＯＳトランジスタ、ＭＮ６…第６ＮＭＯＳトランジスタ。

Claims (13)

1. 第１回路から第１電圧振幅を有する入力信号を受け、第２回路に第２電圧振幅を有する出力信号を出力するインタフェース回路であって、
   クロスカップルされた第１ＣＭＯＳインバータおよび第２ＣＭＯＳインバータと、前記第１ＣＭＯＳインバータおよび前記第２ＣＭＯＳインバータに流れる電流を制限する電流制限回路と、を含み、前記入力信号を差動形式の中間信号に変換するレベルシフタと、
   前記レベルシフタから前記中間信号を受け、前記中間信号のＰ極信号、Ｎ極信号に応じて状態遷移するラッチ回路と、
   を備え、
   前記第１ＣＭＯＳインバータは、
   ゲートが前記第２ＣＭＯＳインバータの出力と接続された第１ＮＭＯＳトランジスタと、
   ゲートに前記入力信号のＰ極信号が入力される第１ＰＭＯＳトランジスタと、
   前記第１ＮＭＯＳトランジスタと前記第１ＰＭＯＳトランジスタの間に挿入され、そのゲートに前記入力信号のＰ極信号が入力される第３ＮＭＯＳトランジスタと、
   前記第１ＮＭＯＳトランジスタと前記第１ＰＭＯＳトランジスタの間に挿入され、そのゲートに接地電圧を受ける第５ＰＭＯＳトランジスタと、
   を含み、
   前記第２ＣＭＯＳインバータは、
   ゲートが前記第１ＣＭＯＳインバータの出力と接続された第２ＮＭＯＳトランジスタと、
   ゲートに前記入力信号のＮ極信号が入力される第２ＰＭＯＳトランジスタと、
   前記第２ＮＭＯＳトランジスタと前記第２ＰＭＯＳトランジスタの間に挿入され、そのゲートに前記入力信号のＮ極信号が入力される第４ＮＭＯＳトランジスタと、
   前記第２ＮＭＯＳトランジスタと前記第２ＰＭＯＳトランジスタの間に挿入され、そのゲートに前記接地電圧を受ける第６ＰＭＯＳトランジスタと、
   を含むことを特徴とするインタフェース回路。
2. 前記ラッチ回路は、クロスカップルされたＮＡＮＤゲートのペアを含むことを特徴とする請求項１に記載のインタフェース回路。
3. 前記ラッチ回路は、前記ＮＡＮＤゲートのペアと接地ラインの間に設けられた電流制限用の抵抗Ｒ１をさらに含むことを特徴とする請求項２に記載のインタフェース回路。
4. 前記電流制限回路は、前記第１ＮＭＯＳトランジスタおよび前記第２ＮＭＯＳトランジスタそれぞれのソースに接続された電流源を含むことを特徴とする請求項１または３のいずれかに記載のインタフェース回路。
5. 前記電流制限回路は、前記第１ＰＭＯＳトランジスタおよび前記第２ＰＭＯＳトランジスタそれぞれのソースに接続された電流源を含むことを特徴とする請求項１から３のいずれかに記載のインタフェース回路。
6. 第１回路から第１電圧振幅を有する入力信号を受け、第２回路に第２電圧振幅を有する出力信号を出力するインタフェース回路であって、
   クロスカップルされた第１ＣＭＯＳインバータおよび第２ＣＭＯＳインバータと、前記第１ＣＭＯＳインバータおよび前記第２ＣＭＯＳインバータに流れる電流を制限する電流制限回路と、を含み、前記入力信号を差動形式の中間信号に変換するレベルシフタと、
   前記レベルシフタから前記中間信号を受け、前記中間信号のＰ極信号、Ｎ極信号に応じて状態遷移するラッチ回路と、
   を備え、
   前記第１ＣＭＯＳインバータは、
   ゲートに前記入力信号のＰ極信号が入力される第１ＮＭＯＳトランジスタと、
   ゲートが前記第２ＣＭＯＳインバータの出力と接続された第１ＰＭＯＳトランジスタと、
   前記第１ＮＭＯＳトランジスタと前記第１ＰＭＯＳトランジスタの間に挿入され、そのゲートに前記入力信号のＰ極信号が入力される第３ＰＭＯＳトランジスタと、
   前記第１ＮＭＯＳトランジスタと前記第１ＰＭＯＳトランジスタの間に挿入され、そのゲートに電源電圧を受ける第５ＮＭＯＳトランジスタと、
   を含み、
   前記第２ＣＭＯＳインバータは、
   ゲートに前記入力信号のＮ極信号が入力される第２ＮＭＯＳトランジスタと、
   ゲートが前記第１ＣＭＯＳインバータの出力と接続された第２ＰＭＯＳトランジスタと、
   前記第２ＮＭＯＳトランジスタと前記第２ＰＭＯＳトランジスタの間に挿入され、そのゲートに前記入力信号のＮ極信号が入力される第４ＰＭＯＳトランジスタと、
   前記第２ＮＭＯＳトランジスタと前記第２ＰＭＯＳトランジスタの間に挿入され、そのゲートに前記電源電圧を受ける第６ＮＭＯＳトランジスタと、
   を含むことを特徴とするインタフェース回路。
7. 前記ラッチ回路は、クロスカップルされたＮＯＲゲートのペアを含むことを特徴とする請求項６に記載のインタフェース回路。
8. 前記電流制限回路は、前記第１ＰＭＯＳトランジスタおよび前記第２ＰＭＯＳトランジスタそれぞれのソースに接続された電流源を含むことを特徴とする請求項６または７に記載のインタフェース回路。
9. 前記電流制限回路は、前記第１ＮＭＯＳトランジスタおよび前記第２ＮＭＯＳトランジスタそれぞれのソースに接続された電流源を含むことを特徴とする請求項６または７に記載のインタフェース回路。
10. ひとつの半導体基板に一体集積化されることを特徴とする請求項１から９のいずれかに記載のインタフェース回路。
11. 第１電圧振幅を有する入力信号を生成する第１回路と、
    電源レールの電位差が、前記第１電圧振幅より大きな第２回路と、
    前記第１回路からの信号を受け、前記第２回路に出力する請求項１から１０のいずれかに記載のインタフェース回路と、
    を備えることを特徴とする半導体集積回路。
12. 前記第１回路は、アナログコアを含み、
    前記第２回路は、デジタルコアを含むことを特徴とする請求項１１に記載の半導体集積回路。
13. 前記第１回路は、クロック信号を生成するオシレータを含み、
    前記インタフェース回路は、前記クロック信号を受け、前記第２回路に出力することを特徴とする請求項１１または１２に記載の半導体集積回路。

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