JP5414061B2

JP5414061B2 - パストランジスタを用いた論理回路、セレクター回路及び集積回路

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Publication number: JP5414061B2
Application number: JP2010067482A
Authority: JP
Inventors: 敏弘関川; 雅和日置; 帆平小池
Original assignee: National Institute of Advanced Industrial Science and Technology AIST
Current assignee: National Institute of Advanced Industrial Science and Technology AIST
Priority date: 2010-03-24
Filing date: 2010-03-24
Publication date: 2014-02-12
Anticipated expiration: 2030-03-24
Also published as: JP2011199815A

Description

本発明は、絶縁ゲート電界効果トランジスタをパストランジスタとして用いた論理回路またはメモリセル回路において、パストランジスタのゲート駆動法を改良し、低電源電圧の論理回路から出力される低論理信号振幅の論理信号を転送可能としたパストランジスタを用いた論理回路、具体的には、パストランジスタを用いた論理回路、セレクター回路、多入力ルックアップテーブル回路または多入力マルチプレクサー回路、および集積回路に関する。
特には、論理信号振幅の小さな、低い電源電圧回路の場合にハイレベル、ローレベルとも論理レベルの転送効率の高いパストランジスタ（ＰａｔｈＴｒａｎｓｉｓｔｏｒ→ＰＴと略記）、およびこのＰＴを用い、低電源電圧の論理回路から出力される低論理信号振幅の論理信号を入力に印加しても動作可能なセレクター（Ｓｅｌｅｃｔｏｒ）、マルチプレクサー（Ｍｕｌｔｉｐｌｅｘｅｒ、ＭＵＸと略記）およびルックアップテーブル（ＬｏｏｋｕｐＴａｂｌｅ→ＬＵＴと略記）回路等のパストランジスタを用いた論理回路に関する。

まず、本願明細書の説明で必要な用語、記号の定義をする。
図５はＣＭＯＳインバータの回路図とそれを表す記号を示している。ＭＰはＰ形の絶縁ゲート電界効果トランジスタ（ＰＭＯＳＴ）であり、ＮＰはＮ形の絶縁ゲート電界効果トランジスタ（ＮＭＯＳＴ）である。ＩＮはその入力ノード、ＯＵＴはその出力ノードを示す。ＶＤＤは高電位側電源線の電位であり、ＶＳＳは低電位側電源線の電位である。ＶＤＤーＶＳＳを電源電圧と称することがある。なお、ＶＳＳ＜ＶＤＤである。また電源線については、その電位を表す記号と同じ記号で示す。例えば、電源線ＶＤＤと述べるときは、電位がＶＤＤである電源線を表す。
さらに、ＶＤＤとＶＳＳとの差、すなわち電源電圧の値が大きい回路を高電源電圧回路、小さい場合を低電源電圧回路と称する。

図６はＣＭＯＳインバータの入出力特性曲線を模式的に示している。横軸は入力電圧ＶＩＮ（ノードＩＮに印加される電圧）、縦軸は出力電圧ＶＯＵＴ（出力ノードＯＵＴで観測される電圧）である。
遷移領域（ＴＲ）とは出力電圧がＶＤＤからＶＳＳに、あるいはこの逆の場合に変化する途中の段階にある入力電圧範囲を言い、通常次のように定義される。すなわち、この入出力特性曲線には接線の傾きが−１となる入力電圧値が通常２カ所あるが、電圧の低い方を遷移領域下限（ＴＲＬ）とし、電圧の高い方を遷移領域上限（ＴＲＨ）とし、これらの電圧で挟まれた入力電圧範囲を遷移領域（ＴＲ）とする。

また、出力電圧が（ＶＤＤ＋ＶＳＳ）／２に等しくなる入力電圧をそのインバータの論理しきい値電圧（ＶＴＬ）と称する。ＶＴＬはＴＲ内に位置する。ＶＴＬはＶＤＤとＶＳＳの平均値であることが望ましい。さらに、ＶＤＤとＶＳＳの差を論理振幅（ＬＳ）と言う。これは通常電源電圧に等しい。
一般に、ＣＭＯＳインバータが確実に動作するためにはその遷移領域を渡りきるように入力電圧を変化させねばならない。
また、パストランジスタ（ＰＴ）とは、図７のように絶縁ゲート電界効果トランジスタ（ＭＯＳＴ）を、ノードＮＧのゲートに印加された論理信号でノードＮＤのドレインからノードＮＳのソース（またはその逆）への論理信号の転送、非転送を制御するのに用いたものである。普通はＮＭＯＳＴが用いられる。

さて、絶縁ゲート電界効果トランジスタ（ＭＯＳＴ）を用いた論理集積回路ではパストランジスタが用いられることが多い。例えば図８に示すパストランジスタを２個用いたセレクター回路がある。すなわち、Ｎ形の絶縁ゲート電界効果トランジスタ（ＮＭＯＳＴ）、ＭＮ１１とＭＮ１２をパストランジスタとして用い、ＭＮ１１およびＭＮ１２のドレイン（ソースでも良い）をそれぞれ外部入力ノードＢおよびＣに接続し、ソース（ドレインでも良い）を共通接続してノードＮ１４とする。ＭＮ１１のゲートはノードＮ１５に接続し、これは他の外部入力ノードＡに接続し、ＭＮ１２のゲートはＣＭＯＳインバータ、ＩＮＶ４の出力ノードＮ１６に接続する。ＩＮＶ４の入力ノードはノードＮ１５に接続される。ＭＮ１２のゲートには入力ノードＡの論理的反転ＡＢが入力されることになる。ノードＮ１４には出力バッファとして通常ＣＭＯＳインバータ、ＩＮＶ５が接続され、セレクターの負荷駆動能力を高めている。負荷が同様なセレクター回路であれば最初セレクター回路のバッファＣＭＯＳインバータは省略される。なお、図８のＶＤＤおよびＶＳＳそれぞれ高電位側の電源線および低電位側の電源線を示すが、同時にその電位がそれぞれＶＤＤおよびＶＳＳであることを示す。

この回路は、入力ノードに種々の論理信号を印加することによって様々な論理機能を実現でき、汎用性が高いことが知られている。例えば、外部ノードＢおよびＣに論理値１または０を与えておけば、その組み合わせによって出力ＯＵＴには外部入力ノードＡの論理信号Ａ（ノードの名前で論理信号も表す）のすべての論理関数が得られる。これはルックアップテーブル（ＬＵＴ）として動作することを示す。また、外部入力ノードＡの論理値を１または０と固定すると、出力には外部入力ノードＢの論理信号の反転または外部入力ノードＣの論理信号の反転が得られる。すなわち、二入力のマルチプレクサー（ＭＵＸ）として動作する。上記セレクター回路を複数個用いるともっと高度な機能を実現できる。

例えば、図９に示すようにセレクター回路を応用して、６個のパストランジスタＭＮ１３ないしＭＮ１８を用いて、一段目に２個のセレクター回路を配置し、２段目に配置した１個のセレクター回路で、一段目のセレクター回路からの出力を選択する構成とする、複数のセレクター回路をいわゆるツリー状に接続すると、外部入力ノードＡとＢに与えられる二つの論理信号のすべての論理関数を外部入力ノードＣ、Ｄ、ＥおよびＦに適切な論理値を与えることで実現できるところの、いわゆる、四入力のＬＵＴが実現できたり、外部入力ノードＡとＢに固定的に論理値を与えておけば四入力のＭＵＸが実現できたりする。なお、ＩＮＶ６およびＩＮＶ７はそれぞれ外部入力ノードＡおよびＢの論理反転を生成するために用いられており、また、バッファインバータ（ＩＮＶ８）は最終段のセレクター回路のみに付ければ良い。

しかし、図８のセレクター回路はＰＴの動作上の欠点に起因する次のような欠点がある。外部入力ノードＡ、Ｂ、およびＣはハイレベルがＶＤＤで、ローレベルがＶＳＳ、すなわちインバータＩＮＶ４およびＩＮＶ５の高電位側の電源電圧、低電位側の電源電圧、の論理信号で駆動されるとする。
ここで、例えば外部入力ノードＡおよびノードＢがハイレベル（ＶＤＤ）および外部入力ノードＣがローレベル（ＶＳＳ）とすると、ノードＮ１４にはハイレベルである外部入力ノードＢの電位、ＶＤＤが転送されねばならない。しかし、パストランジスタＭＮ１１のしきい値電圧をＶｔｈｎとすると、ノードＮ１４の電位はＶＤＤ−Ｖｔｈｎまでしか上昇しない、すなわちハイレベルがパストランジスタのしきい値電圧分だけ低下する。

そうすると、インバータＩＮＶ５は中途半端なハイレベルで駆動され、インバータＩＮＶ５のＮＭＯＳＴはオンで、ＰＭＯＳＴは完全にはオフにならず、定常状態においてインバータに許容されている漏れ電流より大きな漏れ電流が流れる。上記Ｖｔｈｎはいわゆる基板バイアス効果により変動する。すなわち、ＰＴのソースがハイレベルのときとローレベルのときは一般に値が異なり前者の方が大きくなる。上記Ｖｔｈｎにはこの効果も考慮した値が用いられている。

そこで、ハイレベルがしきい値分だけ低下して転送されてもバッファインバータの動作に支障がないように、ＰＭＯＳＴ（ＭＰ１）（キーパー）による正帰還をかけて、定常状態ではノードＮ１４の電位がきちんとしたハイレベル、ＶＤＤとなるようにしている。しかし、今度はＰＭＯＳＴ（ＭＰ１）の電流駆動力とパストランジスタＭＮ１２の電流駆動力とが競合するので素子の寸法調整の問題が生じる。
すなわち、ノードＮ１４がＶＤＤとなっている時、外部入力ノードＡをローレベル、すなわちＭＮ１１はオフ、ＭＮ１２はオンにして外部入力ノードCのローレベルをノードン１４に転送したいとき、すなわちノードＮ１４の電位を外部入力ノードＣのローレベルにしたいとき、ＭＰ１とＭＮ１２が同時にオンとなる状況があるのでＭＰ１の電流駆動力が大きいとＮ１４の電位をインバータＩＮＶ５が反転するに十分な電位に下げることができず、動作に支障が出ることである。

上記のようなセレクター回路のＰＴの動作上の欠点を解決するために、図１０のように、ＮＭＯＳＴのパストランジスタＭＮ２０およびＭＮ２１にそれぞれＰＭＯＳＴのＭＰ２０およびＭＰ２１をそれぞれ並列接続した、いわゆるトランスミッションゲート（ＴＧ）を用いる方法が、下記特許文献１（米国特許第６，８０９，５５２号明細書「“ＦＰＧＡ
ＬＯＯＫＵＰＴＡＢＬＥＷＩＴＨＴＲＡＮＳＭＩＳＳＩＯＮＧＡＴＥＳＴＲＵＣＴＵＲＥＦＯＲＲＥＬＩＡＢＬＥＬＯＷ−ＶＯＬＴＡＧＥＯＰＥＲＡＴＩＯＮ”」）に開示されている。

一般に、ＮＭＯＳＴはローレベルの転送効率がよく、またＰＭＯＳＴはハイレベルの転送効率が良いので、外部入力ノードＢまたはＣがハイレベル、ＶＤＤでもローレベル、ＶＳＳでもノードＮ２４には電位ＶＤＤまたはＶＳＳが転送され、インバータ、ＩＮＶ１０の動作に支障は起らない。したがって、キーパーＰＭＯＳＴは必要としない。ただし、入力数の増加に従い、付加したＰＭＯＳＴによる余分な素子数増加、したがって余分な素子面積増加の欠点は残る。また、インバータＩＮＶ９や外部入力ノードＡを駆動するインバータなどは駆動するゲート数が図８に比べて２倍となるので動作速度が遅くなる欠点もある。

さらに、図８でも図１０でもそうであるが、論理信号のハイレベルＶＤＤがＮＭＯＳＴのＰＴのしきい値電圧ＶｔｈｎとローレベルＶＳＳの差より小さくなると、ＮＭ１１とかＮＭ１２、あるいはＭＮ２０とかＭＮ２１はサブしきい値で動作せざるを得ないので電流駆動力が桁違いに小さくなり、ローレベルの転送速度の著しい低下を招く。ＶｔｈｎをＶＤＤの低下に合わせて小さくし、Ｖｔｈｎ−ＶＳＳ＜ＶＤＤが成り立つようにすれば良いが、Ｖｔｈｎが小さくなるにつれオフ時のリーク電流が指数関数的に増加することが知られており、図８あるいは図１０の回路のままでは消費電力が増加する欠点が残る。

上記パストランジスタのハイレベルの転送時に転送先のハイレベルがそのしきい値電圧だけ低下する欠点を解決する方法として、簡単にはパストランジスタのゲートの駆動信号のハイレベルをＶＤＤより高くする方法が考えられる。そのためには図１１のように本来の論理信号（ハイレベルがＶＤＤでローレベルがＶＳＳ）で前述のパストランジスタのゲートの駆動信号を生成するいわゆるレベルコンバータ（ＬｅｖｅｌＣｏｎｖｅｒｔｅｒ、ＬＣ）回路が必要である。この回路は高電位側の電源線の電位がＶＤＤＨ（＞ＶＤＤ）で動作し、ハイレベルがＶＤＤ、ローレベルがＶＳＳの入力論理信号をハイレベルがＶＤＤＨで、ローレベルがＶＳＳなるハイレベルが高く変換された論理信号として出力する。低電位側の電源線の電位ＶＳＳは各インバータと共通、例えば接地（ＧＮＤ、電位は０Ｖ）としている。ＣＭＯＳインバータＩＮＶ１１の高電位側電源線ＶＤＤＨの電位もＶＤＤＨとするのは無論である。

従来のレベルコンバータ回路は、例えば下記参考文献２に開示されている図１２に示すような回路が知られている。しかし、用いるトランジスタが多く、図８のような小さい部分回路に用いることは素子面積を極めて増大させる欠点を有する。また、従来のＬＣは低論理信号振幅で駆動すると動作しなかったり、極めて低速になったりする欠点も有する。さらに、ローレベルがＶＳＳと共通なので、ＰＴのしきい値電圧を低くしたとき、漏洩電流の増加する欠点は解決できない。

米国特許第６，８０９，５５２号明細書特許第３，５４３，１１７号公報米国特許第７，０６１，０５５号明細書

Modern VLSI Design(A Systems Approach)」、著者Wayne (Hendrix) Wolf,PTR Prentice Hall Englewood Cliffs,New Jersey 07632発行、P.101、fig3-15参照 K. Usami and M. Horowitz:"Clustered Voltage Scaling Technique for Low-Power Design", Proc. of the 1995 International symposium on Low Power Design, pp.3-7.

本発明の目的は、上記パストランジスタの動作上の欠点を除去した、低電源電圧の低論理信号振幅の論理信号でも、ハイレベル、ローレベルとも効率よく転送可能なパストランジスタを用いた論理回路であって、キーパーＰＭＯＳＴを除去でき、パストランジスタを流れる漏洩電流を削減し、また入力数の増加に対するトランジスタ数の増加の割合が小さいパストランジスタを用いた論理回路、セレクター回路及び集積回路を提供することにある。

本発明では以下の構成で課題を解決する。
構成１：パストランジスタを用いた論理回路は、低電源電圧回路の低論理信号振幅の第一の論理信号がドレインに印加され、その論理信号のソースへの転送を行うかまたは非転送とするかのどちらかをゲートに印加される第二の論理信号で制御するパストランジスタを用いた論理回路であって、前記低電源電圧回路の低論理信号振幅の第三の論理信号を入力ノードに印加して高電源電圧で動作する第一のＣＭＯＳインバータを有し、前記第三の論理信号の電圧変化範囲が前記高電源電圧の高電位側の電源電位と低電位側の電源電位に挟まれ、かつ前記第一のＣＭＯＳインバータの遷移領域を含むように前記高電源電圧の高電位側の電源電位と低電位側の電源電位が設定され、かつ前記高電源電圧の高電位側の電源電位と前記低電源電圧回路の高電位側の電源電位との差が前記パストランジスタのしきい値電圧よりも大きく設定された前記第一のＣＭＯＳインバータの出力信号を前記第二の論理信号とする。

構成２：構成１において、前記第一のＣＭＯＳインバータのＮＭＯＳＴのしきい値電圧を前記低電源電圧回路の低電位側電源電位と前記高電源電圧の低電位側の電源電位の差よりも大きくし、ＰＭＯＳＴのしきい値電圧の絶対値を前記高電源電圧回路の高電位側電源電位と前記低電源電圧の高電位側の電源電位の差よりも大きく設定する。

構成３：構成１または構成２において、前記第一のＣＭＯＳインバータのＮＭＯＳＴのしきい値電圧を前記低電源電圧回路の高電位側電源電位と前記高電源電圧の低電位側の電源電位の差よりも小さく、前記第一のＣＭＯＳインバータのＰＭＯＳＴのしきい値電圧の絶対値を前記高電源電圧の高電位側電源電位と前記低電源電圧回路の低電位側の電源電位の差よりも小さく設定する。

構成４：構成１ないし３のいずれか１つにおいて、前記第一のＣＭＯＳインバータの出力を高電源電圧で動作する第二のＣＭＯＳインバータの入力ノードに接続し、前記第二のＣＭＯＳインバータの出力信号を前記第二の論理信号とする。

構成５：セレクター回路は、低電源電圧回路の低論理信号振幅の第一及び第二の論理信号がドレインに印加され、その論理信号のソースへの転送を行うかまたは非転送とするかのどちらかをゲートに印加される第三及び第四の論理信号で制御される第一及び第二のパストランジスタと、入力ノードに前記低電源電圧回路の前記低論理信号振幅の第五の論理信号が印加され、高電源電圧回路の電源電圧で動作する第一のＣＭＯＳインバータと、前記第一のＣＭＯＳインバータの出力ノードから出力された信号が入力ノードに印加され前記高電源電圧回路の電源電圧で動作する第二のＣＭＯＳインバータと、を有し、前記第五の論理信号の電圧変化範囲が前記高電源電圧回路の高電位側の電源電位と低電位側の電源電位とに挟まれ、かつ、前記第一のＣＭＯＳインバータの遷移領域を含むように前記高電源電圧回路の前記高電位側の電源電位と前記低電位側の電源電位とが設定されるとともに、前記高電源電圧回路の前記高電位側の電源電位と前記低電源電圧回路の高電位側の電源電位との差が、前記第一及び第二のパストランジスタのしきい値電圧以上に設定された前記第一及び第二のＣＭＯＳインバータのうち前記第一のＣＭＯＳインバータの出力信号を前記第三の論理信号とし、前記第二のＣＭＯＳインバータの出力信号を前記第四の論理信号とする。

構成６：構成５において、前記第一及び第二のパストランジスタの各ソースに入力ノードが接続され前記低電源電圧回路の電源電圧で動作して外部出力ノードに出力信号を出力する第三のＣＭＯＳインバータを更に有する。

構成７：構成５又は６のセレクター回路において、前記第一のＣＭＯＳインバータのＮＭＯＳＴのしきい値電圧を前記低電源電圧回路の低電位側電源電位と前記高電源電圧回路の低電位側の電源電位との差よりも大きくし、前記第一のＣＭＯＳインバータのＰＭＯＳＴのしきい値電圧の絶対値を前記高電源電圧回路の高電位側電源電位と前記低電源電圧回路の高電位側の電源電位との差よりも大きく設定する。
構成８：構成５乃至７のセレクター回路において、前記第一のＣＭＯＳインバータのＮＭＯＳＴのしきい値電圧を前記低電源電圧回路の高電位側電源電位と前記高電源電圧回路の低電位側の電源電位との差よりも小さく、前記第一のＣＭＯＳインバータのＰＭＯＳＴのしきい値電圧の絶対値を前記高電源電圧回路の高電位側電源電位と前記低電源電圧回路の低電位側の電源電位との差よりも小さく設定する。

構成９：集積回路は、低電源電圧回路の低論理信号振幅の第一乃至第四の論理信号が各ドレインに印加され、その論理信号のソースへの転送を行うかまたは非転送とするかのどちらかを各ゲートに印加される論理信号で制御される第一乃至第六のパストランジスタと、入力ノードに前記低電源電圧回路の前記低論理信号振幅の第五及び第六の論理信号がそれぞれ印加され、高電源電圧回路の電源電圧でそれぞれ動作する第一及び第二のＣＭＯＳインバータと、前記第一のＣＭＯＳインバータの出力ノードから出力された信号が入力ノードに印加され前記高電源電圧回路の電源電圧で動作する第三のＣＭＯＳインバータと、前記第二のＣＭＯＳインバータの出力ノードから出力された信号が入力ノードに印加され前記高電源電圧回路の電源電圧で動作する第四のＣＭＯＳインバータと、前記第五及び第六のパストランジスタの各ソースに入力ノードが共通に接続されており、その出力ノードが外部出力ノードに接続された前記低電源電圧回路の電源電圧で動作する第五のＣＭＯＳインバータとを有し、
前記第一及び第二のパストランジスタの各ソースはそれぞれ前記第五のパストランジスタのドレインに接続され、前記第三及び第四のパストランジスタの各ソースはそれぞれ前記第六のパストランジスタのドレインに接続され、前記第一及び第三のパストランジスタの各ゲートはそれぞれ前記第一のＣＭＯＳインバータの出力ノードに接続され、前記第二及び第四のパストランジスタの各ゲートはそれぞれ前記第三のＣＭＯＳインバータの出力ノードに接続され、前記第五のパストランジスタのゲートは前記第二のＣＭＯＳインバータの出力ノードに接続され、前記第六のパストランジスタのゲートは前記第四のＣＭＯＳインバータの出力ノードに接続されており、
前記第一及び第二のＣＭＯＳインバータは、入力ノードに入力される前記第五及び第六の論理信号の電圧変化範囲がそれぞれ前記高電源電圧回路の高電位側の電源電位と低電位側の電源電位とに挟まれ、かつ、前記第一及び第二のＣＭＯＳインバータの遷移領域を含むように前記高電源電圧回路の高電位側の電源電位と低電位側の電源電位とが設定されるとともに、前記高電源電圧回路の高電位側の電源電位と前記低電源電圧回路の高電位側の電源電位との差が、前記第一乃至第六のパストランジスタのしきい値電圧以上に設定されている。

本発明のパストランジスタを用いた論理回路は、低電源電圧で動作する各論理回路の低論理信号振幅の論理信号を入力および出力とし、高電源電圧で動作し高論信号振幅の論理信号を出力するＣＭＯＳインバータの出力を、その構成要素の各パストランジスタのゲート駆動に用いて、動作速度の低下を防止してその低論理信号振幅の論理信号のハイレベルおよびローレベルの転送効率を高めることができ、かつパストランジスタを流れる漏洩電流を削減でき、また入力数の増加に対するトランジスタ数の増加の割合が小さいので従来例と比較して素子面積の低減や消費電力の低減が可能である。さらに、出力バッファのＣＭＯＳインバータに付加するキーパーＰＭＯＳＴを除去できる。
また、本発明のセレクター回路、４入力ルックアップテーブル回路または４入力マルチプレクサー回路、集積回路は、上記パストランジスタを用いた論理回路に基づいて構成するので、上記論理回路が奏する効果を奏する。

本発明のパストランジスタを用いた論理回路の実施例１である。本発明のパストランジスタを用いた論理回路の動作原理の説明図である。本発明のパストランジスタを用いた論理回路の他の実施例２である。本発明のパストランジスタを用いた論理回路の他の実施例３である。ＣＭＯＳインバータの回路図と回路記号である。ＣＭＯＳインバータの入出力特性曲線と遷移領域を説明する図である。パストランジスタの説明図である。従来のセレクター回路図である。従来の２入力ＬＵＴまたは４入力ＭＵＸの回路図である。従来のトランスミッションゲートを用いたセレクター回路である。従来のレベル変換回路を用いてパストランジスタのゲートへの駆動電圧を大きくしたセレクター回路である。従来のレベル変換回路の一例である。

本発明の実施の形態を図面に基づいて詳細に説明する。

図１は、二個のパストランジスタＭＮ１およびＭＮ２を用いたセレクター回路で、本発明の実施例を示したものである。ＭＮ１およびＭＮ２のソースを接続して内部ノードＮ０とし、各ドレインはそれぞれ外部入力ノードＢおよびＣに接続されている。ＭＮ１のゲートは高電位側電源線の電位がＶＤＤＨで、低電位側電源線の電位がＶＳＳＨの高電源電圧（ＨＰＳ）で動作するＣＭＯＳインバータ（ＨＰＳ＿ＩＮＶＥＲＴＥＲ）のＩＮＶＨ１の出力ノードＮ１に接続され、ＭＮ２のゲートはＣＭＯＳインバータ（ＨＰＳ＿ＩＮＶＥＲＴＥＲ）のＩＮＶＨ２の出力ノードＮ２に接続される。ＩＮＶＨ３の入力ノードはＩＮＶＨ１の出力ノードＮ１に接続されている。さらにＩＮＶＨ１の入力ノードはこの回路の外部入力ノードＡに接続されている。外部入力ノードＡ、ＢおよびＣには、高電位側電源線の電位がＶＤＤＬで、低電位側電源線の電位がＶＳＳＬの低電源電圧（ＬＰＳ）で動作する回路からのハイレベルがＶＤＤＬでローレベルがＶＳＳＬの論理信号が入力される。

例えば、外部入力ノードＡ、ＢおよびＣのそれぞれにはＬＰＳで動作するインバータ（ＬＰＳ＿ＩＮＶＥＲＴＥＲ）の出力が接続されているものとする。同じ記号Ａ、ＢおよびＣでそれぞれのノードでの論理値を表すことにすると、ノードＮ１にはＡの反転ＡＢ（「Ａバー」を意味する）が、ノードＮ２にはＡなる論理値が割り与えられる。これによって、内部ノードＮ０には論理値ＢかＣが選択されて現れる。この回路の負荷駆動力を高めるために、内部ノードＮ０はさらにＬＰＳで動作するＣＭＯＳインバータ（ＬＰＳ＿ＩＮＶＥＲＴＥＲ）のＩＮＶ１の入力ノードが接続され、その出力ノードをこの回路の外部出力ノードＯＵＴとするのが普通である。

すなわち、出力の論理信号レベルは入力と同じである。
ＶＤＤＬおよびＶＳＳＬが既に設定されているものとする時、まず、ＩＮＶＨ１とＩＮＶＨ３の電源電圧ＶＤＤＨおよびＶＳＳＨは、パストランジスタＭＮ１およびＭＮ２のしきい値電圧をＶｔｈｎｐｔ（基板バイアス効果を考慮したときの最大値）とするとき、次の二つの条件式を満たすように設定する。

条件式（１）：
条件式（２）：
で、パストランジスタのオフ時漏洩電流が十分低くなるようにＶＳＳＨを設定する。

条件式（１）はハイレベルＶＤＤＬの転送が効率よく行われるようにする条件で、条件式（２）はパストランジスタのオフ時漏洩電流を低くする条件である。
しかし、ＩＮＶＨ１はＬＰＳで動作する論理回路、例えばＬＰＳ＿ＩＮＶＥＲＴＥＲで駆動されるので、ＩＮＶＨ１が正しく動作するためにはさらに条件が必要である。
図２はその条件を説明するための図である。図２はＨＰＳ＿ＩＮＶＥＲＴＥＲの入出力特性曲線（実線）とＬＰＳ＿ＩＮＶＥＲＴＥＲの入出力特性曲線（点線）を模式的に示している。横軸はＨＰＳ＿ＩＮＶＥＲＴＥＲの入力電圧（ＶＩＮ）、縦軸は出力電圧（ＶＯＵＴ）である。ＬＰＳ＿ＩＮＶＥＲＴＥＲについてはその出力電圧がＨＰＳ＿ＩＮＶＥＲＴＥＲの入力電圧になるように入力電圧軸と出力電圧軸とを逆転して描いている。

また、
ＶＤＤＬ−ＶＳＳＬ＝ＬＳＬ（低電源電圧回路側、ＬＰＳ＿ＩＮＶＥＲＴＥＲの論理振幅）、
ＶＤＤＨ−ＶＳＳＨ＝ＬＳＨ（高電源電圧回路側、ＨＰＳ＿ＩＮＶＥＲＴＥＲの論理振幅）
である。

さて、ＨＰＳ＿ＩＮＶＥＲＴＥＲであるＩＮＶＨ１の高電位側の電源線電位、ＶＤＤＨおよび低電位側の電源線電位ＶＳＳＨと、それに用いられているＮＭＯＳＴおよびＰＭＯＳＴの素子寸法やしきい値電圧を設定すれば、ＩＮＶＨ１の論理しきい値電圧ＶＴＬＨやＩＮＶＨ１の遷移領域下限値（ＴＲＨＬ）および遷移領域上限値（ＴＲＨＨ）を定めることができる。普通には素子寸法はＬＰＳ＿ＩＮＶＥＲＴＥＲのものと同じで良い。そこで、ＶＤＤＨとＶＳＳＨが条件式（１）および（２）を満たし、さらに下記条件式（３）および（４）を満たすように設定する。

条件式（３）：
条件式（４）：

すなわち、ＬＰＳ回路側からの、ハイレベルがＶＤＤＬでローレベルがＶＳＳＬの論理信号の電圧変化範囲内にＨＰＳ＿ＩＮＶＥＲＴＥＲであるＩＮＶＨ１の遷移領域が含まれるように、ＶＳＳＨ、ＶＤＤＨを設定する。なお、Ｖｔｈｐｔ≦０でもよく、このときはＶＤＤＨ≦ＶＤＤＬでも条件式（１）は成立するが、ハイレベル側の雑音余裕を高めるためと、ハイレベルの転送速度を高めるために条件式（３）が成り立つことが望ましい。

また、ＴＲＨ＝ＴＲＨＨ−ＴＲＨＬ＞ＬＳＬであると条件式（４）を満足する解はないが、ＩＮＶＨ１のＮＭＯＳＴのしきい値電圧ＶｔｈｎとＰＭＯＳＴの負のしきい値電圧Ｖｔｈｐの絶対値｜Ｖｔｈｐ｜をそれぞれ大きくすることによって、ＴＲＨ＜ＬＳＬとすることができる。なお、低電源電圧回路側のＣＭＯＳインバータ（ＬＰＳ＿ＩＮＶＥＲＴＥＲ）においても遷移領域があるが、これは定常状態での漏洩電流が過剰に大きくならないようにするなど、動作に支障が起らないようにＬＳＬより十分に小さく設計されているものとする。必要であればＴＲＨをＬＰＳ＿ＩＮＶＥＲＴＥＲの遷移領域幅より小さくすることも可能である。

そうすると、図２において、ＩＮＶＨ１の入力電圧ＶＩＮがＬＰＳ＿ＩＮＶＥＲＴＥＲの出力論理信号電圧の変化範囲で変化する、すなわち、ＶＳＳＬ≦ＶＩＮ≦ＶＤＤＬとするとき、上記条件（４）を満たすと、ＬＰＳ＿ＩＮＶＥＲＴＥＲの出力論理信号電圧の変化範囲は、ＩＮＶＨ１の遷移領域ＴＲＨを含む。さて、ＶＩＮ＝ＶＳＳＬのとき、ＶＩＮはＴＲＨＬ以下になっているので、ＩＮＶＨ１の出力電圧ＶＯＵＴはハイレベルＶＤＤＨに厳密には等しくはないが、論理信号としてみたときにハイレベルとみなしてよいＶＤＤＨに近い値となり、ＶＩＮ＝ＶＤＤＬのときＶＯＵＴはローレベルＶＤＤＬに厳密には等しくはないが、論理信号としてみたときローレベルとみなしてよいＶＤＤＬに近い値となり低論理信号振幅ＬＳＬの入力で高論理信号振幅ＬＳＨとみなしてよい出力を得ることができる。上記は下記の場合を想定されるからである。

図２において、Ｖｔｈｎ＜ＶＳＳＬであったり、｜Ｖｔｈｐ｜＜ＶＤＤＨ−ＶＤＤＬであったりすると、例えばＶＩＮ＝ＶＳＳＬのときＩＮＶＨ１のＰＭＯＳＴは十分にオン状態になるがＮＭＯＳＴはまだ十分なオフ状態にならず定常状態での漏洩電流が大きくなるし、またＶＩＮ＝ＶＤＤＬのときＮＭＯＳＴは十分にオン状態になるがＰＭＯＳＴはまだ十分なオフ状態にならずやはり定常状態での漏洩電流が大きくなる懸念がある。この場合でも、十分にハイレベルと見なせる電位としたり、十分にローレベルと見なせる電位としたりすることはできるが、確実にこれを解決し、ＩＮＶＨ１の漏洩電流を、ＬＰＳ＿ＩＮＶＥＲＴＥＲに許されている漏洩電流程度とするにはＶｔｈｎと｜Ｖｔｈｐ｜を以下の条件式（５）を満たすように設定する。

条件式（５）：
このようにするとＬＰＳ＿ＩＮＶＥＲＴＥＲからの論理信号で確実にＮＭＯＳＴとＰＭＯＳＴのどちらか一方がオン状態のときた方はオフ状態にすることができ、漏洩電流の低減が図れる。特に、ＬＰＳ＿ＩＮＶＥＲＴＥＲのＮＭＯＳＴのしきい値電圧をＶｔｈｎｌ（＞０）、ＰＭＯＳＴのしきい値電圧をＶｔｈｐｌ（＜０）とするとき、下記条件式（６）

条件式（６）：
を満たすようにすれば、ＩＮＶＨ１の漏洩電流はＬＰＳ＿ＩＮＶＥＲＴＥＲのそれと同程度にすることができる。

さらに、
条件式（７）：

なる条件式（７）を付け加えれば、ＮＭＯＳＴもＰＭＯＳＴもオン状態ではスーパーしきい値（ＮＭＯＳＴであればそのゲート電圧がそのしきい値電圧以上になっていること）で動作するので動作速度の低下を抑制することができる。

すなわち、条件式（１）ないし（５）を満たすようにＶＤＤＨ、ＶＳＳＨ、ＶｔｈｎおよびＶｔｈｐが設定されたＨＰＳ＿ＩＮＶＥＲＴＥＲ、ＩＮＶＨ１でパストランジスタＭＮ１のゲートを駆動すれば、ＭＮ１は入力論理信号のハイレベル、ＶＤＤＬおよびローレベルＶＳＳＬを高効率で転送でき、かつ低論理信号振幅で駆動してもＩＮＶＨ１の漏洩電流を小さくすることが可能である。さらに、条件式（６）も満たすように設定すればその漏洩電流を低電源電圧で動作しているＬＰＳ＿ＩＮＶＥＲＴＥＲと同程度に小さくできる。さらに、条件式（７）を満足するように設定すると、ＩＮＶＨ１のＮＭＯＳＴもＰＭＯＳＴもオン状態でスーパーしきい値で動作するので動作速度の低下を抑制できる。

動作速度を重視し、あえてＶｔｈｎ＜ＶＳＳＬ−ＶＳＳＨかつ｜Ｖｔｈｐ｜＜ＶＤＤＨ−ＶＤＤＬとすることもあり得る。なお、ＩＮＶＨ１の次段のＩＮＶＨ２については入力信号レベルが高いレベルに変換されているので上記の限りではなく漏洩電流や負荷駆動能力を適切に設定することができる。
特別な場合としてＬＰＳ＿ＩＮＶＥＲＴＥＲの論理しきい値をＶＴＬＬ、ＩＮＶＨ１の論理しきい値をＶＴＬＨとするとき、上記条件式（１）ないし（４）を満たし、かつＶＴＬＨ＝ＶＴＬＬとすることができる。例えば雑音余裕をハイレベル側およびローレベル側に均等に配分するためにＶＴＬＨ＝（ＶＤＤＨ＋ＶＳＳＨ）／２、ＶＴＬＬ＝（ＶＤＤＬ＋ＶＳＳＬ）／２に設定するのが望ましい。ＶＴＬＬとＶＴＬＨは素子の製造工程おけるバラツキなどで必ずしも正確に一致しない場合があるが、動作原理を逸脱しない範囲内であれば一致していると見なして差し支えない。そこで、ＶＳＳＨについては条件式（２）を満たすように設定すると、

条件式（８）：
が得られる。さらにＶＳＳＨについて、
条件式（９）：

も満たすように設定すると、上記条件式（８）と（９）から条件式（１）を満たすＶＤＤＨが得られる。
なお、Ｖｔｈｎｐｔの値が大きいとＶＤＤＨの値を大きくせねばならず、動的な消費電力が増加し、不利なのでできるだけ小さい方が良い。場合によっては負であってもＶＳＳＨを十分低くとれば漏洩電流を小さくできるので可能である。サブしきい値領域では漏洩電流はゲート電圧の指数関数で変化するので、ＶＤＤＨの増加よりもＶＳＳＨの変化の方が小さくできる点が利点である。

また、ハイレベルもローレベルも効率よく転送できるので、図２でキーパーＰＭＯＳＴが省略されているのも利点である。
さらに、ＩＮＶＨ２についてはＩＮＶＨ１と同じ条件でしきい値電圧などを設定しても良いが、ＩＮＶＨ１の出力が既に高電源電圧、ＶＤＤＨとＶＳＳＨに対応しているので、同じ電源電圧で動作する通常のＣＭＯＳインバータでの設定を用いても動作に差し支えない。

図３は他の実施例を示す。図１の実施例で、ＩＮＶＨ１の漏洩電流を小さくするためにＮＭＯＳＴおよびＰＭＯＳＴのしきい値電圧の絶対値を大きくとる必要があった。そうすると、その負荷駆動能力は一般に低下し、特に多くのパストランジスタのゲートを駆動するような場合に動作速度が低下する場合がある。

これを回避するために、通常のしきい値電圧で設計され、同じ電源電圧で動作する負荷駆動能力の高いＨＰＳ＿ＩＮＶＥＲＴＥＲを２個（図３中のＩＮＶＨ２とＩＮＶＨ３）用意し、ＩＮＶＨ１の入力ノードを外部ノードＡに接続し、その出力ノードＮ４にＩＮＶＨ２の入力ノードを接続し、ＩＮＶＨ２の出力ノードＮ５にパストランジスタＭＮ３のゲートを接続する。さらにノードＮ５にＩＮＶＨ３の入力ノードを接続し、その出力ノードＮ６にパストランジスタＭＮ４のゲートを接続する。このようにすればゲートが共通接続されるパストランジスタが多い場合でも速度低下を防止できる。

図４は他の実施例を示す。ＮＭＯＳＴのパストランジスタ６個、ＭＮ５ないしＭＮ１０を用いセレクター回路（バッファインバータを除去したもの）を３個構成し、これらをいわゆるツリー状に接続した２入力ＬＵＴあるいは４入力のＭＵＸを示している。
ＩＮＶＨ４とＩＮＶＨ６は図１の実施例のＩＮＶＨ１と同じ条件を満たすＨＰＳ＿ＩＮＶＥＲＴＥＲである。ＩＮＶＨ５とＩＮＶＨ７は図１の実施例のＩＮＶＨ１と同じ条件を満たすＨＰＳインバータであっても、または通常のＨＰＳ＿ＩＮＶＥＲＴＥＲであっても良い。

ＩＮＶＨ４の入力ノードはこの回路の外部入力ノードＡに接続され、ＩＮＶＨ４の出力ノードはノードＮ１２に接続され、さらにノードＮ１２にＩＮＶＨ５の入力ノードが接続され、その出力ノードはノードＮ１３に接続され、さらにノードＮ１３にはパストランジスタＭＮ１０のゲートが接続される。
また、ノードＮ１２にはパストランジスタＭＮ９のゲートが接続される。ＩＮＶＨ６の入力ノードはこの回路の外部入力ノードＢに接続され、ＩＮＶＨ６の出力ノードはノードＮ１０に接続され、さらにノードＮ１０にＩＮＶＨ７の入力ノードが接続され、その出力ノードはノードＮ１１に接続され、さらにノードＮ１１にはパストランジスタＭＮ６とＭＮ８の各ゲートが接続される。

また、ノードＮ１０にはパストランジスタＭＮ５とＭＮ７の各ゲートが接続される。パストランジスタＭＮ５とＭＮ７のソースはノードＮ７に接続され、ドレインはそれぞれこの回路の外部入力ノードＣおよびＦに接続される。

同様に、パストランジスタＭＮ６とＭＮ８のソースはノードＮ８に接続され、ドレインはそれぞれこの回路の外部入力ノードＤおよびＧに接続される。このようにパストランジスタのドレインが接続される外部入力ノード（Ｃ、Ｄ、Ｆ、Ｇ）の数をもって、４入力ＬＵＴあるいは４入力のＭＵＸと称する。
パストランジスタＭＮ９とＭＮ１０のソースはノードＮ９に接続され、各ドレインはそれぞれノードＮ７およびＮ８に接続される。
さらに、ノードＮ９にはバッファとしてのＬＰＳ＿ＩＮＶＥＲＴＥＲ、ＩＮＶ３の入力ノードが接続され、その出力ノードがこの回路の外部出力ノードＯＵＴに接続されている。

本発明の方法を用いて、４より多い外部入力ノードを有するＬＵＴあるいはＭＵＸを構成することは容易である。また入力ノード数が多くなっても、本発明の方法を用いれば、ハイレベル、ローレベルの転送効率がよく、パスタトランジスタを経由する漏洩電流を少なくできるパストランジスタを用いた低電源電圧の論理回路が構成できる。
上で説明したパストランジスタを用いた回路はバルク形ＭＯＳＴだけでなく、例えば、特許文献１、２に開示されているような基板上の絶縁層上の結晶シリコンに構成され、電流が基板に平行に流れるいわゆるフィン型の二重絶縁ゲートゲート電界効果トランジスタ（二つのゲート電極がチャネルを挟んで一体となって形成されているものと、それぞれ電気的に分離されているものとがある）においても適用できる。

ＭＰ、ＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４、ＭＰ２０、ＭＰ２１、ＭＰ２２、ＭＰ２３、ＭＰ２４、ＭＰ２５：Ｐ形ＭＯＳトランジスタ
ＭＮ、ＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４、ＭＮ５、ＭＮ６、ＭＮ７、ＭＮ８、ＭＮ９、ＭＮ１０、ＭＮ１１、ＭＮ１２、ＭＮ１３、ＭＮ１４、ＭＮ１５、ＭＮ１６、ＭＮ１７、ＭＮ１８：Ｎ形ＭＯＳトランジスタ
ＭＯＳＴ：ＭＯＳトランジスタ
ＶＤＤ、ＶＤＤＬ、ＶＤＤＨ：高電位側の電源電圧
ＶＳＳ、ＶＳＳＬ、ＶＳＳＨ：低電位側の電源電圧
ＧＮＤ：接地
ＶＴＬ、ＶＴＬＬ、ＶＴＬＨ：ＣＭＯＳインバータの論理しきい値電圧
ＬＳ、ＬＳＬ、ＬＳＨ：ＣＭＯＳインバータの論理信号振幅
ＴＲ、ＴＲＨ：ＣＭＯＳインバータの遷移領域
ＴＲＨＬ、ＴＲＨＨ：遷移領域の境界値
Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、ＩＮ、ＬＣ＿ＩＮ、ＬＣ＿ＩＮＢ：外部入力ノード
Ｑ、ＱＢ、ＯＵＴ：外部出力ノード
Ｎ０、Ｎ１、Ｎ２、Ｎ３、Ｎ４、Ｎ５、Ｎ６、Ｎ７、Ｎ８、Ｎ９、Ｎ１０、Ｎ１１、Ｎ１２、Ｎ１３、Ｎ１４、Ｎ１５、Ｎ１６、Ｎ１７、Ｎ１８、Ｎ１９、Ｎ２０：内部ノード
ＮＤ：パストランジスタのドレインノード
ＮＳ：パストランジスタのソースノード
ＮＧ：パストランジスタのゲートノード
ＶＩＮ：ＣＭＯＳインバータの入力電圧
ＶＯＵＴ：ＣＭＯＳインバータの出力電圧
ＬＰＳ＿ＩＮＶＥＲＴＥＲ：低電源電圧側回路のＣＭＯＳインバータ
ＨＰＳ＿ＩＮＶＥＲＴＥＲ：高電源電圧側回路のＣＭＯＳインバータ
ＬＣ：レベル変換回路
ＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４、ＩＮＶ５、ＩＮＶ６、ＩＮＶ７、ＩＮＶ８、ＩＮＶ９、ＩＮＶ１０、ＩＮＶ１１、ＩＮＶ１２：低電源電圧のＣＭＯＳインバータ
ＩＮＶＨ１、ＩＮＶＨ２、ＩＮＶＨ３、ＩＮＶＨ４、ＩＮＶＨ５、ＩＮＶＨ６、ＩＮＶＨ７：高電源電圧のＣＭＯＳインバータ

Claims

低電源電圧回路の低論理信号振幅の第一の論理信号がドレインに印加され、その論理信号のソースへの転送を行うかまたは非転送とするかのどちらかをゲートに印加される第二の論理信号で制御するパストランジスタを用いた論理回路であって、
前記低電源電圧回路の低論理信号振幅の第三の論理信号を入力ノードに印加して高電源電圧回路の電源電圧で動作する第一のＣＭＯＳインバータを有し、前記第三の論理信号の電圧変化範囲が前記高電源電圧回路の高電位側の電源電位と低電位側の電源電位に挟まれ、かつ、前記第一のＣＭＯＳインバータの遷移領域を含むように前記高電源電圧回路の高電位側の電源電位と低電位側の電源電位が設定され、かつ、前記高電源電圧回路の高電位側の電源電位と前記低電源電圧回路の高電位側の電源電位との差が前記パストランジスタのしきい値電圧以上に設定された前記第一のＣＭＯＳインバータの出力信号を前記第二の論理信号とすることを特徴とするパストランジスタを用いた論理回路。
前記第一のＣＭＯＳインバータのＮＭＯＳＴのしきい値電圧を前記低電源電圧回路の低電位側電源電位と前記高電源電圧回路の低電位側の電源電位との差よりも大きくし、前記第一のＣＭＯＳインバータのＰＭＯＳＴのしきい値電圧の絶対値を前記高電源電圧回路の高電位側電源電位と前記低電源電圧回路の高電位側の電源電位との差よりも大きく設定したことを特徴とする請求項１記載のパストランジスタを用いた論理回路。
前記第一のＣＭＯＳインバータのＮＭＯＳＴのしきい値電圧を前記低電源電圧回路の高電位側電源電位と前記高電源電圧回路の低電位側の電源電位との差よりも小さく、前記第一のＣＭＯＳインバータのＰＭＯＳＴのしきい値電圧の絶対値を前記高電源電圧回路の高電位側電源電位と前記低電源電圧回路の低電位側の電源電位との差よりも小さく設定したことを特徴とする請求項１又は２記載のパストランジスタを用いた論理回路。
前記第一のＣＭＯＳインバータの出力ノードを前記高電源電圧回路の電源電圧で動作する第二のＣＭＯＳインバータの入力ノードに接続し、前記第二のＣＭＯＳインバータの出力信号を前記第二の論理信号とすることを特徴とする請求項１乃至３のうちいずれか一項記載のパストランジスタを用いた論理回路。
低電源電圧回路の低論理信号振幅の第一及び第二の論理信号がドレインに印加され、その論理信号のソースへの転送を行うかまたは非転送とするかのどちらかをゲートに印加される第三及び第四の論理信号で制御される第一及び第二のパストランジスタと、
入力ノードに前記低電源電圧回路の前記低論理信号振幅の第五の論理信号が印加され、高電源電圧回路の電源電圧で動作する第一のＣＭＯＳインバータと、
前記第一のＣＭＯＳインバータの出力ノードから出力された信号が入力ノードに印加され前記高電源電圧回路の電源電圧で動作する第二のＣＭＯＳインバータと、
を有し、前記第五の論理信号の電圧変化範囲が前記高電源電圧回路の高電位側の電源電位と低電位側の電源電位とに挟まれ、かつ、前記第一のＣＭＯＳインバータの遷移領域を含むように前記高電源電圧回路の高電位側の電源電位と低電位側の電源電位とが設定されるとともに、前記高電源電圧回路の高電位側の電源電位と前記低電源電圧回路の高電位側の電源電位との差が、前記第一及び第二のパストランジスタのしきい値電圧以上に設定された前記第一及び第二のＣＭＯＳインバータのうち前記第一のＣＭＯＳインバータの出力信号を前記第三の論理信号とし、前記第二のＣＭＯＳインバータの出力信号を前記第四の論理信号とすることを特徴とするセレクター回路。
前記第一及び第二のパストランジスタの各ソースに入力ノードが接続され前記低電源電圧回路の電源電圧で動作して出力信号を外部出力ノードに出力する第三のＣＭＯＳインバータを更に有することを特徴とする請求項５に記載のセレクター回路。
前記第一のＣＭＯＳインバータのＮＭＯＳＴのしきい値電圧を前記低電源電圧回路の低電位側電源電位と前記高電源電圧回路の低電位側の電源電位との差よりも大きくし、前記第一のＣＭＯＳインバータのＰＭＯＳＴのしきい値電圧の絶対値を前記高電源電圧回路の高電位側電源電位と前記低電源電圧回路の高電位側の電源電位との差よりも大きく設定したことを特徴とする請求項５又は６記載のセレクター回路。
前記第一のＣＭＯＳインバータのＮＭＯＳＴのしきい値電圧を前記低電源電圧回路の高電位側電源電位と前記高電源電圧回路の低電位側の電源電位との差よりも小さく、前記第一のＣＭＯＳインバータのＰＭＯＳＴのしきい値電圧の絶対値を前記高電源電圧回路の高電位側電源電位と前記低電源電圧回路の低電位側の電源電位との差よりも小さく設定したことを特徴とする請求項５乃至７のうちいずれか一項記載のセレクター回路。
低電源電圧回路の低論理信号振幅の第一乃至第四の論理信号が各ドレインに印加され、その論理信号のソースへの転送を行うかまたは非転送とするかのどちらかを各ゲートに印加される論理信号で制御される第一乃至第六のパストランジスタと、
入力ノードに前記低電源電圧回路の前記低論理信号振幅の第五及び第六の論理信号がそれぞれ印加され、高電源電圧回路の電源電圧でそれぞれ動作する第一及び第二のＣＭＯＳインバータと、
前記第一のＣＭＯＳインバータの出力ノードから出力された信号が入力ノードに印加され前記高電源電圧回路の電源電圧で動作する第三のＣＭＯＳインバータと、
前記第二のＣＭＯＳインバータの出力ノードから出力された信号が入力ノードに印加され前記高電源電圧回路の電源電圧で動作する第四のＣＭＯＳインバータと、
前記第五及び第六のパストランジスタの各ソースに入力ノードが共通に接続されており、その出力ノードが外部出力ノードに接続された前記低電源電圧回路の電源電圧で動作する第五のＣＭＯＳインバータと
を有し、前記第一及び第二のパストランジスタの各ソースはそれぞれ前記第五のパストランジスタのドレインに接続され、前記第三及び第四のパストランジスタの各ソースはそれぞれ前記第六のパストランジスタのドレインに接続され、前記第一及び第三のパストランジスタの各ゲートはそれぞれ前記第一のＣＭＯＳインバータの出力ノードに接続され、前記第二及び第四のパストランジスタの各ゲートはそれぞれ前記第三のＣＭＯＳインバータの出力ノードに接続され、前記第五のパストランジスタのゲートは前記第二のＣＭＯＳインバータの出力ノードに接続され、前記第六のパストランジスタのゲートは前記第四のＣＭＯＳインバータの出力ノードに接続されており、
前記第一及び第二のＣＭＯＳインバータは、入力ノードに入力される前記第五及び第六の論理信号の電圧変化範囲がそれぞれ前記高電源電圧回路の高電位側の電源電位と低電位側の電源電位とに挟まれ、かつ、前記第一及び第二のＣＭＯＳインバータの遷移領域を含むように前記高電源電圧回路の高電位側の電源電位と低電位側の電源電位とが設定されるとともに、前記高電源電圧回路の高電位側の電源電位と前記低電源電圧回路の高電位側の電源電位との差が、前記第一乃至第六のパストランジスタのしきい値電圧以上に設定されていることを特徴とする集積回路。