CN108206689B - 电平转换驱动电路 - Google Patents

Abstract

本发明提供了一种电平转换驱动电路。该电平转换驱动电路由输入级反相器、电平锁存器、第一中间缓冲电路、第二中间缓冲电路、电平转换锁存器、第一非交叠电平产生电路、第二非交叠电平产生电路、第一输出缓冲电路、以及第二输出缓冲电路构成。本发明所提供的电平转换驱动电路可实现电平转换功能，无需额外的高压器件而仅采用低耐压的器件即可将电压转换到至多2倍耐压电压域，能够克服传统电路的缺陷，并且还能克服传统电路升压到单一电平的缺点，使得输出端实现一定范围的电平转换，提高输出电平的灵活性。

Description

电平转换驱动电路

技术领域

本发明属于集成电路设计领域，尤其涉及一种用于电平转换的电平转换驱动电路。

背景技术

随着集成电路发展的多样化，形成了在各种电压域下工作的集成电路。正确的信号电平可以保证系统可靠的工作，防止电路由于过高或过低的电压而受损。为了高效地传输信号，输入/输出接口成为了低压转换到高压的桥梁。低转高电平转换电路被广泛应用于现代多电源域集成电路中，将低电源域逻辑转换到高电源域逻辑。

图3为传统的低转高电平转换电路，由依次串接于电源与参考地之间的典型交叉耦合PMOS晶体管对与典型差分输入NMOS晶体管对构成。然而，在CMOS工艺中，图3所示传统的电平转换电路有以下缺点：1、拉升输出高电平的PMOS管需要使用高压器件，而采用高压器件将增加电路设计难度和工艺实现难度，增大版图面积，也将产生更高的功耗；2、高压器件的阈值电压高于普通器件，如果传输较低电平，器件就可能截止，无法正常输出。而且，该电路无法依照后级电路实现输出电平的灵活转换。

发明内容

本发明旨在解决以上缺陷，其目的是提供一种用于电平转换的电平转换驱动电路。该电平转换驱动电路能够实现电平提升功能，输出高电平最大可转换到MOS管的2倍耐压值，并且该电路还能实现负电平转换功能，输出正负电平的最大值均可达到MOS管耐压值。与其他电路相比，本发明所提供的电平转换驱动电路特点是：无需额外的高压器件；可实现一定范围的高电平输出；可实现正负电平输出；高速驱动负载。

本发明提供了一种电平转换驱动电路，包括：输入级反相器，其输入端作为所述电平转换驱动电路的输入端，电平锁存器，其第一输入端与所述输入级反相器的输入端连接，第二输入端与所述输入级反相器的输出端连接；第一中间缓冲电路，其第二输入端与所述电平锁存器的第二输出端连接，第二中间缓冲电路，其第二输入端与所述电平锁存器的第一输出端连接，电平转换锁存器，其第一输入端与所述第一中间缓冲电路的第三输出端连接，第二输入端与所述第二中间缓冲电路的第三输出端连接，第一输出端与所述第一中间缓冲电路的第一输入端连接，第二输出端与所述第二中间缓冲电路的第一输入端连接，第一非交叠电平产生电路，其第一输入端与所述第一中间缓冲电路的第一输出端连接，第二输入端与所述第一中间缓冲电路的第二输出端连接，第二非交叠电平产生电路，其第一输入端与所述第二中间缓冲电路的第一输出端连接，第二输入端与所述第二中间缓冲电路的第二输出端连接，第一输出缓冲电路，其第一输入端与所述第一非交叠电平产生电路的第一输出端、所述第二非交叠电平产生电路的第二控制端连接，第二输入端与所述第一非交叠电平产生电路的第二输出端、所述第二非交叠电平产生电路的第三控制端连接，第一输出端与第二非交叠电平产生电路的第一控制端连接，第二输出端与第二非交叠电平产生电路的第四控制端连接，第三输入端作为所述电平转换驱动电路的第一输出端，以及第二输出缓冲电路，其第一输入端与所述第二非交叠电平产生电路的第一输出端、所述第一非交叠电平产生电路的第二控制端连接，第二输入端与所述第二非交叠电平产生电路的第二输出端、所述第一非交叠电平产生电路的第三控制端连接，第一输出端与第一非交叠电平产生电路的第一控制端连接，第二输出端与第一非交叠电平产生电路的第四控制端连接，第三输入端作为所述电平转换驱动电路的第二输出端。

进一步，根据如上所述的电平转换驱动电路，所述输入级反相器包括NMOS管和PMOS管，所述NMOS管的源极接地，漏极与所述PMOS管的漏极连接，栅极与所述PMOS管的栅极连接并作为所述输入级反相器的输入端，所述PMOS管的源极接入电平电压VDDLOW，所述NMOS管的漏极作为所述输入级反相器的输出端，所述电平锁存器包括第一NMOS管、第二NMOS管、第一PMOS管、第二PMOS管、第三PMOS管和第四PMOS管，第一NMOS管的源极接地，漏极与第三PMOS管的漏极连接，栅极与第三PMOS管的栅极连接并作为所述电平锁存器的第一输入端，第二NMOS管的源极接地，漏极与第四PMOS管的漏极连接，栅极与第四PMOS管的栅极连接并作为所述电平锁存器的第二输入端，第一PMOS管的漏极与第三PMOS管的源极连接，栅极与第四PMOS管的漏极连接，源极接入电平电压VDDLOW，第二PMOS管的漏极与第四PMOS管的源极连接，栅极与第三PMOS管的漏极连接，源极接入电平电压VDDLOW，第三PMOS管的漏极作为所述电平锁存器的第一输出端，第四PMOS管的漏极作为所述电平锁存器的第二输出端。

进一步，根据如上所述的电平转换驱动电路，所述第一中间缓冲电路、所述第二中间缓冲电路、所述第一输出缓冲电路、所述第二输出缓冲电路中的每一个均包括第一反相器、第二反相器和第三反相器，对于所述第一中间缓冲电路、所述第二中间缓冲电路、所述第一输出缓冲电路、所述第二输出缓冲电路中的某一个缓冲电路而言，所述第一反相器的输入端作为所述某一个缓冲电路的第一输入端，输出端作为所述某一个缓冲电路的第一输出端，所述第二反相器的输入端所述某一个缓冲电路的第二输入端，输出端作为所述某一个缓冲电路的第二输出端，所述第一反相器的电源端和地端分别接电平电压VDDH和HALFVH，所述第二反相器的电源端和地端分别接电平电压HALFVH和地，所述第三反相器的电源端和地端分别连接所述第一反相器的输出端和所述第二反相器的输出端，输入端接电平电压HALFVH，输出端作为所述某一个缓冲电路的第三输出端。

进一步，根据如上所述的电平转换驱动电路，所述电平转换锁存器包括第一PMOS管、第二PMOS管、第三PMOS管和第四PMOS管，其中所述第一PMOS管的栅极与第二PMOS管的漏极连接并作为所述电平转换锁存器的第一输入端，所述第四PMOS管的栅极与第三PMOS管的漏极连接并作为所述电平转换锁存器的第二输入端，所述第一PMOS管的源极与所述第二PMOS管的源极连接并作为所述电平转换锁存器的第二输出端，所述第三PMOS管的源极与所述第四PMOS管的源极连接并作为所述电平转换锁存器的第一输出端，所述第一PMOS管的漏极、所述第二PMOS管的栅极、所述第三PMOS管的栅极、所述第四PMOS管的漏极分别接入电平电压HALFVH。

进一步，根据如上所述的电平转换驱动电路，所述第一非交叠电平产生电路与所述第二非交叠电平产生电路中的每一个均包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第一PMOS管、第二PMOS管、第三PMOS管、第一反相器和第二反相器，对于所述第一非交叠电平产生电路、所述第二非交叠电平产生电路中的某一个非交叠电平产生电路而言，所述第一PMOS管的源极与所述第一NMOS管的漏极连接，所述第一PMOS管的漏极与所述第一NMOS管的源极连接，所述第一PMOS管的漏极与所述第三NMOS管的漏极和所述第一反相器的输入端连接，所述第二PMOS管的源极与所述第二NMOS管的漏极连接，所述第二PMOS管的漏极与所述第二NMOS管的源极连接，所述第二PMOS管的源极与所述第三PMOS管的漏极和所述第二反相器的输入端连接，所述第四NMOS管的源极和漏极连接并作为所述某一个非交叠电平产生电路的第二输入端，所述第四NMOS管的栅极与所述第一PMOS管的源极连接并作为所述某一个非交叠电平产生电路的第一输入端，所述第四NMOS管的漏极与所述第二PMOS管的漏极连接，所述第一反相器的输出端作为所述某一个非交叠电平产生电路的第一输出端，所述第二反相器的输出端作为所述某一个非交叠电平产生电路的第二输出端，所述第一PMOS管、所述第三NMOS管的栅极连接并作为所述某一个非交叠电平产生电路的第一控制端，所述第一NMOS管的栅极作为所述某一个非交叠电平产生电路的第二控制端，所述第二PMOS管的栅极作为所述某一个非交叠电平产生电路的第三控制端，所述第二NMOS管、所述第三PMOS管的栅极连接并作为所述某一个非交叠电平产生电路的第四控制端，所述第三NMOS管、所述第三PMOS管的源极输入电平电压HALFVH，所述第一反相器的电源端和地端分别接电平电压VDDH和HALFVH，所述第二反相器的电源端和地端分别接电平电压HALFVH和地。

进一步，根据如上所述的电平转换驱动电路，所述第一中间缓冲电路、所述第二中间缓冲电路、所述第一输出缓冲电路、所述第二输出缓冲电路中的每一个均包括第一反相器、第二反相器和第三反相器，对于所述第一中间缓冲电路、所述第二中间缓冲电路、所述第一输出缓冲电路、所述第二输出缓冲电路中的某一个缓冲电路而言，所述第一反相器的输入端作为所述某一个缓冲电路的第一输入端，输出端作为所述某一个缓冲电路的第一输出端，所述第二反相器的输入端所述某一个缓冲电路的第二输入端，输出端作为所述某一个缓冲电路的第二输出端，所述第一反相器的电源端和地端分别接电平电压VDD和地，所述第二反相器的电源端和地端分别接地和电平电压﹣VDD，所述第三反相器的电源端和地端分别连接所述第一反相器的输出端和所述第二反相器的输出端，输入端接地，输出端作为所述某一个缓冲电路的第三输出端。

进一步，根据如上所述的电平转换驱动电路，所述电平转换锁存器包括第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管，其中所述第一NMOS管的栅极与第二NMOS管的漏极连接并作为所述电平转换锁存器的第一输入端，所述第三NMOS管的漏极与第四NMOS管的栅极连接并作为所述电平转换锁存器的第二输入端，所述第一NMOS管的源极与所述第二NMOS管的源极连接并作为所述电平转换锁存器的第二输出端，所述第三NMOS管的源极与所述第四NMOS管的源极连接并作为所述电平转换锁存器的第一输出端，所述第一NMOS管的漏极、所述第二NMOS管的栅极、所述第三NMOS管的栅极、所述第四NMOS管的漏极分别接地。

进一步，根据如上所述的电平转换驱动电路，所述第一非交叠电平产生电路与所述第二非交叠电平产生电路中的每一个均包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第一PMOS管、第二PMOS管、第三PMOS管、第一反相器和第二反相器，对于所述第一非交叠电平产生电路、所述第二非交叠电平产生电路中的某一个非交叠电平产生电路而言，所述第一PMOS管的源极与所述第一NMOS管的漏极连接，所述第一PMOS管的漏极与所述第一NMOS管的源极连接，所述第一PMOS管的漏极与所述第三NMOS管的漏极和所述第一反相器的输入端连接，所述第二PMOS管的源极与所述第二NMOS管的漏极连接，所述第二PMOS管的漏极与所述第二NMOS管的源极连接，所述第二PMOS管的源极与所述第三PMOS管的漏极和所述第二反相器的输入端连接，所述第四NMOS管的源极和漏极连接并作为所述某一个非交叠电平产生电路的第二输入端，所述第四NMOS管的栅极与所述第一PMOS管的源极连接并作为所述某一个非交叠电平产生电路的第一输入端，所述第四NMOS管的漏极与所述第二PMOS管的漏极连接，所述第一反相器的输出端作为所述某一个非交叠电平产生电路的第一输出端，所述第二反相器的输出端作为所述某一个非交叠电平产生电路的第二输出端，所述第一PMOS管、所述第三NMOS管的栅极连接并作为所述某一个非交叠电平产生电路的第一控制端，所述第一NMOS管的栅极作为所述某一个非交叠电平产生电路的第二控制端，所述第二PMOS管的栅极作为所述某一个非交叠电平产生电路的第三控制端，所述第二NMOS管、所述第三PMOS管的栅极连接并作为所述某一个非交叠电平产生电路的第四控制端，所述第三NMOS管、所述第三PMOS管的源极接地，所述第一反相器的电源端和地端分别接电平电压VDD和地，所述第二反相器的电源端和地端分别接地和电平电压﹣VDD。

如上所述，采用根据本发明的电平转换电路，可实现电平提升功能，在无需采用高压器件而仅采用普通器件的情况下，输出高电平最大可转换到MOS管的2倍耐压值，并且该电路也可实现负电平转换功能，输出正负电平的最大值均可达到MOS管的耐压值。即，本发明所提供的电平转换电路无需额外的高压器件而仅采用低耐压的器件即可将电压转换到至多2倍耐压电压域，能够克服传统电路的缺陷，并且还能克服了传统电路单一升压的缺点，使得输出端实现一定范围的电平转换，提高了输出电平的灵活性。

附图说明

图1显示本发明实施例所提供的具备电平提升功能的电平转换驱动电路的结构示意图；

图2显示本发明实施例所提供的具备负电平转换功能的电平转换驱动电路的结构示意图；

图3为输入级反相器Inv和电平锁存器Latch的电路结构示意图；

图4为电平提升锁存器Latch_MP的电路结构示意图；

图5为负电平转换锁存器Latch_MN的电路结构示意图；

图6为在图1所示的电平转换驱动电路中使用的第一输出缓冲电路Buffer4的电路结构示意图；

图7为缓冲电路Buffer中的反相器Inv的电路结构示意图；

图8为在图1所示的电平转换驱动电路中使用的第一非交叠电平产生电路Non-overlap1的电路结构示意图。

具体实施方式

以下参照附图来详细描述本发明实施例的电平转换驱动电路的架构。

图1显示本发明实施例所提供的具备电平提升功能的电平转换驱动电路的结构示意图；图2显示本发明实施例所提供的具备负电平转换功能的电平转换驱动电路的结构示意图。

参见图1，本发明实施例所提供的具备电平提升功能的电平转换驱动电路包括输入级反相器Inv、电平锁存器Latch、作为电平转换锁存器的电平提升锁存器Latch_MP、第一中间缓冲电路Buffer3、第二中间缓冲电路Buffer2、第一输出缓冲电路Buffer4、第二输出缓冲电路Buffer1、第一非交叠电平产生电路Non-overlap1、第二非交叠电平产生电路Non-overlap2。

参见图2，本发明实施例所提供的具备负电平转换功能的电平转换驱动电路包括输入级反相器Inv、电平锁存器Latch、作为电平转换锁存器的负电平转换锁存器Latch_MN、第一中间缓冲电路Buffer3、第二中间缓冲电路Buffer2、第一输出缓冲电路Buffer4、第二输出缓冲电路Buffer1、第一非交叠电平产生电路Non-overlap1、第二非交叠电平产生电路Non-overlap2。

参见图1和图2，输入级反相器Inv的输入端作为电平转换驱动电路的输入端，输入端输入信号INPUT，输出端输出信号inb。电平锁存器Latch的第一输入端与输入级反相器Inv的输入端连接，第二输入端与输入级反相器Inv的输出端连接，第一输出端输出信号VINB，第二输出端输出信号VIN。

第一中间缓冲电路Buffer3的第一输出端用于输出信号vdd_a1，第二输出端用于输出信号gnd_a1，第三输出端用于输出信号out1。对于图1中的第一中间缓冲电路Buffer3，第二输入端与电平锁存器Latch的第二输出端连接，用于输入信号VIN，第一输入端用于输入信号va；对于图2中的第一中间缓冲电路Buffer3，第一输入端与电平锁存器Latch的第二输出端连接，用于输入信号VIN，第二输入端用于输入信号va。

第二中间缓冲电路Buffer2的第一输出端用于输出信号vdd_b1，第二输出端用于输出信号gnd_b1，第三输出端用于输出信号outx1。对于图1中的第二中间缓冲电路Buffer2，第二输入端与电平锁存器Latch的第一输出端连接，用于输入信号VINB，第一输入端用于输入信号vb；对于图2中的第二中间缓冲电路Buffer2，第一输入端与电平锁存器Latch的第一输出端连接，用于输入信号VINB，第二输入端用于输入信号vb。

电平转换锁存器(电平提升锁存器Latch_MP、负电平转换锁存器Latch_MN)的第一输入端与第一中间缓冲电路Buffer3的第三输出端连接，第二输入端与第二中间缓冲电路Buffer2的第三输出端连接。电平提升锁存器Latch_MP的第一输出端与第一中间缓冲电路Buffer3的第一输入端连接，第二输出端与第二中间缓冲电路的Buffer2第一输入端连接。负电平转换锁存器Latch_MN的第一输出端与第一中间缓冲电路Buffer3的第二输入端连接，第二输出端与第二中间缓冲电路的Buffer2第二输入端连接。

第一非交叠电平产生电路Non-overlap1的第一输入端与第一中间缓冲电路Buffer3的第一输出端连接，第二输入端与第一中间缓冲电路Buffer3的第二输出端连接，第一控制端用于接入第一控制信号vdd_b、第二控制端用于接入第二控制信号d、第三控制端用于接入第三控制信号c、第四控制端用于接入第四控制信号gnd_b，第一输出端用于输出信号a，第二输出端用于输出信号b。

第二非交叠电平产生电路Non-overlap2的第一输入端与第二中间缓冲电路Buffer2的第一输出端连接，第二输入端与第二中间缓冲电路Buffer2的第二输出端连接，第一控制端用于接入第一控制信号vdd_a、第二控制端用于接入第二控制信号a、第三控制端用于接入第三控制信号b、第四控制端用于接入第四控制信号gnd_a，第一输出端用于输出信号d,第二输出端用于输出信号c。

第一输出缓冲电路Buffer4的第一输入端与第一非交叠电平产生电路Non-overlap1的第一输出端、第二非交叠电平产生电路Non-overlap2的第二控制端连接，第二输入端与第一非交叠电平产生电路Non-overlap1的第二输出端、第二非交叠电平产生电路Non-overlap2的第三控制端连接，第一输出端输出信号vdd_a并与第二非交叠电平产生电路Non-overlap2的第一控制端连接，第二输出端输出信号gnd_a并与第二非交叠电平产生电路Non-overlap2的第四控制端连接，第三输出端输出信号OUT，第一输出缓冲电路Buffer4的第三输入端作为电平转换驱动电路的第一输出端。

第二输出缓冲电路Buffer1的第一输入端与第二非交叠电平产生电路Non-overlap2的第一输出端、第一非交叠电平产生电路Non-overlap1的第二控制端连接，第二输入端与第二非交叠电平产生电路Non-overlap2的第二输出端、第一非交叠电平产生电路Non-overlap1的第三控制端连接，第一输出端输出信号vdd_b并与第一非交叠电平产生电路Non-overlap1的第一控制端连接，第二输出端输出信号gnd_b并与第一非交叠电平产生电路Non-overlap1的第四控制端连接，第三输出端输出信号OUTX，第一输出缓冲电路Buffer1的第三输入端作为电平转换驱动电路的第二输出端。

以下结合图3至8来详细描述图1和2中所涉及的各个电路子模块的电路结构。

图3为输入级反相器Inv和电平锁存器Latch的电路结构示意图。其中，NMOS管MN3和PMOS管MP5构成输入级反相器Inv，输入端的输入信号INPUT经过反相器Inv后，输出信号inb。如图3所示，MN3的源极接地(GND)，漏极与MP5的漏极连接，栅极与MP5的栅极连接并作为输入级反相器器Inv的输入端，MN3的漏极作为输入级反相器Inv的输出端，用于输出信号inb，MP5的源极接入电平电压VDDLOW。实施例中，例如MOS管的耐压值为2.5V，则输入端电平电压VDDLOW为2.5V，输入信号INPUT的输入电平为0/2.5V。电平锁存器Latch由差分数字锁存器Latch构成，用于产生VIN和VINB，高低电平为GND/VDDLOW，保证切换过程中上升沿与下降沿时间相等。电平锁存器Latch包括第一NMOS管MN1、第二NMOS管MN2、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3和第四PMOS管MP4。MN1的源极接地(GND)，漏极与MP3的漏极连接，栅极与MP3的栅极连接并作为电平锁存器Latch的第一输入端与输入级反相器Inv的输入端连接。MN2的源极接地，漏极与MP4的漏极连接，栅极与MP4的栅极连接并作为电平锁存器Latch的第二输入端与输入级反相器Inv的输出端连接。MP1的漏极与MP3的源极连接，栅极与MP4的漏极连接，源极接入电平电压VDDLOW。MP2的漏极与MP4的源极连接，栅极与MP3的漏极连接，源极接入电平电压VDDLOW。MP3的漏极作为电平锁存器Latch的第一输出端，用于输出信号VINB，MP4的漏极作为电平锁存器Latch的第二输出端，用于输出信号VIN。

对于图3所示的电平锁存器Latch而言，当正输入端INPUT为低电压域高电平，负输入端inb为低电压域低电平时，NMOS晶体管MN1开启，MN2关闭，使VINB点为低电平。PMOS晶体管MP2和MP4开启，使正输出端VIN点为高电平。当正输入端INPUT从高电平变为低电平，负输入端inb从低电平变为高电平时，MN1关闭，MN2开启，同时由于MP4的栅极电压(即负输入端inb)从低电平变为高电平，MP4的驱动能力被减弱了，拉低VIN点，然后MP1开启。MP3的驱动能力也变强，使VINB点的电位升高，关掉MP2，使VIN点电位进一步降低，最终使VINB点的电位变为高电平，VIN点的电位变为低电平。

图4为电平提升锁存器Latch_MP的电路结构示意图。该电平提升锁存器Latch_MP由PMOS组成，包括第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3和第四PMOS管MP4。MP1的栅极与MP2的漏极连接并作为电平转换锁存器Latch_MP的第一输入端，用于输入信号out1。MP4的栅极与MP3的漏极连接并作为电平转换锁存器Latch_MP的第二输入端，用于输入信号outx1。MP1的源极与MP2的源极连接并作为电平转换锁存器Latch_MP的第二输出端，用于输入信号vb。MP3的源极与MP4的源极连接并作为所述电平转换锁存器Latch_MP的第一输出端，用于输入信号va。MP1的漏极、MP2的栅极、MP3的栅极、MP4的漏极分别接入电平电压HALFVH。图4所示的电平提升锁存器Latch_MP用于产生HALFVH/VDDH的高低电平。例如，VDDH为5V，锁存器产生的高低电平为2.5/5V。

图5为负电平转换锁存器Latch_MN的电路结构示意图。该负电平转换锁存器Latch_MN由NMOS组成，包括第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3和第四NMOS管MN4。MN1的栅极与MN2的漏极连接并作为电平转换锁存器Latch_MN的第一输入端，用于输入信号out1。MN3的漏极与MN4的栅极连接并作为电平转换锁存器Latch_MN的第二输入端，用于输入信号outx1。MN1的源极与MN2的源极连接并作为电平转换锁存器Latch_MN的第二输出端，用于输出信号vb。MN3的源极与MN4的源极连接并作为电平转换锁存器Latch_MN的第一输出端，用于输出信号va。所述MN1的漏极、MN2的栅极、MN3的栅极、MN4的漏极分别接地(GND)。图5所示的负电平转换锁存器Latch_MN用于产生GND/﹣VDD的高低电平。例如，VDD为2.5V，锁存器产生的高低电平为0/﹣2.5V。

对于图1中的第一中间缓冲电路Buffer3、第二中间缓冲电路Buffer2、第一输出缓冲电路Buffer4、第二输出缓冲电路Buffer1，电路结构类似。图6为在图1所示的电平转换驱动电路中使用的第一输出缓冲电路Buffer4的电路结构示意图，其中pin标注参照Buffer4。图1中，第一中间缓冲电路Buffer3、第二中间缓冲电路Buffer2作为中间缓冲级Buffer，第一输出缓冲电路Buffer4、第二输出缓冲电路Buffer1作为输出驱动级Buffer。

如图6所示，每一个缓冲电路Buffer均包括第一反相器Inv1、第二反相器Inv2和第三反相器Inv3。其中，Inv1和Inv2为预驱动级，Inv3为末级驱动级。对于某一个缓冲电路Buffer而言，第一反相器Inv1的输入端作为该某一个缓冲电路的第一输入端，输出端作为该某一个缓冲电路的第一输出端。第二反相器Inv2的输入端作为该某一个缓冲电路的第二输入端，输出端作为该某一个缓冲电路的第二输出端。第一反相器Inv1的电源端和地端分别接电平电压VDDH和HALFVH，第二反相器Inv2的电源端和地端分别接电平电压HALFVH和地(GND)，第三反相器Inv3的电源端和地端分别连接第一反相器Inv1的输出端和第二反相器Inv2的输出端，输入端接电平电压HALFVH，输出端作为该某一个缓冲电路的第三输出端。因此，对于第一中间缓冲电路Buffer3，第一反相器Inv1的输入端输入信号va，输出端输出信号vdd_a1，第二反相器Inv2的输入端输入信号VIN，输出端输出信号gnd_a1，第三反相器Inv3的输出端输出信号out1；对于第二中间缓冲电路Buffer2，第一反相器Inv1的输入端输入信号vb，输出端输出信号vdd_b1，第二反相器Inv2的输入端输入信号VINB，输出端输出信号gnd_b1，第三反相器Inv3的输出端输出信号outx1；对于第一输出缓冲电路Buffer4，第一反相器Inv1的输入端输入信号a，输出端输出信号vdd_a，第二反相器Inv2的输入端输入信号b，输出端输出信号gnd_a，第三反相器Inv3的输出端输出信号OUT；对于第二输出缓冲电路Buffer1，第一反相器Inv1的输入端输入信号d，输出端输出信号vdd_b，第二反相器Inv2的输入端输入信号c，输出端输出信号gnd_b，第三反相器Inv3的输出端输出信号OUTX。在图1所示的电路中，第一输出缓冲电路Buffer4、第二输出缓冲电路Buffer1的输出端OUT/OUTX产生GND/VDDH电平。另外，若为了提高驱动能力，输出缓冲电路可采用大尺寸MOS管。若为了节省面积，同时降低延迟时间，提高切换速度，输出缓冲电路可采用小尺寸MOS管。

此外，对于图2中的第一中间缓冲电路Buffer3、第二中间缓冲电路Buffer2、第一输出缓冲电路Buffer4、第二输出缓冲电路Buffer1，与图1中相应的电路结构类似，区别在于每一个缓冲电路Buffer中第一反相器Inv1的电源端和地端分别接电平电压VDD和地(GND)，第二反相器Inv2的电源端和地端分别接地(GND)和电平电压﹣VDD，第三反相器Inv3的输入端接地(GND)，具体结构在此不再详细赘述。在图2所示的电路中，第一输出缓冲电路Buffer4、第二输出缓冲电路Buffer1的输出端OUT/OUTX产生﹣VDD/VDD电平。

图7为缓冲电路Buffer中的反相器Inv的电路结构示意图，包括PMOS管MP1和NMOS管MN1。如图7所示，MP1的漏极与MN1的漏极连接并作为反相器Inv的输出端(out)，MP1的栅极与MN1的栅极连接并作为反相器Inv的输入端(in)。MP1的源极作为反相器Inv的电源端，MN1的源极作为反相器Inv的地端。图7显示的是反相器Inv的电源端和地端分别接入电平电压VDD和地(GND)的情形。具体情况下，反相器Inv的电源端和地端接入的电压的情况视上述情况而定。

对于图1中的第一非交叠电平产生电路Non-overlap1、第二非交叠电平产生电路Non-overlap2，电路结构类似。图8为在图1所示的电平转换驱动电路中使用的第一非交叠电平产生电路Non-overlap1的电路结构示意图，其中pin标注参照Non-overlap1。

如图8所示，每一个非交叠电平产生电路Non-overlap均包括第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第一反相器Inv1和第二反相器Inv2。对于一个非交叠电平产生电路Non-overlap而言，MP1的源极与MN1的漏极连接，MP1的漏极与所述MN1的源极连接，MP1的漏极与MN3的漏极和第一反相器Inv1的输入端连接。MN2的源极与MP2的漏极连接，MP2的漏极与MN2的源极连接，MP2的源极与MP3的漏极和第二反相器Inv2的输入端连接。MN4的源极和漏极连接并作为该非交叠电平产生电路的第二输入端，MN4的栅极与MP1的源极连接并作为该非交叠电平产生电路的第一输入端，MN4的漏极与MP2的漏极连接，第一反相器Inv1的输出端作为该非交叠电平产生电路的第一输出端，第二反相器Inv2的输出端作为该非交叠电平产生电路的第二输出端，MP1、MN3的栅极连接并作为该非交叠电平产生电路的第一控制端，MN1的栅极作为该非交叠电平产生电路的第二控制端，MP2的栅极作为该非交叠电平产生电路的第三控制端，MN2、MP3的栅极连接并作为该非交叠电平产生电路的第四控制端。MN3、MP3的源极输入电平电压HALFVH，第一反相器Inv1的电源端和地端分别接电平电压VDDH和HALFVH，第二反相器Inv2的电源端和地端分别接电平电压HALFVH和地(GND)。因此，对于第一非交叠电平产生电路Non-overlap1，MN4的栅极输入信号vdd_a1，源极输入信号gnd_a1,MP1、MN3的栅极作为第一控制端接入第一控制信号vdd_b(vdd_b由第二输出缓冲电路Buffer1的第一输出端输出)，MN1的栅极作为第二控制端接入第二控制信号d(d是第二输出缓冲电路Buffer1的第一输入端的输入)，MP2的栅极作为第三控制端接入第三控制信号c(c是第二输出缓冲电路Buffer1的第二输入端的输入)，MN2、MP3的栅极作为第四控制端接入第四控制信号gnd_b(gnd_b由第二输出缓冲电路Buffer1的第二输出端输出)，第一反相器Inv1的输出端输出信号a，第二反相器Inv2的输出端输出信号b；对于第二非交叠电平产生电路Non-overlap2，MN4的栅极输入信号vdd_b1，源极输入信号gnd_b1,MP1、MN3的栅极作为第一控制端接入第一控制信号Vdd_a(Vdd_a由第一输出缓冲电路Buffer4的第一输出端输出)，MN1的栅极作为第二控制端接入第二控制信号a(a是第一输出缓冲电路Buffer4的第一输入端的输入)，MP2的栅极作为第三控制端接入第三控制信号b(b是第一输出缓冲电路Buffer4的第二输入端的输入)，MN2、MP3的栅极作为第四控制端接入第四控制信号gnd_a(gnd_a由第一输出缓冲电路Buffer4的第二输出端输出)，第一反相器Inv1的输出端输出信号d，第二反相器Inv2的输出端输出信号c。

图8中，MP1、MN1、MP2、MN2构成传输门，因此如图8所示的非交叠电平产生电路Non-overlap包含MOS电容MN4、传输门、反相器。并且，如图8所示的非交叠电平产生电路Non-overlap分成上下两个对称的支路，上半支路包括MP1、MN1、MN3、反相器Inv1，下半支路包括MP2、MN2、MP3、反相器Inv2。下半支路产生GND/HALFVH电平，上半支路产生HALFVH/VDDH的电平，两个支路电平互不交叠。对于每个PMOS管和NMOS管，其Vgs/Vgd/Vds均在GND～HALFVH或者HALFVH～VDDH的电源与地之间，不会超出其耐压值。

此外，对于图2中的第一非交叠电平产生电路Non-overlap1、第二非交叠电平产生电路Non-overlap2，与图1中相应的电路结构类似，区别在于每一个非交叠电平产生电路Non-overlap中的反相器Inv1的电源端和地端分别接电平电压VDD和地(GND)，反相器Inv2的电源端和地端分别接地(GND)和电平电压﹣VDD，MN3、MP3的源极分别接地(GND)，具体结构在此不再详细赘述。在图2所示的电路中，非交叠电平产生电路Non-overlap的下半支路产生﹣VDD/GND电平，上半支路产生GND/VDD的电平，两个支路电平互不交叠。

实施例中，图1所示的具备电平提升功能的电平转换驱动电路可转换到的高低电平是HALFVH/VDDH，输出的高电平即为输出端电源电压VDDH，范围为3.3V～5V。HALFVH为电源电压VDDH的一半值，范围为1.65V～2.5V。图2所示的具备负电平转换功能的电平转换驱动电路可转换到的高低电平是﹣VDD/VDD，VDD的范围为1.65V～2.5V。

这里，对于HALFVH，可由电阻分压和电容产生。譬如，OUT/OUTX输出电平0/3.3V，HALFVH为1.65V。此外，在电平转换电路与后级负载开关电路之间，接入由电阻和电容组成的低通滤波器，能够滤除高频信号对于逻辑电平的干扰。

如上可以看出，本发明所提供的电平转换驱动电路利用锁存器的锁存功能，采用非交叠电平产生电路，在输入发生翻转时将锁存器置位，可实现电平提升功能，在无需采用高压器件而仅采用普通器件的情况下，输出高电平最大可转换到MOS管的2倍耐压值，并且该电路也可实现负电平转换功能，输出正负电平的最大值均可达到MOS管的耐压值。也就是说，本发明所提供的能够实现上述两种功能的电路无需额外的高压器件而仅采用低耐压的器件即可将电压转换到至多2倍耐压电压域，能够克服传统电路的缺陷，并且还能克服了传统电路单一升压的缺点，使得输出端实现一定范围的电平转换，提高了输出电平的灵活性。

虽然经过对本发明结合具体实施例进行描述，对于本领域的技术技术人员而言，根据上文的叙述后作出的许多替代、修改与变化将是显而易见。因此，当这样的替代、修改和变化落入附后的权利要求的精神和范围之内时，应该被包括在本发明中。

Claims (8)

1.一种电平转换驱动电路，其特征在于，包括：

输入级反相器，其输入端作为所述电平转换驱动电路的输入端，

电平锁存器，其第一输入端与所述输入级反相器的输入端连接，第二输入端与所述输入级反相器的输出端连接；

第一中间缓冲电路，其第二输入端与所述电平锁存器的第二输出端连接，

第二中间缓冲电路，其第二输入端与所述电平锁存器的第一输出端连接，

电平转换锁存器，其第一输入端与所述第一中间缓冲电路的第三输出端连接，第二输入端与所述第二中间缓冲电路的第三输出端连接，第一输出端与所述第一中间缓冲电路的第一输入端连接，第二输出端与所述第二中间缓冲电路的第一输入端连接，

第一非交叠电平产生电路，其第一输入端与所述第一中间缓冲电路的第一输出端连接，第二输入端与所述第一中间缓冲电路的第二输出端连接，

第二非交叠电平产生电路，其第一输入端与所述第二中间缓冲电路的第一输出端连接，第二输入端与所述第二中间缓冲电路的第二输出端连接，

第一输出缓冲电路，其第一输入端与所述第一非交叠电平产生电路的第一输出端、所述第二非交叠电平产生电路的第二控制端连接，第二输入端与所述第一非交叠电平产生电路的第二输出端、所述第二非交叠电平产生电路的第三控制端连接，第一输出端与第二非交叠电平产生电路的第一控制端连接，第二输出端与第二非交叠电平产生电路的第四控制端连接，第三输入端作为所述电平转换驱动电路的第一输出端，以及

第二输出缓冲电路，其第一输入端与所述第二非交叠电平产生电路的第一输出端、所述第一非交叠电平产生电路的第二控制端连接，第二输入端与所述第二非交叠电平产生电路的第二输出端、所述第一非交叠电平产生电路的第三控制端连接，第一输出端与第一非交叠电平产生电路的第一控制端连接，第二输出端与第一非交叠电平产生电路的第四控制端连接，第三输入端作为所述电平转换驱动电路的第二输出端。

2.如权利要求1所述的电平转换驱动电路，其特征在于，

所述输入级反相器包括NMOS管和PMOS管，所述NMOS管的源极接地，漏极与所述PMOS管的漏极连接，栅极与所述PMOS管的栅极连接并作为所述输入级反相器的输入端，所述PMOS管的源极接入电平电压VDDLOW，所述NMOS管的漏极作为所述输入级反相器的输出端，

所述电平锁存器包括第一NMOS管、第二NMOS管、第一PMOS管、第二PMOS管、第三PMOS管和第四PMOS管，第一NMOS管的源极接地，漏极与第三PMOS管的漏极连接，栅极与第三PMOS管的栅极连接并作为所述电平锁存器的第一输入端，第二NMOS管的源极接地，漏极与第四PMOS管的漏极连接，栅极与第四PMOS管的栅极连接并作为所述电平锁存器的第二输入端，第一PMOS管的漏极与第三PMOS管的源极连接，栅极与第四PMOS管的漏极连接，源极接入电平电压VDDLOW，第二PMOS管的漏极与第四PMOS管的源极连接，栅极与第三PMOS管的漏极连接，源极接入电平电压VDDLOW，第三PMOS管的漏极作为所述电平锁存器的第一输出端，第四PMOS管的漏极作为所述电平锁存器的第二输出端。

3.如权利要求1或2所述的电平转换驱动电路，其特征在于，

所述第一中间缓冲电路、所述第二中间缓冲电路、所述第一输出缓冲电路、所述第二输出缓冲电路中的每一个均包括第一反相器、第二反相器和第三反相器，

对于所述第一中间缓冲电路、所述第二中间缓冲电路、所述第一输出缓冲电路、所述第二输出缓冲电路中的某一个缓冲电路而言，所述第一反相器的输入端作为所述某一个缓冲电路的第一输入端，输出端作为所述某一个缓冲电路的第一输出端，所述第二反相器的输入端所述某一个缓冲电路的第二输入端，输出端作为所述某一个缓冲电路的第二输出端，所述第一反相器的电源端和地端分别接电平电压VDDH和HALFVH，所述第二反相器的电源端和地端分别接电平电压HALFVH和地，所述第三反相器的电源端和地端分别连接所述第一反相器的输出端和所述第二反相器的输出端，输入端接电平电压HALFVH，输出端作为所述某一个缓冲电路的第三输出端。

4.如权利要求1或2所述的电平转换驱动电路，其特征在于，

所述电平转换锁存器包括第一PMOS管、第二PMOS管、第三PMOS管和第四PMOS管，其中

所述第一PMOS管的栅极与第二PMOS管的漏极连接并作为所述电平转换锁存器的第一输入端，所述第四PMOS管的栅极与第三PMOS管的漏极连接并作为所述电平转换锁存器的第二输入端，所述第一PMOS管的源极与所述第二PMOS管的源极连接并作为所述电平转换锁存器的第二输出端，所述第三PMOS管的源极与所述第四PMOS管的源极连接并作为所述电平转换锁存器的第一输出端，所述第一PMOS管的漏极、所述第二PMOS管的栅极、所述第三PMOS管的栅极、所述第四PMOS管的漏极分别接入电平电压HALFVH。

5.如权利要求1或2所述的电平转换驱动电路，其特征在于，

所述第一非交叠电平产生电路与所述第二非交叠电平产生电路中的每一个均包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第一PMOS管、第二PMOS管、第三PMOS管、第一反相器和第二反相器，

对于所述第一非交叠电平产生电路、所述第二非交叠电平产生电路中的某一个非交叠电平产生电路而言，所述第一PMOS管的源极与所述第一NMOS管的漏极连接，所述第一PMOS管的漏极与所述第一NMOS管的源极连接，所述第一PMOS管的漏极与所述第三NMOS管的漏极和所述第一反相器的输入端连接，所述第二PMOS管的源极与所述第二NMOS管的漏极连接，所述第二PMOS管的漏极与所述第二NMOS管的源极连接，所述第二PMOS管的源极与所述第三PMOS管的漏极和所述第二反相器的输入端连接，

所述第四NMOS管的源极和漏极连接并作为所述某一个非交叠电平产生电路的第二输入端，所述第四NMOS管的栅极与所述第一PMOS管的源极连接并作为所述某一个非交叠电平产生电路的第一输入端，所述第四NMOS管的漏极与所述第二PMOS管的漏极连接，所述第一反相器的输出端作为所述某一个非交叠电平产生电路的第一输出端，所述第二反相器的输出端作为所述某一个非交叠电平产生电路的第二输出端，所述第一PMOS管、所述第三NMOS管的栅极连接并作为所述某一个非交叠电平产生电路的第一控制端，所述第一NMOS管的栅极作为所述某一个非交叠电平产生电路的第二控制端，所述第二PMOS管的栅极作为所述某一个非交叠电平产生电路的第三控制端，所述第二NMOS管、所述第三PMOS管的栅极连接并作为所述某一个非交叠电平产生电路的第四控制端，所述第三NMOS管、所述第三PMOS管的源极输入电平电压HALFVH，所述第一反相器的电源端和地端分别接电平电压VDDH和HALFVH，所述第二反相器的电源端和地端分别接电平电压HALFVH和地。

6.如权利要求1或2所述的电平转换驱动电路，其特征在于，

所述第一中间缓冲电路、所述第二中间缓冲电路、所述第一输出缓冲电路、所述第二输出缓冲电路中的每一个均包括第一反相器、第二反相器和第三反相器，

对于所述第一中间缓冲电路、所述第二中间缓冲电路、所述第一输出缓冲电路、所述第二输出缓冲电路中的某一个缓冲电路而言，所述第一反相器的输入端作为所述某一个缓冲电路的第一输入端，输出端作为所述某一个缓冲电路的第一输出端，所述第二反相器的输入端所述某一个缓冲电路的第二输入端，输出端作为所述某一个缓冲电路的第二输出端，所述第一反相器的电源端和地端分别接电平电压VDD和地，所述第二反相器的电源端和地端分别接地和电平电压﹣VDD，所述第三反相器的电源端和地端分别连接所述第一反相器的输出端和所述第二反相器的输出端，输入端接地，输出端作为所述某一个缓冲电路的第三输出端。

7.如权利要求1或2所述的电平转换驱动电路，其特征在于，

所述电平转换锁存器包括第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管，其中

所述第一NMOS管的栅极与第二NMOS管的漏极连接并作为所述电平转换锁存器的第一输入端，所述第三NMOS管的漏极与第四NMOS管的栅极连接并作为所述电平转换锁存器的第二输入端，所述第一NMOS管的源极与所述第二NMOS管的源极连接并作为所述电平转换锁存器的第二输出端，所述第三NMOS管的源极与所述第四NMOS管的源极连接并作为所述电平转换锁存器的第一输出端，所述第一NMOS管的漏极、所述第二NMOS管的栅极、所述第三NMOS管的栅极、所述第四NMOS管的漏极分别接地。

8.如权利要求1或2所述的电平转换驱动电路，其特征在于，

所述第一非交叠电平产生电路与所述第二非交叠电平产生电路中的每一个均包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第一PMOS管、第二PMOS管、第三PMOS管、第一反相器和第二反相器，

对于所述第一非交叠电平产生电路、所述第二非交叠电平产生电路中的某一个非交叠电平产生电路而言，所述第一PMOS管的源极与所述第一NMOS管的漏极连接，所述第一PMOS管的漏极与所述第一NMOS管的源极连接，所述第一PMOS管的漏极与所述第三NMOS管的漏极和所述第一反相器的输入端连接，所述第二PMOS管的源极与所述第二NMOS管的漏极连接，所述第二PMOS管的漏极与所述第二NMOS管的源极连接，所述第二PMOS管的源极与所述第三PMOS管的漏极和所述第二反相器的输入端连接，

所述第四NMOS管的源极和漏极连接并作为所述某一个非交叠电平产生电路的第二输入端，所述第四NMOS管的栅极与所述第一PMOS管的源极连接并作为所述某一个非交叠电平产生电路的第一输入端，所述第四NMOS管的漏极与所述第二PMOS管的漏极连接，所述第一反相器的输出端作为所述某一个非交叠电平产生电路的第一输出端，所述第二反相器的输出端作为所述某一个非交叠电平产生电路的第二输出端，所述第一PMOS管、所述第三NMOS管的栅极连接并作为所述某一个非交叠电平产生电路的第一控制端，所述第一NMOS管的栅极作为所述某一个非交叠电平产生电路的第二控制端，所述第二PMOS管的栅极作为所述某一个非交叠电平产生电路的第三控制端，所述第二NMOS管、所述第三PMOS管的栅极连接并作为所述某一个非交叠电平产生电路的第四控制端，所述第三NMOS管、所述第三PMOS管的源极接地，所述第一反相器的电源端和地端分别接电平电压VDD和地，所述第二反相器的电源端和地端分别接地和电平电压﹣VDD。