JP2000228628A - レベル変換回路 - Google Patents
レベル変換回路Info
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Abstract
(57)【要約】
【課題】 低消費電力で信号レベルの変換を実現でき、
高速な動作特性を有するレベル変換回路を提供する。 【解決手段】入力信号ＳINのレベル変化に応じてインバ
ータＩＮＶ１の出力ノードＮＤ１のレベルを設定し、ト
ランジスタＮＴ４とＮＴ５に互いに逆相の電流を発生
し、ノードＮＤ２とＮＤ３のレベルを制御し、トランジ
スタＰＴ２とＰＴ３からなるラッチ回路により保持す
る。ノードＮＤ２とＮＤ１の信号により出力回路２０の
トランジスタＰＴ７とＮＴ１１を駆動し、出力ノードＮ
Ｄ５のレベルを制御し、電源電圧ＶDDにより振幅が制御
された入力信号ＳINのレベルを電源電圧ＶDD0 に応じて
変換し、ノードＮＤ２とＮＤ１間のキャパシタＣB のス
イッチング電流によりノードＮＤ２の寄生容量の充放電
電流を補うので、スイッチング特性を改善でき、且つ低
消費電力でレベル変換を実現可能である。
高速な動作特性を有するレベル変換回路を提供する。 【解決手段】入力信号ＳINのレベル変化に応じてインバ
ータＩＮＶ１の出力ノードＮＤ１のレベルを設定し、ト
ランジスタＮＴ４とＮＴ５に互いに逆相の電流を発生
し、ノードＮＤ２とＮＤ３のレベルを制御し、トランジ
スタＰＴ２とＰＴ３からなるラッチ回路により保持す
る。ノードＮＤ２とＮＤ１の信号により出力回路２０の
トランジスタＰＴ７とＮＴ１１を駆動し、出力ノードＮ
Ｄ５のレベルを制御し、電源電圧ＶDDにより振幅が制御
された入力信号ＳINのレベルを電源電圧ＶDD0 に応じて
変換し、ノードＮＤ２とＮＤ１間のキャパシタＣB のス
イッチング電流によりノードＮＤ２の寄生容量の充放電
電流を補うので、スイッチング特性を改善でき、且つ低
消費電力でレベル変換を実現可能である。
Description
【０００１】
【発明の属する技術分野】本発明は、異なる電源電圧で
動作する回路間に設けられ、一の電源電圧で動作する回
路の出力信号のレベルを他の電源電圧で動作する回路に
適応可能なレベルに変換するレベル変換回路に関するも
のである。
動作する回路間に設けられ、一の電源電圧で動作する回
路の出力信号のレベルを他の電源電圧で動作する回路に
適応可能なレベルに変換するレベル変換回路に関するも
のである。
【０００２】
【従来の技術】半導体回路の消費電力は、電源電圧の二
乗に比例するので、低消費電力化を実現するために低電
源電圧化がもっとも有効な手段である。しかし、回路の
動作速度などの諸条件によって低電源電圧化を実現でき
ない回路部分もある。また、低電源電圧化が行われてい
ない従来の半導体装置と接続して動作することもしばし
ばある。このような場合、異なる電源電圧で動作する回
路において、それぞれの信号レベルはその回路の電源電
圧によって決まるので、一の電源電圧で動作する回路の
出力信号をレベル変換回路を介してレベルを変換してか
ら他の電源電圧で動作する回路に入力しなければならな
い。
乗に比例するので、低消費電力化を実現するために低電
源電圧化がもっとも有効な手段である。しかし、回路の
動作速度などの諸条件によって低電源電圧化を実現でき
ない回路部分もある。また、低電源電圧化が行われてい
ない従来の半導体装置と接続して動作することもしばし
ばある。このような場合、異なる電源電圧で動作する回
路において、それぞれの信号レベルはその回路の電源電
圧によって決まるので、一の電源電圧で動作する回路の
出力信号をレベル変換回路を介してレベルを変換してか
ら他の電源電圧で動作する回路に入力しなければならな
い。
【０００３】信号のレベル変換に伴う消費電力を低く抑
制できるレベル変換回路が望まれている。このため、レ
ベル変換による直流電流の発生を防止できる種々のレベ
ル変換回路が提案されている。図６は従来のレベル変換
回路の一例を示している。このレベル変換回路は、内部
電源電圧ＶDDで動作する回路の信号レベルを外部電源電
圧ＶDD0 で動作する他の回路に適応可能はレベルに変換
して出力する。なお、ここで内部電源電圧ＶDDを、例え
ば、１．２Ｖ〜２．０Ｖの範囲内にあるとし、外部電源
電圧ＶDD0 を、例えば、３．３Ｖとする。即ち、図６に
示すレベル変換回路は、振幅が１．２Ｖ〜２．０Ｖの入
力信号を振幅３．３Ｖの信号に変換することができる。
制できるレベル変換回路が望まれている。このため、レ
ベル変換による直流電流の発生を防止できる種々のレベ
ル変換回路が提案されている。図６は従来のレベル変換
回路の一例を示している。このレベル変換回路は、内部
電源電圧ＶDDで動作する回路の信号レベルを外部電源電
圧ＶDD0 で動作する他の回路に適応可能はレベルに変換
して出力する。なお、ここで内部電源電圧ＶDDを、例え
ば、１．２Ｖ〜２．０Ｖの範囲内にあるとし、外部電源
電圧ＶDD0 を、例えば、３．３Ｖとする。即ち、図６に
示すレベル変換回路は、振幅が１．２Ｖ〜２．０Ｖの入
力信号を振幅３．３Ｖの信号に変換することができる。
【０００４】図６に示すように、このレベル変換回路に
おいて、ｐＭＯＳトランジスタＰＴ１とｎＭＯＳトラン
ジスタＮＴ１によりインバータが構成され、ｐＭＯＳト
ランジスタＰＴ６とｎＭＯＳトランジスタＮＴ６，ＮＴ
７，ＮＴ８によりもう一つのインバータが構成されてい
る。トランジスタＮＴ７とＮＴ８は、それぞれダイオー
ド接続され、ノードＮＤ４のバイアス電位を設定する。
なお、これらのインバータは、電源電圧ＶDDで動作す
る。ｐＭＯＳトランジスタＰＴ２とＰＴ３によりラッチ
回路が構成され、当該ラッチ回路におけるノードＮＤ２
の信号により、出力用トランジスタＰＴ７を駆動する。
トランジスタＰＴ２とｐＭＯＳトランジスタＰＴ４、ｎ
ＭＯＳトランジスタＮＴ２，ＮＴ４は直列接続され、ま
た、トランジスタＰＴ３とｐＭＯＳトランジスタＰＴ
５、ｎＭＯＳトランジスタＮＴ３，ＮＴ５は直列接続さ
れている。トランジスタＰＴ２とＰＴ３で構成されたラ
ッチ回路は、トランジスタＮＴ４およびＮＴ５により発
生された互いに逆相する電流Ｉ1 とＩ2 によって駆動さ
れる。
おいて、ｐＭＯＳトランジスタＰＴ１とｎＭＯＳトラン
ジスタＮＴ１によりインバータが構成され、ｐＭＯＳト
ランジスタＰＴ６とｎＭＯＳトランジスタＮＴ６，ＮＴ
７，ＮＴ８によりもう一つのインバータが構成されてい
る。トランジスタＮＴ７とＮＴ８は、それぞれダイオー
ド接続され、ノードＮＤ４のバイアス電位を設定する。
なお、これらのインバータは、電源電圧ＶDDで動作す
る。ｐＭＯＳトランジスタＰＴ２とＰＴ３によりラッチ
回路が構成され、当該ラッチ回路におけるノードＮＤ２
の信号により、出力用トランジスタＰＴ７を駆動する。
トランジスタＰＴ２とｐＭＯＳトランジスタＰＴ４、ｎ
ＭＯＳトランジスタＮＴ２，ＮＴ４は直列接続され、ま
た、トランジスタＰＴ３とｐＭＯＳトランジスタＰＴ
５、ｎＭＯＳトランジスタＮＴ３，ＮＴ５は直列接続さ
れている。トランジスタＰＴ２とＰＴ３で構成されたラ
ッチ回路は、トランジスタＮＴ４およびＮＴ５により発
生された互いに逆相する電流Ｉ1 とＩ2 によって駆動さ
れる。
【０００５】入力信号ＳINの振幅は、電源電圧ＶDDによ
り決まり、例えば、１．２Ｖ〜２．０Ｖの範囲内にあ
る。本例のレベル変換回路によって、入力信号ＳINのレ
ベルが変換され、例えば、電源電圧ＶDD0 で動作する回
路に適応できるように、振幅が３．３Ｖの信号ＳOUT に
変換される。
り決まり、例えば、１．２Ｖ〜２．０Ｖの範囲内にあ
る。本例のレベル変換回路によって、入力信号ＳINのレ
ベルが変換され、例えば、電源電圧ＶDD0 で動作する回
路に適応できるように、振幅が３．３Ｖの信号ＳOUT に
変換される。
【０００６】図６に示すように、入力信号ＳINは、トラ
ンジスタＰＴ１とＮＴ１からなるインバータに入力さ
れ、その反転信号がノードＮＤ１に出力される。トラン
ジスタＮＴ４のゲートに入力信号ＳINが入力され、トラ
ンジスタＮＴ５のゲートには、インバータの出力信号、
即ち、入力信号ＳINの反転信号が入力される。このた
め、トランジスタＮＴ４、ＮＴ５には入力信号ＳINに応
じてそれぞれ逆相の電流が流れる。これらのトランジス
タのドレイン電流は、トランジスタＰＴ２とＰＴ３にそ
れぞれ入力されるので、トランジスタＰＴ２とＰＴ３で
構成されたラッチ回路は入力信号ＳINに応じてスイッチ
ングが行われ、ノードＮＤ２とノードＮＤ３の電圧レベ
ルはそれぞれ決まる。
ンジスタＰＴ１とＮＴ１からなるインバータに入力さ
れ、その反転信号がノードＮＤ１に出力される。トラン
ジスタＮＴ４のゲートに入力信号ＳINが入力され、トラ
ンジスタＮＴ５のゲートには、インバータの出力信号、
即ち、入力信号ＳINの反転信号が入力される。このた
め、トランジスタＮＴ４、ＮＴ５には入力信号ＳINに応
じてそれぞれ逆相の電流が流れる。これらのトランジス
タのドレイン電流は、トランジスタＰＴ２とＰＴ３にそ
れぞれ入力されるので、トランジスタＰＴ２とＰＴ３で
構成されたラッチ回路は入力信号ＳINに応じてスイッチ
ングが行われ、ノードＮＤ２とノードＮＤ３の電圧レベ
ルはそれぞれ決まる。
【０００７】ここで、例えば、入力信号ＳINがハイレベ
ルのとき、ノードＮＤ１がローレベルに保持され、トラ
ンジスタＮＴ４にはトランジスタＮＴ５より大きな電流
が流れる（Ｉ1 ＞Ｉ2 ）。このため、ラッチ回路を構成
するトランジスタＰＴ２がオフし、トランジスタＰＴ３
がオンし、ノードＮＤ２がローレベルに保持され、ノー
ドＮＤ３はハイレベルに保持される。
ルのとき、ノードＮＤ１がローレベルに保持され、トラ
ンジスタＮＴ４にはトランジスタＮＴ５より大きな電流
が流れる（Ｉ1 ＞Ｉ2 ）。このため、ラッチ回路を構成
するトランジスタＰＴ２がオフし、トランジスタＰＴ３
がオンし、ノードＮＤ２がローレベルに保持され、ノー
ドＮＤ３はハイレベルに保持される。
【０００８】ノードＮＤ２の信号レベルによって、出力
用トランジスタＰＴ７が駆動される。トランジスタＰＴ
７のドレイン電源電圧ＶDD0 、例えば、３．３Ｖに保持
されているので、トランジスタＰＴ７がオンする。ま
た、トランジスタＰＴ８がオンし、ノードＮＤ１がロー
レベルにあるので、トランジスタＮＴ１１がオフとな
る。このため、出力ノードＮＤ５に接続されている負荷
容量ＣL は電源電圧ＶDD0、トランジスタＰＴ７，ＰＴ
８の経路を流れる電流によって電源電圧ＶDD0 近くまで
充電される。
用トランジスタＰＴ７が駆動される。トランジスタＰＴ
７のドレイン電源電圧ＶDD0 、例えば、３．３Ｖに保持
されているので、トランジスタＰＴ７がオンする。ま
た、トランジスタＰＴ８がオンし、ノードＮＤ１がロー
レベルにあるので、トランジスタＮＴ１１がオフとな
る。このため、出力ノードＮＤ５に接続されている負荷
容量ＣL は電源電圧ＶDD0、トランジスタＰＴ７，ＰＴ
８の経路を流れる電流によって電源電圧ＶDD0 近くまで
充電される。
【０００９】入力信号ＳINがローレベルのとき、ノード
ＮＤ１がハイレベルに保持される。このとき、トランジ
スタＮＴ４にはトランジスタＮＴ５より小さい電流が流
れる（Ｉ1 ＜Ｉ2 ）ので、ラッチ回路を構成するトラン
ジスタＰＴ２がオンし、トランジスタＰＴ３がオフし、
ノードＮＤ２はハイレベル、ノードＮＤ３はローレベル
に保持される。このため、トランジスタＰＴ７がオフす
る。また、ノードＮＤ１がハイレベルなので、トランジ
スタＮＴ１０とＮＴ１１がともにオンし、負荷容量ＣL
は、トランジスタＮＴ１０，ＮＴ１１を介して共通電位
ＶSS側に放電される。やがて、出力ノードＮＤ５はほぼ
共通電位ＶSSに保持される。
ＮＤ１がハイレベルに保持される。このとき、トランジ
スタＮＴ４にはトランジスタＮＴ５より小さい電流が流
れる（Ｉ1 ＜Ｉ2 ）ので、ラッチ回路を構成するトラン
ジスタＰＴ２がオンし、トランジスタＰＴ３がオフし、
ノードＮＤ２はハイレベル、ノードＮＤ３はローレベル
に保持される。このため、トランジスタＰＴ７がオフす
る。また、ノードＮＤ１がハイレベルなので、トランジ
スタＮＴ１０とＮＴ１１がともにオンし、負荷容量ＣL
は、トランジスタＮＴ１０，ＮＴ１１を介して共通電位
ＶSS側に放電される。やがて、出力ノードＮＤ５はほぼ
共通電位ＶSSに保持される。
【００１０】上述したように、本例のレベル変換回路に
よって、例えば、電源電圧ＶDDにより決定された入力信
号ＳINの振幅レベルが変換され、電源電圧ＶDD0 で動作
する回路に十分適応可能な信号ＳOUT が出力される。本
例のレベル変換回路を用いることで、動作電源電圧の異
なる回路間に信号の入出力を行うことができる。また、
レベル変換回路における直流電流の発生が抑制され、低
消費電力で信号レベルの変換を実現できる。
よって、例えば、電源電圧ＶDDにより決定された入力信
号ＳINの振幅レベルが変換され、電源電圧ＶDD0 で動作
する回路に十分適応可能な信号ＳOUT が出力される。本
例のレベル変換回路を用いることで、動作電源電圧の異
なる回路間に信号の入出力を行うことができる。また、
レベル変換回路における直流電流の発生が抑制され、低
消費電力で信号レベルの変換を実現できる。
【００１１】
【発明が解決しようとする課題】ところで、上述した従
来のレベル変換回路では、外部の負荷容量、例えば、図
６に示す負荷容量ＣL を駆動するために、出力用トラン
ジスタＰＴ７のゲート幅を大きくしなければならない。
これによって、トランジスタＰＴ７のゲート端子の寄生
容量が大きくなる。即ち、ノードＮＤ２の寄生容量が大
きくなるので、トランジスタＰＴ２とＰＴ３で構成され
たラッチ回路の切り換え速度が低下してしまう。このた
め、高周波数の入力信号に対して正しくレベル変換を行
うことができなくなるという不利益がある。
来のレベル変換回路では、外部の負荷容量、例えば、図
６に示す負荷容量ＣL を駆動するために、出力用トラン
ジスタＰＴ７のゲート幅を大きくしなければならない。
これによって、トランジスタＰＴ７のゲート端子の寄生
容量が大きくなる。即ち、ノードＮＤ２の寄生容量が大
きくなるので、トランジスタＰＴ２とＰＴ３で構成され
たラッチ回路の切り換え速度が低下してしまう。このた
め、高周波数の入力信号に対して正しくレベル変換を行
うことができなくなるという不利益がある。
【００１２】図７および図８は、動作周波数が１００Ｍ
Ｈｚの入力信号ＳINが入力された場合のレベル変換回路
の各ノードの電位および出力信号ＳOUT を示している。
図７は電源電圧ＶDDが１．２Ｖ、図８は電源電圧ＶDDが
２．０Ｖの場合の信号波形をそれぞれ示している。
Ｈｚの入力信号ＳINが入力された場合のレベル変換回路
の各ノードの電位および出力信号ＳOUT を示している。
図７は電源電圧ＶDDが１．２Ｖ、図８は電源電圧ＶDDが
２．０Ｖの場合の信号波形をそれぞれ示している。
【００１３】図７に示すように、電源電圧ＶDDが１．２
Ｖの場合に、入力信号ＳINのレベルは、交互に０Ｖと
１．２Ｖになる。これに応じてノードＮＤ１に入力信号
ＳINの論理反転レベルの信号が出力される。しかし、ノ
ードＮＤ２の信号レベルは、入力信号ＳINのレベル変化
に追従できず、トランジスタＰＴ２とＰＴ３からなるラ
ッチ回路は正常にスイッチングを行うことができない。
このため、ノードＮＤ２の信号レベルによって、出力用
トランジスタＰＴ７が十分駆動されることができず、出
力信号ＳOUT のレベルは十分に振り切れなくなる。
Ｖの場合に、入力信号ＳINのレベルは、交互に０Ｖと
１．２Ｖになる。これに応じてノードＮＤ１に入力信号
ＳINの論理反転レベルの信号が出力される。しかし、ノ
ードＮＤ２の信号レベルは、入力信号ＳINのレベル変化
に追従できず、トランジスタＰＴ２とＰＴ３からなるラ
ッチ回路は正常にスイッチングを行うことができない。
このため、ノードＮＤ２の信号レベルによって、出力用
トランジスタＰＴ７が十分駆動されることができず、出
力信号ＳOUT のレベルは十分に振り切れなくなる。
【００１４】図８に示すように、電源電圧ＶDDが２．０
Ｖの場合に、入力信号ＳINの振幅が２．０Ｖに増加した
ことにより、トランジスタＮＴ４とＮＴ５に流れる電流
が増加し、ラッチ回路の切り換え速度が改善される。し
かし、ラッチ回路の切り換えに伴い、ノードＮＤ２とＮ
Ｄ３の電圧レベルはクロスすることができない。このた
め、出力信号ＳOUT の振幅は完全に振り切ることができ
ない。
Ｖの場合に、入力信号ＳINの振幅が２．０Ｖに増加した
ことにより、トランジスタＮＴ４とＮＴ５に流れる電流
が増加し、ラッチ回路の切り換え速度が改善される。し
かし、ラッチ回路の切り換えに伴い、ノードＮＤ２とＮ
Ｄ３の電圧レベルはクロスすることができない。このた
め、出力信号ＳOUT の振幅は完全に振り切ることができ
ない。
【００１５】このように、上述したレベル変換回路の切
り換え速度を改善するために、ｎＭＯＳトランジスタＮ
Ｔ４とＮＴ５およびラッチ回路を構成するｐＭＯＳトラ
ンジスタＰＴ２とＰＴ３のゲート幅を大きくし、スイッ
チング動作のときこれらのトランジスタを流れる電流を
大きくする方法がある。しかし、トランジスタＰＴ２と
ＰＴ３のゲート幅の増加は、ノードＮＤ２の寄生容量の
増加を招く。また、回路のスイッチング電流の増加によ
り消費電流が大幅に増えるが、ノードＮＤ２の寄生容量
が増加するため、スイッチング速度の改善にはそれほど
効果が期待できない。
り換え速度を改善するために、ｎＭＯＳトランジスタＮ
Ｔ４とＮＴ５およびラッチ回路を構成するｐＭＯＳトラ
ンジスタＰＴ２とＰＴ３のゲート幅を大きくし、スイッ
チング動作のときこれらのトランジスタを流れる電流を
大きくする方法がある。しかし、トランジスタＰＴ２と
ＰＴ３のゲート幅の増加は、ノードＮＤ２の寄生容量の
増加を招く。また、回路のスイッチング電流の増加によ
り消費電流が大幅に増えるが、ノードＮＤ２の寄生容量
が増加するため、スイッチング速度の改善にはそれほど
効果が期待できない。
【００１６】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、低消費電力で信号レベルの変換
を実現できるレベル変換回路を提供することにある。
のであり、その目的は、低消費電力で信号レベルの変換
を実現できるレベル変換回路を提供することにある。
【００１７】
【課題を解決するための手段】上記目的を達成するた
め、本発明のレベル変換回路は、第１の電源電圧によっ
て振幅が決定された入力信号のレベルを上記第１の電源
電圧と異なる第２の電源電圧に応じたレベルに変換する
レベル変換回路であって、上記入力信号と当該入力信号
と逆相する反転信号に応じて、互い逆相する第１と第２
の電流を出力する第１と第２の電流発生回路と、第１の
ノードと上記第１の電流の出力端子との間に直列接続さ
れ、制御端子にバイアス電圧が印加され、チャネル導電
型の異なる第１と第２のトランジスタと、第２のノード
と上記第２の電流の出力端子との間に直列接続され、制
御端子に上記バイアス電圧が印加され、チャネル導電型
の異なる第３と第４のトランジスタと、上記第２の電源
電圧を動作電源電圧として、上記第１および第２のノー
ドに接続され、上記第１および第２の電流に応じて当該
第１および第２のノードの電位を保持するレベル保持回
路と、上記第２の電源電圧の供給線と基準電位線との間
に接続され、上記第１のノードの電圧に応じて、上記第
２の電源電圧で振幅が決定される出力信号を出力する出
力回路と、上記第１のノードと上記反転信号を供給する
信号線との間に接続されているキャパシタとを有する。
め、本発明のレベル変換回路は、第１の電源電圧によっ
て振幅が決定された入力信号のレベルを上記第１の電源
電圧と異なる第２の電源電圧に応じたレベルに変換する
レベル変換回路であって、上記入力信号と当該入力信号
と逆相する反転信号に応じて、互い逆相する第１と第２
の電流を出力する第１と第２の電流発生回路と、第１の
ノードと上記第１の電流の出力端子との間に直列接続さ
れ、制御端子にバイアス電圧が印加され、チャネル導電
型の異なる第１と第２のトランジスタと、第２のノード
と上記第２の電流の出力端子との間に直列接続され、制
御端子に上記バイアス電圧が印加され、チャネル導電型
の異なる第３と第４のトランジスタと、上記第２の電源
電圧を動作電源電圧として、上記第１および第２のノー
ドに接続され、上記第１および第２の電流に応じて当該
第１および第２のノードの電位を保持するレベル保持回
路と、上記第２の電源電圧の供給線と基準電位線との間
に接続され、上記第１のノードの電圧に応じて、上記第
２の電源電圧で振幅が決定される出力信号を出力する出
力回路と、上記第１のノードと上記反転信号を供給する
信号線との間に接続されているキャパシタとを有する。
【００１８】また、本発明では、好適には、上記第１の
電流発生回路は、上記第１の電流出力端子と基準電位線
との間に接続され、制御端子に上記入力信号が印加され
る第１の電流発生用トランジスタを有し、上記第２の電
流発生回路は、上記第２の電流出力端子と上記基準電位
線との間に接続され、制御端子に上記反転信号が印加さ
れる第２の電流発生用トランジスタを有し、上記レベル
保持回路は、上記第２の電源電圧の供給線と上記第１の
ノードとの間に接続され、制御端子が上記第２のノード
に接続されている第１のレベル保持用トランジスタと、
上記第２の電源電圧の供給線と上記第２のノードとの間
に接続され、制御端子が上記第１のノードに接続されて
いる第２のレベル保持用トランジスタとを有する。
電流発生回路は、上記第１の電流出力端子と基準電位線
との間に接続され、制御端子に上記入力信号が印加され
る第１の電流発生用トランジスタを有し、上記第２の電
流発生回路は、上記第２の電流出力端子と上記基準電位
線との間に接続され、制御端子に上記反転信号が印加さ
れる第２の電流発生用トランジスタを有し、上記レベル
保持回路は、上記第２の電源電圧の供給線と上記第１の
ノードとの間に接続され、制御端子が上記第２のノード
に接続されている第１のレベル保持用トランジスタと、
上記第２の電源電圧の供給線と上記第２のノードとの間
に接続され、制御端子が上記第１のノードに接続されて
いる第２のレベル保持用トランジスタとを有する。
【００１９】また、本発明では、好適には、上記出力回
路は、上記第２の電源電圧の供給線と出力端子との間に
接続され、制御端子が上記第１のノードに接続されてい
る第１の出力用トランジスタと、上記出力端子と上記基
準電位線との間に接続され、制御端子に上記反転信号が
印加され、上記第１の出力用トランジスタと異なるチャ
ネル導電型を有する第２の出力用トランジスタとを有
し、上記出力端子から上記第２の電源電圧に応じて振幅
が決定される出力信号が出力される。
路は、上記第２の電源電圧の供給線と出力端子との間に
接続され、制御端子が上記第１のノードに接続されてい
る第１の出力用トランジスタと、上記出力端子と上記基
準電位線との間に接続され、制御端子に上記反転信号が
印加され、上記第１の出力用トランジスタと異なるチャ
ネル導電型を有する第２の出力用トランジスタとを有
し、上記出力端子から上記第２の電源電圧に応じて振幅
が決定される出力信号が出力される。
【００２０】さらに、本発明では、好適には、上記第１
の電源電圧で動作し、上記入力信号と逆相する反転信号
を発生し、さらに当該反転信号のレベルを所定の値に規
定して、上記バイアス電圧として出力する第２の反転回
路を有し、上記第２の反転回路は、上記第１の電源電圧
の供給線と出力端子との間に接続され、制御端子が上記
入力信号の入力端子に接続されている第５のトランジス
タと、一方の端子が上記基準電位線に接続され、制御端
子が上記入力信号が入力される入力端子に接続されてい
る上記第５のトランジスタと異なるチャネル導電型を有
する第６のトランジスタと、上記出力端子と上記第５の
トランジスタの他方の端子との間に直列接続されている
第１と第２のダイオードとを有する。
の電源電圧で動作し、上記入力信号と逆相する反転信号
を発生し、さらに当該反転信号のレベルを所定の値に規
定して、上記バイアス電圧として出力する第２の反転回
路を有し、上記第２の反転回路は、上記第１の電源電圧
の供給線と出力端子との間に接続され、制御端子が上記
入力信号の入力端子に接続されている第５のトランジス
タと、一方の端子が上記基準電位線に接続され、制御端
子が上記入力信号が入力される入力端子に接続されてい
る上記第５のトランジスタと異なるチャネル導電型を有
する第６のトランジスタと、上記出力端子と上記第５の
トランジスタの他方の端子との間に直列接続されている
第１と第２のダイオードとを有する。
【００２１】本発明によれば、入力信号および当該入力
信号と逆相する反転信号に応じて、互いに逆相する第１
と第２の電流が発生される。これらの逆相の電流に応じ
てラッチ回路により第１と第２のノードの電位がそれぞ
れ保持される。上記第１のノードの電圧および上記入力
信号の反転信号に応じて出力回路を構成する第１および
第２の出力用トランジスタをそれぞれ制御することによ
って、振幅が第１の電源電圧で規定された入力信号に応
じて、第２の電源電圧で振幅が規定された出力信号が得
られる。さらに、上記第１のノードと上記入力信号の反
転信号を供給する信号線との間にキャパシタが接続され
ているので、入力信号のレベルの切り換えに応じて当該
キャパシタにスイッチング電流が発生し、当該スイッチ
ング電流により、上記第１のノードの寄生容量の充放電
電流が補われる。このため、レベル変換回路のスイッチ
ング特性が改善され、高速な入力信号に追従して正しく
レベル変換された出力信号が得られる。
信号と逆相する反転信号に応じて、互いに逆相する第１
と第２の電流が発生される。これらの逆相の電流に応じ
てラッチ回路により第１と第２のノードの電位がそれぞ
れ保持される。上記第１のノードの電圧および上記入力
信号の反転信号に応じて出力回路を構成する第１および
第２の出力用トランジスタをそれぞれ制御することによ
って、振幅が第１の電源電圧で規定された入力信号に応
じて、第２の電源電圧で振幅が規定された出力信号が得
られる。さらに、上記第１のノードと上記入力信号の反
転信号を供給する信号線との間にキャパシタが接続され
ているので、入力信号のレベルの切り換えに応じて当該
キャパシタにスイッチング電流が発生し、当該スイッチ
ング電流により、上記第１のノードの寄生容量の充放電
電流が補われる。このため、レベル変換回路のスイッチ
ング特性が改善され、高速な入力信号に追従して正しく
レベル変換された出力信号が得られる。
【００２２】
【発明の実施の形態】図１は本発明に係るレベル変換回
路の一実施形態を示す回路図である。図示のように、本
実施形態のレベル変換回路は、ｐＭＯＳトランジスタＰ
Ｔ１とｎＭＯＳトランジスタＮＴ１からなるインバータ
ＩＮＶ１、ｐＭＯＳトランジスタＰＴ６とｎＭＯＳトラ
ンジスタＮＴ６，ＮＴ７，ＮＴ８からなるインバータＩ
ＮＶ２、ｐＭＯＳトランジスタＰＴ２，ＰＴ３，ＰＴ
４，ＰＴ５とｎＭＯＳトランジスタＮＴ２，ＮＴ３，Ｎ
Ｔ４，ＮＴ５からなる出力駆動回路１０、出力用ｐＭＯ
ＳトランジスタＰＴ７，ＰＴ８とｎＭＯＳトランジスタ
ＮＴ１０，ＮＴ１１からなる出力回路２０およびキャパ
シタＣB で構成されている。
路の一実施形態を示す回路図である。図示のように、本
実施形態のレベル変換回路は、ｐＭＯＳトランジスタＰ
Ｔ１とｎＭＯＳトランジスタＮＴ１からなるインバータ
ＩＮＶ１、ｐＭＯＳトランジスタＰＴ６とｎＭＯＳトラ
ンジスタＮＴ６，ＮＴ７，ＮＴ８からなるインバータＩ
ＮＶ２、ｐＭＯＳトランジスタＰＴ２，ＰＴ３，ＰＴ
４，ＰＴ５とｎＭＯＳトランジスタＮＴ２，ＮＴ３，Ｎ
Ｔ４，ＮＴ５からなる出力駆動回路１０、出力用ｐＭＯ
ＳトランジスタＰＴ７，ＰＴ８とｎＭＯＳトランジスタ
ＮＴ１０，ＮＴ１１からなる出力回路２０およびキャパ
シタＣB で構成されている。
【００２３】インバータＩＮＶ１において、トランジス
タＰＴ１とＮＴ１のゲートは共通に接続され、その接続
点はインバータＩＮＶ１の入力端子を構成している。ト
ランジスタＰＴ１とＮＴ１のソースはそれぞれ電源電圧
ＶDDの供給線および共通電位ＶSSの供給線に接続され、
トランジスタＰＴ１とＮＴ１のドレイン同士は共通に接
続され、その接続点はインバータＩＮＶ１の出力ノード
ＮＤ１を構成している。インバータＩＮＶ２において、
トランジスタＰＴ６とＮＴ６のゲートが共通に接続さ
れ、その接続点はインバータＩＮＶ２の入力端子を構成
している。トランジスタＰＴ６とＮＴ６のソースはそれ
ぞれ電源電圧ＶDDの供給線および共通電位ＶSSの供給線
に接続されている。トランジスタＮＴ７とＮＴ８はダイ
オード接続され、これらのダイオードはトランジスタＰ
Ｔ６とＮＴ６のドレインの間に直列接続されている。即
ち、インバータＩＮＶ１とＩＮＶ２はともに内部電源電
圧ＶDDを動作電源電圧として動作する。また、インバー
タＩＮＶ１およびＩＮＶ２の入力端子はともに入力信号
ＳINの入力端子に接続されている。
タＰＴ１とＮＴ１のゲートは共通に接続され、その接続
点はインバータＩＮＶ１の入力端子を構成している。ト
ランジスタＰＴ１とＮＴ１のソースはそれぞれ電源電圧
ＶDDの供給線および共通電位ＶSSの供給線に接続され、
トランジスタＰＴ１とＮＴ１のドレイン同士は共通に接
続され、その接続点はインバータＩＮＶ１の出力ノード
ＮＤ１を構成している。インバータＩＮＶ２において、
トランジスタＰＴ６とＮＴ６のゲートが共通に接続さ
れ、その接続点はインバータＩＮＶ２の入力端子を構成
している。トランジスタＰＴ６とＮＴ６のソースはそれ
ぞれ電源電圧ＶDDの供給線および共通電位ＶSSの供給線
に接続されている。トランジスタＮＴ７とＮＴ８はダイ
オード接続され、これらのダイオードはトランジスタＰ
Ｔ６とＮＴ６のドレインの間に直列接続されている。即
ち、インバータＩＮＶ１とＩＮＶ２はともに内部電源電
圧ＶDDを動作電源電圧として動作する。また、インバー
タＩＮＶ１およびＩＮＶ２の入力端子はともに入力信号
ＳINの入力端子に接続されている。
【００２４】出力駆動回路１０において、トランジスタ
ＰＴ２とＰＴ３によりラッチ回路（レベル保持回路）が
構成されている。図示のように、トランジスタＰＴ２と
ＰＴ３のソースはともに電源電圧ＶDD0 の供給線に接続
され、トランジスタＰＴ２のゲートはトランジスタＰＴ
３のドレインに接続され、トランジスタＰＴ３のゲート
はトランジスタＰＴ２のドレインに接続されている。な
お、トランジスタＰＴ２のドレインとＰＴ４のソースと
の接続点はノードＮＤ２を形成し、トランジスタＰＴ３
のドレインとＰＴ５のソースとの接続点はノードＮＤ３
を形成している。
ＰＴ２とＰＴ３によりラッチ回路（レベル保持回路）が
構成されている。図示のように、トランジスタＰＴ２と
ＰＴ３のソースはともに電源電圧ＶDD0 の供給線に接続
され、トランジスタＰＴ２のゲートはトランジスタＰＴ
３のドレインに接続され、トランジスタＰＴ３のゲート
はトランジスタＰＴ２のドレインに接続されている。な
お、トランジスタＰＴ２のドレインとＰＴ４のソースと
の接続点はノードＮＤ２を形成し、トランジスタＰＴ３
のドレインとＰＴ５のソースとの接続点はノードＮＤ３
を形成している。
【００２５】トランジスタＰＴ４，ＮＴ２およびＮＴ４
はノードＮＤ２と共通電位線との間に直列接続されてい
る。トランジスタＰＴ５，ＮＴ３およびＮＴ５はノード
ＮＤ３と共通電位線との間に直列接続されている。トラ
ンジスタＰＴ４，ＰＴ５およびＮＴ２，ＮＴ３のゲート
は共通に接続され、当該接続点はノードＮＤ４を形成し
ている。トランジスタＮＴ４のゲートは、インバータＩ
ＮＶ１の入力端子に接続され、トランジスタＮＴ５のゲ
ートは、インバータＩＮＶ１の出力ノードＮＤ１に接続
されている。
はノードＮＤ２と共通電位線との間に直列接続されてい
る。トランジスタＰＴ５，ＮＴ３およびＮＴ５はノード
ＮＤ３と共通電位線との間に直列接続されている。トラ
ンジスタＰＴ４，ＰＴ５およびＮＴ２，ＮＴ３のゲート
は共通に接続され、当該接続点はノードＮＤ４を形成し
ている。トランジスタＮＴ４のゲートは、インバータＩ
ＮＶ１の入力端子に接続され、トランジスタＮＴ５のゲ
ートは、インバータＩＮＶ１の出力ノードＮＤ１に接続
されている。
【００２６】出力回路２０において、トランジスタＰＴ
７，ＰＴ８およびトランジスタＮＴ１０，ＮＴ１１が電
源電圧ＶDD0 の供給線と共通電位線との間に直列接続さ
れている。トランジスタＰＴ７のゲートはノードＮＤ２
に接続され、トランジスタＰＴ８のゲートはノードＮＤ
４に接続されている。さらに、トランジスタＮＴ１０の
ゲートは電源電圧ＶDDの供給線に接続され、トランジス
タＮＴ１１のゲートはインバータＩＮＶ１の出力ノード
ＮＤ１に接続されている。
７，ＰＴ８およびトランジスタＮＴ１０，ＮＴ１１が電
源電圧ＶDD0 の供給線と共通電位線との間に直列接続さ
れている。トランジスタＰＴ７のゲートはノードＮＤ２
に接続され、トランジスタＰＴ８のゲートはノードＮＤ
４に接続されている。さらに、トランジスタＮＴ１０の
ゲートは電源電圧ＶDDの供給線に接続され、トランジス
タＮＴ１１のゲートはインバータＩＮＶ１の出力ノード
ＮＤ１に接続されている。
【００２７】さらに、キャパシタＣB は、ノードＮＤ２
とノードＮＤ１との間に接続されている。
とノードＮＤ１との間に接続されている。
【００２８】トランジスタＮＴ９のゲートは電源電圧Ｖ
DDの供給線に接続され、ドレインは電源電圧ＶDD0 の供
給線に接続され、ソースはノードＮＤ４に接続されてい
る。このため、電源電圧ＶDDはトランジスタＮＴ７，Ｎ
Ｔ８およびＮＴ９のゲート−ソース間電圧の合計より低
いとき、トランジスタＮＴ９はオンしない。例えば、電
源電圧ＶDDが１．２Ｖのとき、トランジスタＮＴ９はオ
フし、電源電圧ＶDDが２．０Ｖの場合、トランジスタＮ
Ｔ９がオンする。なお、トランジスタＮＴ９がオンのと
きインバータＩＮＶ２は動作状態にあり、トランジスタ
ＮＴ９がオフのとき、インバータＩＮＶ２は非動作状態
にある。インバータＩＮＶ２が動作状態にある場合、入
力信号ＳINのレベルに応じてノードＮＤ４の電圧が設定
される。入力信号ＳINがハイレベルのとき、トランジス
タＮＴ６がオンし、ノードＮＤ４の電圧は、ダイオード
接続されているトランジスタＮＴ７とＮＴ８のゲート−
ソース間電圧によってほぼ決まる。例えば、トランジス
タＮＴ７とＮＴ８のゲート−ソース間電圧をともに０．
６Ｖとすると、ノードＮＤ４はほぼ１．２Ｖに保持され
る。入力信号ＳINがローレベルのとき、トランジスタＮ
Ｔ６がオフし、トランジスタＰＴ６がオンするので、ノ
ードＮＤ４は電源電圧ＶDDに近いレベルに保持される。
DDの供給線に接続され、ドレインは電源電圧ＶDD0 の供
給線に接続され、ソースはノードＮＤ４に接続されてい
る。このため、電源電圧ＶDDはトランジスタＮＴ７，Ｎ
Ｔ８およびＮＴ９のゲート−ソース間電圧の合計より低
いとき、トランジスタＮＴ９はオンしない。例えば、電
源電圧ＶDDが１．２Ｖのとき、トランジスタＮＴ９はオ
フし、電源電圧ＶDDが２．０Ｖの場合、トランジスタＮ
Ｔ９がオンする。なお、トランジスタＮＴ９がオンのと
きインバータＩＮＶ２は動作状態にあり、トランジスタ
ＮＴ９がオフのとき、インバータＩＮＶ２は非動作状態
にある。インバータＩＮＶ２が動作状態にある場合、入
力信号ＳINのレベルに応じてノードＮＤ４の電圧が設定
される。入力信号ＳINがハイレベルのとき、トランジス
タＮＴ６がオンし、ノードＮＤ４の電圧は、ダイオード
接続されているトランジスタＮＴ７とＮＴ８のゲート−
ソース間電圧によってほぼ決まる。例えば、トランジス
タＮＴ７とＮＴ８のゲート−ソース間電圧をともに０．
６Ｖとすると、ノードＮＤ４はほぼ１．２Ｖに保持され
る。入力信号ＳINがローレベルのとき、トランジスタＮ
Ｔ６がオフし、トランジスタＰＴ６がオンするので、ノ
ードＮＤ４は電源電圧ＶDDに近いレベルに保持される。
【００２９】図２〜図５は、本実施形態のレベル変換回
路のスイッチング動作を示す波形図である。以下、図１
の回路図および図２〜図５の波形図を参照しつつ、本実
施形態のレベル変換回路の動作について説明する。な
お、ここで、入力信号ＳINの周波数を１００ＭＨｚと
し、また、外部電源電圧ＶDD0 を３．３Ｖとする。図２
および図３は、内部電源電圧ＶDDが１．２Ｖの場合に、
入出力信号およびレベル変換回路の各ノードの信号波形
を示し、図４および図５は、内部電源電圧ＶDDが２．０
Ｖの場合、入出力信号およびレベル変換回路の各ノード
の信号波形を示している。
路のスイッチング動作を示す波形図である。以下、図１
の回路図および図２〜図５の波形図を参照しつつ、本実
施形態のレベル変換回路の動作について説明する。な
お、ここで、入力信号ＳINの周波数を１００ＭＨｚと
し、また、外部電源電圧ＶDD0 を３．３Ｖとする。図２
および図３は、内部電源電圧ＶDDが１．２Ｖの場合に、
入出力信号およびレベル変換回路の各ノードの信号波形
を示し、図４および図５は、内部電源電圧ＶDDが２．０
Ｖの場合、入出力信号およびレベル変換回路の各ノード
の信号波形を示している。
【００３０】まず、図２および図３を参照しつつ、内部
電源電圧ＶDDが１．２Ｖの場合のレベル変換回路の動作
について説明する。図２に示すように、入力信号ＳINの
振幅は、内部電源電圧ＶDDにより決定され、最大値がほ
ぼ電源電圧ＶDDと同じく１．２Ｖとなり、最小値が共通
電位ＶSSと同じく０Ｖになる。
電源電圧ＶDDが１．２Ｖの場合のレベル変換回路の動作
について説明する。図２に示すように、入力信号ＳINの
振幅は、内部電源電圧ＶDDにより決定され、最大値がほ
ぼ電源電圧ＶDDと同じく１．２Ｖとなり、最小値が共通
電位ＶSSと同じく０Ｖになる。
【００３１】入力信号ＳINばローレベルのとき、インバ
ータＩＮＶ１の出力ノードＮＤ１はハイレベル、例え
ば、電源電圧ＶDDのレベルに保持される。このとき、出
力駆動回路１０において、トランジスタＮＴ４を流れる
電流がトランジスタＮＴ５を流れる電流より小さく、ノ
ードＮＤ２がハイレベルに、ノードＮＤ３がローレベル
にそれぞれ保持される。このため、トランジスタＰＴ２
とＰＴ３からなるラッチ回路において、トランジスタＰ
Ｔ２がオン、トランジスタＰＴ３がオフする。
ータＩＮＶ１の出力ノードＮＤ１はハイレベル、例え
ば、電源電圧ＶDDのレベルに保持される。このとき、出
力駆動回路１０において、トランジスタＮＴ４を流れる
電流がトランジスタＮＴ５を流れる電流より小さく、ノ
ードＮＤ２がハイレベルに、ノードＮＤ３がローレベル
にそれぞれ保持される。このため、トランジスタＰＴ２
とＰＴ３からなるラッチ回路において、トランジスタＰ
Ｔ２がオン、トランジスタＰＴ３がオフする。
【００３２】図２は、ノードＮＤ２およびノードＮＤ３
のレベルをそれぞれ示している。ノードＮＤ２の信号に
より、トランジスタＰＴ７が駆動されるので、このと
き、トランジスタＰＴ７がオフする。一方、インバータ
ＩＮＶ１の出力ノードＮＤ１がハイレベルにあるので、
トランジスタＮＴ１１がオンし、さらにトランジスタＮ
Ｔ１０もオンするので、出力ノードＮＤ５はローレベ
ル、例えば、共通電位ＶSSに保持される。
のレベルをそれぞれ示している。ノードＮＤ２の信号に
より、トランジスタＰＴ７が駆動されるので、このと
き、トランジスタＰＴ７がオフする。一方、インバータ
ＩＮＶ１の出力ノードＮＤ１がハイレベルにあるので、
トランジスタＮＴ１１がオンし、さらにトランジスタＮ
Ｔ１０もオンするので、出力ノードＮＤ５はローレベ
ル、例えば、共通電位ＶSSに保持される。
【００３３】即ち、入力信号ＳINがローレベルのとき、
出力信号ＳOUT もローレベルに保持される。このとき、
ノードＮＤ２とノードＮＤ１との間に接続されているキ
ャパシタＣB は、ノードＮＤ２とノードＮＤ１との電位
差により充電される。図２に示すように、このときノー
ドＮＤ２とノードＮＤ１との電位差は約２Ｖにある。
出力信号ＳOUT もローレベルに保持される。このとき、
ノードＮＤ２とノードＮＤ１との間に接続されているキ
ャパシタＣB は、ノードＮＤ２とノードＮＤ１との電位
差により充電される。図２に示すように、このときノー
ドＮＤ２とノードＮＤ１との電位差は約２Ｖにある。
【００３４】入力信号ＳINがローレベルからハイレベル
に切り換わったとき、インバータＩＮＶ１の出力ノード
ＮＤ１がハイレベルからローレベルに切り換わる。この
ため、トランジスタＮＴ４とＮＴ５を流れる電流が変化
し、トランジスタＮＴ４側にトランジスタＮＴ５側より
大きい電流が流れる。これに応じてノードＮＤ２の電位
が低下し、ノードＮＤ３の電位が上昇する。このため、
ラッチ回路を構成するトランジスタＰＴ２とＰＴ３が切
り換わり、トランジスタＰＴ２がオフし、トランジスタ
ＰＴ３がオンする。
に切り換わったとき、インバータＩＮＶ１の出力ノード
ＮＤ１がハイレベルからローレベルに切り換わる。この
ため、トランジスタＮＴ４とＮＴ５を流れる電流が変化
し、トランジスタＮＴ４側にトランジスタＮＴ５側より
大きい電流が流れる。これに応じてノードＮＤ２の電位
が低下し、ノードＮＤ３の電位が上昇する。このため、
ラッチ回路を構成するトランジスタＰＴ２とＰＴ３が切
り換わり、トランジスタＰＴ２がオフし、トランジスタ
ＰＴ３がオンする。
【００３５】ノードＮＤ２の信号によりトランジスタＰ
Ｔ７が駆動されるので、ノードＮＤ２の電位の低下に伴
い、トランジスタＰＴ７がオンする。さらに、トランジ
スタＰＴ８もオンし、また、ノードＮＤ１がローレベル
にあるので、トランジスタＮＴ１１がオフするので、出
力ノードＮＤは電源電圧ＶDD0 に応じたハイレベルに保
持される。このとき、負荷容量ＣL はトランジスタＰＴ
７とＰＴ８を介して電源電圧ＶDD0 により充電される。
Ｔ７が駆動されるので、ノードＮＤ２の電位の低下に伴
い、トランジスタＰＴ７がオンする。さらに、トランジ
スタＰＴ８もオンし、また、ノードＮＤ１がローレベル
にあるので、トランジスタＮＴ１１がオフするので、出
力ノードＮＤは電源電圧ＶDD0 に応じたハイレベルに保
持される。このとき、負荷容量ＣL はトランジスタＰＴ
７とＰＴ８を介して電源電圧ＶDD0 により充電される。
【００３６】入力信号ＳINがハイレベルからローレベル
に切り換わったとき、インバータＩＮＶ１の出力ノード
ＮＤ１がローレベルからハイレベルに切り換わる。この
とき、トランジスタＮＴ４とＮＴ５を流れる電流が変化
し、トランジスタＮＴ５側にトランジスタＮＴ４側より
大きい電流が流れる。これに応じてノードＮＤ２の電位
が上昇し、ノードＮＤ３の電位が低下するので、出力回
路２０におけるトランジスタＮＴ７がオン状態からオフ
状態に変わる。一方、ノードＮＤ１が電位が上昇するの
で、トランジスタＮＴ１１がオンする。このため、出力
ノードＮＤ５の電位が低下し、共通電位ＶSSに保持され
る。このとき、負荷容量ＣL はトランジスタＮＴ１０と
ＮＴ１１を介して共通電位ＶSS側に放電する。
に切り換わったとき、インバータＩＮＶ１の出力ノード
ＮＤ１がローレベルからハイレベルに切り換わる。この
とき、トランジスタＮＴ４とＮＴ５を流れる電流が変化
し、トランジスタＮＴ５側にトランジスタＮＴ４側より
大きい電流が流れる。これに応じてノードＮＤ２の電位
が上昇し、ノードＮＤ３の電位が低下するので、出力回
路２０におけるトランジスタＮＴ７がオン状態からオフ
状態に変わる。一方、ノードＮＤ１が電位が上昇するの
で、トランジスタＮＴ１１がオンする。このため、出力
ノードＮＤ５の電位が低下し、共通電位ＶSSに保持され
る。このとき、負荷容量ＣL はトランジスタＮＴ１０と
ＮＴ１１を介して共通電位ＶSS側に放電する。
【００３７】図３（ａ）および（ｂ）は、それぞれキャ
パシタＣB に流れる電流ＩB およびノードＮＤ２の電位
の変化を示している。図３（ａ）に示すように、入力信
号ＳINがローレベルからハイレベルへ切り換わったと
き、ノードＮＤ２がハイレベルからローレベルに切り換
わる。また、ノードＮＤ１もハイレベルからローレベル
に切り換わり、キャパシタＣB には、ノードＮＤ２から
ノードＮＤ１に向かって流れるスイッチング電流が発生
する（図３における負の電流ＩB ）。このスイッチング
電流によって、ノードＮＤ２の寄生容量の放電電流が補
われる。一方、入力信号ＳINがハイレベルからローレベ
ルに切り換わったとき、ノードＮＤ２がローレベルから
ハイレベルに切り換わり、また、インバータＩＮＶ１の
出力ノードＮＤ１もローレベルからハイレベルに切り換
わる。このとき、キャパシタＣB には、ノードＮＤ１か
らノードＮＤ２に向かったスイッチング電流が流れる
（図３における正の電流ＩB ）。このスイッチング電流
によって、ノードＮＤ２の寄生容量の充電電流が補われ
る。
パシタＣB に流れる電流ＩB およびノードＮＤ２の電位
の変化を示している。図３（ａ）に示すように、入力信
号ＳINがローレベルからハイレベルへ切り換わったと
き、ノードＮＤ２がハイレベルからローレベルに切り換
わる。また、ノードＮＤ１もハイレベルからローレベル
に切り換わり、キャパシタＣB には、ノードＮＤ２から
ノードＮＤ１に向かって流れるスイッチング電流が発生
する（図３における負の電流ＩB ）。このスイッチング
電流によって、ノードＮＤ２の寄生容量の放電電流が補
われる。一方、入力信号ＳINがハイレベルからローレベ
ルに切り換わったとき、ノードＮＤ２がローレベルから
ハイレベルに切り換わり、また、インバータＩＮＶ１の
出力ノードＮＤ１もローレベルからハイレベルに切り換
わる。このとき、キャパシタＣB には、ノードＮＤ１か
らノードＮＤ２に向かったスイッチング電流が流れる
（図３における正の電流ＩB ）。このスイッチング電流
によって、ノードＮＤ２の寄生容量の充電電流が補われ
る。
【００３８】図４および図５は、内部電源電圧ＶDDが
２．０Ｖの場合の入出力信号およびレベル変換回路の各
ノードの信号変化を示している。図４および図５に示す
ように、内部電源電圧ＶDDが２．０Ｖの場合において、
レベル変換回路は内部電源電圧ＶDDが１．２Ｖのときと
ほぼ同じように動作する。ただし、内部電源電圧ＶDDが
２．０Ｖの場合に、入力信号ＳINの振幅が内部電源電圧
ＶDDが１．２Ｖのときより大きくなり、これに応じてト
ランジスタＮＴ４またはＮＴ５を流れる電流が大きくな
る。このため、トランジスタＰＴ２とＰＴ３からなるラ
ッチ回路のスイッチング特性が改善され、レベル変換回
路全体の動作特性が内部電源電圧ＶDD１．２Ｖのときよ
り改善される。
２．０Ｖの場合の入出力信号およびレベル変換回路の各
ノードの信号変化を示している。図４および図５に示す
ように、内部電源電圧ＶDDが２．０Ｖの場合において、
レベル変換回路は内部電源電圧ＶDDが１．２Ｖのときと
ほぼ同じように動作する。ただし、内部電源電圧ＶDDが
２．０Ｖの場合に、入力信号ＳINの振幅が内部電源電圧
ＶDDが１．２Ｖのときより大きくなり、これに応じてト
ランジスタＮＴ４またはＮＴ５を流れる電流が大きくな
る。このため、トランジスタＰＴ２とＰＴ３からなるラ
ッチ回路のスイッチング特性が改善され、レベル変換回
路全体の動作特性が内部電源電圧ＶDD１．２Ｖのときよ
り改善される。
【００３９】上述したように、内部電源電圧ＶDDが１．
２Ｖの場合に、入力信号ＳINのレベルの切り換えに従っ
て、インバータＩＮＶ１の出力ノードＮＤ１および出力
駆動回路１０におけるノードＮＤ２の電位がそれぞれ切
り換わる。これに伴って、ノードＮＤ２とノードＮＤ１
との間に接続されているキャパシタＣB にはスイッチン
グ電流ＩB が流れる。当該スイッチング電流によって、
ノードＮＤ２の寄生容量の充放電電流が補われて、トラ
ンジスタＰＴ２とＰＴ３で構成されたラッチ回路のスイ
ッチング速度が向上するので、出力回路２０のスイッチ
ング速度も改善される。この結果、内部電源電圧ＶDDが
１．２Ｖの場合においても、出力信号ＳOUT のレベルが
外部電源電圧ＶDD0 と共通電位ＶSSとの間に十分振り切
ることができ、高周波の入力信号ＳINに追従して正しく
レベル変換された出力信号ＳOUTが得られる。
２Ｖの場合に、入力信号ＳINのレベルの切り換えに従っ
て、インバータＩＮＶ１の出力ノードＮＤ１および出力
駆動回路１０におけるノードＮＤ２の電位がそれぞれ切
り換わる。これに伴って、ノードＮＤ２とノードＮＤ１
との間に接続されているキャパシタＣB にはスイッチン
グ電流ＩB が流れる。当該スイッチング電流によって、
ノードＮＤ２の寄生容量の充放電電流が補われて、トラ
ンジスタＰＴ２とＰＴ３で構成されたラッチ回路のスイ
ッチング速度が向上するので、出力回路２０のスイッチ
ング速度も改善される。この結果、内部電源電圧ＶDDが
１．２Ｖの場合においても、出力信号ＳOUT のレベルが
外部電源電圧ＶDD0 と共通電位ＶSSとの間に十分振り切
ることができ、高周波の入力信号ＳINに追従して正しく
レベル変換された出力信号ＳOUTが得られる。
【００４０】以上説明したように、本実施形態によれ
ば、入力信号ＳINのレベル変化に応じてインバータＩＮ
Ｖ１の出力ノードＮＤ１のレベルを設定し、トランジス
タＮＴ４とＮＴ５に互いに逆相の電流を発生し、ノード
ＮＤ２とＮＤ３のレベルを制御し、トランジスタＰＴ２
とＰＴ３からなるラッチ回路により保持する。ノードＮ
Ｄ２とＮＤ１の信号により出力回路２０のトランジスタ
ＰＴ７とＮＴ１１を駆動し、出力ノードＮＤ５のレベル
を制御し、内部電源電圧ＶDDにより振幅が制御された入
力信号ＳINのレベルを外部電源電圧ＶDD0 に応じて変換
する。ノードＮＤ２とＮＤ１間のキャパシタＣB のスイ
ッチング電流によりノードＮＤ２の寄生容量の充放電電
流を補うので、スイッチング特性を改善でき、且つ低消
費電力で信号のレベル変換を実現可能である。
ば、入力信号ＳINのレベル変化に応じてインバータＩＮ
Ｖ１の出力ノードＮＤ１のレベルを設定し、トランジス
タＮＴ４とＮＴ５に互いに逆相の電流を発生し、ノード
ＮＤ２とＮＤ３のレベルを制御し、トランジスタＰＴ２
とＰＴ３からなるラッチ回路により保持する。ノードＮ
Ｄ２とＮＤ１の信号により出力回路２０のトランジスタ
ＰＴ７とＮＴ１１を駆動し、出力ノードＮＤ５のレベル
を制御し、内部電源電圧ＶDDにより振幅が制御された入
力信号ＳINのレベルを外部電源電圧ＶDD0 に応じて変換
する。ノードＮＤ２とＮＤ１間のキャパシタＣB のスイ
ッチング電流によりノードＮＤ２の寄生容量の充放電電
流を補うので、スイッチング特性を改善でき、且つ低消
費電力で信号のレベル変換を実現可能である。
【００４１】
【発明の効果】以上説明したように、本発明のレベル変
換回路によれば、寄生容量の充放電電流をキャパシタの
スイッチング電流により補うことによって、レベル変換
回路のスイッチング特性を改善でき、且つスイッチング
に伴う直流電流の発生を回避でき、消費電流の増加を防
止できる利点がある。
換回路によれば、寄生容量の充放電電流をキャパシタの
スイッチング電流により補うことによって、レベル変換
回路のスイッチング特性を改善でき、且つスイッチング
に伴う直流電流の発生を回避でき、消費電流の増加を防
止できる利点がある。
【図１】本発明に係るレベル変換回路の一実施形態を示
す回路図である。
す回路図である。
【図２】内部電源電圧ＶDDが１．２Ｖの場合のレベル変
換回路の動作を示す波形図である。
換回路の動作を示す波形図である。
【図３】内部電源電圧ＶDDが１．２Ｖの場合のキャパシ
タＣB のスイッチング電流およびラッチ回路のノード電
位を示す波形図である。
タＣB のスイッチング電流およびラッチ回路のノード電
位を示す波形図である。
【図４】内部電源電圧ＶDDが２．０Ｖの場合のレベル変
換回路の動作を示す波形図である。
換回路の動作を示す波形図である。
【図５】内部電源電圧ＶDDが２．０Ｖの場合のキャパシ
タＣB のスイッチング電流およびラッチ回路のノード電
位を示す波形図である。
タＣB のスイッチング電流およびラッチ回路のノード電
位を示す波形図である。
【図６】従来のレベル変換回路の一例を示す回路図であ
る。
る。
【図７】内部電源電圧ＶDDが１．２Ｖの場合のレベル変
換回路の動作を示す波形図である。
換回路の動作を示す波形図である。
【図８】内部電源電圧ＶDDが２．０Ｖの場合のレベル変
換回路の動作を示す波形図である。
換回路の動作を示す波形図である。
１０…出力駆動回路、２０…出力回路、ＩＮＶ１，ＩＮ
Ｖ２…インバータ、ＰＴ１，ＰＴ２，…，ＰＴ９…ｐＭ
ＯＳトランジスタ、ＮＴ１，ＮＴ２，…，ＮＴ１１…ｎ
ＭＯＳトランジスタ、ＣB …キャパシタ、ＣL …負荷容
量、ＶDD，ＶDD0 …電源電圧、ＶSS…共通電位。
Ｖ２…インバータ、ＰＴ１，ＰＴ２，…，ＰＴ９…ｐＭ
ＯＳトランジスタ、ＮＴ１，ＮＴ２，…，ＮＴ１１…ｎ
ＭＯＳトランジスタ、ＣB …キャパシタ、ＣL …負荷容
量、ＶDD，ＶDD0 …電源電圧、ＶSS…共通電位。
Claims (8)
- 【請求項１】第１の電源電圧によって振幅が決定された
入力信号のレベルを上記第１の電源電圧と異なる第２の
電源電圧に応じたレベルに変換するレベル変換回路であ
って、 上記入力信号と当該入力信号と逆相する反転信号に応じ
て、互いに逆相する第１と第２の電流を出力する第１と
第２の電流発生回路と、 第１のノードと上記第１の電流の出力端子との間に直列
接続され、制御端子にバイアス電圧が印加され、チャネ
ル導電型の異なる第１と第２のトランジスタと、 第２のノードと上記第２の電流の出力端子との間に直列
接続され、制御端子に上記バイアス電圧が印加され、チ
ャネル導電型の異なる第３と第４のトランジスタと、 上記第２の電源電圧を動作電源電圧として、上記第１お
よび第２のノードに接続され、上記第１および第２の電
流に応じて当該第１および第２のノードの電位を保持す
るレベル保持回路と、 上記第２の電源電圧の供給線と基準電位線との間に接続
され、上記第１のノードの電圧に応じて、上記第２の電
源電圧で振幅が決定される出力信号を出力する出力回路
と、 上記第１のノードと上記反転信号を供給する信号線との
間に接続されているキャパシタとを有するレベル変換回
路。 - 【請求項２】上記第１の電源電圧を受けて動作し、上記
入力信号と逆相する上記反転信号を出力する反転回路を
有する請求項１記載のレベル変換回路。 - 【請求項３】上記第１の電流発生回路は、上記第１の電
流出力端子と基準電位線との間に接続され、制御端子に
上記入力信号が印加される第１の電流発生用トランジス
タを有し、 上記第２の電流発生回路は、上記第２の電流出力端子と
上記基準電位線との間に接続され、制御端子に上記反転
信号が印加される第２の電流発生用トランジスタを有す
る請求項１記載のレベル変換回路。 - 【請求項４】上記レベル保持回路は、上記第２の電源電
圧の供給線と上記第１のノードとの間に接続され、制御
端子が上記第２のノードに接続されている第１のレベル
保持用トランジスタと、 上記第２の電源電圧の供給線と上記第２のノードとの間
に接続され、制御端子が上記第１のノードに接続されて
いる第２のレベル保持用トランジスタとを有する請求項
１記載のレベル変換回路。 - 【請求項５】上記出力回路は、上記第２の電源電圧の供
給線と出力端子との間に接続され、制御端子が上記第１
のノードに接続されている第１の出力用トランジスタ
と、 上記出力端子と上記基準電位線との間に接続され、制御
端子に上記反転信号が印加され、上記第１の出力用トラ
ンジスタと異なるチャネル導電型を有する第２の出力用
トランジスタとを有し、 上記出力端子から上記第２の電源電圧に応じて振幅が決
定される出力信号が出力される請求項１記載のレベル変
換回路。 - 【請求項６】上記第１の電源電圧を受けて動作し、上記
入力信号と逆相する反転信号を発生し、さらに当該反転
信号のレベルを所定の値に規定して、上記バイアス電圧
として出力する第２の反転回路を有する請求項１記載の
レベル変換回路。 - 【請求項７】上記第２の反転回路は、上記第１の電源電
圧の供給線と出力端子との間に接続され、制御端子が上
記入力信号の入力端子に接続されている第５のトランジ
スタと、 一方の端子が上記基準電位線に接続され、制御端子が上
記入力信号の入力端子に接続されている上記第５のトラ
ンジスタと異なるチャネル導電型を有する第６のトラン
ジスタと、 上記出力端子と上記第５のトランジスタの他方の端子と
の間に直列接続されている第１と第２のダイオードとを
有する請求項６記載のレベル変換回路。 - 【請求項８】上記第２の電源電圧の供給線と上記第２の
反転回路の出力端子との間に接続され、制御端子が上記
第１の電源電圧の供給線に接続されている第７のトラン
ジスタを有する請求項７記載のレベル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02901799A JP3988299B2 (ja) | 1999-02-05 | 1999-02-05 | レベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02901799A JP3988299B2 (ja) | 1999-02-05 | 1999-02-05 | レベル変換回路 |
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| Publication Number | Publication Date |
|---|---|
| JP2000228628A true JP2000228628A (ja) | 2000-08-15 |
| JP3988299B2 JP3988299B2 (ja) | 2007-10-10 |
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ID=12264655
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02901799A Expired - Fee Related JP3988299B2 (ja) | 1999-02-05 | 1999-02-05 | レベル変換回路 |
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| Country | Link |
|---|---|
| JP (1) | JP3988299B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6998668B2 (en) | 2002-03-18 | 2006-02-14 | Renesas Technology Corp. | Semiconductor integrated circuit device including a level shifter |
| JP2006229526A (ja) * | 2005-02-17 | 2006-08-31 | Kawasaki Microelectronics Kk | レベルシフト回路 |
| US7123059B2 (en) | 2002-05-31 | 2006-10-17 | Koninklijke Philips Electronics N.V. | Output stage resistant against high voltage swings |
| US7545174B2 (en) | 2006-06-05 | 2009-06-09 | Samsung Electronics Co., Ltd. | Level shift circuit and display device having the same |
| WO2009126930A2 (en) * | 2008-04-11 | 2009-10-15 | Asic Advantage Inc. | Voltage level shifter |
| WO2016085588A1 (en) * | 2014-11-25 | 2016-06-02 | Intel Corporation | Voltage level shifter circuit |
| CN108206689A (zh) * | 2016-12-19 | 2018-06-26 | 上海安其威微电子科技有限公司 | 电平转换驱动电路 |
| CN118018000A (zh) * | 2024-04-08 | 2024-05-10 | 瓴科微(上海)集成电路有限责任公司 | 一种防过冲的电平转换电路 |
-
1999
- 1999-02-05 JP JP02901799A patent/JP3988299B2/ja not_active Expired - Fee Related
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| JP4583202B2 (ja) * | 2005-02-17 | 2010-11-17 | 川崎マイクロエレクトロニクス株式会社 | レベルシフト回路 |
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| US7911255B2 (en) | 2008-04-11 | 2011-03-22 | Asic Advantage Inc. | Voltage level shifter for arbitrary input signals |
| WO2016085588A1 (en) * | 2014-11-25 | 2016-06-02 | Intel Corporation | Voltage level shifter circuit |
| US9385722B2 (en) | 2014-11-25 | 2016-07-05 | Intel Corporation | Voltage level shifter circuit |
| US9680472B2 (en) | 2014-11-25 | 2017-06-13 | Intel Corporation | Voltage level shifter circuit |
| CN108206689A (zh) * | 2016-12-19 | 2018-06-26 | 上海安其威微电子科技有限公司 | 电平转换驱动电路 |
| CN108206689B (zh) * | 2016-12-19 | 2024-02-23 | 上海安其威微电子科技有限公司 | 电平转换驱动电路 |
| CN118018000A (zh) * | 2024-04-08 | 2024-05-10 | 瓴科微(上海)集成电路有限责任公司 | 一种防过冲的电平转换电路 |
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| JP3988299B2 (ja) | 2007-10-10 |
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