JP2006229526A - レベルシフト回路 - Google Patents
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Abstract
【解決手段】 高電位電源HiVDDと接地VSS間に接続されるインバータ構成の高しきい値のトランジスタMP5,MN5のうちのMP5を駆動するNMOSトランジスタを低しきい値のトランジスタMN7とし、このトランジスタMN7を低電位電源LoVDDの電圧内で変化する入力電圧Vinで駆動することにより、そのトランジスタMN7が確実に駆動されるようにする。また、トランジスタMP4とMN7の間に高しきい値トランジスタMN4と低しきい値トランジスタMN6を直列接続することにより、トランジスタMP4がオフしているときにトランジスタMN6に印加する電圧が定格を超えないようにする。
【選択図】 図1
Description
Claims (4)
- 低電位電源と接地間に接続されるCMOS回路からなる低しきい値の第1のインバータと、高電位電源と接地間に接続されるCMOS回路からなる高しきい値の第2のインバータと、前記第1のインバータの出力がLレベルのとき前記第2のインバータのPMOSトランジスタをオンさせると共に前記第2のインバータのNMOSトランジスタをオフさせ、且つ前記第1のインバータの出力がHレベルのとき前記第2のインバータのPMOSトランジスタをオフさせると共に前記第2のインバータのNMOSトランジスタをオンさせる制御回路とを具備するレベルシフト回路において、
前記制御回路の内の前記第2のインバータの前記PMOSトランジスタの駆動部を、前記第1のインバータの出力がHレベルのときオンして前記第2のインバータの前記PMOSトランジスタをオフさせる高しきい値の第1のPMOSトランジスタと、前記第1のインバータの入力がHレベルのときオンして前記第2のインバータの前記PMOSトランジスタをオンさせる低しきい値の第1のNMOSトランジスタと、該第1のPMOSトランジスタと前記第1のNMOSトランジスタの間に接続された第1の電圧分担回路と、により構成したことを特徴とするレベルシフト回路。 - 請求項1に記載のレベルシフト回路において、
前記第1の電圧分担回路は、ゲートが前記高電位電源に接続されドレインが前記第1のPMOSトランジスタ側に接続された高しきい値の第2のNMOSトランジスタと、ゲートが前記低電位電源に接続されソースが前記第1のNMOSトランジスタ側に接続された低しきい値の第3のNMOSトランジスタの直列回路からなることを特徴とするレベルシフト回路。 - 低電位電源と接地間に接続される低しきい値のCMOSインバータからなる前段回路と、該前段回路の出力がHレベルのとき出力をLレベルにし、前記第1のインバータの入力がHレベルのとき前記出力をHレベルにする後段回路とを具備するレベルシフト回路において、
前記後段回路を、前記前段回路の出力がHレベルのときオンする低しきい値の第4のNMOSトランジスタと、該第4のNMOSトランジスタがオンするとオンする高しきい値の第3のPMOSトランジスタと、前記前段回路の入力がHレベルのときオンする低しきい値の第5のNMOSトランジスタと、該第5のNMOSトランジスタがオンするとオンする高しきい値の第4のPMOSトランジスタと、ゲートが高電位電源に接続された第6のNMOSトランジスタと、ゲートが高電位電源に接続された第7のNMOSトランジスタと、前記第6のNMOSトランジスタと前記第5のNMOSトランジスタの間に接続された第2の電圧分担回路と、前記第7のNMOSトランジスタと前記第4のNMOSトランジスタの間に接続された第3の電圧分担回路とにより構成し、
前記第4のPMOSトランジスタと前記第7のNMOSトランジスタの共通接続点から出力を取り出すことを特徴とするレベルシフト回路。 - 請求項3に記載のレベルシフト回路において、
前記第2の電圧分担回路は、ゲートが前記低電位電源に接続された低しきい値の第8のNMOSトランジスタからなり、前記第3の電圧分担回路は、ゲートが前記低電位電源に接続された低しきい値の第9のNMOSトランジスタからなることを特徴とするレベルシフト回路。
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