JP2002118457A - 集積レベル・シフティング・ラッチの回路と方法 - Google Patents

Abstract

(57)【要約】 【課題】 Ｉ／Ｏのための集積レベル・シフティング・
ラッチを含む集積回路（ＩＣ）。 【解決手段】 ＩＣのＩ／Ｏ部のレベル・シフトはクロ
ックされる。その上、ラッチ（トランジスタｍ１１−ｍ
１４を含む）は、デバイスのコア部３００からＩ／Ｏ部
３０２へ移動されるし、こうして、入ってくるクロック
３０８が外部電圧領域に留まって、レベル・シフトと共
にラッチをクロックする。レベル・シフトとラッチはク
ロックの対向するシフト上でクロックされる。好ましく
は、レベル・シフトとラッチは、データ信号上で、差動
的に動作する。セットアップ時間とクロック・ツーＱ時
間の両方が、先行技術のでデバイスに対して著しく低減
されて、一層高速の業界仕様が充足される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般に集積回路に
関し、特に、集積回路上のコア電圧とＩ／Ｏ電圧の間の
レベル・シフティングに関する。

【０００２】

【従来の技術】半導体産業は、集積回路（「ＩＣ」）の
コスト低減、電力低減、性能向上に絶えず駆り立てられ
ている。集積回路製品は、アプリケーション特定集積回
路（「ＡＳＩＣ」）、マイクロプロセッサ、ディジタル
信号プロセッサ、メモリ、プログラマブル・ロジック、
プログラマブル・コントローラ、および多くの他のタイ
プの集積回路を含む。一般に、基準化された処理へ製品
を移行することにより価格低減が強く推進されて、これ
がダイ・サイズ（ｄｉｅ ｓｉｚｅ）を低減して歩留り
を向上させる。電力の低減は一般に回路設計技法、電力
管理方式、寄生縮少、その他の諸要素の間で達成されて
きた。性能の向上は、一般に他の設計技法、処理機能強
化、寄生縮少、その他の諸要素の間から結果する。

【０００３】

【発明が解決しようとする課題】処理技法は改良を続
け、デバイスのジオメトリ、大きさ、寸法の連続的な基
準化と縮小を結果した。より小さなデバイスは一般に、
デバイスの構成要素の間の電圧の差を低減するために、
動作電圧を小さくする必要がある。従って、動作電圧
は、５ボルトから３．３ボルトへ、更に１．８ボルトへ
小さくされてきたし、一般に将来は（例えば０．９ボル
ト又はそれ以下に）下がりつづけるであろう。全ての構
成要素が同時に縮小されるのではないので、これは混合
電圧モード・システムの必要性を招く。つまり、これら
および今後の電圧低減化がなされると、集積回路は種々
の動作電圧にインターフェイスすることが必要になろ
う。現在、業界は一般に、５ボルト、３．３ボルト、
１．８ボルトの集積回路とデバイスを使用する製品とプ
リント回路板（ＰＣＢ）を供給している。標準的な電源
では高い電圧から低い電圧へ切替わるために、一般にか
なりの遷移期間を必要とするであろう。

【０００４】一例として、一般にＡＳＩＣのような集積
回路には、現在の需要として、デバイスのコア部におけ
る１．８ボルトと、このデバイスの入出力（「ＩＯ」）
部における３．３ボルトの間で、データを転送すること
がある。しかしながら、デバイスの中へおよび外への電
圧レベル・シフトを達成するには、ある程度の時間がか
かる。これらの装置について速度の要件が一般に増大し
つづけるので、受信信号をレベル・シフトし、それを処
理し、出力のためにそれをレベル・シフトするためにＩ
Ｃが必要とする時間を低減することの要求が、ＩＣ設計
者と製造者にある。

【０００５】一例として、ＰＣＩ−６６ＭＨｚコンピュ
ータ・バスのタイミング仕様は、ＩＣ設計者にとって満
足させにくいし、今や新しいＰＣＩ−Ｘ１３３ＭＨｚま
たは１６６ＭＨｚコンピュータ・バスは先行技術の技法
によっては適合化が極めて困難と思われる。このＰＣＩ
−１３３ＭＨｚ仕様は、一般に約１ギガバイト／秒の性
能を許容し、これはＰＣＩ−６６ＭＨｚ仕様の帯域幅の
２倍である。ＰＣＩ−Ｘ仕様は一般に、Ｉ／Ｏインター
フェイスに対して非常にきついタイミング要件を有す
る。例えば、それはＡＳＩＣにおいて、セット・アップ
時間に最大１．２ｎｓを要し、クロック・ツウ・Ｑ出力
遅延に最大３．８ｎｓを要する。Ｄｅｅｐａｌ Ｍｅｈ
ｔａ著、「先進Ｉ／Ｏでも不足」、エレクトロニック・
エンジニアリング・タイムズ、２０００年５月２２日
号、１０３頁に指摘されるように、この新しい仕様を満
足することへの大きな需要が業界に存在するが、それは
ほとんどの主要サーバ、パーソナル・コンピュータ
（「ＰＣ」）、ＰＣボードの製造者が、この高速のＰＣ
Ｉ−Ｘバッファ付きのデバイスを使用することを望んで
いるためである。

【０００６】

【課題を解決するための手段】これらおよび他の問題
は、集積回路Ｉ／Ｏのために集積レベル・シフティング
・ラッチを使用した本発明の好ましい実施例によって一
般的に解決または回避され、技術的な利点が一般に達成
される。ＩＣのＩ／Ｏ部におけるレベル・シフトがクロ
ックされる。その上、デバイスのコア部からＩ／Ｏ部へ
ラッチが移され、これにより、入力クロックが外部電圧
領域に留まって、レベル・シフトと共にラッチをクロッ
クする。好ましくは、このレベル・シフトとラッチが前
記クロックと反対位相でクロックされる。また好ましく
は、レベル・シフトとラッチはデータ信号上で差動的に
動作する。

【０００７】本発明のひとつの好ましい実施例によれ
ば、ＩＣはクロック付きレベル・シフタを含み、このレ
ベル・シフタはコア電圧レベルからＩ／Ｏ電圧レベルへ
データをシフトし、また、このレベル・シフタの出力に
結合されたクロック付きラッチを含み、このラッチはＩ
／Ｏ電圧レベルでデータを捕捉する。好ましくは、レベ
ル・シフタは差動レベル・シフタであり、また、ラッチ
はレベル・シフタからのデータ出力を受け取る差動入力
ラッチである。また、好ましくは、レベル・シフトとラ
ッチはクロックの反対位相において達成される。

【０００８】本発明のもう一つの好ましい実施例によれ
ば、ＩＣの出力にデータを供給する方法は、コア電圧レ
ベルから外部クロックに同期したＩ／Ｏ電圧レベルへデ
ータをレベル・シフトすることと、外部クロックに同期
したＩ／Ｏ電圧レベルでデータをラッチすることを含
む。好ましくは、レベル・シフトとラッチは差動的に遂
行される。また、好ましくは、レベル・シフトとラッチ
は、クロックの反対位相で遂行される。

【０００９】本発明の好ましい実施例の一つの利点はセ
ットアップ時間とクロック・ツーＱ時間の両方が先行技
術のデバイスに対して大きく低減されることである。

【００１０】本発明の好ましい実施例のもう一つの利点
は、より高速の業界の仕様が充足され得ることである。
特に、本発明の好ましい実施例はＰＣＩ−Ｘ１３３ＭＨ
ｚバス仕様を容易に充足するが、これは先行技術の設計
では非常に困難または不可能でさえあったものである。

【００１１】本発明の実施例の更なる利点は、レベル・
シフトおよびラッチ機能を実施するために、先行技術よ
りも少ないデバイス（例えばトランジスタ）で済むこと
であり、こうして集積回路上の貴重なスペースを節約す
ることである。

【００１２】本発明の諸機能と技術的特徴を上記にやや
広く概説してきたが、それは、下記の本発明の詳細な説
明がよりよく理解されるためである。本発明の追加の特
徴と利点を下記するが、それは本発明の特許請求の範囲
の主体を形成する。当業者が理解すべきは、開示される
観念および特定の実施例が、本発明の同一目的を実行す
るために修正し、または他の構成または処理を設計する
ための基礎として容易に利用できることである。また、
当業者が容易に理解できることは、そうした均等な構成
が前記の特許請求の範囲に提示された本発明の精神と範
囲から離れるものではないことである。

【００１３】

【発明の実施の形態】現在好ましい実施例の製作と使用
を下記に詳細に議論する。しかしながら、理解すべき
は、本発明は特定の文脈の広汎な多様性において多くの
適応可能な発明的概念を提供することである。議論され
る特定の実施例は本発明の製作と使用の特定の方法を例
示するのみであって、本発明の範囲を限定するものでは
ない。

【００１４】特定の文脈における好ましい実施例、すな
わち、ＡＳＩＣにおける１．８ボルトのコア環境と３．
３ボルトのＩ／Ｏの間でデータをラッチすることに関し
て、本発明を説明する。本書での使用において、ラッチ
という用語はフリップ・フロップを含むように定義され
る。しかしながら、本発明は、他のタイプのＩＣ、また
は、コアとＩ／Ｏの間でシフトされるデータを有するあ
らゆるレベルのシフティング環境に本発明を応用し得
る。その上、ひとつ又はそれ以上の電圧からひとつ又は
それ以上の他の電圧へのインターフェイスがあるところ
ではどこでも本発明を使用し得る。典型的に本発明は高
いＩ／Ｏ電圧と低いコア電圧の間に適応できるが、本発
明はまた、低いＩ／Ｏ電圧と、高いコア電圧にも利用で
きるし、または二つの電圧が同一電圧レベルであるが、
他の方法により異なっている場合にも利用しうる。例え
ば、一つの電圧が低ノイズであってもう一つがノイズが
多い場合である。

【００１５】さて、図１を参照すると、ＡＳＩＣにおけ
る典型的な先行技術のコア・ラッチとＩ／Ｏレベル・シ
フト回路の略図が示されている。外部３．３ボルト・ク
ロック信号１００がＡＳＩＣのＩ／Ｏ部１０２で受信さ
れ、ここでそれはＩＣコア電圧レベルに整合するために
クロック・レベル・シフタ１０８により１．８ボルト・
クロック信号１０６へ、レベル・シフト・ダウンされ
る。ＶＤＤＳは供給電圧３．３ボルトを表現し、ＶＤＤ
はコア電圧１．８ボルトを表現する。このレベル・シフ
トは典型的に約７５０ｐｓを要する。

【００１６】Ｉ／Ｏ部１０２内の１．８ボルト・クロッ
ク信号１０６から、コア部１０４の１．８ボルト・クロ
ック信号１０８へ経路選択接続がある。一般にクロック
信号１０６とクロック信号１０８の間に挿入されるもう
一つのバッファ（図示なし）も存在して、これはクロッ
ク・ツリー合成（「ＣＴＳ」）バッファである。一般に
このバッファの目的は、クロック遅延の全てを等化する
ことである。ＣＴＳバッファにより付加される最少遅延
は一般に約０．５ｎｓである。インバータ１１０とイン
バータ１１２を通して１．８ボルト・クロック信号１０
８が供給されて、偽１．８ボルト・クロック１１４と真
１．８ボルト・クロック１１６をそれぞれ生成して、こ
れらは、それからコア部１０４内の回路をクロックする
ために使用される。

【００１７】１．８ボルト・ラッチ１１８がコア部１０
４に配置されて、真クロック１１６と偽クロック１１４
を使用してコア内でノードＤ１２０からノードＱ１２２
までデータを捕捉する。コア部１０４内のノードＱ１２
２からＩ／Ｏ部１０２内のノード１２４までルーチン接
続があり、おそらくはもう一つの遅延の原因があるかも
しれない。クロックされたラッチ１１８によりノードＱ
１２２で捕捉されるデータは、その時データ・レベル・
シフタ１２６によりレベル・シフトされて、３．３ボル
トの周辺装置またはインターフェイスの電圧を保障す
る。この３．３ボルトへのレベル・シフトは、典型的に
１．５ｎｓを要する。レベル・シフタ１２６からのノー
ドＹ出力１２８は典型的に出力バッファ（図示なし）へ
行き、ＩＣの出力ピン１６へ直接に行かないので、更な
る遅延をひきおこすロジックのもうひとつのレベルがあ
る。ラッチのセットアップ時間とコアからのレベル・シ
フトは達成するのに比較的長い時間（例えば約２ｎｓ）
を要する。

【００１８】一般的にＰＣＩ−Ｘバッファのクリティカ
ル要件は、３．３ボルトでのクロック入力から追加バッ
ファ以後（ノードＹ１２８以後）の３．３ボルト出力ま
での時間が約３．８ｎｓであることである。この同一の
基本フローを使用するＰＣＩ−６６バッファについて、
必要とされる時間は約７ナノ秒であり、従って、ＰＣＩ
−Ｘ仕様は許容される遅延を大きく減少させる。一般に
この回路設計に含まれる全ての遅延、すなわち、入力レ
ベル・シフタ、ＣＴＳバッファ、コア・ラッチ上のセッ
トアップ時間、出力レベル・シフタ、出力バッファは、
ＩＣ設計者および製造者がＰＣＩ−Ｘセットアップとク
ロック・ツーＱの要件の充足することを非常に困難にす
る。

【００１９】さて、図２を参照すると、Ｉ／Ｏレベル・
シフトおよびラッチの回路の略図が示され、図１の回路
よりもやや改善されているが、二律背反をも示してい
る。図２の回路において、ラッチはコア部からＩ／Ｏ部
へ移動され、これにより、ラッチのためにコア電圧へク
ロックをレベル・シフトダウンすることによって起きる
遅延を除去している。一般に、これは、クロック・ツー
Ｑ時間を図１の回路よりも早くする効果がある。

【００２０】外部３．３ボルト・クロック２０８がＩＣ
により受信され、インバータ２１０とインバータ２１２
へ供給されて、偽３．３ボルト・クロック２１４と真
３．３ボルト・クロック２１６をそれぞれ生成する。図
１の回路と異なって、データ・ラッチのクロッキングの
ためにこのクロックは３．３ボルトの領域にとどまる。

【００２１】１．８ボルト・レベルのデータは、ノード
Ａ２０４でコア部２００からＩ／Ｏ部２０２へ来る。こ
こでも、図１の回路とは異なって、今や、データはそれ
がラッチされる前にレベル・シフタ２０６内で１．８ボ
ルトから３．３ボルトまでレベル・シフトされる。レベ
ル・シフタ２０６は差動タイプのレベル・シフタであっ
て、従って、インバータ２１８および２２０を使用す
る。それから、シングル・エンデッド・レベル・シフテ
ッド・データ２２２が、３．３ボルトラッチ２２４へ供
給される。３．３ボルト・クロックは、今やクロック上
のレベル・シフトなしに、また、ラッチ以後のデータへ
レベル・シフトすることなしに、３．３ボルト・ラッチ
を直接にクロックし得る。

【００２２】ラッチをＩ／Ｏ部へ移動させることによっ
て、図２の回路は図１の回路に優る改良を供給するが、
それは、クロック・ツーＱ時間が約１．０−１．５ｎｓ
へ減少するためである。しかしながら、それは、セット
アップ時間を約１．２ｎｓまで増加させる効果があるの
で、この改良は部分的に二律背反である。

【００２３】さて、図３を参照すると、図２のラッチと
レベル・シフタに若干の修正を加えて、これら二つを併
合することにより、セットアップとコア・レベル・シフ
ト時間を著しく低減できる。特に、レベル・シフトを含
む図２の鎖線部とマスター／スレーブ・フリップフロッ
プのマスター・ラッチ部を含む図２の鎖線部Ｂを修正し
て、図３の鎖線部Ｃへ併合する。この集積レベル・シフ
ティング・ラッチによってＰＣＩ−ＸバッファはＰＣＩ
−Ｘ仕様およびそれ以上の２００ＭＨｚまたは、３００
ＭＨｚまたはそれ以上にさえも容易に適合できる。

【００２４】外部３．３ボルト・クロック３０８はＩＣ
により受信され、インバーター３１０とインバータ３１
２を通じて供給されて、偽３．３ボルト・クロック３１
４と真３．３ボルト・クロック３１６をそれぞれ生成す
る。図２の回路と同様にこのクロックはデータ・ラッチ
のクロッキングのために３．３ボルトの領域に留まる。

【００２５】コア部３００からの１．８ボルトのデータ
は、Ｄ入力３０４においてＩ／Ｏ部３０２へ供給され
る。このデータは、トランジスタＭ５、Ｍ６、Ｍ７、Ｍ
９、Ｍ１０、Ｍ１５を含む差動レベル・シフタへ行く前
に、二つの１．８ボルト・インバータ３１８および３２
０を通る。差動レベル・シフタは、一般に、レベル・シ
フタ２０６と同じものであるが、しかし、図２の回路よ
りもタイミングを著しく改良するいくつかの変更を有す
る。第１に、低電圧トランジスタＭ５およびＭ６はここ
で、真および偽のデータ入力の代りに、ＶＤＤに接続さ
れたそれらのゲートを有する。第２に、高電圧トランジ
スタＭ７とＭ１５のゲートがここで、ＶＤＤの代りに偽
のクロックに接続されて、偽クロックが高であるときに
レベル・シフタにデータをシフトさせる。

【００２６】また、図２と異なって、レベル・シフタか
らのノードＮ３およびＮ４の両方の差動出力は、ラッチ
への差動入力として供給される。差動ラッチは、トラン
ジスタＭ１１、Ｍ１２、Ｍ１３、Ｍ１４を含む。トラン
ジスタＭ１２とＭ１４のゲートは、真クロックへ接続さ
れ、真クロックが高の時にターン・オンされて、差動入
力信号に基いてトランジスタＭ１１とＭ１３がラッチ内
のデータを捕捉できるようにする。捕捉されたデータ
は、ノードＮ３でラッチから出力されて、フリップフロ
ップのスレイブ部分へ行くパス・ゲートへ出力される。

【００２７】トランジスタＭ１１−Ｍ１４を含むマスタ
ー・ラッチは、図２の鎖線部Ｂと基本的に同じ機能を遂
行する。データをシフトするために偽クロック・レベル
が使用されて、データをラッチするために真クロック・
レベルが使用されるので、図２からのいくつかのトラン
ジスタが必要とされる。図２と図３から理解できるよう
に、図２の１０個のトランジスタを要するのと同じ機能
が、図３の４個のトランジスタにより供給される。パス
・ゲートで実施されるマスター・ラッチの代りに、それ
はフローティングＮＭＯＳトランジスタの交差結合ペア
Ｍ１１およびＭ１３を使用し、これらはＮＭＯＳトラン
ジスタの第２のペアＭ１２およびＭ１４を通じて接地に
接続されている。ＮＭＯＳトランジスタ・ゲートの第２
のペアＭ１２およびＭ１４上の信号がロジック「１」へ
スイッチされるときに、データがラッチされる。

【００２８】レベルシフタとマスター・スレーブ・フリ
ップフロップのマスター・ラッチ部を併合することによ
り、マスター・ラッチ内のひとつの「１」またはひとつ
の「０」をレベルシフトしラッチするのに含まれる時間
は、先行技術のフリップフロップによりラッチするだけ
に必要とされる時間よりも少なくなりえる。構成要素の
併合はまた、フリップフロップ・セットアップとホール
ド・ウインドウを減少させる。一般に、コア・トランジ
スタ遅延は、シングル・エンデッド環境から、コア・ト
ランジスタによる差動環境へ移行することにより、はる
かに速くなる。その上、クロックのひとつの位相上でレ
ベル・シフタをクロックし、また、クロックのもうひと
つの位相でラッチをクロックすることにより、二つの機
能が統合されて、別々に動作するときよりもはるかに速
くされる。

【００２９】例として、図５の表に示すように、１ｎｓ
スルー（ｓｌｅｗ）による弱い状態のもとでの統合され
てないラッチのセットアップ時間は、０．８１８１ｎｓ
である。図３の統合レベル・シフティング・ラッチへ行
くと、セットアップ時間は実際に約０．３２３５ｎｓへ
下落して約３倍も減少する。注意すべきは、これがマス
ター・ラッチ出力上の軽い負荷によること、およびより
重い負荷によれば、３倍以上の改良がなされうることで
ある。この著しい低下は、１．８ボルト環境で差動デー
タ信号へ直接に行って、この差動信号をラッチの捕捉位
相へ保持することによる結果であり得る。一般に、差動
ラッチは、シングル・エンデッド・ラッチよりもはるか
に速くデータを捕捉するが、それは、新データとコンプ
リメント・データの間で小さな差動変化（例えば、ノー
ド３および４の間の２または３ミリボルト差）を必要と
するだけだからである。これに対して、図２において
は、シングル・エンデッド・ノードＮ５がシングル・エ
ンデッド・ラッチ上のデータを捕捉するために、合理的
な論理レベルまで電圧スレッショルドを超えていかなけ
ればならない。クロックされたマスター・ラッチにより
クロックされるレベル・シフタを統合して差動ロジック
を使用することにより、約２００ｐｓまたはそれ以下の
セットアップ時間を達成することができる。

【００３０】回路の進行は、一般に図４Ａ、図４Ｂ、図
４Ｃのブロック図に示される。図４Ａは、統合されてい
ないレベル・シフタ４００およびラッチ４０２を示す。
ラッチ４０２は、クロック・ツーＱ時間を改良するため
に、高電圧Ｉ／Ｏ部に移動済みであるが、それはなお、
かなりのセットアップ時間を必要とする。図４Ｂにおい
て、レベル・シフタ４２０が、ラッチ４２２からのクロ
ックと逆の位相でクロックされたレベル・シフタである
ように作られている。しかしながら、この回路はまだ、
レベル・シフタからラッチ４２２へのシングル・エンデ
ッド出力を使用する。図４Ｃにおいて、レベル・シフタ
４４０とラッチ４４２は、完全に統合されている。コア
電圧から高電圧ラッチ入力までの全行程において、デー
タのために差動タイプの信号が使用される。統合レベル
・シフティング・ラッチを形成する、クロックされるレ
ベル・シフタと差動データ捕捉の組合せは、回路のため
のクロック・ツーＱ時間とセットアップ時間における著
しい相乗作用的な低減を供給する。

【００３１】図５の表５００は統合されていないレベル
・シフティング・ラッチに対する統合レベル・シフティ
ング・ラッチの著しいタイミングの改良を図示する。例
えば弱いコンディション５０２のもとにおいて、セット
アップ時間は、約５００ｐｓ速い。これは、セットアッ
プ・タイムに加えたクロック・ツーＱ時間５０４をもた
らし、これもまた、約５００ｐｓ速い。データがより速
くセットアップされるので、これは、フリップフロップ
を一層短時間にクロックできるようにし、これは、より
速くデータが出力に到達する結果になる。

【００３２】先行技術のレベル・シフタは、その他の不
利な点を有することが発見された。例えば、低い電圧
（例えば１．８ボルト）から一つまたはそれ以上の高い
電圧（例えば３．３ボルトまたは５．０ボルト）へレベ
ル・シフトすることは、低電圧トランジスタにおいて、
ゲート酸化物の保全性（ｉｎｔｅｇｒｉｔｙ）の問題を
引き起こす。典型的に、ある電子デバイスのパワーアッ
プ中に、高電圧供給ＶＤＤＳが最初にパワー・アップす
る。低電圧供給は、一般に高電圧供給から生成されるの
で、低電圧ＶＤＤがパワー・アップするまでに数ミリ秒
を要する。

【００３３】図６に示す特定の例として、レベル・シフ
タ６００は、高電圧トランジスタＭ４３とＭ４４、およ
び低電圧トランジスタＭ４９とＭ５０を含む。高電圧Ｖ
ＤＤＳが最初にパワー・アップし、トランジスタＭ４３
とＭ４４をターン・オンする。低電圧ＶＤＤがパワー・
アップされるよりも数ミリ秒前には、トランジスタＭ４
９とＭ５０のゲートは低のままであり、ＶＤＤがパワー
・アップしてトランジスタＭ４９とＭ５０をターン・オ
ンするまで、ゲート酸化物にストレスを引き起こす。

【００３４】ＶＤＤなしにＶＤＤＳがパワー・アップさ
れる時間の間じゅう、トランジスタＭ４３とＭ４４のゲ
ートからソース／ドレインへの約１ボルトの低下があ
る。もし、ＶＤＤＳが５ボルトならば、ノードＮ２Ａに
おいて約４ボルトであり、また、トランジスタＭ４９と
Ｍ５０についてＶＤＤゲートが０ボルトであれば、トラ
ンジスタＭ４９とＭ５０のゲートからソース／ドレイン
間で約４ボルトのストレスがある。

【００３５】図７に示すように、トランジスタ７００の
ゲート酸化物７０２は非常に薄く、ゲート７０６とドレ
イン７０８の間の点７０４における拡張時間周期のため
の高電圧ストレス（例えば４ボルト）を取扱うように設
計されていない。一般に、ゲートとソース／ドレインの
間の電圧が高ければ高いほど、ゲート酸化物を突抜けて
デバイスを損傷するのに要する時間が短くなる。

【００３６】パワー・アップのために、電圧ストレスは
結局デバイスを損傷するかもしれないし、また回路設計
者が意図した以上の頻度でデバイスの電源投入が繰返さ
れたならば、問題があるかもしれない。潜在的に一層重
要な問題は、時には電力節約のために電子デバイスのＶ
ＤＤ電圧をパワー・ダウンすることが望ましいのにもか
かわらず、もしＶＤＤＳ電力供給がオンのままであるな
らば、これがかなり急速に低電圧トランジスタを破壊す
るであろうことである。

【００３７】この問題に対する一つの解決は、図８に示
すような使用可能にされたレベル・シフタ８００を実現
することである。使用可能にされた高電圧８０２（例え
ば３．３ボルトまたは５ボルト）が、ＶＤＤＳに直接に
ではなくトランジスタＭ４３と同Ｍ４４のゲートへ接続
される。この使用可能信号は、パワー・ダウン・モード
に入ると基本的にＭ４３とＭ４４を使用不能にする。こ
れらのトランジスタが使用不能にされるので、５ボルト
信号が低電圧トランジスタＭ４９と同Ｍ５０のドレイン
に達するパスやチャネルが何も無くなる。従ってＶＤＤ
電圧が安全にパワー・ダウンされる。電圧ストレスが何
も無いので、ＶＤＤ電圧は一般に、どんな長さの時間で
もトランジスタを損傷することなくパワー・ダウンする
ことができる。

【００３８】本発明とその諸利点を詳細に説明してきた
が、前記した特許請求の範囲に定義される本発明の精神
と範囲から離れることなく、種々の変更、置換、代替を
なし得ることを理解すべきである。例えば、本発明の回
路の特定のトランジスタの実施を本書に供給された例か
ら変更して、なお本発明の範囲内にとどめることができ
る。もう一つの例として、ｐ型とｎ型の半導体を交換で
きるし、ＭＯＳトランジスタのソースとドレインを交換
できるし、またＭＯＳ以外のタイプの半導体処理技術を
使用できる。その上、本出願の範囲は、明細書に記述さ
れた処理、機械、製造、事項の構成、手段、方法とステ
ップの特定の実施例に限定されることを意図するもので
はない。本発明の開示から当業者が容易に理解できるよ
うに、本書に説明された対応する実施例と実質的に同一
に機能を遂行したり実質的に同一の結果を達成する現存
または後に開発されるべき処理、機械、製造、事項の構
成、手段、方法またはステップは、本発明により使用で
きる。従って、前記の特許請求の範囲は、そうした処
理、機械、製造、事項の構成、手段、方法、またはステ
ップを含むことを意図している。

【００３９】以上の説明に関して更に以下の項を開示す
る。

【００４０】（１） コア部と入出力（Ｉ／Ｏ）部を有
する集積回路（ＩＣ）であって、前記ＩＣは、クロック
付きレベル・シフタであって、コア電圧レベルからＩ／
Ｏ電圧レベルへデータをシフトする前記レベル・シフタ
と、前記レベル・シフタの出力に結合されたクロック付
きラッチであって、前記Ｉ／Ｏ電圧レベルで前記データ
を捕捉する前記ラッチを含んでいる前記集積回路。

【００４１】（２） 前記レベル・シフタは、前記コア
電圧レベルで差動データを受信して、前記Ｉ／Ｏ電圧レ
ベルで差動データ出力を供給する差動レベル・シフタで
ある第１項記載の集積回路。

【００４２】（３） 前記ラッチは、前記差動レベル・
シフタからの前記差動データ出力を受信する差動入力ラ
ッチである第２項記載の集積回路。

【００４３】（４） 前記ラッチは、シングル・エンデ
ッド・データ出力を供給する第３項記載の集積回路。

【００４４】（５） 前記ＩＣにより受信される外部ク
ロックが、前記レベル・シフタと前記ラッチをクロック
するために前記Ｉ／Ｏ電圧レベルに留まる第１項記載の
集積回路。

【００４５】（６） 前記レベル・シフタが外部クロッ
クの一つの位相で前記データをシフトし、前記ラッチが
前記外部クロックの対向する位相でデータを捕捉する第
１項記載の集積回路。

【００４６】（７） 前記コア電圧レベルが１．８ボル
トであり、前記Ｉ／Ｏ電圧レベルが３．３ボルトである
第１項記載の集積回路。

【００４７】（８） 前記ラッチがマスター／スレーブ
・フリップフロップ・ペアのマスター・フリップフロッ
プである第１項記載の集積回路。

【００４８】（９） 前記レベル・シフタは、前記コア
・レベル電圧トランジスタに結合されたＩ／Ｏ電圧レベ
ル・トランジスタを含み、前記Ｉ／Ｏ電圧レベル・トラ
ンジスタのゲートがクロックに結合され、前記コア電圧
レベル・トランジスタのゲートが前記コア電圧レベルに
結合されている第１項記載の集積回路。

【００４９】（１０） 前記ＩＣが特定用途向けＩＣ
（ＡＳＩＣ）である第１項記載の集積回路。

【００５０】（１１） 集積回路（ＩＣ）の出力でデー
タを供給する方法であって、前記ＩＣは、コア電圧レベ
ルを有するコア部と、Ｉ／Ｏ電圧レベルを有するＩ／Ｏ
部を含んでおり、前記方法は、前記コア電圧レベルから
外部クロックに同期した前記Ｉ／Ｏ電圧レベルへ前記デ
ータをレベル・シフトすることと、前記外部クロックに
同期した前記Ｉ／Ｏ電圧レベルで前記データをラッチす
ることを含んでいる前記方法。

【００５１】（１２） 前記データを差動的にレベル・
シフトすることを更に含む第１１項記載の方法。

【００５２】（１３） 前記データを差動的にラッチす
ることを更に含む第１２項記載の方法。

【００５３】（１４） 前記ラッチした後に前記出力へ
一つのシングル・エンデッド・データ信号を供給するこ
とを更に含む第１３項記載の方法。

【００５４】（１５） 前記レベル・シフティングと前
記ラッチングを同期するために、前記外部クロックが前
記Ｉ／Ｏ電圧レベルに留まる第１１項記載の方法。

【００５５】（１６） 前記外部クロックの一つの位相
で前記データをレベル・シフトすることと、前記外部ク
ロックの対向する位相で前記データをラッチすることを
更に含む第１１項記載の方法。

【００５６】（１７） 前記コア電圧レベルが１．８ボ
ルトであり、前記Ｉ／Ｏ電圧レベルが３．３ボルトであ
る第１１項記載の方法。

【００５７】（１８） コア電圧レベルと入出力（Ｉ／
Ｏ）電圧レベルの間をシフトするレベル・シフタを有す
る集積回路（ＩＣ）であって、前記ＩＣは、前記レベル
・シフタ内の低電圧トランジスタであって、第１ゲート
と第１ソース／ドレインを有し、前記第１ゲートが前記
コア電圧レベルに接続されている前記低電圧トランジス
タと、前記レベル・シフタ内の高電圧トランジスタであ
って、第２ゲートと第２ソース／ドレインを有し、前記
第２ソース／ドレインが前記低電圧トランジスタの前記
第１ソース／ドレインに接続され、前記高電圧トランジ
スタの前記第２ゲートがＩ／Ｏ電圧レベル信号へ結合さ
れる前記高電圧トランジスタを含む前記集積回路（Ｉ
Ｃ）。

【００５８】（１９） 前記レベル・シフタが差動レベ
ル・シフタである第１８項記載の集積回路。

【００５９】（２０） コア電圧レベルと入出力（Ｉ／
Ｏ）電圧レベルの間をシフトする電圧レベル・シフタを
有する集積回路（ＩＣ）における電力節約方法であっ
て、前記方法は、前記レベル・シフタ内の高電圧トラン
ジスタのゲートにおけるＩ／Ｏ電圧レベルを使用不能に
して、前記高電圧トランジスタのソース／ドレインが前
記レベル・シフタ内の低電圧トランジスタのソース／ド
レインへ結合されることと、前記使用不能にした後に、
前記ＩＣのコア電圧レベル電力を切って、前記低電圧ト
ランジスタのゲートが前記コア電圧レベルへ結合される
ことを含む前記方法。

【００６０】（２１） 前記レベル・シフタが差動的に
動作して、前記ＩＣのコア電圧レベル電力を切る以前
に、複合高電圧トランジスタのゲートが使用不能にされ
る第２０項の方法。

【００６１】（２２） Ｉ／Ｏのための集積レベル・シ
フティング・ラッチを含む集積回路（ＩＣ）。ＩＣのＩ
／Ｏ部のレベル・シフトはクロックされる。その上、ラ
ッチ（トランジスタｍ１１−ｍ１４を含む）は、デバイ
スのコア部３００からＩ／Ｏ部３０２へ移動されるし、
こうして、入ってくるクロック３０８が外部電圧領域に
留まって、レベル・シフトと共にラッチをクロックす
る。レベル・シフトとラッチはクロックの対向するシフ
ト上でクロックされる。好ましくは、レベル・シフトと
ラッチは、データ信号上で、差動的に動作する。セット
アップ時間とクロック・ツーＱ時間の両方が、先行技術
のでデバイスに対して著しく低減されて、一層高速の業
界仕様が充足される。

【図面の簡単な説明】

本発明とその利点の一層完全な理解のために、下記の添
付図面と共に上記の説明を行なった。

【図１】先行技術のコア・ラッチとＩ／Ｏレベル・シフ
トの略図である。

【図２】Ｉ／Ｏレベル・シフトとラッチの略図である。

【図３】クロックされたＩ／Ｏレベル・シフトと差動ラ
ッチの略図である。

【図４】種々のレベル・シフト／ラッチの実施のブロッ
ク図である。

【図５】集積されてないレベル・シフタ／ラッチと集積
レベル／シフタ・ラッチを比較するタイミング・データ
の表である。

【図６】先行技術のＩ／Ｏ部レベル・シフタの略図であ
る。

【図７】トランジスタの断面図である。

【図８】動作可能にされたレベル・シフタの略図であ
る。

【符号の説明】

１００ 外部３．３ボルト・クロック信号 １０２、３０２ Ｉ／Ｏ部 １０４、３００ コア部 １０６ クロック信号 １０８、３０８ クロック信号 １１０ インバータ １１２ インバータ １１４ 偽１．８ボルト・クロック １１６ 真１．８ボルト・クロック

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J056 AA00 AA33 BB02 CC14 CC21 DD13 DD28 EE11 FF01 FF08 GG07

Claims (2)

【特許請求の範囲】
1. 【請求項１】 コア部と入出力（Ｉ／Ｏ）部を有する集
   積回路（ＩＣ）であって、前記ＩＣは、 クロック付きレベル・シフタであって、コア電圧レベル
   からＩ／Ｏ電圧レベルへデータをシフトする前記レベル
   ・シフタと、 前記レベル・シフタの出力に結合されたクロック付きラ
   ッチであって、前記Ｉ／Ｏ電圧レベルで前記データを捕
   捉する前記ラッチを含んでいる前記集積回路。
2. 【請求項２】 集積回路（ＩＣ）の出力でデータを供給
   する方法であって、前記ＩＣは、コア電圧レベルを有す
   るコア部と、Ｉ／Ｏ電圧レベルを有するＩ／Ｏ部を含ん
   でおり、前記方法は、 前記コア電圧レベルから外部クロックに同期した前記Ｉ
   ／Ｏ電圧レベルへ前記データをレベル・シフトすること
   と、 前記外部クロックに同期した前記Ｉ／Ｏ電圧レベルで前
   記データをラッチすることを含んでいる前記方法。