KR101623729B1 - 저전력 고속 처리가 가능한 플립플랍 회로 - Google Patents

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Abstract

저전력 고속 처리가 가능한 플립플랍 회로가 개시된다. 본 발명의 플립플랍 회로는 내부 클럭으로 반전클럭(CKB) 하나만을 사용함으로써, 데이터 처리 과정에서 내부 게이트 지연을 최대한 줄임으로써 고속의 래치 동작이 가능하다. 더불어, 소모되는 전류도 줄일 수 있다. 한편, 본 발명의 플립플랍 회로는 입력 데이터에 관계없이 출력(Q)와 더불어 반전출력(QB)를 시간 지연이 없이 동시에 구동할 수 있다.

Description

저전력 고속 처리가 가능한 플립플랍 회로{Flip Flop Circuit with Low Power and High Speed}
본 발명은 하나의 내부 클럭만을 사용하여 게이트 지연을 줄임으로써 고속 처리가 가능하고 전류 소모가 적은 플립플랍 회로에 관한 것이다.
마이크로프로세서(Microprocessor) 등을 포함하는 다양한 디지털 칩 설계에 있어서, 플립플랍(Flip-Flop)은 파이프라인(Pipeline) 구조와 같은 다양한 부분에 널리 쓰이는 회로로서 저전력 및 고성능의 구현이 필수적이다.
도 1은 종래의 통상적인 플립플랍의 회로도이고, 도 2는 그 동작을 설명하기 위한 타이밍 도(Timing Diagram)이다. 도 1의 플립플랍은 클럭(Clock)(CK)의 포지티브 에지(Positive Edge)에서 입력 데이터(D)를 출력(Q)으로 래치한다.
도 1을 참조하면, 플립플랍(100)은 입력(D)의 위상을 반전시킨 반전입력(DB)을 출력하는 제101 인버터(Inverter)(101)와, 클럭(CK)의 위상에 따라 개폐가 이루어지는 제1 및 제2 전달 게이트(Transmission Gate)(T1, T2)와, 래치 동작을 수행하는 제1 래치(Latch)(103, Keeper 1) 및 제2 래치(105, Keeper 2)와, 출력 드라이버(Output Driver)(107)와, 클럭(CK)을 내부 클럭(CK1, CK1B)으로 각각 변환하는 2 개의 클럭 버퍼(Buffer)(109, 111)로 구성된다. 만약, 두 개의 전달 게이트(Transmission Gate)(T1, T2)의 위치가 바꾸면, 해당 플립플랍은 네거티브 에지(Negative Edge) 트리거(Trigger)로 동작한다.
도 2를 참조하면, 클럭(CK)이 논리 로우(Low)로 천이되면 제1 전달 게이트(T1)와 제1 래치(103, Keeper 1)가 동작하고, 클럭(CK)이 다시 논리 하이(High)로 천이되면 제2 전달 게이트(T2)와 제2 래치(105, Keeper 2)가 동작한다.
클럭(CK)이 논리 로우가 되면, 내부 클럭(CK1B, CK1)들이 각각 논리 하이와 로우가 되어서 제1 전달 게이트(T1)가 턴 온되고, 제101 인버터(101)에서 출력되는 반전입력(DB)이 제a 노드(Node)(n-a)에 전달된다. 한편, 트랜지스터(M-1, M-2, M-3, M-4)는 클럭제어-인버터(Clocked Inverter) 구조로서, 내부 클럭(CK1B, CK1)에 의해 트랜지스터(M-2, M-3)가 턴오프된다. 따라서 반전입력(DB)이 제a 노드(n-a)로 전달되는 중에 제b 노드(n-b) 전압이 제a 노드(n-a)로 피드백되지 않으므로 제101 인버터(101)와 제1 래치 사이의 신호 다툼(Signal Fighting)이 발생하지 않아 신호 전달이 용이해지고 불필요한 전류 소비를 방지한다. 클럭(CK)이 논리 로우인 동안, 제2 전달 게이트(T2)는 턴 오프된 반면, 트랜지스터(M-6, M-7)는 턴온 되어, 제c 노드(n-c)는 이전 사이클의 데이터를 유지한다. 이러한 상태는 클럭(CK)의 위상이 다시 바뀌어 내부 클럭(CK1, CK1B)의 위상이 다시 바뀔때까지 계속된다.
도 2의 첫 번째 사이클에서처럼, 논리 로우인 클럭(CK)으로 제1 전달 게이트(T1)를 턴온시키고 논리 하이인 반전입력(DB)을 제b 노드(n-b)까지 충분히 전달하기 위해서는, 109 → 111 → T1의 PMOS → 103를 거침으로써 4 개의 게이트 지연(Gate Delay) 만큼의 시간이 필요하다.
다시 클럭(CK)이 논리 하이로 천이되면, 제1 전달 게이트(T1)는 턴오프가 되고 트랜지스터(M-2, M-3)는 턴 온되면서 제1 래치는 반전입력(DB)를 래치한다. 동시에 제2 전달 게이트(T2)가 턴온 되고 제2 래치의 트랜지스터(M-6, M-7)는 턴오프 된다. 클럭(CK)이 다시 논리 하이가 된 후에, 이러한 과정을 통해 논리 로우인 제b 노드(n-b) 전압을 출력(Q)으로 충분히 전달하기 위해서는 109 → 111 → T2의 NMOS → 105 → 107를 거침으로써 5개의 게이트 지연 시간이 필요하다.
한편, 두 번째 사이클처럼 입력 데이터(D)가 논리 하이인 경우에는 제1 전달 게이트(T1)와 제2 전달 게이트(T2)에서 지연이 다소 짧아진다. 클럭(CK)이 논리 로우인 동안에 논리 로우인 반전입력(DB)을 제b 노드(n-b)에 제대로 전달을 하기 위해서는 109 → T1 의 NMOS → 103를 거침으로써 3개의 게이트 지연으로 충분하다. 클럭(CK)이 논리 하이인 동안에 제b 노드(n-b)의 전압을 출력(Q)으로 전달되기 위해서는 109 → T2의 PMOS → 105 → 107를 거침으로써, 4개의 게이트 지연이 소요된다.
도 1에 도시된 종래의 플립플랍(100)은, 제1 전달 게이트(T1)의 동작을 위해 두 개의 내부 클럭(CK1B, CK1)이 필요할 뿐만 아니라, 그러한 구조로 인하여 입력(D)에 따라 최대 5 게이트 지연 만큼의 시간이 필요하므로 클럭에 대한 동작 지연이 발생한다. 나아가, 클럭(CK)이 동작함에 따라 클럭 버퍼(109, 111)가 계속 동작하게 되어 클럭 회로의 소모전력이 커지는 단점이 있다.
이처럼 입력(D)에 따라 출력(Q)이 래치되기 까지의 시간이 달라진다. 또한 Q와 QB처럼 상보되는 출력이 동시에 요구될 때 반전출력(QB)를 위한 별도의 인버터를 더 사용할 수 밖에 없어서, 출력 Q와 QB 사이에 인버터 한 개만큼의 시간 지연이 생기는 오차가 발생한다. 따라서 배타적 논리합(Exclusive-OR) 또는 배타적 부정논리합(Exclusive-NOR) 회로처럼 출력 Q와 QB가 동시에 요구되는 회로에, 도 1과 같은 종래의 플립플랍 회로를 사용할 수 없다.
본 발명의 목적은, 이상의 문제를 해결하기 위한 것으로서, 하나의 내부 클럭만을 사용하여 게이트 지연을 줄임으로써 고속 처리가 가능하고 전류 소모가 적은 플립플랍 회로를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명 플립플랍의 특징은 종래와 달리 하나의 내부 클럭(Clock)만을 사용한다.
본 발명의 플립플랍 회로는, 입력(D)을 반전시킨 반전입력(DB)을 출력하는 제1 인버터와, 상기 반전입력을 다시 반전시킨 지연입력(DD)을 출력하는 제2 인버터와, 클럭(CK)을 반전시킨 반전 클럭(CKB)을 출력하는 클럭버퍼와, 상기 반전클럭이 논리 하이(High) 일 때 동작하는 제1 단과, 상기 반전클럭이 논리 로우(Low)일 때 동작하는 제2 단을 구비한다.
상기 제1 단은, 상기 반전클럭이 논리 하이일때 상기 지연입력과 반전입력을 각각 제1 노드와 제2 노드로 전달하는 제1 트랜지스터 및 제2 트랜지스터와, 상기 제2 노드 전압이 논리 로우일 때 상기 제1 노드를 풀업시키는 제4 트랜지스터와, 상기 제1 노드 전압이 논리 로우일 때 상기 제2 노드를 풀업시키는 제6 트랜지스터와, 상기 반전클럭이 논리 로우일 때 상기 제1 노드 전압을 래치하는 제1 래치와, 상기 반전클럭이 논리 로우일때 상기 제2 노드 전압을 래치하는 제2 래치를 포함한다.
상기 제2 단은, 상기 반전클럭이 논리 로우일때 상기 제1 노드와 제2 노드 전압을 각각 제3 노드와 제4 노드로 전달하는 제13 트랜지스터 및 제14 트랜지스터와, 상기 제4 노드 전압이 논리 하이일 때 상기 제3 노드를 풀다운시키는 제15 트랜지스터와, 상기 제3 노드 전압이 논리 하이일 때 상기 제4 노드를 풀다운시키는 제17 트랜지스터와, 상기 반전클럭이 논리 하이일 때 상기 제3 노드 전압을 래치하는 제3 래치와, 상기 반전클럭이 논리 하이일 때 상기 제4 노드 전압을 래치하는 제4 래치를 포함한다.
실시 예에 따라 상기 제1 트랜지스터 및 제2 트랜지스터가 엔모스 트랜지스터인 경우, 본 발명의 플립플랍은, 상기 제4 트랜지스터와 함께 상기 제1 노드와 제1 전원전압(Vdd) 사이에 마련되어 상기 반전입력이 논리 하이인 경우에 턴 오프되는 제3 트랜지스터와, 상기 제6 트랜지스터와 함께 상기 제2 노드와 제1 전원전압 사이에 마련되어 상기 지연입력이 논리 하이인 경우에 턴 오프되는 제5 트랜지스터를 더 포함할 수 있다.
나아가, 상기 제13 트랜지스터 및 제14 트랜지스터가 피모스 트랜지스터인 경우, 본 발명의 플립플랍은, 상기 제15 트랜지스터와 함께 상기 제3 노드와 제2 전원전압(Vss) 사이에 마련되어 상기 제2 노드 전압이 논리 로우인 경우에 턴 오프되는 제16 트랜지스터와, 상기 제17 트랜지스터와 함께 상기 제4 노드와 상기 제2 전원전압 사이에 마련되어 상기 제1 노드 전압이 논리 로우인 경우에 턴 오프되는 제18 트랜지스터를 더 포함할 수 있다.
또한, 상기 제1 래치는 상기 제1 전원전압과 제2 전원전압 사이에 배치된 제7 트랜지스터, 제8 트랜지스터 및 제9 트랜지스터를 포함하여 구현할 수 있다. 상기 제7 트랜지스터는 상기 반전클럭이 논리 로우인 경우에 턴 온되는 풀업 트랜지스터이며, 상기 제8 트랜지스터와 제9 트랜지스터는 각 게이트 단자가 상기 제2 노드에 연결되고 그 상호 연결 노드가 상기 제1 노드에 연결된다.
상기 제2 래치는 상기 제1 전원전압과 제2 전원전압 사이에 배치된 제10 트랜지스터, 제11 트랜지스터 및 제12 트랜지스터를 포함하여 구현할 수 있으며, 상기 제10 트랜지스터는 상기 반전클럭이 논리 로우인 경우에 턴 온되는 풀업 트랜지스터이며, 상기 제11 트랜지스터와 제12 트랜지스터는 각 게이트 단자가 상기 제1 노드에 연결되고 그 상호 연결 노드가 상기 제2 노드에 연결될 수 있다.
상기 제3 래치는 상기 제1 전원전압과 제2 전원전압 사이에 배치된 제19 트랜지스터, 제20 트랜지스터 및 제21 트랜지스터를 포함하여 구현할 수 있으며, 상기 제19 트랜지스터와 제20 트랜지스터는 각 게이트 단자가 상기 제4 노드에 연결되고 그 상호 연결 노드가 상기 제3 노드에 연결되며, 상기 제21 트랜지스터는 상기 반전클럭이 논리 하이인 경우에 턴 온되는 풀다운 트랜지스터이다.
상기 제4 래치는 상기 제1 전원전압과 제2 전원전압 사이에 배치된 제22 트랜지스터, 제23 트랜지스터 및 제24 트랜지스터를 포함하여 구현할 수 있으며, 상기 제22 트랜지스터와 제23 트랜지스터는 각 게이트 단자가 상기 제3 노드에 연결되고 그 상호 연결 노드가 상기 제4 노드에 연결되며, 상기 제24 트랜지스터는 상기 반전클럭이 논리 하이인 경우에 턴 온되는 풀다운 트랜지스터이다.
또한, 본 발명의 플립플랍 회로는 상기 제4 노드 전압을 반전시켜 최종 출력(Q)를 구동하는 제4 인버터를 더 구비하는 것과 더불어, 상기 제3 노드 전압을 반전시켜 반전출력(QB)를 구동하는 별도의 인버터를 더 구비할 수 있다.
본 발명의 다른 실시 예에 따른 플립플랍은 상기 제1 단과 제2 단의 위치를 바꿈으로써 클럭의 네거티브 에지에서 트리거 되도록 할 수 있다. 이에 따라 플립플랍은 제1 단과 제2 단을 대신하여, 상기 반전클럭이 논리 로우(Low)일 때 동작하는 제10 단과 상기 반전클럭이 논리 하이(High)일 때 동작하는 제20 단을 구비할 수 있다.
상기 제10 단은, 상기 반전클럭이 논리 로우일때 상기 지연입력과 반전입력을 각각 제3 노드와 제4 노드로 전달하는 제13 트랜지스터 및 제14 트랜지스터와, 상기 제4 노드 전압이 논리 하이일 때 상기 제3 노드를 풀 다운시키는 제15 트랜지스터와, 상기 제3 노드 전압이 논리 하이일 때 상기 제4 노드를 풀 다운시키는 제17 트랜지스터와, 상기 반전클럭이 논리 하이일 때 상기 제3 노드 전압을 래치하는 제3 래치와, 상기 반전클럭이 논리 하이일때 상기 제4 노드 전압을 래치하는 제4 래치를 포함한다.
상기 제20 단은, 상기 반전클럭이 논리 하이일때 상기 제3 노드와 제4 노드 전압을 각각 제1 노드와 제2 노드로 전달하는 제1 트랜지스터 및 제2 트랜지스터와, 상기 제2 노드 전압이 논리 로우일 때 상기 제1 노드를 풀업시키는 제4 트랜지스터와, 상기 제1 노드 전압이 논리 로우일 때 상기 제2 노드를 풀업시키는 제6 트랜지스터와, 상기 반전클럭이 논리 로우일 때 상기 제1 노드 전압을 래치하는 제1 래치와, 상기 반전클럭이 논리 로우일 때 상기 제2 노드 전압을 래치하는 제2 래치를 포함한다.
나아가, 여기서의 플립플랍은 최종 출력(Q)를 구동하는 제4 인버터가 상기 제2 노드에 연결되고, 반전출력(QB)을 구동하는 별도의 인버터가 상기 제1 노드에 연결된다.
본 발명에 따른 플립플랍은 종래의 플립플랍에 비하여 내부에서의 게이트 지연이 현저히 개선되었다. 또한, 본 발명의 플립플랍이 그 내부 클럭을 하나만 사용하기 때문에, 이러한 개선효과는 입력(D)이 논리 로우인지 논리 하이인지 여부와 무관하다.
본 발명의 플립플랍의 또 다른 특징은 출력(Q)와 함께 반전출력(QB)를 출력할 수 있다는 점이며, 나아가 반전출력(QB)와 출력(Q) 사이에 지연이 없다.
또한, 본 발명의 플립플랍의 각 단(Stage)은 전달 게이트를 통한 데이터 전달의 오류를 없애기 위하여 풀업부 또는 풀다운부를 배치하는 과정에서 풀업부와 풀다운부를 통한 불필요한 전류 소모를 차단하기 위한 구조를 가짐으로써, 플립플랍 전체의 전력소모가 상대적으로 작다.
도 1은 종래의 통상적인 플립플랍의 회로도,
도 2는 도 1의 동작을 설명하기 위한 타이밍 도(Timing Diagram),
도 3은 본 발명의 일 실시 예에 따른 플리플랍의 회로도
도 4는 도 3 회로의 동작 설명에 제공되는 타이밍도, 그리고
도 5는 본 발명의 다른 실시 예에 따른 플립플랍의 회로도이다.
이하 도면을 참조하여 본 발명을 더욱 상세히 설명한다.
도 3에 예시적으로 도시된 본 발명의 플립플랍(300)은 포지티브 에지(Positive Edge)에서 트리거된다. 또한, 도 3은 하나의 출력(Q) 단자만을 표시하였으나, 아래에서 설명하는 제3 노드 전압을 반전시키는 인버터를 더 구비하면 출력(Q)와 지연이 없는 반전출력(QB)를 얻을 수 있다. 본 발명의 플립플랍(300)은 회로 내부에서 클럭(CK)을 반전시킨 반전클럭(CKB) 하나만을 사용한다.
이를 위해, 도 3의 플립플랍(300)은, 입력(D)와 제5 노드(n5) 사이에 마련되어 반전입력(DB)을 출력하는 제1 인버터(I1)와, 제5 노드(n5)와 제6 노드(n6) 사이에 마련되어 반전입력(DB)을 다시 반전시킨 지연입력(DD)을 출력하는 제2 인버터(I2)와, 반전클럭(CKB)의 논리 하이(High, 또는 1) 구간에서 동작하는 제1 단(310)과, 반전클럭(CKB)의 논리 로우(Low, 또는 0) 구간에서 동작하는 제2 단(330)과, 클럭(CK)을 반전클럭(CKB)으로 반전시키는 클럭버퍼(I3)와, 제2 단(330)에 연결되어 출력(Q)을 최종 구동하는 제4 인버터(I4)를 구비한다.
제1 단(310)은 반전클럭(CKB)이 논리 하이일 때 턴 온되어 지연입력(DD)을 제1 노드(n1)로 전달하는 제1 트랜지스터(M1)와, 반전클럭(CKB)이 논리 하이일 때 턴 온되어 반전입력(DB)을 제2 노드(n2)로 전달하는 제2 트랜지스터(M2)와, 제1 전원전압(Vdd)과 제1 노드(n1) 사이에 직렬 연결되고 각각 반전입력(DB)과 제2 노드 전압에 의해 제어되는 풀업(Pull up) 트랜지스터인 제3 트랜지스터(M3) 및 제4 트랜지스터(M4)와, 제1 전원전압(Vdd)과 제2 노드(n2) 사이에 직렬 연결되고 각각 지연입력(DD)과 제1 노드 전압에 의해 제어되는 풀업 트랜지스터인 제5 트랜지스터(M5) 및 제6 트랜지스터(M6)와, 반전클럭(CKB)이 논리 로우일 때 동작하여 제1 노드 전압과 제2 노드 전압을 각각 래치하는 제1 래치(311) 및 제2 래치(313)를 구비한다.
제1 래치(311)와 제2 래치(313)는 서로 상보적인 값을 가지는 제1 노드 전압과 제2 노드 전압을 이용하여, 제2 단(330)이 동작하는 구간(즉 반전클럭이 논리 로우, 클럭은 논리 하이) 동안 제1 노드 전압과 제2 노드 전압을 래치한다.
제1 래치(311)는 제1 전원전압(Vdd)와 제2 전원전압(Vss) 사이에 배치된 제7 트랜지스터(M7), 제8 트랜지스터(M8) 및 제9 트랜지스터(M9)를 포함하여 클럭제어 인버터(Clocked Inverter) 구조를 형성한다. 제7 트랜지스터(M7)는 반전클럭(CKB)이 논리 로우인 경우에 턴 온되는 풀업 트랜지스터이며, 제8 트랜지스터(M8)와 제9 트랜지스터(M9)는 각 게이트 단자가 제2 노드(n2)에 연결되고 그 상호 연결 노드가 제1 노드(n1)에 연결되어 인버터를 형성한다.
제2 래치(313)는 제1 전원전압(Vdd)와 제2 전원전압(Vss) 사이에 배치된 제10 트랜지스터(M10), 제11 트랜지스터(M11) 및 제12 트랜지스터(M12)를 포함하는 클럭제어 인버터 구조를 형성한다. 제10 트랜지스터(M10)는 반전클럭(CKB)이 논리 로우인 경우에 턴 온되는 풀업 트랜지스터이며, 제11 트랜지스터(M11)와 제12 트랜지스터(M12)는 그 각 게이트 단자가 제1 노드(n1)에 연결되고 그 상호 연결 노드가 제2 노드(n2)에 연결되어 인버터를 형성한다.
도 3의 예에서, 제1,2,9,12 트랜지스터(M1, M2, M9, M12)는 엔모스(N-MOS) 트랜지스터로 구현되어 있고, 제3 내지 8, 10, 11 트랜지스터(M3, M4, M5, M6, M7, M8, M10, M11)는 피모스(P-MOS) 트랜지스터로 구현되어 있다.
제2 단(330)은 제1 노드(n1)와 제3 노드(n3) 사이에 마련되고 반전클럭(CKB)이 논리 로우일 때 턴 온되는 제13 트랜지스터(M13)와, 제2 노드(n2)와 제4 노드(n4) 사이에 마련되고 반전클럭(CKB)이 논리 로우일 때 턴 온되는 제14 트랜지스터(M14)와, 제3 노드(n3)와 제2 전원전압(Vss) 사이에 직렬 연결되고 각각 제4 노드 전압과 제2 노드 전압에 의해 제어되는 풀다운(Pull down) 트랜지스터인 제15 트랜지스터(M15) 및 제16 트랜지스터(M16)와, 제4 노드(n4)와 제2 전원전압(Vss) 사이에 직렬 연결되고 제3 노드 전압과 제1 노드 전압에 의해 제어되는 풀다운 트랜지스터인 제17 트랜지스터(M17) 및 제18 트랜지스터(M18)와, 반전클럭(CKB)이 논리 하이일때 제3 노드 전압과 제4 노드 전압을 각각 래치하는 제3 래치(331) 및 제4 래치(333)를 구비한다.
제3 래치(331) 및 제4 래치(333)와 제1 래치(311) 및 제2 래치(313)와 동일한 방식이나 반전클럭(CKB)가 논리 하이일 때 동작하기 위하여 풀업 트랜지스터 대신에 풀 다운 트랜지스터를 구비한다.
제3 래치(331)는 인버터를 구성하는 제19 트랜지스터(M19) 및 제20 트랜지스터(M20)와, 반전클럭(CKB)이 논리 하이인 경우에 턴 온되는 풀다운 트랜지스터인 제21 트랜지스터(M21)를 포함한다. 제19 트랜지스터(M19)와 제20 트랜지스터(M20)의 각 게이트 단자는 제4 노드(n4)에 연결되고 그 상호 연결 노드가 제3 노드(n3)에 연결된다.
제4 래치(333)는 인버터를 형성하는 제22 트랜지스터(M22) 및 제23 트랜지스터(M23)와, 반전클럭(CKB)이 논리 하이인 경우에 턴 온되는 풀다운 트랜지스터인 제24 트랜지스터(M24)를 포함한다. 제22 트랜지스터(M22)와 제23 트랜지스터(M23)의 각 게이트 단자는 제3 노드(n3)에 연결되고 그 상호 연결 노드가 제4 노드(n4)에 연결된다.
제4 노드(n4)에 제4 노드 전압을 반전시켜 출력(Q)을 최종 구동하는 제4 인버터(I4)가 연결된다. 만약, 반전출력(QB)이 필요하면, 제3 노드(n3)에 제3 노드 전압을 반전시켜 반전출력(QB)을 최종 구동하는 별도의 인버터(미도시)를 더 연결하면 된다.
이하에서는 도 3 및 도 4를 참조하여, 본 발명의 플립플랍 회로(300)의 동작을 설명하되, 우선 제1 단(310)의 동작을 먼저 설명한다. 논리 로우와 논리 하이를 하나의 사이클로 하는 클럭(CK)에 대하여 제1 단(310)은 클럭(CK)의 논리 로우 구간에 동작한다.
<클럭 논리 로우>
반전클럭에 의한 제1 단(310)의 전달 트랜지스터 턴 온
클럭(CK)이 논리 로우로 천이되어 반전클럭(CKB)이 논리 하이가 되면, 제1 단(310)의 전달 트랜지스터인 제1 트랜지스터(M1)와 제2 트랜지스터(M2)가 턴 온되어, 지연입력(DD)과 반전입력(DB)이 각각 제1 노드(n1)와 제2 노드(n2)로 전달된다. 도 4의 첫 번째 사이클의 경우처럼, 입력(D) 논리 로우이면, 반전입력(DB)과 지연입력(DD)은 각각 논리 하이와 논리 로우가 된다.
이때, 제2 단(330)의 전달 트랜지스터인 제13 트랜지스터(M13)와 제14 트랜지스터(M14)는 반전클럭(CKB)에 의해 턴 오프된 상태이므로, 제2 단(330)은 제1 단(310)과 연결되지 않는다.
제1 노드와 제2 노드 전압의 풀업
엔모스 트랜지스터인 제1 트랜지스터(M1)와 제2 트랜지스터(M2)가 턴 온되어 지연입력(DD)과 반전입력(DB)을 각각 제1 노드(n1)와 제2 노드(n2)로 전달하는 과정에서는 다소의 문제가 발생할 수 있다.
엔모스 트랜지스터는 논리 로우 값을 충분히 전달시키는 반면, 논리 하이인 경우에는 문턱전압(Threshold Voltage)에 의하여 Vdd-Vtn 을 논리 하이 값으로 전달시키는 특성이 있다. 여기서, Vdd는 제1 전원전압, 즉 동작전압이고, Vtn은 엔모스 문턱전압이다. 따라서 엔모스인 제1 트랜지스터(M1)와 제2 트랜지스터(M2)가 턴 온됨에 따라, 제1 노드(n1)는 제2 전원전압(Vss)로 충분히 방전되지만 제2 노드(n2)는 최초 Vdd-Vtn 값을 가지게 된다. 반대로, 입력(D) 논리 하이이면, 제1 노드(n1)는 최초 Vdd-Vtn 값을 가지게 되고 제2 노드(n2)는 제2 전원전압(Vss)으로 충분히 방전된다.
이를 해결하기 위하여, 제1 단(310)은 풀업 트랜지스터인 제4 트랜지스터(M4)와 제6 트랜지스터(M6)를 구비한다. 제4 트랜지스터(M4) 또는 제6 트랜지스터(M6)는 Vdd-Vtn로 충전된 제1 노드(n1) 또는 제2 노드(n2)를 제1 전원전압(Vdd)으로 풀업시킴으로써 충분한 논리 하이를 만들어준다.
한편, 제1 노드 전압이 제2 전원전압(Vss)으로 방전될 때 제4 트랜지스터(M4)는 완전히 턴 오프되어야 하는데, 제4 트랜지스터(M4)를 제어하는 제2 노드 전압이 최초 Vdd-Vtn 상태에 있어서 제4 트랜지스터(M4)가 충분히 턴 오프되지 못할 수가 있고, 그 결과로 제1 전원전압(Vdd)으로부터 제1 트랜지스터(M1)를 통하여 제2 인버터(I2)의 엔모스로 이어지는 방전 경로가 생길 수 있다. 이것은 불필요한 전류 소모로써 그 양은 제2 노드(n2)가 제6 트랜지스터(M6)에 의해 얼마나 빨리 제1 전원전압(Vdd)으로 풀 업되는가에 달려있다. 마찬가지로, 제2 노드 전압이 제2 전원전압(Vss)으로 방전될 때, 제6 트랜지스터(M6)는 완전히 턴 오프되어야 하는데, 제6 트랜지스터(M6)를 제어하는 제1 노드 전압이 Vdd-Vtn 상태에서 제1 전원전압(Vdd)으로 풀업되기까지 사이에 제6 트랜지스터(M6)가 충분히 턴 오프되지 못할 수가 있다.
이러한 문제를 방지하기 위하여, 반전입력(DB)과 지연입력(DD)에 의해 제어되는 제3 트랜지스터(M3)와 제5 트랜지스터(M5)를 풀업 트랜지스터로 함께 배치함으로써 방전경로가 빠르게 차단되도록 한다. 이러한 방식으로, 제1 노드(n1)에는 제3 트랜지스터(M3)와 제4 트랜지스터(M4)를 구비한 제1 풀업부를 배치하고, 제2 노드(n2)에는 제5 트랜지스터(M5)와 제6 트랜지스터(M6)를 구비한 제2 풀업부를 배치한다.
도 4를 참조하면, 하나의 사이클이 개시되어 클럭(CK)이 논리 로우가 된 후에, 제1 트랜지스터(M1)와 제2 트랜지스터(M2)가 턴 온되어 제1 노드(n1)와 제2 노드(n2)에 입력(D)이 충분히 전달하기 위해서는, I3 → M1/M2 만을 거치기 때문에 2개의 게이트 지연(Gate Delay) 만큼의 시간으로 충분하다. 종래와 대비하면, 2 개 게이트 지연만큼 그 처리 속도가 개선됨을 알 수 있다. 또한, 본 발명의 플립플랍(300)이 그 내부 클럭을 하나만 사용하기 때문에, 제1 단(310)에서의 2 게이트 지연이라는 처리속도는 입력(D)이 논리 로우인지 논리 하이인지 여부와 무관하다.
제1 및 제2 래치의 동작
클럭(CK)이 논리 로우이거나 반전클럭(CKB)이 논리 하이인 구간에서 제7 트랜지스터(M7)와 제10 트랜지스터(M10)가 턴 오프되기 때문에, 제1 래치(311)와 제2 래치(313)의 래치 동작은 수행되지 않는다. 다만, 제7 트랜지스터(M7)와 제10 트랜지스터(M10)가 턴 오프되어 제1 전원전압(Vdd)에서 제1 노드(n1) 또는 제2 노드(n2)로 연결되는 방전 경로를 차단한다.
또한, 도 4의 첫 번째 사이클에서처럼, 입력(D)이 논리 로우이어서, 제1 노드 전압이 논리 로우이고 제2 노드 전압이 논리 하이인 경우, 제9 트랜지스터(M9)는 제2 노드 전압에 의해 턴 온되어 제1 노드 전압이 논리 로우를 유지하는데 도움을 주고, 제12 트랜지스터(M12)는 제1 노드 전압에 의해 턴 오프되어 제2 노드 전압이 제2 전원전압(Vss)으로 방전하는 경로를 차단한다.
반대로, 입력(D)이 논리 하이이어서, 제1 노드 전압이 논리 하이이고 제2 노드 전압이 논리 로우인 경우, 제9 트랜지스터(M9)는 턴 오프되어 제1 노드 전압이 제2 전원전압(Vss)으로 방전하는 경로를 차단하고, 제12 트랜지스터(M12)는 턴 온되어 제2 노드 전압이 논리 로우를 유지하는데 도움을 준다.
제2 단의 동작
반전클럭(CKB)이 논리 하이인 동안에, 제2 단(330)의 제13 트랜지스터(M13)와 제14 트랜지스터(M14)가 턴 오프된 상태이므로, 제2 단(330)은 제1 단(310)의 데이터를 전달받지 못한다.
대신에, 제21 트랜지스터(M21)와 제24 트랜지스터(M24)가 턴 온되어, 제3 래치(331)와 제4 래치(333)의 래치동작이 수행됨으로써 이전 사이클의 클럭(CK)이 논리 하이인 구간동안 전달받은 데이터를 유지한다. 도 4의 첫 번째 사이클의 반전클럭(CKB)이 논리 하이인 구간을 보면, 제3 노드 전압은 논리 하이이고 제4 노드 전압은 논리 로우인데, 그것은 이전 사이클의 데이터이다.
반전클럭(CKB)이 논리 하이이므로 제3 래치(331)의 제21 트랜지스터(M21)와 제4 래치(333)의 제24 트랜지스터(M24)가 턴 온되어, 제3 래치(331)는 제4 노드 전압(0)을 반전시켜 제3 노드(n3)에 제공하면서 제3 노드 전압(1)을 유지한다. 제4 래치(333)는 제3 노드 전압(1)을 반전시켜 제4 노드(n4)에 제공하면서 제4 노드 전압(0)을 유지한다.
<클럭 논리 하이>
제1 노드와 제2 노드 전압의 래치
클럭(CK)이 논리 하이, 또는 반전클럭(CKB)이 논리 로우가 되면, 제1 단(310)의 전달 트랜지스터인 제1 트랜지스터(M1)와 제2 트랜지스터(M2)가 턴 오프되어, 더이상 지연입력(DD)과 반전입력(DB)을 전달받지 못한다. 대신에, 제7 트랜지스터(M7)와 제10 트랜지스터(M10)가 턴 온되면서 제1 래치(311)와 제2 래치(313)가 동작하여, 제1 노드 전압과 제2 노드 전압을 래치한다.
도 4의 첫 번째 사이클처럼, 클럭(CK)이 논리 하이, 또는 반전클럭(CKB)이 논리 로우가 되기 직전에서의 입력(D)이 논리 로우이면, 제1 노드 전압도 논리 로우이고, 제2 노드 전압은 논리 하이가 된다. 따라서 제2 노드 전압에 의해 제어되는 제1 래치(311)의 제8 트랜지스터(M8)는 턴 오프되고 제9 트랜지스터(M9)는 턴 온되면서 제1 노드(n1)는 논리 로우를 계속 유지한다. 또한, 제1 노드 전압에 의해 제어되는 제2 래치(313)의 제11 트랜지스터(M11)는 턴 온되고 제12 트랜지스터(M12)는 턴 오프되면서 제2 노드(n2)는 논리 하이를 계속 유지한다.
클럭(CK)이 논리 하이, 또는 반전클럭(CKB)이 논리 로우가 되기 직전에서의 입력(D)가 논리 하이이면, 제1 노드 전압도 논리 하이이고, 제2 노드 전압은 논리 로우가 된다. 따라서 제2 노드 전압에 의해 제어되는 제1 래치(311)의 제8 트랜지스터(M8)는 턴 온되고 제9 트랜지스터(M9)는 턴 오프되어, 제1 노드(n1)는 논리 하이를 계속 유지한다. 또한, 제1 노드 전압에 의해 제어되는 제2 래치(313)의 제11 트랜지스터(M11)는 턴 오프되고 제12 트랜지스터(M12)는 턴 온되면서 제2 노드(n2)는 논리 로우를 계속 유지한다.
반전클럭에 의한 제2 단(330)의 전달 트랜지스터 턴 온
클럭(CK)이 논리 하이로 천이되어 반전클럭(CKB)이 논리 로우가 되면, 제2 단(330)의 전달 트랜지스터인 제13 트랜지스터(M13)와 제14 트랜지스터(M14)가 턴 온되어, 제1 노드 전압과 제2 노드 전압이 제3 노드(n3)와 제4 노드(n4)로 전달된다.
제3 노드와 제4 노드 전압의 풀 다운
피모스 트랜지스터인 제13 트랜지스터(M13)와 제14 트랜지스터(M14)가 턴 온되어 제1 노드 전압과 제2 노드 전압을 각각 제3 노드(n3)와 제4 노드(n4)로 전달하는 과정에서는 다소의 문제가 발생할 수 있다.
피모스 트랜지스터는 턴 온이 되면 논리 하이인 제1 전원전압(Vdd)은 충분히 전달하지만, 논리 로우인 제2 전원전압(Vss)는 충분히 방전하지 못하고 Vtp 정도로 전달한다. 따라서 피모스인 제13 트랜지스터(M13)와 제14 트랜지스터(M14)가 턴 온되면서, 제3 노드 전압 또는 제4 노드 전압 중 논리 로우가 되는 쪽은 제2 전원전압(Vss)이 아닌 Vtp가 전달받는다. 여기서, Vtp는 피모스인 제13 트랜지스터(M13)와 제14 트랜지스터(M14)의 문턱전압이다. 도 4의 첫 번째 사이클처럼, 입력(D)이 논리 로우이면 제3 노드(n3)에 최초로 전달되는 전압은 Vtp가 된다. 반대로 입력(D)이 논리 하이이면 제4 노드(n4)에 최초로 전달되는 전압은 Vtp가 된다.
따라서, 제2 단(330)은 제3 노드 전압을 풀 다운시키는 제1 풀다운부와 제4 노드 전압을 풀 다운시키는 제2 풀다운부를 포함한다. 제15 및 16 트랜지스터(M15, M16)는 제1 풀다운부이고, 제17 및 18 트랜지스터(M17, M18)는 제2 풀다운부이다. 제1 풀다운부와 제2 풀다운부는 각각 논리 로우가 되는 제3 노드 전압 또는 제4 노드 전압을 제2 전원전압(Vss)까지 풀 다운시킨다.
최종 출력(Q)
최종 출력(Q)는 제4 노드(n4)에 연결된 제4 인버터(I4)에서 출력된다. 따라서 제4 노드 전압이 인에이블되고 제4 인버터(I4)를 통과하기 위한 하나의 게이트 지연 후에 출력(Q)이 최종 출력된다.
앞서 설명한 것처럼, 제3 노드(n3)에 별도의 인버터(미도시)를 배치할 경우에 출력(Q)와 비교하여 지연이 없는 반전출력(QB)를 얻을 수 있다.
한편 속도면에서도, 도 4를 참조하면, 하나의 사이클에서 클럭(CK)이 논리 하이가 된 후에, 제13 트랜지스터(M13)와 제14 트랜지스터(M14)가 턴 온되고 제3 노드(n3)와 제4 노드(n4)를 거쳐 최종 출력(Q)이 나오기 위해서는, I3 → M13/M14 → I4 만을 거치기 때문에 3개 게이트 지연으로 충분하다. 종래와 대비하면, 2 개 게이트 지연만큼 그 처리 속도가 개선된 것이다. 또한, 본 발명의 플립플랍(300)이 그 내부 클럭을 하나만 사용하기 때문에, 제2 단(330)에서의 3 게이트 지연이라는 처리속도는 입력(D)이 논리 로우인지 논리 하이인지 여부와 무관하다.
제3 및 제4 래치의 동작
클럭(CK)이 논리 하이이거나 반전클럭(CKB)이 논리 로우인 구간에서 제21 트랜지스터(M21)와 제24 트랜지스터(M24)가 턴 오프되므로, 제3 래치(331)와 제4 래치(333)의 래치동작은 수행되지 않는다. 다만, 제21 트랜지스터(M21)와 제24 트랜지스터(M24)가 턴 오프되므로, 제2 전원전압(Vss)으로의 방전 경로를 차단한다.
이후에, 다음 사이클이 진행되어 클럭(CK)이 다시 논리 로우가 되고 반전클럭(CKB)이 논리 하이가 되면, 제13 트랜지스터(M13)와 제14 트랜지스터(M14)가 제1 단(310)과 제2 단(330)을 분리시킨다. 한편, 제21 트랜지스터(M21)와 제24 트랜지스터(M24)가 턴 온되므로, 제3 래치(331)와 제4 래치(333)가 지금 사이클의 데이터를 래치하게 된다.
이상의 동작을 통해, 본 발명의 플립플랍(300)은 입력(D)을 래치하여 출력(Q)를 출력할 수 있다.
<다른 실시 예>
다른 실시 예에 의하면, 도 3의 제1 단(310)과 제2 단(330)이 도 3과 서로 반대로 연결될 수 있다. 도 5를 참조하면, 본 발명의 다른 실시 예에 의한 플립플랍(500)은, 반전클럭(CKB)이 논리 로우일 때 동작하는 제10 단(510)과, 반전클럭(CKB)이 논리 하이일 때 동작하는 제20 단(530)을 구비한다.
이 경우, 제10 단(510)은 논리 로우에서 동작하기 위하여 피모스인 전달 트랜지스터를 사용하여 지연입력(DD)과 반전입력(DB)을 각각 넘겨받게 되며, 풀업부 대신에 풀 다운부를 포함하게 된다. 따라서, 여기서의 제10 단(510)은 도 3의 제2 단(330)과 동일한 구조, 즉 도 3의 제13 내지 제24 트랜진스터(M13~M24)를 구비하되, 다만 지연입력(DD)과 반전입력(DB)을 각각 넘겨받아 처리한다.
제20 단(530)은 논리 하이에서 동작하기 위하여 엔모스인 전달 트랜지스터를 사용하여 제1 노드 전압과 제2 노드 전압을 각각 넘겨받게 되며, 풀다운부 대신에 풀업부를 포함하게 된다. 따라서, 여기서의 제20 단(530)은 도 3의 제1 단(310)과 동일한 구조, 즉 도 3의 제1 내지 제12 트랜진스터(M1~M12)를 그대로 구비하되, 다만 제1 노드 전압과 제2 노드 전압을 각각 넘겨받아 처리하게 된다. 출력버퍼인 제4 인버터는 그대로 제20 단(530)의 제2 노드(n2)에 연결된다.
이러한 실시 예의 플립플랍은, 클럭(CK)의 네거티브 에지(negative Edge)에서 트리거되어 입력(D)를 래치하여 최종 출력(Q)를 구동하게 된다.
이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어서는 안 될 것이다.

Claims (14)

  1. 입력(D)을 반전시킨 반전입력(DB)을 출력하는 제1 인버터와, 상기 반전입력을 다시 반전시킨 지연입력(DD)을 출력하는 제2 인버터와, 클럭(CK)을 반전시킨 반전 클럭(CKB)을 출력하는 클럭버퍼와, 상기 반전클럭이 논리 하이(High) 일 때 동작하는 제1 단과, 상기 반전클럭이 논리 로우(Low)일 때 동작하는 제2 단을 구비하며,
    상기 제1 단은, 상기 반전클럭이 논리 하이일때 상기 지연입력과 반전입력을 각각 제1 노드와 제2 노드로 전달하는 제1 트랜지스터 및 제2 트랜지스터와, 제2 노드 전압이 논리 로우일 때 상기 제1 노드를 풀업시키는 제4 트랜지스터와, 제1 노드 전압이 논리 로우일 때 상기 제2 노드를 풀업시키는 제6 트랜지스터와, 상기 반전클럭이 논리 로우일 때 제1 노드 전압을 래치하는 제1 래치와, 상기 반전클럭이 논리 로우일때 제2 노드 전압을 래치하는 제2 래치를 포함하며,
    상기 제2 단은, 상기 반전클럭이 논리 로우일때 제1 노드 전압과 제2 노드 전압을 각각 제3 노드와 제4 노드로 전달하는 제13 트랜지스터 및 제14 트랜지스터와, 제4 노드 전압이 논리 하이일 때 상기 제3 노드를 풀다운시키는 제15 트랜지스터와, 제3 노드 전압이 논리 하이일 때 상기 제4 노드를 풀다운시키는 제17 트랜지스터와, 상기 반전클럭이 논리 하이일 때 제3 노드 전압을 래치하는 제3 래치와, 상기 반전클럭이 논리 하이일 때 제4 노드 전압을 래치하는 제4 래치를 포함하는 것을 특징으로 하는 플립플랍 회로.
  2. 제1항에 있어서,
    상기 제1 트랜지스터 및 제2 트랜지스터가 엔모스 트랜지스터인 경우,
    상기 제4 트랜지스터와 함께 상기 제1 노드와 제1 전원전압(Vdd) 사이에 마련되어 상기 반전입력이 논리 하이인 경우에 턴 오프되는 제3 트랜지스터와,
    상기 제6 트랜지스터와 함께 상기 제2 노드와 제1 전원전압 사이에 마련되어 상기 지연입력이 논리 하인인 경우에 턴 오프되는 제5 트랜지스터를 더 포함하는 것을 특징으로 하는 플립플랍 회로.
  3. 제1항 또는 제2항에 있어서,
    상기 제13 트랜지스터 및 제14 트랜지스터가 피모스 트랜지스터인 경우,
    상기 제15 트랜지스터와 함께 상기 제3 노드와 제2 전원전압(Vss) 사이에 마련되어 제2 노드 전압이 논리 로우인 경우에 턴 오프되는 제16 트랜지스터와,
    상기 제17 트랜지스터와 함께 상기 제4 노드와 상기 제2 전원전압 사이에 마련되어 제1 노드 전압이 논리 로우인 경우에 턴 오프되는 제18 트랜지스터를 더 포함하는 것을 특징으로 하는 플립플랍 회로.
  4. 제1항에 있어서,
    상기 제1 래치는 제1 전원전압(Vdd)과 제2 전원전압(Vss) 사이에 배치된 제7 트랜지스터, 제8 트랜지스터 및 제9 트랜지스터를 포함하며,
    상기 제7 트랜지스터는 상기 반전클럭이 논리 로우인 경우에 턴 온되는 풀업 트랜지스터이며, 상기 제8 트랜지스터와 제9 트랜지스터는 각 게이트 단자가 상기 제2 노드에 연결되고 그 상호 연결 노드가 상기 제1 노드에 연결되며,
    상기 제2 래치는 상기 제1 전원전압과 제2 전원전압 사이에 배치된 제10 트랜지스터, 제11 트랜지스터 및 제12 트랜지스터를 포함하며,
    상기 제10 트랜지스터는 상기 반전클럭이 논리 로우인 경우에 턴 온되는 풀업 트랜지스터이며, 상기 제11 트랜지스터와 제12 트랜지스터는 각 게이트 단자가 상기 제1 노드에 연결되고 그 상호 연결 노드가 상기 제2 노드에 연결된 것을 특징으로 하는 플립플랍 회로.
  5. 제1항에 있어서,
    상기 제3 래치는 제1 전원전압(Vdd)과 제2 전원전압(Vss) 사이에 배치된 제19 트랜지스터, 제20 트랜지스터 및 제21 트랜지스터를 포함하며,
    상기 제19 트랜지스터와 제20 트랜지스터는 각 게이트 단자가 상기 제4 노드에 연결되고 그 상호 연결 노드가 상기 제3 노드에 연결되며, 상기 제21 트랜지스터는 상기 반전클럭이 논리 하이인 경우에 턴 온되는 풀다운 트랜지스터이며,
    상기 제4 래치는 상기 제1 전원전압과 제2 전원전압 사이에 배치된 제22 트랜지스터, 제23 트랜지스터 및 제24 트랜지스터를 포함하며,
    상기 제22 트랜지스터와 제23 트랜지스터는 각 게이트 단자가 상기 제3 노드에 연결되고 그 상호 연결 노드가 상기 제4 노드에 연결되며, 상기 제24 트랜지스터는 상기 반전클럭이 논리 하이인 경우에 턴 온되는 풀다운 트랜지스터인 것을 특징으로 하는 플립플랍 회로.
  6. 제1항에 있어서,
    제4 노드 전압을 반전시켜 최종 출력(Q)를 구동하는 제4 인버터를 더 구비하는 것을 특징으로 하는 플립플랍 회로.
  7. 제6항에 있어서,
    제3 노드 전압을 반전시켜 반전출력(QB)를 구동하는 별도의 인버터를 더 구비하는 것을 특징으로 하는 플립플랍 회로.
  8. 입력(D)을 반전시킨 반전입력(DB)을 출력하는 제1 인버터와, 상기 반전입력을 다시 반전시킨 지연입력(DD)을 출력하는 제2 인버터와, 클럭(CK)을 반전시킨 반전 클럭(CKB)을 출력하는 클럭버퍼와, 상기 반전클럭이 논리 로우(Low)일 때 동작하는 제10 단과, 상기 반전클럭이 논리 하이(High)일 때 동작하는 제20 단을 구비하며,
    상기 제10 단은, 상기 반전클럭이 논리 로우일때 상기 지연입력과 반전입력을 각각 제3 노드와 제4 노드로 전달하는 제13 트랜지스터 및 제14 트랜지스터와, 제4 노드 전압이 논리 하이일 때 상기 제3 노드를 풀 다운시키는 제15 트랜지스터와, 제3 노드 전압이 논리 하이일 때 상기 제4 노드를 풀 다운시키는 제17 트랜지스터와, 상기 반전클럭이 논리 하이일 때 제3 노드 전압을 래치하는 제3 래치와, 상기 반전클럭이 논리 하이일때 제4 노드 전압을 래치하는 제4 래치를 포함하며,
    상기 제20 단은, 상기 반전클럭이 논리 하이일때 상기 제3 노드와 제4 노드 전압을 각각 제1 노드와 제2 노드로 전달하는 제1 트랜지스터 및 제2 트랜지스터와, 제2 노드 전압이 논리 로우일 때 상기 제1 노드를 풀업시키는 제4 트랜지스터와, 제1 노드 전압이 논리 로우일 때 상기 제2 노드를 풀업시키는 제6 트랜지스터와, 상기 반전클럭이 논리 로우일 때 제1 노드 전압을 래치하는 제1 래치와, 상기 반전클럭이 논리 로우일 때 제2 노드 전압을 래치하는 제2 래치를 포함하는 것을 특징으로 하는 플립플랍 회로.
  9. 제8항에 있어서,
    상기 제13 트랜지스터 및 제14 트랜지스터가 피모스 트랜지스터인 경우,
    상기 제15 트랜지스터와 함께 상기 제3 노드와 제2 전원전압(Vss) 사이에 마련되어 상기 반전입력이 논리 로우인 경우에 턴 오프되는 제16 트랜지스터와,
    상기 제17 트랜지스터와 함께 상기 제4 노드와 상기 제2 전원전압 사이에 마련되어 상기 지연입력이 논리 로우인 경우에 턴 오프되는 제18 트랜지스터를 더 포함하는 것을 특징으로 하는 플립플랍 회로.
  10. 제8항 또는 제9항에 있어서,
    상기 제1 트랜지스터 및 제2 트랜지스터가 엔모스 트랜지스터인 경우,
    상기 제4 트랜지스터와 함께 상기 제1 노드와 제1 전원전압(Vdd) 사이에 마련되어 제4 노드 전압이 논리 하이인 경우에 턴 오프되는 제3 트랜지스터와,
    상기 제6 트랜지스터와 함께 상기 제2 노드와 제1 전원전압 사이에 마련되어 제3 노드 전압이 논리 하인인 경우에 턴 오프되는 제5 트랜지스터를 더 포함하는 것을 특징으로 하는 플립플랍 회로.
  11. 제8항에 있어서,
    상기 제3 래치는 제1 전원전압(Vdd)과 제2 전원전압(Vss) 사이에 배치된 제19 트랜지스터, 제20 트랜지스터 및 제21 트랜지스터를 포함하며,
    상기 제19 트랜지스터와 제20 트랜지스터는 각 게이트 단자가 상기 제4 노드에 연결되고 그 상호 연결 노드가 상기 제3 노드에 연결되며, 상기 제21 트랜지스터는 상기 반전클럭이 논리 하이인 경우에 턴 온되는 풀다운 트랜지스터이며,
    상기 제4 래치는 상기 제1 전원전압과 제2 전원전압 사이에 배치된 제22 트랜지스터, 제23 트랜지스터 및 제24 트랜지스터를 포함하며,
    상기 제22 트랜지스터와 제23 트랜지스터는 각 게이트 단자가 상기 제3 노드에 연결되고 그 상호 연결 노드가 상기 제4 노드에 연결되며, 상기 제24 트랜지스터는 상기 반전클럭이 논리 하이인 경우에 턴 온되는 풀다운 트랜지스터인 것을 특징으로 하는 플립플랍 회로.
  12. 제8항에 있어서,
    상기 제1 래치는 제1 전원전압(Vdd)과 제2 전원전압(Vss) 사이에 배치된 제7 트랜지스터, 제8 트랜지스터 및 제9 트랜지스터를 포함하며,
    상기 제7 트랜지스터는 상기 반전클럭이 논리 로우인 경우에 턴 온되는 풀업 트랜지스터이며, 상기 제8 트랜지스터와 제9 트랜지스터는 각 게이트 단자가 상기 제2 노드에 연결되고 그 상호 연결 노드가 상기 제1 노드에 연결되며,
    상기 제2 래치는 상기 제1 전원전압과 제2 전원전압 사이에 배치된 제10 트랜지스터, 제11 트랜지스터 및 제12 트랜지스터를 포함하며,
    상기 제10 트랜지스터는 상기 반전클럭이 논리 로우인 경우에 턴 온되는 풀업 트랜지스터이며, 상기 제11 트랜지스터와 제12 트랜지스터는 각 게이트 단자가 상기 제1 노드에 연결되고 그 상호 연결 노드가 상기 제2 노드에 연결된 것을 특징으로 하는 플립플랍 회로.
  13. 제8항에 있어서,
    제2 노드 전압을 반전시켜 최종 출력(Q)를 구동하는 제4 인버터를 더 구비하는 것을 특징으로 하는 플립플랍 회로.
  14. 제13항에 있어서,
    제1 노드 전압을 반전시켜 반전출력(QB)를 구동하는 별도의 인버터를 더 구비하는 것을 특징으로 하는 플립플랍 회로.
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JP2002118457A (ja) 2000-08-25 2002-04-19 Texas Instruments Inc 集積レベル・シフティング・ラッチの回路と方法
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