KR101699241B1 - 저전력, 고속 처리가 가능한 플립플랍 회로 - Google Patents

저전력, 고속 처리가 가능한 플립플랍 회로 Download PDF

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안종현
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이현석
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(주)에이디테크놀로지
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Abstract

게이트 지연과 제어신호(CDN) 처리에 따른 지연을 줄임으로써 고속 처리가 가능하고 전류 소모가 적은 플립플랍 회로가 개시된다. 본 발명의 플립플랍 회로는 제2 래치부 이후에 별도의 출력 드라이버를 사용하지 않음으로써, 제1 래치단 이후의 출력단까지의 게이트 지연을 줄이면서도, 데이터를 리셋시키는 제어신호(CDN)를 효과적으로 처리하는 방안을 제시한다.

Description

저전력, 고속 처리가 가능한 플립플랍 회로{Flip Flop Circuit with High Speed and Low Power}
본 발명은 게이트 지연과 제어신호(CDN) 처리에 따른 지연을 줄임으로써 고속 처리가 가능하고 전류 소모가 적은 플립플랍 회로에 관한 것이다.
마이크로프로세서(Microprocessor) 등을 포함하는 다양한 디지털 칩 설계에 있어서, 플립플랍(Flip-Flop)은 파이프라인(Pipeline) 구조와 같은 다양한 부분에 널리 쓰이는 회로로서 저전력 및 고성능의 구현이 필수적이다.
도 1은 종래의 통상적인 플립플랍의 회로도이다.
도 1을 참조하면, 플립플랍(100)은 입력 데이터(D)의 위상을 반전시킨 반전입력(DB)을 출력하는 제1 인버터(Inverter)(101)와, 래치 동작을 수행하는 제1 래치(Latch)(103) 및 제2 래치부(105)와, 제1 인버터(101)와 제1 래치부(103) 사이에 마련되어 클럭(CK)의 위상에 따라 개폐되는 제1 전달 게이트(Transmission Gate 또는 Pass Gate)(T1)와, 제1 래치부(103)와 제2 래치부(105) 사이에 마련되는 제2 전달 게이트(T2)와, 제2 래치부(105)의 출력을 반전시켜 출력하는 출력 드라이버(Output Driver)(107)와, 클럭(CK)을 제1 및 제2 내부 클럭(CK1B, CK1)으로 각각 변환하는 2 개의 클럭 버퍼(Buffer)(109, 111)로 구성된다.
클럭(CK)이 논리 로우(Low)로 천이되면 제1 전달 게이트(T1)와 제1 래치부(103)가 동작하고, 클럭(CK)이 다시 논리 하이(High)로 천이되면 제2 전달 게이트(T2)와 제2 래치부(105)가 동작한다.
제1 노드(n1)와 제2 노드(n2) 사이에 마련된 제1 래치부(103)는, 제1 노드(n1)와 제2 노드(n2) 사이에 배치된 래치부-인버터(U1)와, 제1 동작전압(Vdd)과 제2 동작전압(Vss) 사이에 직렬로 배치되어 제2 노드(n2) 전압과 내부 클럭(CK1B, CK1)에 따라 제1 노드(n1) 전압을 지지하는 제1 내지 제4 트랜지스터(M1, M2, M3, M4)를 구비한다. 제1 트랜지스터(M1)와 제2 트랜지스터(M2)는 피모스(PMOS) 트랜지스터로서 각각 제2 노드(n2) 전압과 제1 내부 클럭(CK1B)을 게이트 단자로 입력받아, 제2 노드(n2)가 논리 로우일 때 제1 노드(n1) 전압을 논리 하이로 풀 업한다. 제3 트랜지스터(M3)와 제4 트랜지스터(M4)는 엔모스(NMOS) 트랜지스터로서 각각 제2 노드(n2) 전압과 제2 내부 클럭(CK1)을 게이트 단자로 입력받아, 제2 노드(n2)가 논리 하이일 때 제1 노드(n1) 전압을 논리 로우로 풀 다운한다.
한편, 제1 래치부(103)는, 제4 트랜지스터(M4)와 제2 동작전압(Vss) 사이에 마련된 엔모스인 제5 트랜지스터(M5)와, 제1 트랜지스터(M1)와 병렬로 연결된 피모스인 제6 트랜지스터(M6)를 포함한다. 제5 트랜지스터(M5)와 제6 트랜지스터(M6)는 게이트 단자로 별도의 제어신호(CDN)를 입력받아 제어된다. 제어신호는 CDN(Clear Data at the Negative edge)으로 약칭되는 비동기 신호(asynchronous signal)로서 출력 데이터를 리셋하는데 사용된다.
제3 노드(n3)와 제4 노드(n4) 사이에 마련된 제2 래치부(105)는, 제3 노드(n3) 전압과 제어신호(CDN)를 부정 논리곱하여 제4 노드(n4)로 출력하는 낸드 게이트(U2)와, 제1 동작전압(Vdd)과 제2 동작전압(Vss) 사이에 직렬로 배치되어 제4 노드(n4) 전압에 따라 제3 노드(n3) 전압을 지지하는 제7 내지 제10 트랜지스터(M7, M8, M9, M10)를 구비한다.
제7 트랜지스터(M7)와 제8 트랜지스터(M8)는 피모스 트랜지스터로서 각각 제4 노드(n4) 전압과 제2 내부 클럭(CK1)을 게이트로 입력받아, 제2 래치부(105) 출력이 논리 로우일 때 제3 노드(n3) 전압을 논리 하이로 풀 업한다. 제9 트랜지스터(M9)와 제10 트랜지스터(M10)는 엔모스 트랜지스터로서 각각 제4 노드(n4) 전압과 제1 내부 클럭(CK1B)을 게이트로 입력받아, 제2 래치부(105) 출력이 논리 하이일 때 제3 노드(n3) 전압을 논리 로우로 풀 다운한다.
도 1의 플립플립(100)은 다음과 같은 사항을 고려할 필요가 있다.
(첫 째) 클럭(CK)의 하이 에지인 경우, 제1 래치부(103)에서 최종 출력까지의 속도.
클럭(CK)의 하이 에지에서 제2 전달 게이트(T2)와 제2 래치부(105)가 동작할 때, 데이터 처리 속도를 결정하는 경로는 제1 래치부(103)에 논리 로우(Low)의 데이터가 저장되어 있을 때, 즉 입력 데이터(D)가 논리 로우인 경우에 발생한다. 제2 내부클럭(CK1)은 클럭(CK)이 논리 하이로 천이된 후 2 게이트(Gate) 지연 후에 논리 하이(high)로 천이된다. 따라서, 최종 출력(Q)은 제2 전달 게이트(T2)가 턴 온(Turn-on) 되고 난 후, 제2 래치부(105)의 낸드 게이트(U2)와 출력 드라이버(107)를 거치는 대략 5 게이트 지연 후에 출력된다. 따라서, 도 1의 플립플랍(100)은 클럭(CK)의 하이 에지에서 최종 출력(Q)까지 5 게이트 지연이라는 상당한 속도 지연을 가진다.
(둘 째) 그 경로 상에 제어신호의 처리(Speed Path에의 CDN Gating)
제2 래치부(105)는, 제어신호(CDN)를 처리하기 위하여, 제3 노드(n3) 신호와 제어신호(CDN)를 부정-논리곱하는 낸드(NAND) 게이트(U2)를 포함하는데, 낸드 게이트(U2)도 처리 속도 지연을 유발할 수 있다.
(셋 째) 한편, 플립플랍(100)의 구동 능력(Driving Strength)를 키우기 위해 출력 드라이버(107)의 크기를 키우는 경우, 제2 래치부(105)의 낸드 게이트(U2)도 같이 커져야 한다. 따라서 설계시에 레이아웃 사이즈(Unit Block Layout Size)가 상대적으로 크게 된다. 이 경우, 제2 전달 게이트(T2)와, 이를 구동하기 위한 래치부-인버터(U1)의 크기를 키우지 않으면 증가된 로딩(Loading)으로 인하여 속도 지연이 생기게 된다.
이처럼, 도 1에 제시된 종래의 플립플랍(100)은 회로 내부에 데이터 처리 속도를 지연시키는 요소를 포함하고 있다.
본 발명의 목적은, 게이트 지연과 제어신호(CDN) 처리에 따른 지연을 줄임으로써 고속 처리가 가능하고 전류 소모가 적은 플립플랍 회로를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명 플립플랍 회로는, 입력 데이터(D)을 반전시킨 반전입력(DB)을 출력하는 제1 인버터와, 제1 래치부와, 제2 래치부와, 제1 및 제2 전달 게이트를 포함한다.
제1 래치부는 클럭(CK)이 논리 로우(Low)인 경우에 상기 제1 인버터의 출력을 동일한 위상으로 출력하며, 상기 클럭(CK)이 논리 하이(High)인 경우에 데이터를 래치하며, 제어신호(CDN)이 논리 로우인 경우에 상기 입력 데이터(D)에 무관하게 논리 하이를 출력하여 데이터를 리셋한다. 이때, 제1 래치부는 2 개의 인버터를 구비하여 상기 제1 인버터의 출력을 동일한 위상으로 제2 래치부에게 제공한다.
제2 래치부는 상기 클럭(CK)이 논리 하이인 경우에 상기 제1 래치부의 출력을 반전시켜 최종 출력(Q)을 직접 출력하면서, 상기 클럭(CK)이 논리 로우인 경우에 상기 최종 출력을 래치한다. 따라서, 본 발명 플립플랍 회로는 제2 래치부 이후에 별도의 출력 드라이버를 더 구비하지 않으며, 제2 래치부가 제어신호(CDN)을 처리하지 않는다.
제1 전달 게이트는 제1 내부클럭(CK1B)이 논리 하이이고, 제2 내부클럭(CK1)이 논리 로우인 경우에, 제1 인버터의 출력을 상기 제1 래치부로 전달한다. 다만, 제2 전달 게이트는 상기 클럭(CK)이 논리 하이이고, 제1 내부클럭(CK1B)이 논리 로우인 경우에, 제2 인버터의 출력을 상기 제2 래치부로 전달한다.
제2 래치부가 제어신호(CDN)을 처리하지 않는 대신에, 본 발명의 플립플랍은 제어신호(CDN)을 클럭(CK)과 결합시킨다. 이를 위해, 플립플랍은 제어신호(CDN)를 반전한 반전 제어신호(CDNB)와 상기 클럭(CK)을 부정-논리합하여 상기 제1 내부클럭(CK1B)을 출력하는 NOR 게이트를 포함하고, 상기 NOR 게이트의 출력을 반전시켜 상기 제2 내부클럭(CK1)을 출력하는 클럭버퍼를 구비한다.
제1 노드와 제2 노드 사이에 마련된 상기 제1 래치부는, 상기 제1 노드와 제5 노드 사이에 마련된 제2 인버터와, 상기 제5 노드와 제2 노드 사이에 마련된 제3 인버터와, 상기 클럭(CK)이 논리 하이인 경우에 상기 제5 노드 전압을 래치하며, 상기 제어신호(CDN)이 논리 로우인 경우에 상기 제1 노드를 논리 하이를 풀 업하는 제1 키퍼를 구비한다.
제3 노드와 상기 최종 출력 사이에 마련된 상기 제2 래치부는, 상기 제3 노드와 최종 출력 사이에 마련된 제4 인버터와, 상기 클럭(CK)이 논리 로우인 경우에 상기 최종 출력을 래치하는 제2 키퍼를 구비한다.
본 발명에 따른 플립플랍은 속도 지연을 야기하는 제어신호(CDN)를 클럭(CK) 부분에 포함시켜 구성하고, 제2 전달 게이트의 엔모스 트랜지스터를 클럭(CK) 자체로 제어하여, 제1 래치부 동작 이후에 최종 출력까지의 게이트 지연을 줄였다.
또한, 본 발명의 플립플랍은 출력 데이터를 리셋하는데 사용되는 비동기 제어신호(CDN)가 인가되었을 때 클럭(CK)에 의한 불필요한 전류 소모를 제거함으로써 저 전력 소모를 구현하였다.
도 1은 종래의 통상적인 플립플랍의 회로도, 그리고
도 2는 본 발명의 일 실시 예에 따른 플리플랍의 회로도이다.
이하 도면을 참조하여 본 발명을 더욱 상세히 설명한다.
도 2를 참조하면, 플립플랍(200)은 입력 데이터(D)의 위상을 반전시킨 반전입력(DB)을 출력하는 제1 인버터(Inverter)(201)와, 제1 노드(n11)와 제2 노드(n12) 사이에 마련되어 제1 인버터(201)의 출력을 반전시키지 않고 래치하는 제1 래치부(Latch)(203)와, 제3 노드(n13)와 최종 출력단(Q) 사이에 마련되어 제1 래치부(203)의 출력을 반전시켜 래치하여 최종 출력(Q)을 구동하는 제2 래치부(205)와, 제1 인버터(201)와 제1 노드(n11) 사이에 마련되어 제1 인버터의 출력을 제1 래치부(203)로 전달하는 제1 전달 게이트(Transmission Gate 또는 Pass Gate)(T11)와, 제2 노드(n12)와 제3 노드(n13) 사이에 마련되어 제1 래치부(203)의 출력을 제2 래치부(205)로 전달하는 제2 전달 게이트(T21)와, 제어신호(CDN)을 반전시킨 반전 제어신호(CDNB)를 출력하는 제5 인버터(207)와, 클럭(CK)과 반전 제어신호(CDNB)를 부정-논리합하여 제1 내부 클럭(CK1B)을 출력하는 NOR 게이트(209)와, NOR 게이트(207) 출력을 반전시켜 제2 내부 클럭(CK1)을 출력하는 클럭 버퍼(211)를 포함한다.
우선, NOR 게이트(207)는 클럭(CK)과 반전 제어신호(CDNB)를 부정-논리합하기 때문에, 제어신호(CDN)의 위상이 논리 하이(High)인 경우(즉 반전 제어신호(CDNB)가 논리 로우(Low)인 경우)에, 클럭(CK)을 반전한 제1 내부클럭(CK1B)를 출력한다. 만약, 제어신호(CDN)가 논리 로우(즉, 반전 제어신호(CDNB)가 논리 하이)이면, 제1 내부클럭(CK1B)는 논리 로우를 출력하고, 제2 내부클럭(CK1)은 논리 하이가 된다.
제1 전달 게이트(T11)는 제1 내부클럭(CK1B)이 논리 로우이고 제2 내부 클럭(CK1)이 논리 하이일때, 제1 인버터(201)의 출력을 제1 래치부(203)로 전달하므로, 제1 래치부(203)는 클럭(CK)이 논리 로우(Low)로 천이될 때 제1 인버터(201)의 출력을 전달받고 클럭(CK)이 논리 하이가 되면 전달받은 데이터를 래치한다.
반대로, 제2 전달 게이트(T21)는 클럭(CK)이 논리 하이이고 제1 내부 클럭(CK1B)이 논리 로우일때, 제1 래치부(203)의 출력을 제2 래치부(205)로 전달하므로, 제2 래치부(205)는 클럭(CK)이 논리 하이로 천이될 때 제1 래치부(203)의 출력을 전달받아 최종 출력(Q)을 출력하고 클럭(CK)이 논리 로우가 되면 최종 출력(Q)을 래치한다.
제1 래치부(203)는 도 1에 도시된 종래의 플립플랍(100)의 제1 래치부(103)의 출력단에 인버터를 더 구비한 구성으로서, 입력 데이터(D)와 반대의 위상을 가지는 데이터를 출력이다.
제1 래치부(203)는 제1 노드(n11)와 제5 노드(n15) 사이에 배치된 제2 인버터(U201)와, 제5 노드(n15)와 제2 노드(n12) 사이에 마련되어 제2 인버터(U201)의 출력을 반전시키는 제3 인버터(U203)와, 제1 키퍼를 포함한다.
제1 키퍼는 클럭(CK)이 논리 하이인 경우에 제5 노드(n15) 전압을 래치하며, 제어신호(CDN)가 논리 로우인 경우에 제1 노드(n11)를 강제로 논리 하이로 풀 업(Pull Up)하여 데이터를 리셋한다.
제1 키퍼는 제1 동작전압(Vdd)과 제2 동작전압(Vss) 사이에 직렬로 배치된 클럭제어-인버터(Clocked Inverter) 구조의 제1 내지 제4 트랜지스터(M201, M202, M203, M204)와, 제5 및 제6 트랜지스터(M205, M206)와, 제2 트랜지스터(M202)와 제3 트랜지스터(M203)의 접점 전압을 제1 노드(n11)로 피드백하는 피드백 라인을 구비한다.
제1 트랜지스터(M201)와 제2 트랜지스터(M202)는 제1 동작전압(Vdd)과 제1 노드(n11) 사이에 직렬로 배치된 피모스(PMOS) 트랜지스터로서 각각 제5 노드(n15) 전압과 제1 내부 클럭(CK1B)을 게이트 단자로 입력받아, 클럭(CK)이 논리 하이이면서 제2 인버터(U201)의 출력이 논리 로우일 때 제1 노드(n11) 전압을 논리 하이로 풀 업하여 제2 인버터(U201)의 출력을 논리 로우(제1 래치부의 출력을 논리 하이)로 래치한다. 제3 트랜지스터(M203)와 제4 트랜지스터(M204)는 제1 노드(n11)와 제2 동작전압(Vss) 사이에 직렬로 배치된 엔모스(NMOS) 트랜지스터로서 각각 제5 노드(n15) 전압과 제2 내부 클럭(CK1)을 게이트 단자로 입력받아, 클럭(CK)이 논리 하이이면서 제2 인버터(U201)의 출력이 논리 하이일 때 제1 노드(n11) 전압을 논리 로우로 풀 다운(Pull Down)하여 제2 인버터(U201)의 출력을 논리 하이(제1 래치부의 출력을 논리 로우)로 래치한다.
엔모스인 제5 트랜지스터(M205)는 제1 노드(n11)와 제2 동작전압(Vss) 사이에 제3 트랜지스터(M203) 및 제4 트랜지스터(M204)와 함께 직렬로 연결된다. 피모스인 제6 트랜지스터(M206)는 제1 트랜지스터(M201)와 병렬로 연결된다. 제5 트랜지스터(M205)와 제6 트랜지스터(M206)는 게이트 단자로 제어신호(CDN)를 입력받아 제어된다. 제어신호는 CDN(Clear Data at the Negative edge)으로 약칭되는 비동기 신호(asynchronous signal)로서, 최종 출력(Q)을 리셋하는데 사용한다.
제2 래치부(205)는, 제3 노드(n13)와 제4 노드(n14) 사이에 배치된 제4 인버터(U205)와, 제2 키퍼를 포함한다. 도 1에 도시된 종래의 제2 래치부(105)와 달리, 제2 래치부(205)에서 제어신호(CDN)를 처리하기 위한 구성을 포함하지 않는다.
제2 키퍼는 클럭(CK)이 논리 로우인 경우에 제4 노드(n14) 전압, 즉 최종 출력(Q)을 래치한다. 제2 키퍼는 제1 동작전압(Vdd)과 제2 동작전압(Vss) 사이에 직렬로 배치된 클럭제어-인버터 구조의 제7 내지 제10 트랜지스터(M207, M208, M209, M210)와, 제8 트랜지스터(M208)와 제9 트랜지스터(M209)의 접점 전압을 제3 노드(n13)로 피드백하는 피드백 라인을 포함한다.
제7 트랜지스터(M207)와 제8 트랜지스터(M208)는 제1 동작전압(Vdd)과 제3 노드(n13) 사이에 직렬로 배치된 피모스 트랜지스터로서 각각 제4 노드(n14) 전압과 제2 내부 클럭(CK1)을 게이트로 입력받아, 클럭(CK)이 논리 로우이고 제2 래치부(205) 출력이 논리 로우일 때 제3 노드(n13) 전압을 논리 하이로 풀 업하여 제2 래치부(205)의 출력을 논리 로우로 래치한다. 제9 트랜지스터(M209)와 제10 트랜지스터(M210)는 제3 노드(n13)와 제2 동작전압(Vss) 사이에 직렬로 배치된 엔모스 트랜지스터로서 각각 제4 노드(n14) 전압과 제1 내부 클럭(CK1B)을 게이트로 입력받아, 클럭(CK)이 논리 로우이고 제2 래치부(205) 출력이 논리 하이일 때 제3 노드(n13) 전압을 논리 로우로 풀 다운하여 제2 래치부(205)의 출력을 논리 하이로 래치한다.
이하에서는 본 발명의 플립플랍(200)의 동작을 설명한다.
<클럭(CK)이 논리 로우인 구간의 동작, 제어신호(CDN) 논리 하이>
제어신호(CDN)가 논리 하이인 상태에서 클럭(CK)이 논리 로우(Low)로 천이되면, 제1 내부클럭(CK1B)은 논리 하이가 되고 제2 내부 클럭(CK1)은 논리 로우가 되면서 제1 전달 게이트(T11)가 턴 온(Turn On)되어 제1 인버터(201)의 출력(반전 입력데이터 DB)을 제1 래치부(203)로 전달한다.
내부클럭(CK1B, CK1)에 의해 제어되는 제2 및 제3 트랜지스터(M202, M203)가 턴 오프(Turn Off)된다. 따라서 제1 인버터(201)에서 출력되는 반전입력(DB)이 제1 노드(n11)로 전달되는 중에 제5 노드(n15) 전압이 제1 노드(n11)로 피드백되지 않으므로, 제1 인버터(201)와 제1 키퍼 사이의 신호 다툼(Signal Fighting)이 발생하지 않는다. 제3 인버터(U203)는 제2 인버터(U201)의 출력을 다시 반전시켜 출력하므로, 제1 래치부(203)는 입력 데이터(D)와 반대 논리 값을 가지는 데이터를 출력한다.
클럭(CK)이 논리 로우인 동안, 제2 전달 게이트(T21)는 턴 오프된 반면, 제8 및 제9 트랜지스터(M208, M209)는 턴 온되어, 제3 노드(n13)는 이전 사이클의 데이터를 유지한다. 이러한 상태는 클럭(CK)의 위상이 다시 바뀌어 내부 클럭(CK1B, CK1)의 위상이 다시 바뀔 때까지 계속된다.
<클럭(CK)이 논리 하이인 구간의 동작, 제어신호(CDN) 논리 하이>
제어신호(CDN)가 논리 하이인 상태에서 클럭(CK)이 다시 논리 하이로 천이되면, 제1 내부클럭(CK1B)은 논리 로우가 되면서, 제2 전달 게이트(T21)가 제1 래치부(203)의 출력을 제2 래치부(205)로 전달하고, 내부클럭(CK1B, CK1)에 의해 제어되는 제8 및 제9 트랜지스터(M208, M209)가 턴 오프된다. 역시 제1 래치부(203)의 출력이 제3 노드(n13)로 전달되는 중에 제4 노드(n14) 전압이 제3 노드(n13)로 피드백되지 않는다.
클럭(CK)이 논리 하이인 동안, 제1 전달 게이트(T11)는 턴 오프된 반면, 제2 및 제3 트랜지스터(M202, M203)는 턴 온되어, 제1 노드(n11)는 이전 사이클의 데이터를 유지한다. 이러한 상태는 클럭(CK)의 위상이 다시 바뀌어 내부 클럭(CK1B, CK1)의 위상이 다시 바뀔 때까지 계속된다.
제2 래치부(205)는 제4 인버터(U205)만을 구비하므로, 제1 래치부(203)에서 출력되는 반전 입력(DB)을 다시 반전시켜 입력 데이터(D)와 동일한 위상의 데이터를 최종 출력한다.
<제어신호(CDN)에 의한 리셋>
제어신호(CDN)가 논리 하이인 경우의 동작은 위에서 설명한 것과 같다.
제어신호(CDN)가 논리 로우가 되면 최종 출력(Q)을 논리 로우로 리셋한다. 도 2의 플립플랍(200)은, 도 1에 도시된 종래의 플립플립(100)과 달리, 제2 래치부(205)에서 제어신호(CDN)를 처리하지 않는다. 대신에, NOR 게이트(209)를 이용하여 클럭(CK) 신호와 결합하여 처리한다.
제어신호(CDN)가 논리 로우인 경우 반전 제어신호(CDNB)가 논리 하이가 된다. 반전 제어신호(CDNB)와 클럭(CK)을 입력받는 NOR 게이트(209)에 의해, 클럭(CK)에 관계없이, 제1 내부클럭(CK1B)은 강제로 논리 로우가 되고, 제2 내부클럭(CK1)은 강제로 논리 하이가 된다. 이에 따라 제어신호(CDN)이 인가되면, 클럭(CK)의 구동에 의해서도 내부 회로가 동작하지 않게 되어 클럭(CK)에 의한 불필요한 전류 소모를 방지할 수 있다. 또한, 제1 전달 게이트(T11)가 턴 오프되어, 입력 데이터(D)가 플립플랍(200)에 제공되지 않는다. 한편, 제5 트랜지스터(M205)는 제어신호(CDN)에 의해 턴 오프되지만, 내부클럭(CK1B, CK1)에 의해 턴 온 된 제2 및 제3 트랜지스터(M202, M203)와 제어신호(CDN)에 의해 턴 온된 제6 트랜지스터(M206)가 제1 노드(n11)를 강제로 논리 하이로 풀 업함에 따라, 제5 노드(n15)가 논리 로우가 되고, 제3 인버터(U203)에 의해 제1 래치부(203)의 출력은 강제로 논리 하이로 리셋된다.
제2 전달 게이트(T21)는 제1 내부클럭(CK1B)에 의해 턴 온되어, 제2 래치부(205)가 제1 래치부(203)의 논리 하이 출력을 반전시킴으로써, 최종 출력(Q)은 논리 로우가 된다. 이때, 제2 래치부(205)의 피드백 경로인 제2 키퍼는 제8 및 제9 트랜지스터(M208, M209)가 내부클럭(CK1B, CK1)에 의해 턴 오프되면서 동작하지 않는다.
따라서, 제어신호(CDN)이 논리 로우가 되면, 클럭(CK)과 입력 데이터(D)의 상태에 불문하고, 최종 출력(Q)이 논리 로우로 리셋된다.
<출력 드라이버의 제거>
도 2에 도시된 것처럼, 본 발명의 플립플랍(200)은 제2 래치부(205) 이후에 다른 출력 드라이버를 구비하지 않는다. 다시 말해, 제2 전달 게이트(T21) 이후에 단지 하나의 인버터, 즉 제4 인버터(U205)로 최종 출력(Q)를 구동한다. 제2 래치부(205)에서 데이터를 래치하는 피드백 트랜지스터들(M207, M208, M209, M210)의 사이즈는 전류 구동 능력(Driving Strength)이 커짐에 비례하여 커질 필요가 없으므로, 이들 트랜지스터들의 게이트 부하(Gate Loading)는 플립플랍(200)의 전류 구동 능력(Driving Strength)이 커질수록 상대적으로 작아진다.
제2 래치부(205) 이후에 별도의 출력 드라이버를 구비하여 제2 래치부(205)의 출력을 반전시키지 않는 대신에, 최종 출력(Q)이 입력 데이터(D)와 동일한 신호 위상(Signal Phase)을 맞추기 위하여 제1 래치부(203)는 두 개의 인버터(U201, U203)을 구비하여 입력 데이터(D)와 반대 위상의 데이터를 래치한다.
<클럭(CK)에 의해 제2 전달 게이트의 제어>
또한, 본 발명의 제2 전달 게이트(T21)를 구성하는 엔모스 트랜지스터는, 종래에 제2 내부클럭(CK1)에 의해 제어된 것과 달리, 클럭(CK)에 의해 제어된다.
이 경우 클럭(CK)의 부하(loading)가 증가함에 따른 문제가 발생할 수 있다. 그러나 클럭(CK)은 별도의 드라이버에 의해 구동되며, 클럭(CK)의 부하가 게이트 부하뿐만 아니라 라인 부하(Line loading) 성분도 포함하게 되므로 게이트 커패시턴스의 증가가 클럭(CK)의 부하 증가에 크게 작용하지 않는다.
또한, 클럭(CK)의 천이 시간(Transition time)이 긴 경우에, 제2 전달 게이트(T21)의 동작 지연을 염려할 수 있다. 제1 래치부(203)에 논리 로우가 래치된 경우에, 제2 전달 게이트(T21)는 클럭(CK)에 의해 제어되는 엔모스 트랜지스터가 턴 온 되어야 데이터 전달을 수행하므로, 클럭(CK)의 신호 천이가 긴 경우에 성능 저하가 발생할 여지가 있다.
그러나 제2 전달 게이트(T21)를 통한 데이터 전달 속도가 종래의 플립플랍(100)에 비하여 개선된다. 도 1에 도시된 종래의 플립플랍(100)에서, (1) 클럭(CK)의 긴 신호 천이가 클럭버퍼(109)에 동일한 영향을 준다는 점과 (2) 제2 전달 게이트(T2)의 엔모스를 제어하는 제2 내부클럭(CK1)이 두 개의 클럭버퍼(109, 111)를 거치는 지연을 가진다는 점을 고려하면, 본 발명의 플립플랍(200)에서 제2 전달 게이트(T21)의 엔모스를 클럭(CK) 자체로 제어하는 것이 속도면에서 오히려 유리하다.
또한, 제1 내부클럭(CK1B)이 제2 전달 게이트(T21)의 피모스(미도시)를 턴 온하면, 피모스를 통해 방전에 도움을 받으므로 플립플랍(200)의 처리가 실패하거나 속도 지연이 심각해지는 문제가 발생하지 않는다. 따라서 제2 전달 게이트(T21)를 사용하여 제2 래치부(205)를 구동하는 것이, 단순히 인버터 구조로 제2 래치부(205)의 입력단을 구성하는 것보다 성능 면에서 유리하다.
이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어서는 안 될 것이다.

Claims (6)

  1. 입력 데이터(D)을 반전시킨 반전입력(DB)을 출력하는 제1 인버터와,
    클럭(CK)이 논리 로우(Low)인 경우에 상기 제1 인버터의 출력과 동일한 논리 값을 가지는 데이터를 출력하며, 상기 클럭(CK)이 논리 하이(High)인 경우에 데이터를 래치하며, 제어신호(CDN)가 논리 로우인 경우에 상기 입력 데이터(D)에 무관하게 논리 하이를 출력하여 데이터를 리셋하는 제1 래치부;
    상기 클럭(CK)이 논리 하이인 경우에 상기 제1 래치부의 출력을 반전시켜 최종 출력(Q)을 구동하면서, 상기 클럭(CK)이 논리 로우인 경우에 상기 최종 출력을 래치하는 제2 래치부;
    제1 내부클럭(CK1B)이 논리 하이이고, 제2 내부클럭(CK1)이 논리 로우인 경우에, 상기 제1 인버터의 출력을 상기 제1 래치부로 전달하는 제1 전달 게이트; 및
    상기 클럭(CK)이 논리 하이이고, 제1 내부클럭(CK1B)이 논리 로우인 경우에, 상기 제1 래치부의 출력을 상기 제2 래치부로 전달하는 제2 전달 게이트;
    상기 제어신호(CDN)를 반전한 반전 제어신호(CDNB)와 상기 클럭(CK)을 부정-논리합하여 상기 제1 내부클럭(CK1B)을 출력하는 NOR 게이트; 및
    상기 NOR 게이트의 출력을 반전시켜 상기 제2 내부클럭(CK1)을 출력하는 클럭버퍼를 구비하는 것을 특징으로 하는 플립플랍 회로.
  2. 제1항에 있어서,
    제1 노드와 제2 노드 사이에 마련된 상기 제1 래치부는,
    상기 제1 노드와 제5 노드 사이에 마련된 제2 인버터;
    상기 제5 노드와 제2 노드 사이에 마련된 제3 인버터; 및
    상기 클럭(CK)이 논리 하이인 경우에 상기 제5 노드의 전압을 래치하며, 상기 제어신호(CDN)가 논리 로우인 경우에 상기 제1 노드를 논리 하이로 풀 업하는 제1 키퍼를 구비하는 것을 특징으로 하는 플립플랍 회로.
  3. 제2항에 있어서,
    상기 제1 키퍼는,
    제1 동작전압(Vdd)과 상기 제1 노드 사이에 배치되고 상기 제5 노드의 전압을 게이트 단자로 입력받는 피모스 트랜지스터인 제1 트랜지스터;
    상기 제1 동작전압(Vdd)과 상기 제1 노드 사이에 상기 제1 트랜지스터와 직렬로 연결되고 상기 제1 내부 클럭(CK1B)을 게이트 단자로 입력받는 피모스 트랜지스터인 제2 트랜지스터;
    상기 제1 노드와 제2 동작전압(Vss) 사이에 배치되고 상기 제5 노드의 전압을 게이트 단자로 입력받는 엔모스 트랜지스터인 제3 트랜지스터;
    상기 제1 노드와 제2 동작전압(Vss) 사이에 상기 제3 트랜지스터와 직렬로 연결되고 상기 제2 내부 클럭(CK1)을 게이트 단자로 입력받는 엔모스 트랜지스터인 제4 트랜지스터;
    상기 제1 노드와 제2 동작전압(Vss) 사이에 상기 제3 트랜지스터와 직렬로 연결되고 상기 제어신호(CDN)를 게이트 단자로 입력받는 엔모스 트랜지스터인 제5 트랜지스터; 및
    상기 제1 트랜지스터와 병렬로 연결된 피모스인 제6 트랜지스터를 포함하는 것을 특징으로 하는 플립플랍 회로.
  4. 제1항에 있어서,
    제3 노드와 상기 최종 출력 사이에 마련된 상기 제2 래치부는,
    상기 제3 노드와 최종 출력 사이에 마련된 제4 인버터; 및
    상기 클럭(CK)이 논리 로우인 경우에 상기 최종 출력을 래치하는 제2 키퍼를 구비하는 것을 특징으로 하는 플립플랍 회로.
  5. 제4항에 있어서,
    상기 제2 키퍼는,
    제1 동작전압(Vdd)과 상기 제3 노드 사이에 배치되고 상기 최종 출력을 게이트 단자로 입력받는 피모스 트랜지스터인 제7 트랜지스터;
    상기 제1 동작전압(Vdd)과 상기 제3 노드 사이에 상기 제7 트랜지스터와 직렬로 연결되고 상기 제2 내부 클럭(CK1)을 게이트 단자로 입력받는 피모스 트랜지스터인 제8 트랜지스터;
    상기 제3 노드와 제2 동작전압(Vss) 사이에 배치되고 상기 최종 출력을 게이트 단자로 입력받는 엔모스 트랜지스터인 제9 트랜지스터; 및
    상기 제3 노드와 제2 동작전압(Vss) 사이에 상기 제9 트랜지스터와 직렬로 연결되고 상기 제1 내부 클럭(CK1B)을 게이트 단자로 입력받는 엔모스 트랜지스터인 제10 트랜지스터를 포함하는 것을 특징으로 하는 플립플랍 회로.
  6. 제1항에 있어서,
    상기 제어신호(CDN)를 반전시킨 반전 제어신호(CDNB)를 출력하는 제5 인버터를 더 포함하는 것을 특징으로 하는 플립플랍 회로.
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