CN106797212B - 在集成电路器件中提供电压电平移位的电路和方法 - Google Patents

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Abstract

一种用于在集成电路中提供电压电平移位的电路，其包括：反相器(610)，其具有被耦接来接收具有第一电压电平(VDDL)的输入信号；输出级(618)，其具有与第二晶体管(622)串联耦接的第一晶体管(620)；以及位于第一晶体管与第二晶体管之间的输出节点(660)，所述输出节点生成具有第二电压电平(VDDH)的输出信号(OUT)。第二晶体管的栅极(622)被耦接到反相器的输出端(616)。上拉晶体管(630)，其被耦接在具有第二电压电平的参考电压(VDDH)与第一晶体管的栅极(649)之间。开关(624)，其被耦接在第一晶体管的栅极与第二晶体管的栅极之间，以控制在第一晶体管的栅极上的电压。还公开了一种在集成电路中提供电压电平移位的方法。

Description

在集成电路器件中提供电压电平移位的电路和方法
技术领域
本发明大体涉及集成电路器件，具体地，涉及在集成电路器件中提供电压电平移位的电路和方法。
背景技术
集成电路常常涉及数据传输，不管是在集成电路内部的数据传输还是与外部装置的数据传输。数据传输在大多数集成电路中都是重要的方面。数据传输的错误不仅仅影响集成电路的运行，而且也影响结合该集成电路器件的装置或系统的运行。而且，数据传输还影响集成电路器件的性能。例如，数据传输的速度可能取决于数据的电压电平，因此也取决于集成电路器件的速度。
数据传输典型地按照预定的标准被执行，其中数据信号必须符合特定的定时(timing)和电压特征。更重要地，在集成电路中，可能需要以与数据的原始电压不同的电压来传输数据。例如，集成电路可能实施不同的电源参考电压，其中集成电路的特定电路可能在第一参考电压上运行，而其它电路可能在第二参考电压上运行。因此，有必要在集成电路中执行信号的电压电平转换。因此，希望提供从特定电压到更高电压的电压电平转换的改进电路。
发明内容
公开了用于在集成电路中提供电压电平移位的电路。所述电路包括：反相器，其具有被耦接以接收具有第一电压电平的输入信号的输入；输出级，其具有与第二晶体管串联耦接的第一晶体管，以及输出节点，其在所述第一晶体管与第二晶体管之间，输出节点生成具有第二电压电平的输出信号。所述第二晶体管的栅极被耦接到反相器的输出。上拉晶体管，其被耦接在具有所述第二电压电平的参考电压与所述第一晶体管的栅极之间。开关，其被耦接在所述第一晶体管的栅极与所述第二晶体管的栅极之间，以控制在所述第一晶体管的栅极上的电压。
可选地，所述第一晶体管包括第一p沟道晶体管；所述第二晶体管包括第一n沟道晶体管；以及所述开关包括与第二n沟道晶体管并联耦接的第二p沟道晶体管。
可选地，所述开关的第一源极/漏极对被耦接到所述第一p沟道晶体管的栅极。
可选地，所述开关的第二源极/漏极对被耦接到所述第一n沟道晶体管的栅极。
可选地，所述第二n沟道晶体管的栅极被耦接到所述反相器的输入。
可选地，所述第二p沟道晶体管的栅极被耦接到所述第一p沟道晶体管的栅极。
可选地，所述输出节点被耦接到所述上拉晶体管的栅极。
根据另一个实施例，一种用于在集成电路中提供电压电平移位的电路，其包括：第一电路模块，其被耦接以接收具有第一电压电平的第一参考信号；第二电路模块，其被耦接以接收具有所述第二电压电平的第二参考信号；以及电压电平移位电路。所述电压电平移位电路包括：反相器，其具有被耦接以接收具有所述第一电压电平的输入信号的输入；输出级，其具有与第二晶体管串联耦接的第一晶体管，以及输出节点，其在所述第一晶体管与第二晶体管之间，生成具有第二电压电平的输出信号。所述第二晶体管的栅极被耦接到反相器的输出。上拉晶体管，其被耦接在具有所述第二电压电平的参考电压与所述第一晶体管的栅极之间。开关，其被耦接在所述第一晶体管的栅极与所述第二晶体管的栅极之间，以控制在所述第一晶体管的栅极上的电压。
可选地，所述第一晶体管包括第一p沟道晶体管；所述第二晶体管包括第一n沟道晶体管；以及所述开关包括与第二n沟道晶体管并联耦接的第二p沟道晶体管。
可选地，所述开关的第一源极/漏极对被耦接到所述第一p沟道晶体管的栅极，并且所述开关的第二源极/漏极对被耦接到所述第一n沟道晶体管的栅极。
可选地，所述第二n沟道晶体管的栅极被耦接到所述反相器的输入，并且所述第二p沟道晶体管的栅极被耦接到所述第一p沟道晶体管的栅极。
可选地，所述输出节点被耦接到所述上拉晶体管的栅极。
可选地，所述第一电路模块包括：可配置逻辑单元和所述电压电平移位电路。
可选地，所述集成电路包括多个电路模块，所述多个电路模块包括所述第一电路模块和所述第二电路模块；以及所述多个电路模块中的每个电路模块均包括：可配置逻辑单元和电平移位电路。
还描述了一种在集成电路中提供电压电平移位的方法。所述方法包括：将具有第一电压电平的输入信号耦接到反相器的输入；将输出级的第一晶体管与所述输出级的第二晶体管串联耦接；将所述第二晶体管的栅极耦接到所述反相器的输出；将上拉晶体管耦接在具有第二电压电平的参考电压与所述第一晶体管的栅极之间；用被耦接在所述第一晶体管的栅极与所述第二晶体管的栅极之间的开关来控制在所述第一晶体管的栅极处的电压；以及在所述第一晶体管与第二晶体管之间的输出节点处生成具有所述第二电压电平的输出信号。
可选地，用被耦接在所述第一晶体管的栅极与所述第二晶体管的栅极之间的开关来控制在所述第一晶体管的栅极处的电压包括：实施的所述开关具有p沟道晶体管，所述p沟道晶体管与n沟道晶体管并联耦接。
可选地，所述方法还包括：将所述开关的第一源极/漏极对耦接到所述第一p沟道晶体管的栅极；以及将所述开关的第二源极/漏极对耦接到所述第一n沟道晶体管的栅极。
可选地，所述方法还包括：将所述第二n沟道晶体管的栅极耦接到所述反相器的输入，以及将所述第二p沟道晶体管的栅极耦接到所述第一p沟道晶体管的栅极。
可选地，所述方法还包括：将在所述输出节点处的输出信号耦接到所述上拉晶体管的栅极。
可选地，所述方法还包括：在所述集成电路中实施包括所述第一电路模块和第二电路模块的多个电路模块。所述多个电路模块中的每个电路块均包括：可配置逻辑单元和电平移位电路。
通过考虑具体实施方式和权利要求将了解其它特征。
附图说明
图1是集成电路的框图，其具有能够进行电压电平移位的电路；
图2是图1的集成电路的可编程资源的一部分的框图；
图3是图2的电路的两个可配置逻辑单元的框图；
图4是图2的电路的可配置逻辑单元的阵列的框图，其具有用户可选择的电压电平移位电路；
图5是图4的电路的选择电路401的框图；
图6是图2的电压电平移位电路212的框图；
图7是示出图5的电平移位电路的运行的时序图；
图8是用于对具有可编程资源的器件进行编程的系统的框图；
图9是具有可编程资源的器件的框图，其中可编程资源能够实施图1-6的电路；
图10是图9的器件的可配置逻辑单元的框图；以及
图11是示出在集成电路器件中提供电压电平移位的方法的流程图。
具体实施方式
虽然说明书包括对本发明的一个或多个实施例的特征进行限定的且被认为具有新颖性的权利要求，但可以相信，通过结合附图来考虑说明书将更好地理解该方法和电路。虽然公开了各种电路和方法，但应当理解，所述电路和方法仅仅是创造性布置的示例，它们可以以各种形式被体现。因此，说明书中公开的特定的结构和功能细节不应当被解释为限制，而应当仅被解释为用作权利要求的基础，以及用于教导本领域技术人员的代表性基础，从而使本领域技术人员能够以不同的方式利用实质上的创造性布置和适当复杂的结构。而且，在此使用的术语和措辞并非意图限制，而是提供对电路和方法的能理解的描述。
下面阐述的电路和方法描述信号在两个功率域(power domain)之间的电平移位，并且在两个功率域的电平不是相差太远的场合下找到具体的应用。与传统的电平移位器相比较，该电路和方法具有更低的延迟和面积开销的优点。电平移位器也可以被合并在可编程逻辑器件(PLD)的互连架构中，诸如现场可编程逻辑器件(FPGA)。FPGA架构由CLE和互连元件组成，其中用户可以通过该架构实施自定义的数据路径。与传统的方案相比，FPGA架构这样的实施例在实现电平移位时没有任何额外的延时开销。各个CLE/互连元件可根据客户要求而被编程用于低功率/高速度模式。使用具有电源的串联NMOS和PMOS晶体管并使用NMOS晶体管可以实施该模式，从而创建虚拟低压电源导轨Vdd-Vth。电压电平移位电路可被用于将具有特定电压电平的信号转换成更高的电压电平。
更具体地，一种用于在集成电路中提供电压电平移位的电路，其可包括：反相器，其具有被耦接以接收具有第一电压电平的输入信号的输入；输出级，其具有与第二晶体管串联耦接的第一晶体管，以及输出节点，其在第一晶体管与第二晶体管之间，以生成具有第二电压电平的输出信号。第二晶体管的栅极被耦接到反相器的输出。上拉晶体管，其被耦接在具有第二电压电平的参考电压与第一晶体管的栅极之间。开关，其被有利地耦接在所述第一晶体管的栅极与所述第二晶体管的栅极之间，以控制在第一晶体管的栅极上的电压，其中开关和上拉晶体管能够使信号在功率参考电压VDDL与更高的功率参考电压VDDH之间进行电压转换。与具有弱的上拉晶体管(被耦接在较高电压与生成输出信号的最后的反相器的输入之间)的传统电平移位器相比，所述电路和方法提供具有改进的转换速率的、更快的电压电平转换。
首先参考图1，图1示出了集成电路的框图，该集成电路具有能够进行电压电平移位的电路。具体地，输入/输出端口102被耦接到控制电路104，控制电路104控制具有配置存储器108的可编程资源106。可以通过配置控制器110将配置数据(在下面参照图9-11更详细地进行描述)提供到配置存储器108。所述配置数据使得可配置单元109能够运行，这将在下面参照图11更详细地进行描述。虽然在下面更详细地显示和描述了CLE，但应当理解，可以与任何类型的集成电路一起来使用电压电平移位电路，并且电压电平移位电路能够使得不同于CLE的电路模块交替地接通电源。单独的存储器112(例如可以是非易失性存储器)可被耦接到控制电路104和可编程资源106。另一个电路114可被耦接到控制电路104和存储器112，并且可以借助于I/O端口116与集成电路器件外部的信号进行通信。其它I/O端口可被耦接到集成电路器件的电路，诸如，所示的被耦接到控制电路104的I/O端口118。
现参考图2，图2示出了图1的集成电路的可编程资源的一部分202的框图。以矩阵显示的多个CLE被耦接以接收多个电压中的至少一个电压。虽然显示了三行CLE，且该三行CLE包括具有CLE 203和206-210的第一行、具有CLE 214-220的第二行和具有CLE 224-230的第三行，但应当理解，CLE的矩阵可包括更多数目的CLE的行和列。接收第一电源参考电压的CLE在图2上被称为低功率CLE，以及接收高于第一电源参考电压的第二电压的CLE被称为高功率CLE。每个CLE均包括多个输入204，并且具有至少一个输出205。
通过图2的CLE的一个路径，高功率CLE 224的输入232被耦接以接收输入信号(IN)，并且在CLE 224的输出234处的、具有高电压(例如，VDDH)的输出信号被耦接到高功率CLE 216的输入235。高功率CLE 216也被耦接到低功率CLE 214的输出236，因此在输入237处接收具有较低电压(例如，VDDL)的输入信号。CLE 216的输出238被耦接到CLE 218的输入240，并且输出242被耦接到CLE 210的输入244，CLE 210在输出246处生成输出信号(OUT)。然而，为了使高功率CLE 216在它的输入204处能够处理数据，电压电平转换器212被包括在CLE 214的输出与CLE 216的输入之间。也就是说，从低功率域(例如，VDDL域)过渡到高功率域(例如，VDDH域)的信号，或从某一高功率域过渡到另一高功率域的信号，需要电平移位，正如下面更详细地描述的。
虽然电压电平转换器212被显示为独立于CLE，并且被实施为互连结构的一部分，但是正如下面更详细地描述的，应当理解的是，电压电平转换器212可被实施为CLE的一部分。而且，虽然根据如图2中突出显示的特定数据路径的需要只显示了单个电压电平转换器212，但应当理解，电压电平转换器可以与每个CLE的每个输出相关联，其中电压电平转换器可被选择地使用，正如下面将更详细地描述的。
现参考图3，图3示出了图2的电路的两个可配置逻辑单元109的框图。图3显示第一CLE 109，第一CLE 109具有CLE模块302和对应的互连模块304，CLE模块302在输入303处接收参考电压，对应的互连模块304在输入305和309处接收参考电压，第一CLE 109的输出被耦接到具有CLE模块306和对应的互连模块308的第二CLE 109。图3的电路布置显示了这样的结构：CLE 302的输出处于第一电压电平VDD1(基于被施加到输入303的VDD1参考电压)并且被转换成更高的电压电平VDD2，以使得由CLE模块306收的电压电平是适当的电压电平，CLE模块306以在输入307处接收的更高的电压电平进行操作。将参照图6更详细地对接收VDD1和VDD2的电压电平转换器212的操作进行描述。在图10中更详细地显示了CLE模块302和306。
现在参照图3的电路的连接，第一互连线310被耦接到CLE模块302的输入312，而第二互连线314被耦接到第二输入316。虽然只显示了两个输入，但也可以如图2所示的那样实施CLE的另外的输入。而且，图3的互连连接被提供来显示被连接的两个相邻的CLE模块。然而，应当理解，可以用如图2显示的和下面参照图4描述的不同的行或列来连接CLE 109。CLE模块302的输出322通过互连线325被耦接到互连模块304的输入324，而输出326通过互连线329被耦接到输入328。
也为第二CLE 109提供了互连。具体地，在第一CLE 109的互连模块304与第二CLE109的CLE模块306之间提供了互连。互连模块304的输出330通过互连线333被耦接到CLE模块306的输入332，而输出334通过互连线337被耦接到输入336。CLE模块306的输出342通过互连线345被耦接到互连模块308的输入344，而输出346通过互连线349被耦接到输入388。最后，互连模块308的输出能够提供可被路由到其它CLE的信号。也就是，输出350使得能够在信号线352上生成第一输出信号，而输出354使得能够在信号线356上生成第二输出信号。因此，电平移位器总是在路径上，并且根据加到电平移位器的电源(例如，在设计中由电源开关控制)，每个电平移位器均能够在以下两种状态中的一种下进行工作：(VDD1＝VDD2)或(VDD1<VDD2)。
互连模块304包括与对应的输入324和328相关联的两条路径，每条路径均具有电压电平移位器212。具体地，互连模块304的输入324被耦接到电压电平移位器212的输入361，而输出362被耦接到多路复用器366的输入364。输入328被耦接到第二电压电平移位器212和多路复用器366的对应的输入368，其中在输出370和372处生成被选择的输出信号。每个电压电平移位器在图3的其它互连模块中都被类似地实施，如以上对于被耦接到输入324的电压电平移位器212所描述的。
现参考图4，图4示出了具有电压电平移位电路的可配置逻辑单元109的阵列的框图。该阵列包括如图3所示的多个CLE 109，其中互连电路能够将多个信号路由到对应的CLE模块的输入。具体地，选择电路401(在此被显示为多路复用器)被耦接来接收在输入线402上的多个输入信号，输入线402被耦接到选择电路401的对应的输入404-408。由例如对配置比特进行存储的存储器单元生成的控制值410被耦接到控制线412。从互连模块304的输出线333和337以及输入线402可以清楚看到的，互连单元(这将参照图9更详细地描述)能够连接如图2所示的各种输入和输出。通过将新的电平移位器集成到例如FPGA的互连单元中，与传统的电平移位器相比较，所提供的期望的电平移位具有在数据路径中的最小附加延时。
现参考图5，图5示出了图4的电路的选择电路401的框图。更具体地，选择电路401包括第一多路复用器502和第二多路复用器504，每个多路复用器均被耦接来接收在多条信号线506上的多个信号。分别在输出端508和510处生成用于第一和第二多路复用器502和504的被选择的输出。图5的电路能够选择地路由例如在图4的CLE 109的输入与输出之间的信号。
现参考图6，图6与图7的时序图协同地示出了电压电平移位电路212的框图。具体地，电压电平移位电路212包括具有输入604和输入606的第一反相器602，输入604被耦接来接收输入信号，而输入606被耦接来接收参考电压，在这里被显示为第一参考电压VDDL。第一反相器602的输出608被耦接到第二反相器610的输入612，第二反相器610也在输入614处接收参考电压，以及在输出616处生成输出信号。如图6所示，反相器602和610中的每一个均被耦接来接收低于第二功率参考电压VDDH的第一功率参考电压VDDL。反相器610的输出被耦接到输出级618，输出级618具有被串联地耦接在功率参考电压VDDH与接地(GND)之间的第一晶体管619与第二晶体管620。
开关624包括被并联地耦接在一起的第一晶体管626和第二晶体管628，其中以n沟道晶体管实施第一晶体管626和以p沟道晶体管实施第二晶体管628。开关624被耦接在上拉晶体管630与反相器610的输出616之间。更具体地，p沟道晶体管630的源极632被耦接到VDDH。开关624的第一和第二晶体管626和628被并联地耦接，其中晶体管626和628的第一源极/漏极对被耦接到晶体管630的漏极634，以及晶体管626和688的第二源极/漏极对被耦接到反相器610的输出616。也就是，n沟道晶体管626的漏极636和p沟道晶体管628的源极640被耦接到晶体管630的漏极634，而晶体管626的源极640和晶体管628的漏极642被耦接到反相器610的输出616。
晶体管628的栅极648被耦接到晶体管620的栅极649，而源极650被耦接到VDDH以及漏极652被耦接到晶体管619的漏极654。晶体管619的源极656接地。在漏极652和漏极654处的节点被耦接到晶体管630的栅极658。正如下面更详细地描述的，在节点X处的电压通过开关624的选择开关控制，从而在漏极652和漏极654的节点处生成具有电压VDDH的输出信号(OUT)。
如图7所示，在逻辑1(由VDDL或VDDH表示)与逻辑0之间转换的例子被显示在某些节点处，其中逻辑1在第一和第二反相器602和610的输出处具有VDDL的电压电平，而在输出级618的输出处的逻辑1具有被电平移位到VDDH的较高的电压的逻辑1。当in1信号在反相器602的输入处变为高时，在输出608和反相器610的输入612处的in2信号变为低。在这个时间期间，内部节点X通过晶体管628充电到VDDL。也就是说，当在晶体管619的栅极处的in3信号开始斜坡上升时，由于在节点X处的电压变成VDDL，晶体管619与620之间的竞争停止(接通晶体管619并关断晶体管620)。当在输出节点处的电压持续下降时，晶体管628关断，而弱的上拉晶体管630通过晶体管630将X充电到VDDH电压电平。因此，由晶体管628驱动节点X的电压的过渡的第一阶段。当In3增大并且在节点X的电压开始增大到VDDL时，晶体管628开始关断，并且OUT信号开始变低，从而在第二阶段接通晶体管630并且把节点X处的电压拉升到VDDH。
提供电平移位器的所述电路和方法具有在高速模式下(例如VDDH＝VDDL＝0.9或1.0V)最小的延迟开销，并且提供了在低功率模式下(例如VDDH＝0.8而VDDL＝0.9或1.0V)的合适的移位。与具有被耦接在较高电压与生成输出信号的最后反相器的输入之间的弱上拉晶体管的传统电平移位器相比较，这种电路和方法提供带有改进的转换速率的更快速的电压电平转换。应当注意，可以根据现有的电平移位器结构和在具有电平移位器的设备中实施电平移位器，其中实施图6的电平移位器的附加的单元只有开关624、晶体管630和输出级618的配置。
现参考图8，图8示出了用于对具有可编程资源的器件进行编程的示例性系统的框图。具体地，计算机802被耦接来从存储器806接收电路设计804，以及生成被存储在非易失性存储器808中的配置比特流。正如在下面更详细地描述的，电路设计可以是高电平设计，诸如以硬件描述语言(HDL)规定的电路设计。另外，计算机可以被配置成运行生成配置数据流的软件，配置数据流被存储在非易失性存储器808中并被提供到集成电路810，该集成电路810可以是可编程集成电路，诸如下面在图9和10中描述的集成电路。
现参考图9，图9示出了具有可编程资源的器件的框图，可编程资源包括如在图1-6中实施的电路。虽然具有可编程资源的器件可以由任何类型的集成电路器件实施，诸如具有可编程资源的专用集成电路(ASIC)，其它器件包括专用可编程逻辑器件(PLD)。一种类型的PLD是复杂可编程逻辑器件(CPLD)。CPLD包括两个或多个相互连接的“功能模块”，并且“功能模块”通过互连交换矩阵被连接至输入/输出(I/O)资源。CPLD的每个功能模块均包括两级的“与/或”结构，该结构与可编程逻辑阵列(PLA)和可编程阵列逻辑(PAL)器件中使用的结构类似。另一类型的PLD是现场可编程门阵列(FPGA)。在通常的CPLD中，可编程逻辑块(CLB)的阵列被耦接至可编程输入/输出模块(IOB)。CLB和IOB通过可编程路由资源的层级进行互连。通过将通常来自片下存储器的配置数据流加载到FPGA的配置存储单元，能够定制这些CLB、IOB和可编程路由资源。对于所有这些可编程逻辑器件，器件的功能性由配置数据流的配置数据比特控制，其中配置数据比特以该目的被提供至该器件。配置数据比特可以被存储在易失性存储器(例如，如在FPGA和一些CPLD中的静态存储单元)、非易失性存储器(例如，如一些CPLD中的闪存)或者任何其它类型的存储单元中。
图9的器件包括FPGA架构900，其包括大量不同的可编程单元，包括多千兆位收发器(MGT)901、CLB 902、随机存取存储器模(BRAM)903、输入/输出模块(IOB)904、配置逻辑和时钟逻辑(CONFIG/CLOCKS)905、数字信号处理模块(DSP)906、专用输入/输出模块(I/O)907(例如，配置端口和时钟端口)，以及其它可编程逻辑908，例如数字时钟管理器、模数转换器、系统监控逻辑等。一些FPGA也包括例如用于实施软件应用的专用处理模块(PROC)910。
在一些FPGA中，每个可编程单元均包括可编程逻辑互连元件(INT)911，INT 911具有与相邻单元内的可编程互连元件之间的标准连接。因此，可编程互连元件合起来一起为展示的FPGA执行可编程互连资源。可编程互连元件911也可以包括与相同单元内的可编程逻辑元件的连接，如图9顶部包括的示例所示。
例如，CLB 902可以包括可配置逻辑元件(CLE)912，CLE 912可以被编程以实现用户逻辑加上单个可编程互连元件911。除了包括一个或多个可编程互连元件之外，BRAM 903可以包括BRAM逻辑元件(BRL)913。通常地，单元内包括的互连元件的数量取决于单元的高度。在图示的实施例中，BRAM单元具有的高度和5个CLB相同，但是也可以使用其他的数量(例如，4个)。除了包括合理数量的可编程互连元件之外，DSP单元906可以包括DSP逻辑元件(DSPL)914。除了一个可编程互连元件911的实例之外，IOB 904可以包括，例如，两个输入/输出逻辑元件(IOL)915的实例。器件的连接的位置由被提供至该器件的配置数据流的配置数据比特以该目的进行控制。可编程互连响应于配置数据流的比特，从而使得包括互连线的互连能够被用于将各种信号耦接至在可编程逻辑或诸如BRAM或处理器等其它电路中的电路。
在图示的示例中，靠近晶粒(图9所示)中部的列状区域被用作配置逻辑、时钟逻辑以及其它控制逻辑。从该列延伸的配置/时钟分配区域909被用于横跨FPGA的宽度来分配时钟信号和配置信号。使用图9中展示的架构的一些FPGA包括额外的逻辑模块，这些组成FPGA很大一部分的逻辑模块拆散了常规的列状结构。额外的逻辑模块可以是可编程模块和/或专用逻辑。例如，图9所示的处理器模块PROC 910跨越了CLB和BRAM的一些纵列。
需要注意的是，图9只意图展示示例性的FPGA架构。例如，一行中逻辑模块的数量、行的相对宽度、行的数量和顺序、行中包括的逻辑模块的类型、逻辑模块的相对大小以及图9的顶部包括的互连/逻辑实现方式都仅仅是示例性的。例如，在实际的FPGA中，无论CLB出现在哪里，都通常包括不止一个相邻行的CLB，以便于用户逻辑的有效实现。虽然图9的示例涉及具有可编程资源的集成电路，但是应当理解，可以在任何类型的ASIC中实施在下面更详细阐述的电路和方法。
现参考图10，图10示出了图9的器件的可配置逻辑单元的框图。具体地，图10以简化的形式示出了图9的配置逻辑模块902的可配置逻辑单元。在图10的示例中，程序片M1001包括四个查找表(LUTM)1001A-1001D，每个LUTM均由六个LUT数据输入终端A1-A6、B1-B6、C1-C6和D1-D6驱动，并且每个LUTM均提供两个LUT输出信号O5和O6。来自LUTM 1001A-1001D的O6输出终端分别驱动程序片输出终端A-D。通过FPGA互连结构经由输入多路复用器来供给LUT数据输入信号，可以由可编程互连单元1011实施该输入多路复用器，并且LUT输出信号也被供应到该互连结构。程序片M还包括：驱动输出终端AMUX-DMUX的输出选择多路复用器1011A-1011D；驱动存储器单元1002A-1002D的数据输入终端的多路复用器1012A-1012D；组合的多路复用器1016、1018和1019；反弹(bounce)多路复用器电路1022-1023；由反相器1005和多路复用器1006表示的电路(它们一起在输入时钟路径上提供可选的倒置)；以及具有多路复用器1014A-1014D、1015A-1015D、1020-1021和异或门1013A-1013D的进位逻辑。所有的这些单元被如图10所示那样耦接在一起。在没有为图10所示的多路复用器显示出选择输入的场合下，所述选择输入由配置存储器单元控制。也就是说，被存储在配置存储器单元中的配置比特流的配置比特被耦接到多路复用器的选择输入，以用来选择加到多路复用器的正确的输入。为了简明起见，图10以及其它所选附图中省略了众所周知的配置存储器单元。
在图示的例子中，存储器单元1002A-1002D中的每一个均可被编程，从而起到同步和异步触发器或锁存器的作用。通过对同步/异步选择电路1003进行编程，在同步与异步功能之间的选择适用于程序片中的全部四个存储器单元。当存储器单元被编程以使得S/R(设置/复位)输入信号提供设置功能时，REV输入终端提供复位功能。当存储器单元被编程以使得S/R输入信号提供复位功能时，REV输入终端提供设置功能。存储器单元1002A-1002D由时钟信号CK进行时钟控制，该时钟信号CK例如可以由全局时钟网络或互连结构被提供。这样的可编程存储器单元在FPGA设计的技术领域是众所周知的。每个存储器单元1002A-1002D均向互连结构提供已寄存的输出信号AQ-DQ。因为LUTM 1001A-1001D中的每一个均提供两个输出信号O5和O6，所以LUTM可被配置成起到带有五个共享的输入信号(IN1-IN5)的两个5-输入LUT或具有输入信号IN1-IN6的一个6-输入LUT的作用。
在图10的示例中，LUTM 1001A-1001D中的每一个均可以以几个模式中的任意一种模式进行工作。当处于查找表模式时，每个LUT均具有6个数据输入信号IN1-IN6，其通过FPGA互连结构经由输入多路复用器被提供。可以根据信号IN1-IN6的数值从配置存储器单元可编程地选择64个数据值中的一个。当在RAM模式时，每个LUT均起到单个64比特RAM或带有共享寻址的两个32比特RAM的作用。RAM写数据经由输入终端DI1(经由用于LUTM 1001A-1001C的多路复用器1017A-817C)被供应到64比特RAM，或经由输入终端DI1和DI2被供应到两个32比特RAM。在LUT RAM中的RAM写操作由来自多路复用器1006的时钟信号CK和由来自多路复用器1007的写使能信号WEN进行控制，它可选择地传送时钟使能信号CE或写使能信号WE。在移位寄存器模式，每个LUT均起到两个16比特移位寄存器的作用，或所述两个16比特移位寄存器被串联耦接以形成单个32比特移位寄存器。可以经由输入终端DI1和DI2中的一个或两个提供移入信号。可以通过LUT输出终端提供16比特和32比特的移出信号，并且可以更直接地经由LUT输出终端MC31提供32比特的移出信号。也可以经由输出选择多路复用器811D和CLE输出终端DMUX将LUT 801A的32比特移出信号MC31提供至总的互连结构，以用于移位寄存器链。因此，可以在诸如图9和10的器件那样的器件中或在任何其它适当的器件中实施以上阐述的电路和方法。
现参考图11，流程图显示了在集成电路器件中提供电压电平移位的方法。具体地，在步骤1102，具有第一电压电平的输入信号被耦接到反相器的输入。在步骤1104，输出级的第一晶体管与输出级的第二晶体管串联耦接。在步骤1106，第二晶体管的栅极被耦接到反相器的输出。在步骤1108，在第一晶体管与第二晶体管之间提供输出节点。在步骤1110，开关的第一源极/漏极对被耦接到第一晶体管的栅极，而开关的第二源极/漏极对被耦接到第二晶体管的栅极。在步骤1112，开关的一个晶体管的栅极被耦接到反相器的输入，而开关的另一晶体管的栅极被耦接到第一p沟道晶体管的栅极。在步骤1114，上拉晶体管被耦接在具有第二电压电平的参考电压与第一晶体管的栅极之间。在步骤1116，输出节点被耦接在第一晶体管与第二晶体管之间，并被耦接到上拉晶体管的栅极。在步骤1118，使用开关来控制在第一晶体管的栅极处的电压。在步骤1120，在输出节点处生成具有第二电压电平的输出信号。虽然描述了方法的特定的单元，但应当理解，可以按照图1-10的公开的内容实施方法的另外的单元，或与单元902-916有关的附加的细节。
因此，可以领会，已经描述了用于在集成电路器件中提供电平移位的电路和方法。本领域技术人员可以领会，将会存在包含本公开的发明的许多替换和等同。因此，本发明并不是由上述的示例限制，而是仅仅由权利要求限制。

Claims (5)

1.一种用于在集成电路中提供电压电平移位的电路，其特征在于，所述电路包括：
反相器，其具有被耦接以接收具有第一电压电平的输入信号的输入；
输出级，其具有与第二晶体管串联耦接的第一晶体管，且具有位于所述第一晶体管与所述第二晶体管之间的输出节点，所述输出节点生成具有第二电压电平的输出信号；
其中所述第二晶体管的栅极被耦接到所述反相器的输出；
第三晶体管，其被耦接在具有所述第二电压电平的参考电压与所述第一晶体管的栅极之间，所述第三晶体管的栅极耦接到所述输出节点；以及
开关，其被耦接在所述第一晶体管的栅极与所述第二晶体管的栅极之间，以控制在所述第一晶体管的栅极上的电压，其中：
所述第一晶体管包括第一p沟道晶体管；
所述第二晶体管包括第一n沟道晶体管；以及
所述开关包括第二n沟道晶体管和第二p沟道晶体管，所述第二n沟道晶体管的漏极和所述第二p沟道晶体管的源极被耦接到所述第一p沟道晶体管的栅极，所述第二n沟道晶体管的源极和所述第二p沟道晶体管的漏极被耦接到所述第一n沟道晶体管的栅极，所述第二n沟道晶体管的栅极被耦接到所述反相器的输入，以及所述第二p沟道晶体管的栅极被耦接到所述第一p沟道晶体管的栅极。
2.根据权利要求1所述的电路，其特征在于，所述电路还包括：
第一电路模块，其被耦接以接收具有所述第一电压电平的第一参考信号；以及
第二电路模块，其被耦接以接收具有所述第二电压电平的第二参考信号。
3.根据权利要求2所述的电路，其特征在于，
所述集成电路包括多个电路模块，所述多个电路模块包括所述第一电路模块和所述第二电路模块；以及
所述多个电路模块中的每个电路模块均包括可配置逻辑单元和电平移位电路。
4.一种在集成电路中提供电压电平移位的方法，其特征在于，所述方法包括：
将具有第一电压电平的输入信号耦接到反相器的输入；
将输出级的第一晶体管与所述输出级的第二晶体管串联耦接；
将所述第二晶体管的栅极耦接到所述反相器的输出；
将第三晶体管耦接在具有第二电压电平的参考电压与所述第一晶体管的栅极之间，所述第三晶体管的栅极耦接到所述第一晶体管和所述第二晶体管之间的输出节点；
用被耦接在所述第一晶体管的栅极与所述第二晶体管的栅极之间的开关来控制在所述第一晶体管的栅极处的电压，其中所述开关包括n沟道晶体管和p沟道晶体管，所述n沟道晶体管的漏极和所述p沟道晶体管的源极被耦接到所述第一晶体管的栅极，所述n沟道晶体管的源极和所述p沟道晶体管的漏极被耦接到所述第二晶体管的栅极，所述n沟道晶体管的栅极被耦接到所述反相器的输入，以及所述p沟道晶体管的栅极被耦接到所述第一晶体管的栅极；以及
在所述输出节点处生成具有所述第二电压电平的输出信号。
5.根据权利要求4所述的方法，其特征在于，所述方法还包括：
在所述集成电路中实施多个电路模块；
其中所述多个电路模块中的每个电路块均包括可配置逻辑单元和电平移位电路。
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