CN115800993B - 压摆率控制io电路和芯片 - Google Patents

Abstract

本发明提供一种压摆率控制IO电路和芯片，该电路包括逻辑控制电路、PMOS驱动电路组、NMOS驱动电路组和IO输出端，PMOS驱动电路组的输入端与逻辑控制电路电连接，PMOS驱动电路组的输出端与IO输出端电连接，NMOS驱动电路组的输入端与逻辑控制电路电连接，NMOS驱动电路组的输出端与IO输出端电连接；PMOS驱动电路组包括至少两路PMOS驱动电路，任意两路PMOS驱动电路向IO输出端输出电压的压摆率不同；NMOS驱动电路组包括至少两路NMOS驱动电路，任意两路NMOS驱动电路向IO输出端输出电压的压摆率不同。应用本发明的压摆率控制IO电路可根据不同档位的驱动能力调整输出压摆率。

Description

压摆率控制IO电路和芯片

技术领域

本发明涉及IO电路技术领域，具体的，涉及一种压摆率控制IO电路，还涉及应用该压摆率控制IO电路的芯片。

背景技术

集成电路中IO端口的驱动能力通常会有几十毫安电流输出，而IO数量通常也比较多，因此，驱动IO的时候如果不做好压摆率控制，多个IO瞬间翻转输出的时候会有较大的瞬态电流，对模拟电路的影响较大。IO翻转的瞬间，电源和地的瞬间电流比较大，需要较大的电容滤波而增加成本。特别是针对速度比较快的IO设计来说，如何做好压摆率控制以实现减少峰值电流也是比较关键的部分。

现有的一种方案中，通过电流来控制输出功率管或MOS驱动管的栅端电压的压摆率，进而控制IO端口的压摆率。根据不同的档位需求，需要叠加更多的电流控制。该方案采用电流源来控制压摆率，相对要求电流镜的匹配精度，该部分电路属于比较关心噪声和匹配的模拟电路，需要更多的版图布图限制要求来确保，而在IO设计中，相对复杂的电源地版图布线资源增加模拟电路，会导致面积成本增加，或者被干扰的影响。

发明内容

本发明的第一目的是提供一种可根据不同档位的驱动能力调整输出压摆率的压摆率控制IO电路。

本发明的第二目的是提供一种可根据不同档位的驱动能力调整输出压摆率的芯片。

为了实现上述第一目的，本发明提供的压摆率控制IO电路包括逻辑控制电路、PMOS驱动电路组、NMOS驱动电路组和IO输出端，PMOS驱动电路组的输入端与逻辑控制电路电连接，PMOS驱动电路组的输出端与IO输出端电连接，NMOS驱动电路组的输入端与逻辑控制电路电连接，NMOS驱动电路组的输出端与IO输出端电连接；PMOS驱动电路组包括至少两路PMOS驱动电路，每一路PMOS驱动电路的输入端与逻辑控制电路电连接，任意两路PMOS驱动电路向IO输出端输出电压的压摆率不同；NMOS驱动电路组包括至少两路NMOS驱动电路，每一路NMOS驱动电路的输入端与逻辑控制电路电连接，任意两路NMOS驱动电路向IO输出端输出电压的压摆率不同，NMOS驱动电路的数量与PMOS驱动电路的数量相等。

由上述方案可见，本发明的压摆率控制IO电路通过设置PMOS驱动电路组、NMOS驱动电路组，PMOS驱动电路组包括至少两路PMOS驱动电路，任意两路PMOS驱动电路的压摆率不同，NMOS驱动电路组包括至少两路NMOS驱动电路，任意两路NMOS驱动电路的压摆率不同，在需要不同档位的驱动能力时，可对应导通PMOS驱动电路和NMOS驱动电路进行工作，从而满足不同档位的驱动需求。

进一步的方案中，PMOS驱动电路包括PMOS压摆率控制电路和PMOS驱动管，PMOS压摆率控制电路的输入端与逻辑控制电路电连接，PMOS压摆率控制电路的输出端与PMOS驱动管的栅极电连接，PMOS驱动管的源极与第一电源端电连接，PMOS驱动管的漏极与IO输出端电连接。

由此可见，通过PMOS压摆率控制电路驱动PMOS驱动管，可控制PMOS驱动管的栅极的压摆率，从而控制PMOS驱动管输出的压摆率。

进一步的方案中，PMOS压摆率控制电路包括第一反相器、第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管，第一反相器的输入端与逻辑控制电路电连接，第一PMOS管的栅极与第一反相器的输出端电连接，第一PMOS管的源极与第一电源端电连接，第一PMOS管的漏极与PMOS驱动管的栅极电连接，第二PMOS管的栅极与第一反相器的输入端电连接，第二PMOS管的源极与第一PMOS管的漏极电连接，第二PMOS管的漏极与第一NMOS管的漏极电连接，第一NMOS管的栅极与第一反相器的输出端电连接，第一NMOS管的源极接地，第二NMOS管的栅极与第一反相器的输入端电连接，第二NMOS管的漏极与第一NMOS管的漏极电连接，第二NMOS管的源极与PMOS驱动管的栅极电连接。

由此可见，第一PMOS管的栅极由第一反相器的输出端控制，第二PMOS管的栅极由第一反相器的输入端控制，也就是在某一时刻下，第一PMOS管和第二PMOS管二者只会有一个导通。对于第一PMOS驱动管的压摆率控制也就是控制其栅极电压由高到低的过程。假设第一反相器的输入端为高电平，第一PMOS管导通，第一PMOS驱动管的栅极为高电平，当第一反相器的输入端变为低电平时，第二PMOS管瞬间导通打开，第一PMOS驱动管的栅极电压稍微拉低，由于第二PMOS管存在衬偏效应的影响，拉低到一定程度后第二PMOS管的作用越来越弱，靠第二NMOS管下拉的作用越来越强，而在第二PMOS管导通瞬间，因为第二NMOS管的衬偏效应比较大，阈值电压Vth比较大，而其为NMOS管，一开始源漏电压比较高，第二NMOS管基本不工作。一旦降到了第一PMOS驱动管导通后，输出端电压下降完全由第二NMOS管的宽长比大小进行控制，因此，调整该第二NMOS管的宽长比可以得的较好的压摆率控制设计。同时，调整第二PMOS管的宽长比可以调整第一PMOS驱动管导通瞬间的栅极电压斜率。而第一PMOS管则是在关断第一PMOS驱动管时起作用，第二PMOS管快速关断时，第一PMOS管也快速导通，电流流过第一PMOS管把第一PMOS驱动管的栅极电压快速上拉，关断第一PMOS驱动管。

进一步的方案中，NMOS驱动电路包括NMOS压摆率控制电路和NMOS驱动管，NMOS压摆率控制电路的输入端与逻辑控制电路电连接，NMOS压摆率控制电路的输出端与NMOS驱动管的栅极电连接，NMOS驱动管的漏极与IO输出端电连接，NMOS驱动管的源极接地。

由此可见，通过NMOS压摆率控制电路驱动NMOS驱动管，可控制NMOS驱动管的栅极的压摆率，从而控制NMOS驱动管输出的压摆率。

进一步的方案中，NMOS压摆率控制电路包括第二反相器、第三PMOS管、第四PMOS管、第三NMOS管和第四NMOS管，第二反相器的输入端与逻辑控制电路电连接，第三PMOS管的栅极与第二反相器的输出端电连接，第三PMOS管的源极与第一电源端电连接，第三PMOS管的漏极与第四PMOS管的源极电连接，第三PMOS管的栅极与第二反相器的输入端电连接，第三PMOS管的漏极与NMOS驱动管的栅极电连接，第三NMOS管的栅极与第二反相器的输入端电连接，第三NMOS管的漏极与第三PMOS管的漏极电连接，第三NMOS管的源极与NMOS驱动管的栅极电连接，第四NMOS管的栅极与第二反相器的输出端电连接，第四NMOS管的漏极与第三NMOS管的源极电连接，第四NMOS管的源极接地。

由此可见，通过第四PMOS管、第三NMOS管和第四NMOS管的设置，第三NMOS管和第四NMOS管用于单个时刻只开启其中一个，第四NMOS管N9则是用于快速拉高输出端来关断第一NMOS驱动管，压摆率的调整由第四PMOS管的宽长比和第三NMOS管的宽长比进行调整。

进一步的方案中，每一路PMOS驱动电路的输入端通过第一驱动反相器与逻辑控制电路电连接。

由此可见，每一路PMOS驱动电路的输入端设置第一驱动反相器，可增加驱动能力。

进一步的方案中，第一驱动反相器的输入端通过第一电平转换电路与逻辑控制电路电连接。

由此可见，由于逻辑控制电路输出的电压和第一电源端的供电电压不一致，因此逻辑控制电路输出的方波信号需要经过第一电平转换电路才能转换到第一电源端的电压域，用于后级电路的MOS管进行控制。

进一步的方案中，每一路NMOS驱动电路的输入端通过第二驱动反相器与逻辑控制电路电连接。

由此可见，每一路NMOS驱动电路的输入端设置第二驱动反相器，可增加驱动能力。

进一步的方案中，第二驱动反相器的输入端通过第二电平转换电路与逻辑控制电路电连接。

由此可见，通过第二电平转换电路将逻辑控制电路的输出电压转换成控制后级电路的MOS管的电压。

为了实现上述第二目的，本发明提供的芯片设置压摆率控制IO电路，压摆率控制IO电路应用上述压摆率控制IO电路。

附图说明

图1是本发明压摆率控制IO电路实施例的电路原理图。

图2是本发明压摆率控制IO电路实施例中PMOS驱动电路和NMOS驱动电路的电路原理图。

图3是本发明压摆率控制IO电路实施例中PMOS压摆率控制电路的输出电压NMOS压摆率控制电路的输出电压和IO输出端的输出电压的波形图。

以下结合附图及实施例对本发明作进一步说明。

具体实施方式

压摆率控制IO电路实施例：

如图1所示，本实施例中，压摆率控制IO电路包括逻辑控制电路1、第一电平转换电路2、第一驱动反相器3、PMOS驱动电路组4、第二电平转换电路5、第二驱动反相器6、NMOS驱动电路组7和IO输出端PAD。第一电平转换电路2的输入端和第二电平转换电路5的输入端均与逻辑控制电路1电连接，第一电平转换电路2的输出端与第一驱动反相器3的输入端电连接，PMOS驱动电路组4的输入端与第一驱动反相器3的输出端电连接，PMOS驱动电路组4的输出端与IO输出端PAD电连接，第二电平转换电路5的输出端与第二驱动反相器6的输入端电连接，NMOS驱动电路组7的输入端与第二驱动反相器6的输出端电连接，NMOS驱动电路组7的输出端与IO输出端PAD电连接。

逻辑控制电路1用于产生非交叠的信号进行控制PMOS驱动电路组4和NMOS驱动电路组7。系统控制中，逻辑控制电路1的电压为VDD，逻辑控制电路1输出信号为方波信号，不能直接驱动电压VCC的器件，也不能直接采用方波驱动MOS驱动管，因为这些器件的尺寸宽长比相对比较大，直接驱动容易产生VCC到VSS的瞬间穿通电流，容易造成器件损坏、电源严重纹波、电源地噪声较大、可靠性下降和功率浪费的影响。因此，需要采用非交叠的逻辑控制电路1产生非交叠的信号进行控制MOS驱动管。

第一电平转换电路2和第二电平转换电路5均采用公知的电平转换电路，用于将逻辑控制电路1输出的电平信号转换成后续驱动电路的电压域，电平转换电路为本领域技术人员的公知技术在此不再赘述。

第一驱动反相器3和第二驱动反相器6采用公知的反相器电路，用于增加驱动能力。反相器电路为本领域技术人员的公知技术在此不再赘述。由于电平转换电路的驱动能力比较有限，电平转换需要考虑转换的正确性和可靠性，要求不同工作电压下都可以正确的把输出方波非交叠信号信息传递到VCC电压域，因此设置第一驱动反相器3和第二驱动反相器6用来进行增加驱动能力。

PMOS驱动电路组4包括至少两路PMOS驱动电路，每一路PMOS驱动电路的输入端与逻辑控制电路1电连接，任意两路PMOS驱动电路向IO输出端PAD输出电压的压摆率不同。NMOS驱动电路组7包括至少两路NMOS驱动电路，每一路NMOS驱动电路的输入端与逻辑控制电路1电连接，任意两路NMOS驱动电路向IO输出端PAD输出电压的压摆率不同，NMOS驱动电路的数量与PMOS驱动电路的数量相等。在启动NMOS驱动电路和PMOS驱动电路时，一路NMOS驱动电路对应一路PMOS驱动电路，即，一次仅启用一路NMOS驱动电路和一路PMOS驱动电路。

PMOS驱动电路的数量可根据需要设置，本实施例中，PMOS驱动电路组4包括第一PMOS驱动电路41、第二PMOS驱动电路42和第三PMOS驱动电路43，第一PMOS驱动电路41、第二PMOS驱动电路42和第三PMOS驱动电路43均与第一驱动反相器3的输出端电连接。第一PMOS驱动电路41、第二PMOS驱动电路42和第三PMOS驱动电路43中每一路均通过一个控制开关（未示出）与第一驱动反相器3的输出端电连接，每一个控制开关通过逻辑控制电路1控制导通或断开，通过控制控制开关的导通或断开可选择控制第一PMOS驱动电路41、第二PMOS驱动电路42和第三PMOS驱动电路43的导通。

需要说明的是，也可以设置三路第一电平转换电路2和三路第一驱动反相器3，每一路PMOS驱动电路对应通过一路第一电平转换电路2和一路第一驱动反相器3与逻辑控制电路1电连接，逻辑控制电路1可向需要工作的PMOS驱动电路发送控制信号。

本实施例中，NMOS驱动电路组7包括第一NMOS驱动电路71、第二NMOS驱动电路72和第三NMOS驱动电路73，第一NMOS驱动电路71、第二NMOS驱动电路72和第三NMOS驱动电路73均与第二驱动反相器6的输出端电连接。第一NMOS驱动电路71、第二NMOS驱动电路72和第三NMOS驱动电路73中每一路均通过一个控制开关（未示出）与第二驱动反相器6的输出端电连接，每一个控制开关通过逻辑控制电路1控制导通或断开，通过控制每一个控制开关的导通或断开可选择控制第一NMOS驱动电路71、第二NMOS驱动电路72和第三NMOS驱动电路73的导通。

需要说明的是，也可以设置三路第二电平转换电路5和三路第二驱动反相器6，每一路NMOS驱动电路对应通过一路第二电平转换电路5和一路第二驱动反相器6与逻辑控制电路1电连接，逻辑控制电路1可向需要工作的NMOS驱动电路发送控制信号。

本实施例中，导通第一PMOS驱动电路41时对应导通第一NMOS驱动电路71，导通第二PMOS驱动电路42时对应导通第二NMOS驱动电路72，导通第三PMOS驱动电路43时对应导通第三NMOS驱动电路73。

第一PMOS驱动电路41包括第一PMOS压摆率控制电路411和第一PMOS驱动管P1，第一PMOS压摆率控制电路411的输入端与第一驱动反相器3的输出端电连接，第一PMOS压摆率控制电路411的输出端与第一PMOS驱动管P1的栅极电连接，第一PMOS驱动管P1的源极与第一电源端VCC电连接，第一PMOS驱动管P1的漏极与IO输出端PAD电连接。第二PMOS驱动电路42包括第二PMOS压摆率控制电路421和第二PMOS驱动管P2，第二PMOS压摆率控制电路421的输入端与第一驱动反相器3的输出端电连接，第二PMOS压摆率控制电路421的输出端与第二PMOS驱动管P2的栅极电连接，第二PMOS驱动管P2的源极与第一电源端VCC电连接，第二PMOS驱动管P2的漏极与IO输出端PAD电连接。第三PMOS驱动电路43包括第三PMOS压摆率控制电路431和第三PMOS驱动管P3，第三PMOS压摆率控制电路431的输入端与第一驱动反相器3的输出端电连接，第三PMOS压摆率控制电路431的输出端与第三PMOS驱动管P3的栅极电连接，第三PMOS驱动管P3的源极与第一电源端VCC电连接，第三PMOS驱动管P3的漏极与IO输出端PAD电连接。

第一NMOS驱动电路71包括第一NMOS压摆率控制电路711和第一NMOS驱动管N1，第一NMOS压摆率控制电路711的输入端与第二驱动反相器6的输出端电连接，第一NMOS压摆率控制电路711的输出端与第一NMOS驱动管N1的栅极电连接，第一NMOS驱动管N1的漏极与IO输出端PAD电连接，第一NMOS驱动管N1的源极接地VSS。第二NMOS驱动电路72包括第二NMOS压摆率控制电路721和第二NMOS驱动管N2，第二NMOS压摆率控制电路721的输入端与第二驱动反相器6的输出端电连接，第二NMOS压摆率控制电路721的输出端与第二NMOS驱动管N2的栅极电连接，第二NMOS驱动管N2的漏极与IO输出端PAD电连接，第二NMOS驱动管N2的源极接地VSS。第三NMOS驱动电路73包括第三NMOS压摆率控制电路731和第三NMOS驱动管N3，第三NMOS压摆率控制电路731的输入端与第二驱动反相器6的输出端电连接，第三NMOS压摆率控制电路731的输出端与第三NMOS驱动管N3的栅极电连接，第三NMOS驱动管N3的漏极与IO输出端PAD电连接，第三NMOS驱动管N3的源极接地VSS。

本实施例中，第一PMOS压摆率控制电路411、第二PMOS压摆率控制电路421和第三PMOS压摆率控制电路431的电路结构相同，第一NMOS压摆率控制电路711、第二NMOS压摆率控制电路721和第三NMOS压摆率控制电路731的电路结构相同，因此，下面以第一PMOS压摆率控制电路411和第一NMOS压摆率控制电路711的电路结构举例说明。

参见图2，第一PMOS压摆率控制电路411包括第一反相器412、第一PMOS管P5、第二PMOS管P6、第一NMOS管N1和第二NMOS管N2，第一反相器412的输入端与逻辑控制电路1电连接，第一PMOS管P5的栅极与第一反相器412的输出端电连接，第一PMOS管P5的源极与第一电源端VCC电连接，第一PMOS管P5的漏极与PMOS驱动管的栅极电连接，第二PMOS管P6的栅极与第一反相器412的输入端电连接，第二PMOS管P6的源极与第一PMOS管P5的漏极电连接，第二PMOS管P6的漏极与第一NMOS管N1的漏极电连接，第一NMOS管N1的栅极与第一反相器412的输出端电连接，第一NMOS管N1的源极接地，第二NMOS管N2的栅极与第一反相器412的输入端电连接，第二NMOS管N2的漏极与第一NMOS管N1的漏极电连接，第二NMOS管N2的源极与PMOS驱动管的栅极电连接。

第一PMOS管P5的栅极由第一反相器412的输出端控制，第二PMOS管P6的栅极由第一反相器412的输入端控制，也就是在某一时刻下，第一PMOS管P5和第二PMOS管P6二者只会有一个导通。对于第一PMOS驱动管P1的压摆率控制也就是控制其栅极电压由高到低的过程。假设第一反相器412的输入端为高电平，第一PMOS管P5导通，第一PMOS驱动管P1的栅极为高电平，当第一反相器412的输入端变为低电平时，第二PMOS管P6瞬间导通打开，第一PMOS驱动管P1的栅极电压稍微拉低，由于第二PMOS管P6存在衬偏效应的影响，拉低到一定程度后第二PMOS管P6的作用越来越弱，靠第二NMOS管N6下拉的作用越来越强，而在第二PMOS管P6导通瞬间，因为第二NMOS管N6的衬偏效应比较大，阈值电压Vth比较大，而其为NMOS管，一开始源漏电压比较高，第二NMOS管N6基本不工作。一旦降到了第一PMOS驱动管P1导通后，输出端电压下降完全由第二NMOS管N6的宽长比大小进行控制，因此，调整该第二NMOS管N6的宽长比可以得的较好的压摆率控制设计。同时，调整第二PMOS管P6的宽长比可以调整第一PMOS驱动管P1导通瞬间的栅极电压斜率。而第一PMOS管P5则是在关断第一PMOS驱动管P1时起作用，第二PMOS管P6快速关断时，第一PMOS管P5也快速导通，电流流过第一PMOS管P5把第一PMOS驱动管P1的栅极电压快速上拉，关断第一PMOS驱动管P1。PMOS压摆率控制电路输出的电压波形如图3所示。

第一NMOS压摆率控制电路711包括第二反相器712、第三PMOS管P8、第四PMOS管P9、第三NMOS管N8和第四NMOS管N9，第二反相器712的输入端与逻辑控制电路1电连接，第三PMOS管P8的栅极与第二反相器712的输出端电连接，第三PMOS管P8的源极与第一电源端VCC电连接，第三PMOS管P8的漏极与第四PMOS管P9的源极电连接，第三PMOS管P8的栅极与第二反相器712的输入端电连接，第三PMOS管P8的漏极与NMOS驱动管的栅极电连接，第三NMOS管N8的栅极与第二反相器712的输入端电连接，第三NMOS管N8的漏极与第三PMOS管P8的漏极电连接，第三NMOS管N8的源极与NMOS驱动管的栅极电连接，第四NMOS管N9的栅极与第二反相器712的输出端电连接，第四NMOS管N9的漏极与第三NMOS管N8的源极电连接，第四NMOS管N9的源极接地。

第三NMOS管N8的栅极由第二反相器712的输入端控制，第四NMOS管N9的栅极由第二反相器712的输出端控制，也就是在某一时刻下，第三NMOS管N8和第四NMOS管N9二者只会有一个导通。对于第一NMOS驱动管N1的压摆率控制也就是控制其栅极电压由低到高的过程。当第二反相器712的输入端为低电压时，第一NMOS驱动管N1的栅极电压为低电压，第三NMOS管N8的源极和衬底电压为一致的低电压，第三NMOS管N8的衬偏效应很弱。当第二反相器712的输入端瞬间变为高电压时，第三PMOS管P8和第三NMOS管N8快速导通，第四NMOS管N9快速关断，此时，第四PMOS管P9由于衬偏效应较大的影响还没开始导通，因此由于第三PMOS管P8和第三NMOS管N8的作用反应比较快，第一NMOS驱动管N1的栅极电压快速升起一段，第三NMOS管N8的衬偏效应越来越强，而第四PMOS管P9的衬偏效应越来越弱，电压升起一段后，主要通过第四PMOS管P9的宽长比大小控制上升电压的摆率，就可以实现缓慢的上升，实现对第一NMOS驱动管N1的栅端电压的控制，从而实现对IO输出端PAD的压摆率控制。NMOS压摆率控制电路输出的电压波形如图3所示。

由上述可知，本发明的压摆率控制IO电路通过设置PMOS驱动电路组、NMOS驱动电路组，PMOS驱动电路组包括至少两路PMOS驱动电路，每一路PMOS驱动电路的压摆率不同，NMOS驱动电路组包括至少两路NMOS驱动电路，每一路NMOS驱动电路的压摆率不同，在需要不同档位的驱动能力时，可对应导通PMOS驱动电路和NMOS驱动电路进行工作，从而满足不同档位的驱动需求。

芯片实施例：

本实施例中，芯片设置有压摆率控制IO电路，压摆率控制IO电路应用上述实施例中压摆率控制IO电路。压摆率控制IO电路的数量可根据芯片IO端子的数量需要进行设置。

需要说明的是，以上仅为本发明的优选实施例，但发明的设计构思并不局限于此，凡利用此构思对本发明做出的非实质性修改，也均落入本发明的保护范围之内。

Claims (8)

1.一种压摆率控制IO电路，其特征在于：包括逻辑控制电路、PMOS驱动电路组、NMOS驱动电路组和IO输出端，所述PMOS驱动电路组的输入端与所述逻辑控制电路电连接，所述PMOS驱动电路组的输出端与所述IO输出端电连接，所述NMOS驱动电路组的输入端与所述逻辑控制电路电连接，所述NMOS驱动电路组的输出端与所述IO输出端电连接；

所述PMOS驱动电路组包括至少两路PMOS驱动电路，每一路所述PMOS驱动电路的输入端与所述逻辑控制电路电连接，任意两路所述PMOS驱动电路向所述IO输出端输出电压的压摆率不同；

所述NMOS驱动电路组包括至少两路NMOS驱动电路，每一路所述NMOS驱动电路的输入端与所述逻辑控制电路电连接，任意两路所述NMOS驱动电路向所述IO输出端输出电压的压摆率不同，所述NMOS驱动电路的数量与所述PMOS驱动电路的数量相等；

所述PMOS驱动电路包括PMOS压摆率控制电路和PMOS驱动管，所述PMOS压摆率控制电路的输入端与所述逻辑控制电路电连接，所述PMOS压摆率控制电路的输出端与所述PMOS驱动管的栅极电连接，所述PMOS驱动管的源极与第一电源端电连接，所述PMOS驱动管的漏极与所述IO输出端电连接；

所述PMOS压摆率控制电路包括第一反相器、第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管，所述第一反相器的输入端与所述逻辑控制电路电连接，所述第一PMOS管的栅极与所述第一反相器的输出端电连接，所述第一PMOS管的源极与所述第一电源端电连接，所述第一PMOS管的漏极与所述PMOS驱动管的栅极电连接，所述第二PMOS管的栅极与所述第一反相器的输入端电连接，所述第二PMOS管的源极与所述第一PMOS管的漏极电连接，所述第二PMOS管的漏极与所述第一NMOS管的漏极电连接，所述第一NMOS管的栅极与所述第一反相器的输出端电连接，所述第一NMOS管的源极接地，所述第二NMOS管的栅极与所述第一反相器的输入端电连接，所述第二NMOS管的漏极与所述第一NMOS管的漏极电连接，所述第二NMOS管的源极与所述PMOS驱动管的栅极电连接。

2.根据权利要求1所述的压摆率控制IO电路，其特征在于：

所述NMOS驱动电路包括NMOS压摆率控制电路和NMOS驱动管，所述NMOS压摆率控制电路的输入端与所述逻辑控制电路电连接，所述NMOS压摆率控制电路的输出端与所述NMOS驱动管的栅极电连接，所述NMOS驱动管的漏极与所述IO输出端电连接，所述NMOS驱动管的源极接地。

3.根据权利要求2所述的压摆率控制IO电路，其特征在于：

所述NMOS压摆率控制电路包括第二反相器、第三PMOS管、第四PMOS管、第三NMOS管和第四NMOS管，所述第二反相器的输入端与所述逻辑控制电路电连接，所述第三PMOS管的栅极与所述第二反相器的输出端电连接，所述第三PMOS管的源极与所述第一电源端电连接，所述第三PMOS管的漏极与所述第四PMOS管的源极电连接，所述第三PMOS管的栅极与所述第二反相器的输入端电连接，所述第三PMOS管的漏极与所述NMOS驱动管的栅极电连接，所述第三NMOS管的栅极与所述第二反相器的输入端电连接，所述第三NMOS管的漏极与所述第三PMOS管的漏极电连接，所述第三NMOS管的源极与所述NMOS驱动管的栅极电连接，所述第四NMOS管的栅极与所述第二反相器的输出端电连接，所述第四NMOS管的漏极与所述第三NMOS管的源极电连接，所述第四NMOS管的源极接地。

4.根据权利要求1至3任一项所述的压摆率控制IO电路，其特征在于：

每一路所述PMOS驱动电路的输入端通过第一驱动反相器与所述逻辑控制电路电连接。

5.根据权利要求4所述的压摆率控制IO电路，其特征在于：

所述第一驱动反相器的输入端通过第一电平转换电路与所述逻辑控制电路电连接。

6.根据权利要求1至3任一项所述的压摆率控制IO电路，其特征在于：

每一路所述NMOS驱动电路的输入端通过第二驱动反相器与所述逻辑控制电路电连接。

7.根据权利要求6所述的压摆率控制IO电路，其特征在于：

所述第二驱动反相器的输入端通过第二电平转换电路与所述逻辑控制电路电连接。

8.一种芯片，其特征在于：设置压摆率控制IO电路，所述压摆率控制IO电路应用权利要求1至7任一项所述的压摆率控制IO电路。

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