JPH07321632A - 半導体装置の出力回路 - Google Patents
半導体装置の出力回路Info
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- JPH07321632A JPH07321632A JP6109953A JP10995394A JPH07321632A JP H07321632 A JPH07321632 A JP H07321632A JP 6109953 A JP6109953 A JP 6109953A JP 10995394 A JP10995394 A JP 10995394A JP H07321632 A JPH07321632 A JP H07321632A
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
Abstract
(57)【要約】
【目的】 入力信号のデューティ比と同じデューティ比
の出力信号を取出すことのできるような半導体装置の出
力回路を提供する。 【構成】 入力信号をインバータ２１で反転してドライ
バのプルアップ側のｎチャネルＭＯＳトランジスタ２３
を駆動し、インバータ２１の出力をインバータ２２で反
転し、プルダウン側のｎチャネルＭＯＳトランジスタ２
４を駆動し、直列接続されたｎチャネルＭＯＳトランジ
スタ２３と２４の接続点から駆動信号を出力し、出力ト
ランジスタ２５を駆動する。出力トランジスタ２５のゲ
ート電圧は電源電圧Ｖｄｄからしきい値電圧ＶT を差引
いた電圧しか上昇しないため、ゲート電位の立上がり時
間と立下がり時間を短くでき、デューティ比を改善でき
る。
の出力信号を取出すことのできるような半導体装置の出
力回路を提供する。 【構成】 入力信号をインバータ２１で反転してドライ
バのプルアップ側のｎチャネルＭＯＳトランジスタ２３
を駆動し、インバータ２１の出力をインバータ２２で反
転し、プルダウン側のｎチャネルＭＯＳトランジスタ２
４を駆動し、直列接続されたｎチャネルＭＯＳトランジ
スタ２３と２４の接続点から駆動信号を出力し、出力ト
ランジスタ２５を駆動する。出力トランジスタ２５のゲ
ート電圧は電源電圧Ｖｄｄからしきい値電圧ＶT を差引
いた電圧しか上昇しないため、ゲート電位の立上がり時
間と立下がり時間を短くでき、デューティ比を改善でき
る。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置の出力回路
に関し、特に、電界効果トランジスタ（ＦＥＴ）などの
ドレインを出力端子に接続したオープンドレイン型の出
力回路に関する。
に関し、特に、電界効果トランジスタ（ＦＥＴ）などの
ドレインを出力端子に接続したオープンドレイン型の出
力回路に関する。
【０００２】
【従来の技術】図１１はＵＳＰ５，０２３，４８８に示
されたオープンドレイン型ＭＯＳドライバ回路の一例を
示す回路図である。図１１において、入力信号はｐチャ
ネルＭＯＳトランジスタ１のゲートに与えられるととも
に、ｎチャネルＭＯＳトランジスタ２のゲートに与えら
れる。ｐチャネルＭＯＳトランジスタ１のソースには電
圧ＶTTが与えられ、そのドレインはｎチャネルＭＯＳト
ランジスタ２のドレインとノードＮ１とに接続される。
ｎチャネルＭＯＳトランジスタ２のソースは接地され、
ノードＮ１はインバータ３の入力と、出力トランジスタ
７のゲートと、ｎチャネルＭＯＳトランジスタ５のソー
スとに接続される。インバータ３の出力はインバータ４
に与えられ、インバータ４の出力はノードＮ２を介して
ｎチャネルＭＯＳトランジスタ６のゲートに接続され
る。ｎチャネルＭＯＳトランジスタ６のソースはｎチャ
ネルＭＯＳトランジスタ５のドレインに接続され、ｎチ
ャネルＭＯＳトランジスタ５のゲートには入力信号が与
えられる。出力トランジスタ７のドレインはｎチャネル
ＭＯＳトランジスタ６のドレインとともに出力パッド８
に接続される。出力パッド８には、ケーブル９を介して
負荷１０が接続される。
されたオープンドレイン型ＭＯＳドライバ回路の一例を
示す回路図である。図１１において、入力信号はｐチャ
ネルＭＯＳトランジスタ１のゲートに与えられるととも
に、ｎチャネルＭＯＳトランジスタ２のゲートに与えら
れる。ｐチャネルＭＯＳトランジスタ１のソースには電
圧ＶTTが与えられ、そのドレインはｎチャネルＭＯＳト
ランジスタ２のドレインとノードＮ１とに接続される。
ｎチャネルＭＯＳトランジスタ２のソースは接地され、
ノードＮ１はインバータ３の入力と、出力トランジスタ
７のゲートと、ｎチャネルＭＯＳトランジスタ５のソー
スとに接続される。インバータ３の出力はインバータ４
に与えられ、インバータ４の出力はノードＮ２を介して
ｎチャネルＭＯＳトランジスタ６のゲートに接続され
る。ｎチャネルＭＯＳトランジスタ６のソースはｎチャ
ネルＭＯＳトランジスタ５のドレインに接続され、ｎチ
ャネルＭＯＳトランジスタ５のゲートには入力信号が与
えられる。出力トランジスタ７のドレインはｎチャネル
ＭＯＳトランジスタ６のドレインとともに出力パッド８
に接続される。出力パッド８には、ケーブル９を介して
負荷１０が接続される。
【０００３】図１１に示したｎチャネルＭＯＳトランジ
スタ２は、いわゆるスルーレートをコントロールするた
めに、オン抵抗が大きい、すなわち駆動力の弱いトラン
ジスタで構成されている。これは、出力トランジスタ７
がオン状態からオフ状態に遷移して、出力電圧が「Ｌ」
レベルから「Ｈ」レベルに変化するときに寄生のインダ
クタンスやキャパシタンスによってリンギングなどの好
ましくないノイズ要素を減少させるためである。
スタ２は、いわゆるスルーレートをコントロールするた
めに、オン抵抗が大きい、すなわち駆動力の弱いトラン
ジスタで構成されている。これは、出力トランジスタ７
がオン状態からオフ状態に遷移して、出力電圧が「Ｌ」
レベルから「Ｈ」レベルに変化するときに寄生のインダ
クタンスやキャパシタンスによってリンギングなどの好
ましくないノイズ要素を減少させるためである。
【０００４】図１２は図１１に示したドライバ回路の動
作を説明するためのタイムチャートであり、図１３〜図
１５は出力トランジスタの動作状態を示す図である。
作を説明するためのタイムチャートであり、図１３〜図
１５は出力トランジスタの動作状態を示す図である。
【０００５】図１２を参照して、図１１に示したドライ
バ回路の動作について説明する。入力信号が図１２
（ａ）に示すように、「Ｌ」レベルから「Ｈ」レベルに
変化すると、ｎチャネルＭＯＳトランジスタ２がオンす
るので、ノードＮ１の電位は図１２（ｂ）に示すように
徐々に立下がり、出力トランジスタ７のゲートはｎチャ
ネルＭＯＳトランジスタ２によってディスチャージされ
る。ところが、ｎチャネルＭＯＳトランジスタ２の駆動
力が弱いため、ディスチャージ速度は速くならない。ま
た、ｎチャネルトランジスタ５も入力信号によって、図
１２（ｄ）に示すようにオン状態になっているが、ノー
ドＮ１の信号がインバータ３，４を通過するのに要する
１ｎｓｅｃの期間だけｎチャネルＭＯＳトランジスタ６
も図１２（ｅ）に示すようにオン状態になる。このと
き、出力トランジスタ７は図１３（ａ）に示すように、
そのゲートと接地間にノードＮ１の前段のｐチャネルト
ランジスタ１とｎチャネルトランジスタ２とからなるイ
ンバータのオン抵抗Ｒ１が接続され、ゲートとドレイン
間にはｎチャネルＭＯＳトランジスタ５，６のオン抵抗
を直列接続した抵抗Ｒ２が接続された状態と等価になっ
ており、オン抵抗Ｒ１は極めて大きいため、図１３
（ｂ）に示すような等価回路で表わすことができる。こ
のため、出力トランジスタ７は自己バイアス状態となっ
ており、出力パッド８のノード電圧は出力トランジスタ
７のしきい値電圧＋αを目指して比較的ゆっくり降下す
る。図１２（ｆ）に示すように、ｎチャネルＭＯＳトラ
ンジスタ５，６がともにオン状態になる約１ｎｓｅｃの
間は、前述のごとく図１２（ｂ）に示すように、ノード
Ｎ１の電圧は徐々に低下する。
バ回路の動作について説明する。入力信号が図１２
（ａ）に示すように、「Ｌ」レベルから「Ｈ」レベルに
変化すると、ｎチャネルＭＯＳトランジスタ２がオンす
るので、ノードＮ１の電位は図１２（ｂ）に示すように
徐々に立下がり、出力トランジスタ７のゲートはｎチャ
ネルＭＯＳトランジスタ２によってディスチャージされ
る。ところが、ｎチャネルＭＯＳトランジスタ２の駆動
力が弱いため、ディスチャージ速度は速くならない。ま
た、ｎチャネルトランジスタ５も入力信号によって、図
１２（ｄ）に示すようにオン状態になっているが、ノー
ドＮ１の信号がインバータ３，４を通過するのに要する
１ｎｓｅｃの期間だけｎチャネルＭＯＳトランジスタ６
も図１２（ｅ）に示すようにオン状態になる。このと
き、出力トランジスタ７は図１３（ａ）に示すように、
そのゲートと接地間にノードＮ１の前段のｐチャネルト
ランジスタ１とｎチャネルトランジスタ２とからなるイ
ンバータのオン抵抗Ｒ１が接続され、ゲートとドレイン
間にはｎチャネルＭＯＳトランジスタ５，６のオン抵抗
を直列接続した抵抗Ｒ２が接続された状態と等価になっ
ており、オン抵抗Ｒ１は極めて大きいため、図１３
（ｂ）に示すような等価回路で表わすことができる。こ
のため、出力トランジスタ７は自己バイアス状態となっ
ており、出力パッド８のノード電圧は出力トランジスタ
７のしきい値電圧＋αを目指して比較的ゆっくり降下す
る。図１２（ｆ）に示すように、ｎチャネルＭＯＳトラ
ンジスタ５，６がともにオン状態になる約１ｎｓｅｃの
間は、前述のごとく図１２（ｂ）に示すように、ノード
Ｎ１の電圧は徐々に低下する。
【０００６】その後、ｎチャネルＭＯＳトランジスタ２
が完全にオンすることによって、出力トランジスタ７も
図１２（ｇ）に示すように完全にオフ状態になる。それ
によって、出力トランジスタ７が急激にオフするのを避
けることができ、ノイズの低減が可能になる。
が完全にオンすることによって、出力トランジスタ７も
図１２（ｇ）に示すように完全にオフ状態になる。それ
によって、出力トランジスタ７が急激にオフするのを避
けることができ、ノイズの低減が可能になる。
【０００７】
【発明が解決しようとする課題】この場合、図１４に示
すように、ノードＮ１のスイングは、立上がりと立下が
りで著しく異なるため、入力信号の「Ｈ」レベル期間が
５０％であり、「Ｌ」レベルの期間が５０％のデューテ
ィ比であったとしても、出力信号は「Ｈ」レベルの期間
が短く、「Ｌ」レベルの期間が長くなり、デューティ比
が崩れてしまうという問題点があった。これは、ノード
Ｎ１にスルーレートコントロールを行なわなくても生じ
る問題であり、ノードＮ１の立上がり時間と立下がり時
間を同じになるようにしても、図１５に示すように、ｎ
チャネルＭＯＳトランジスタ２のしきい値電圧ＶT がＶ
ｄｄ／２よりも低いレベルであるため、ｔd1≒ｔd2とな
り、デューティ比が崩れたままとなる。
すように、ノードＮ１のスイングは、立上がりと立下が
りで著しく異なるため、入力信号の「Ｈ」レベル期間が
５０％であり、「Ｌ」レベルの期間が５０％のデューテ
ィ比であったとしても、出力信号は「Ｈ」レベルの期間
が短く、「Ｌ」レベルの期間が長くなり、デューティ比
が崩れてしまうという問題点があった。これは、ノード
Ｎ１にスルーレートコントロールを行なわなくても生じ
る問題であり、ノードＮ１の立上がり時間と立下がり時
間を同じになるようにしても、図１５に示すように、ｎ
チャネルＭＯＳトランジスタ２のしきい値電圧ＶT がＶ
ｄｄ／２よりも低いレベルであるため、ｔd1≒ｔd2とな
り、デューティ比が崩れたままとなる。
【０００８】図１６は従来の出力回路の他の例を示す図
である。この図１６に示した出力回路は、スルーレート
コントロールを出力トランジスタ１３がオン状態からオ
フ状態に遷移するときに行なうようにしたものである。
である。この図１６に示した出力回路は、スルーレート
コントロールを出力トランジスタ１３がオン状態からオ
フ状態に遷移するときに行なうようにしたものである。
【０００９】図１６において、入力信号がインバータ３
で反転され、ノードＮ３を介してインバータ４に入力さ
れるとともに、ｎチャネルＭＯＳトランジスタ１４のゲ
ートに入力される。インバータ４の出力はノードＮ４を
介してｐチャネルＭＯＳトランジスタ１１とｎチャネル
ＭＯＳトランジスタ１２とｎチャネルＭＯＳトランジス
タ１５の各ゲートに与えられる。ｐチャネルＭＯＳトラ
ンジスタ１１とｎチャネルＭＯＳトランジスタ１２は図
１１のｐチャネルＭＯＳトランジスタ１とｎチャネルＭ
ＯＳトランジスタ２と同様にして、スルーレートコント
ロールを行なうものである。ｐチャネルＭＯＳトランジ
スタ１１のソースには電源電圧Ｖｄｄが与えられ、その
ドレインはｎチャネルＭＯＳトランジスタ１２のドレイ
ンとノードＮ６と出力トランジスタ１３のゲートに接続
される。出力トランジスタ１３のソースは接地され、ド
レインから信号が取出される。ｎチャネルＭＯＳトラン
ジスタ１４，１５の各ドレインはノードＮ５を介してｎ
チャネルＭＯＳトランジスタ１２のソースに接続され、
ｎチャネルＭＯＳトランジスタ１４，１５の各ソースは
接地される。
で反転され、ノードＮ３を介してインバータ４に入力さ
れるとともに、ｎチャネルＭＯＳトランジスタ１４のゲ
ートに入力される。インバータ４の出力はノードＮ４を
介してｐチャネルＭＯＳトランジスタ１１とｎチャネル
ＭＯＳトランジスタ１２とｎチャネルＭＯＳトランジス
タ１５の各ゲートに与えられる。ｐチャネルＭＯＳトラ
ンジスタ１１とｎチャネルＭＯＳトランジスタ１２は図
１１のｐチャネルＭＯＳトランジスタ１とｎチャネルＭ
ＯＳトランジスタ２と同様にして、スルーレートコント
ロールを行なうものである。ｐチャネルＭＯＳトランジ
スタ１１のソースには電源電圧Ｖｄｄが与えられ、その
ドレインはｎチャネルＭＯＳトランジスタ１２のドレイ
ンとノードＮ６と出力トランジスタ１３のゲートに接続
される。出力トランジスタ１３のソースは接地され、ド
レインから信号が取出される。ｎチャネルＭＯＳトラン
ジスタ１４，１５の各ドレインはノードＮ５を介してｎ
チャネルＭＯＳトランジスタ１２のソースに接続され、
ｎチャネルＭＯＳトランジスタ１４，１５の各ソースは
接地される。
【００１０】図１７は図１６に示した出力回路をシミュ
レーションしたタイムチャートである。次に、図１７を
参照して、図１６に示した出力回路の動作について説明
する。図１７（ａ）に示すように、入力信号が「Ｌ」レ
ベルから「Ｈ」に立上がると、この入力信号はインバー
タ３で反転され、ノードＮ３に出力され、図１７（ｂ）
に示すように「Ｌ」レベルになる。このため、ｎチャネ
ルＭＯＳトランジスタ１４がオフし、入力信号はインバ
ータ４でさらに反転され、ノードＮ４が図１７（ｃ）に
示すように、「Ｈ」レベルになる。このため、ｎチャネ
ルＭＯＳトランジスタ１５はオンするが、ｎチャネルＭ
ＯＳトランジスタ１２の駆動力が小さいため、ノードＮ
５は図１７（ｄ）に示すように、「Ｈ」レベルから徐々
に「Ｌ」にレベルに立下がる。このため、ノードｎ６は
図１７（ｅ）に示すように徐々に立下がり、出力トラン
ジスタ１３のドレインは図１７（ｆ）に示すように徐々
に立上がる。このため、出力信号は、入力信号の「Ｈ」
レベルと「Ｌ」レベルとのデューティ比が５０％であっ
ても、「Ｈ」レベルと「Ｌ」レベルとの比はノンリター
ントウゼロ（ＲＺ）の２００ＭＨｚの波形で２５％程度
になってしまい、このデューティ比は入力信号の周波数
が高くなるに従ってさらに悪化するという欠点がある。
レーションしたタイムチャートである。次に、図１７を
参照して、図１６に示した出力回路の動作について説明
する。図１７（ａ）に示すように、入力信号が「Ｌ」レ
ベルから「Ｈ」に立上がると、この入力信号はインバー
タ３で反転され、ノードＮ３に出力され、図１７（ｂ）
に示すように「Ｌ」レベルになる。このため、ｎチャネ
ルＭＯＳトランジスタ１４がオフし、入力信号はインバ
ータ４でさらに反転され、ノードＮ４が図１７（ｃ）に
示すように、「Ｈ」レベルになる。このため、ｎチャネ
ルＭＯＳトランジスタ１５はオンするが、ｎチャネルＭ
ＯＳトランジスタ１２の駆動力が小さいため、ノードＮ
５は図１７（ｄ）に示すように、「Ｈ」レベルから徐々
に「Ｌ」にレベルに立下がる。このため、ノードｎ６は
図１７（ｅ）に示すように徐々に立下がり、出力トラン
ジスタ１３のドレインは図１７（ｆ）に示すように徐々
に立上がる。このため、出力信号は、入力信号の「Ｈ」
レベルと「Ｌ」レベルとのデューティ比が５０％であっ
ても、「Ｈ」レベルと「Ｌ」レベルとの比はノンリター
ントウゼロ（ＲＺ）の２００ＭＨｚの波形で２５％程度
になってしまい、このデューティ比は入力信号の周波数
が高くなるに従ってさらに悪化するという欠点がある。
【００１１】それゆえに、この発明の主たる目的は、入
力信号のデューティ比とほぼ同じとなるように出力信号
を取出すことができるような半導体装置の出力回路を提
供することである。
力信号のデューティ比とほぼ同じとなるように出力信号
を取出すことができるような半導体装置の出力回路を提
供することである。
【００１２】
【課題を解決するための手段】請求項１に係る発明は、
オープンドレインで出力トランジスタから信号を出力す
る半導体装置の出力回路であって、入力信号に応じて、
出力トランジスタのオン電圧またはしきい値電圧を中心
とする振幅の駆動信号を出力トランジスタの入力電極に
与える駆動手段を備えて構成される。
オープンドレインで出力トランジスタから信号を出力す
る半導体装置の出力回路であって、入力信号に応じて、
出力トランジスタのオン電圧またはしきい値電圧を中心
とする振幅の駆動信号を出力トランジスタの入力電極に
与える駆動手段を備えて構成される。
【００１３】請求項２に係る発明では、請求項１の出力
トランジスタは第１の導電形式の電界効果トランジスタ
であって、駆動手段はそれぞれの第１の電極と第２の電
極とが直列接続され、その接続点から駆動信号を出力
し、駆動信号をプルアップする第１の導電形式の第１の
電界効果トランジスタと、駆動信号をプルダウンする第
１の導電形式の第２の電界効果トランジスタを含む。
トランジスタは第１の導電形式の電界効果トランジスタ
であって、駆動手段はそれぞれの第１の電極と第２の電
極とが直列接続され、その接続点から駆動信号を出力
し、駆動信号をプルアップする第１の導電形式の第１の
電界効果トランジスタと、駆動信号をプルダウンする第
１の導電形式の第２の電界効果トランジスタを含む。
【００１４】請求項３に係る発明では、請求項１の出力
トランジスタは第２の導電形式の電界効果トランジスタ
であって、駆動手段は、それぞれの第１の電極と第２の
電極とが直列接続され、その接続点から駆動信号を出力
し、その駆動信号をプルアップする第２の導電形式の第
３の電界効果トランジスタと、駆動信号をプルダウンす
る第２の導電形式の第４の電界効果トランジスタを含
む。
トランジスタは第２の導電形式の電界効果トランジスタ
であって、駆動手段は、それぞれの第１の電極と第２の
電極とが直列接続され、その接続点から駆動信号を出力
し、その駆動信号をプルアップする第２の導電形式の第
３の電界効果トランジスタと、駆動信号をプルダウンす
る第２の導電形式の第４の電界効果トランジスタを含
む。
【００１５】請求項４に係る発明では、請求項１の出力
トランジスタは第１の導電形式の電界効果トランジスタ
であって、駆動手段は、それぞれの第１の電極と第２の
電極とが直列接続され、その接続点から駆動信号を出力
し、駆動信号をプルアップする第２の導電形式の第５の
電界効果トランジスタと、駆動信号をプルダウンする第
１の導電形式の第６の電界効果トランジスタを含む。
トランジスタは第１の導電形式の電界効果トランジスタ
であって、駆動手段は、それぞれの第１の電極と第２の
電極とが直列接続され、その接続点から駆動信号を出力
し、駆動信号をプルアップする第２の導電形式の第５の
電界効果トランジスタと、駆動信号をプルダウンする第
１の導電形式の第６の電界効果トランジスタを含む。
【００１６】請求項５に係る発明では、請求項２ないし
４のいずれかの、第１，第３または第５の電界効果トラ
ンジスタの第１の電極に電源電圧よりも低い電圧を供給
するための電圧供給手段を含む。
４のいずれかの、第１，第３または第５の電界効果トラ
ンジスタの第１の電極に電源電圧よりも低い電圧を供給
するための電圧供給手段を含む。
【００１７】請求項６に係る発明では、請求項５の電圧
供給手段は、第１，第３または第５の電界効果トランジ
スタの第１の電極と電源ラインとの間に接続され、電源
電圧を降圧するためのダイオード素子を含む。
供給手段は、第１，第３または第５の電界効果トランジ
スタの第１の電極と電源ラインとの間に接続され、電源
電圧を降圧するためのダイオード素子を含む。
【００１８】請求項７に係る発明では、請求項５の電圧
供給手段は、出力トランジスタのしきい値電圧の２倍の
電圧を出力する手段を含む。
供給手段は、出力トランジスタのしきい値電圧の２倍の
電圧を出力する手段を含む。
【００１９】請求項８に係る発明では、請求項２または
３の駆動手段は、入力信号を反転して第１または第３の
電界効果トランジスタの入力電極に与える第１のインバ
ータと、第１のインバータの出力信号を反転して第２ま
たは第４の電界効果トランジスタの入力電極に与える第
２のインバータとを含む。
３の駆動手段は、入力信号を反転して第１または第３の
電界効果トランジスタの入力電極に与える第１のインバ
ータと、第１のインバータの出力信号を反転して第２ま
たは第４の電界効果トランジスタの入力電極に与える第
２のインバータとを含む。
【００２０】請求項９に係る発明では、請求項４の駆動
手段は、入力信号を反転する第３のインバータと、第３
のインバータの出力信号を反転して第５および第６の電
界効果トランジスタの入力電極に与える第４のインバー
タとを含む。
手段は、入力信号を反転する第３のインバータと、第３
のインバータの出力信号を反転して第５および第６の電
界効果トランジスタの入力電極に与える第４のインバー
タとを含む。
【００２１】請求項１０に係る発明では、請求項２ない
し４のいずれかの駆動手段は、第１のインバータの出力
がその入力電極に与えられ、その第１の電極が第２また
は第４の電界効果トランジスタの第２の電極に接続され
る第７の電界効果トランジスタと、第２のインバータの
出力信号がその入力信号に与えられ、その第１の電極が
第２または第４の電界効果トランジスタの第２の電極に
接続される第８の電界効果トランジスタとを含む。
し４のいずれかの駆動手段は、第１のインバータの出力
がその入力電極に与えられ、その第１の電極が第２また
は第４の電界効果トランジスタの第２の電極に接続され
る第７の電界効果トランジスタと、第２のインバータの
出力信号がその入力信号に与えられ、その第１の電極が
第２または第４の電界効果トランジスタの第２の電極に
接続される第８の電界効果トランジスタとを含む。
【００２２】
【作用】請求項１に係る発明では、入力信号に応じて、
出力トランジスタのオン電圧またはしきい値電圧を中心
とする振幅の駆動信号を出力トランジスタの入力電極に
与えることにより、立上がり時間と立下がり時間がほぼ
同じ程度になるように短くすることができ、デューティ
比を改善して、入力信号のデューティ比を忠実に再現で
き高速動作させることが可能となる。
出力トランジスタのオン電圧またはしきい値電圧を中心
とする振幅の駆動信号を出力トランジスタの入力電極に
与えることにより、立上がり時間と立下がり時間がほぼ
同じ程度になるように短くすることができ、デューティ
比を改善して、入力信号のデューティ比を忠実に再現で
き高速動作させることが可能となる。
【００２３】請求項２に係る発明では、第１の導電形式
の２個の電界効果トランジスタを直接続し、一方の電界
効果トランジスタで駆動信号をプルアップし、他方の電
界効果トランジスタでプルダウンする。
の２個の電界効果トランジスタを直接続し、一方の電界
効果トランジスタで駆動信号をプルアップし、他方の電
界効果トランジスタでプルダウンする。
【００２４】請求項３に係る発明は、第２の導電形式の
２個の電界効果トランジスタを直列接続し、一方の電界
効果トランジスタで駆動信号をプルアップし、他方の電
界効果トランジスタで駆動信号をプルダウンする。
２個の電界効果トランジスタを直列接続し、一方の電界
効果トランジスタで駆動信号をプルアップし、他方の電
界効果トランジスタで駆動信号をプルダウンする。
【００２５】請求項４に係る発明は、第２の導電形式の
電界効果トランジスタと第１の導電形式の電界効果トラ
ンジスタトランジスタとを直列接続し、一方の電界効果
トランジスタで駆動信号をプルアップし、他方の電界効
果トランジスタで駆動信号をプルダウンする。
電界効果トランジスタと第１の導電形式の電界効果トラ
ンジスタトランジスタとを直列接続し、一方の電界効果
トランジスタで駆動信号をプルアップし、他方の電界効
果トランジスタで駆動信号をプルダウンする。
【００２６】請求項５に係る発明では、プルアップ側の
電界効果トランジスタの第１の電極に電源電圧よりも低
い電圧を供給する。
電界効果トランジスタの第１の電極に電源電圧よりも低
い電圧を供給する。
【００２７】請求項６に係る発明は、電圧供給手段とし
て、電源ラインとプルアップ側のトランジスタの第１の
電極との間にダイオード素子を接続して電源電圧を降圧
する。
て、電源ラインとプルアップ側のトランジスタの第１の
電極との間にダイオード素子を接続して電源電圧を降圧
する。
【００２８】請求項７に係る発明では、電圧供給手段と
して、出力トランジスタのしきい値電圧の２倍の電圧を
出力する。
して、出力トランジスタのしきい値電圧の２倍の電圧を
出力する。
【００２９】請求項８に係る発明では、入力信号が与え
られる第１のインバータとこれに直列接続される第２の
インバータを含み、第１のインバータの出力でプルアッ
プ側の電界効果トランジスタを駆動し、第２のインバー
タの出力でプルダウン側の電界効果トランジスタを駆動
する。
られる第１のインバータとこれに直列接続される第２の
インバータを含み、第１のインバータの出力でプルアッ
プ側の電界効果トランジスタを駆動し、第２のインバー
タの出力でプルダウン側の電界効果トランジスタを駆動
する。
【００３０】請求項９に係る発明では、入力信号を反転
する第３のインバータとこれに直列接続される第４のイ
ンバータとを含み、第４のインバータの出力でプルアッ
プ側の電界効果トランジスタとプルダウン側の電界効果
トランジスタを駆動する。
する第３のインバータとこれに直列接続される第４のイ
ンバータとを含み、第４のインバータの出力でプルアッ
プ側の電界効果トランジスタとプルダウン側の電界効果
トランジスタを駆動する。
【００３１】請求項１０に係る発明では、第１のインバ
ータの出力で駆動される電界効果トランジスタと第２の
インバータの出力で駆動される電界効果トランジスタを
含み、これらの電界効果トランジスタの第１の電極をプ
ルダウン側の電界効果トランジスタに接続し、スルーレ
ートコントロールを行なう。
ータの出力で駆動される電界効果トランジスタと第２の
インバータの出力で駆動される電界効果トランジスタを
含み、これらの電界効果トランジスタの第１の電極をプ
ルダウン側の電界効果トランジスタに接続し、スルーレ
ートコントロールを行なう。
【００３２】
【実施例】図１はこの発明の一実施例の回路図である。
この実施例は、出力トランジスタ２５を駆動するための
ドライブ回路として、ｎチャネルＭＯＳトランジスタ２
３，２４で構成したものである。入力信号はインバータ
２１に与えられて反転され、ｎチャネルＭＯＳトランジ
スタ２３のゲートに与えられるとともに、インバータ２
２に与えられてさらに反転される。インバータ２２の出
力はｎチャネルＭＯＳトランジスタ２４のゲートに与え
られ、ｎチャネルＭＯＳトランジスタ２３のドレインに
は電源電圧Ｖｄｄが与えられ、ｎチャネルＭＯＳトラン
ジスタ２３のソースはノードＮ７を介してｎチャネルＭ
ＯＳトランジスタ２４のドレインと出力トランジスタ２
５のゲートに接続される。ｎチャネルＭＯＳトランジス
タ２４のソースと出力トランジスタ２５のソースは接地
され、出力トランジスタ２５のドレインから出力信号が
取出される。ｎチャネルＭＯＳトランジスタ２３は出力
トランジスタ２５のゲート電圧をプルアップし、ｎチャ
ネルＭＯＳトランジスタ２４は出力トランジスタ２５の
ゲート電圧をプルダウンする。
この実施例は、出力トランジスタ２５を駆動するための
ドライブ回路として、ｎチャネルＭＯＳトランジスタ２
３，２４で構成したものである。入力信号はインバータ
２１に与えられて反転され、ｎチャネルＭＯＳトランジ
スタ２３のゲートに与えられるとともに、インバータ２
２に与えられてさらに反転される。インバータ２２の出
力はｎチャネルＭＯＳトランジスタ２４のゲートに与え
られ、ｎチャネルＭＯＳトランジスタ２３のドレインに
は電源電圧Ｖｄｄが与えられ、ｎチャネルＭＯＳトラン
ジスタ２３のソースはノードＮ７を介してｎチャネルＭ
ＯＳトランジスタ２４のドレインと出力トランジスタ２
５のゲートに接続される。ｎチャネルＭＯＳトランジス
タ２４のソースと出力トランジスタ２５のソースは接地
され、出力トランジスタ２５のドレインから出力信号が
取出される。ｎチャネルＭＯＳトランジスタ２３は出力
トランジスタ２５のゲート電圧をプルアップし、ｎチャ
ネルＭＯＳトランジスタ２４は出力トランジスタ２５の
ゲート電圧をプルダウンする。
【００３３】図２は図１に示した実施例のノード７の電
位変化を説明するための波形図である。次に、図１に示
した出力回路の動作について説明する。電源電圧Ｖｄｄ
は最近の微細化プロセスにおいて、５Ｖではなく、３Ｖ
系が主流となっており、ここではたとえば３．３Ｖの電
圧となっている。
位変化を説明するための波形図である。次に、図１に示
した出力回路の動作について説明する。電源電圧Ｖｄｄ
は最近の微細化プロセスにおいて、５Ｖではなく、３Ｖ
系が主流となっており、ここではたとえば３．３Ｖの電
圧となっている。
【００３４】入力信号が「Ｌ」レベルのとき、インバー
タ２１の出力は「Ｈ」レベルとなって、ｎチャネルＭＯ
Ｓトランジスタ２３がオンする。ところが、ノードＮ７
の電位は、出力トランジスタ２５のしきい値電圧をＶT
とすると、Ｖｄｄ−ＶT までしか上昇しない。これは、
ｎチャネルＭＯＳトランジスタ２３のゲート電圧が高々
Ｖｄｄにしかならないため、ｎチャネルＭＯＳトランジ
スタ２３がオンするためには、出力トランジスタ２５の
しきい値電圧ＶT 分だけゲート電位より低いソース電位
でなければならないためである。このため、ノードＮ７
の遷移は図２の実線で示すようになる。すなわち、図２
から明らかなように、ノードＮ７の電位の遷移は、立上
がり時間ｔr と立下がり時間ｔf が点線で示す従来例に
比べて実線で示すように短くて済むことがわかる。すな
わち、出力トランジスタ２５のしきい値電圧がＶT であ
るとすると、出力トランジスタ２５が導通するまでの時
間は、この実施例と従来例とで同じでｔd1′＝ｔd1であ
るがカットオフするまでの時間はｔd2′＜ｔd2でノード
Ｎ７の遷移の変化率ｄＶ（Ｎ７）／ｄｔが同じであるに
もかかわらず短くなる。これによって、出力デューティ
比の崩れが改善される。
タ２１の出力は「Ｈ」レベルとなって、ｎチャネルＭＯ
Ｓトランジスタ２３がオンする。ところが、ノードＮ７
の電位は、出力トランジスタ２５のしきい値電圧をＶT
とすると、Ｖｄｄ−ＶT までしか上昇しない。これは、
ｎチャネルＭＯＳトランジスタ２３のゲート電圧が高々
Ｖｄｄにしかならないため、ｎチャネルＭＯＳトランジ
スタ２３がオンするためには、出力トランジスタ２５の
しきい値電圧ＶT 分だけゲート電位より低いソース電位
でなければならないためである。このため、ノードＮ７
の遷移は図２の実線で示すようになる。すなわち、図２
から明らかなように、ノードＮ７の電位の遷移は、立上
がり時間ｔr と立下がり時間ｔf が点線で示す従来例に
比べて実線で示すように短くて済むことがわかる。すな
わち、出力トランジスタ２５のしきい値電圧がＶT であ
るとすると、出力トランジスタ２５が導通するまでの時
間は、この実施例と従来例とで同じでｔd1′＝ｔd1であ
るがカットオフするまでの時間はｔd2′＜ｔd2でノード
Ｎ７の遷移の変化率ｄＶ（Ｎ７）／ｄｔが同じであるに
もかかわらず短くなる。これによって、出力デューティ
比の崩れが改善される。
【００３５】図１において、電源電圧Ｖｄｄ＝３．３Ｖ
であり、出力トランジスタ２５のしきい値電圧ＶT がほ
ぼ０．７程度とすると、出力電圧ＶO ＝３．３−０．７
＝２．６Ｖ程度になる。
であり、出力トランジスタ２５のしきい値電圧ＶT がほ
ぼ０．７程度とすると、出力電圧ＶO ＝３．３−０．７
＝２．６Ｖ程度になる。
【００３６】さらに、スピードは出力トランジスタ２５
の駆動力ではなく、その前段のｎチャネルＭＯＳトラン
ジスタ２３，２４で制限されているような場合（スルー
レートコントロール付などの場合）は、図２の点線を示
す経路を通って遷移するのに比べて、実線の経路を通っ
て遷移する方が短いレートまで対応できるので、高速化
に向くはずである。すなわち、点線のＶＯ〜Ｖｄｄの遷
移にかかる時間が実線では不要になるからである。した
がって、この実施例の方が、より高い周波数まで対応が
可能となる。
の駆動力ではなく、その前段のｎチャネルＭＯＳトラン
ジスタ２３，２４で制限されているような場合（スルー
レートコントロール付などの場合）は、図２の点線を示
す経路を通って遷移するのに比べて、実線の経路を通っ
て遷移する方が短いレートまで対応できるので、高速化
に向くはずである。すなわち、点線のＶＯ〜Ｖｄｄの遷
移にかかる時間が実線では不要になるからである。した
がって、この実施例の方が、より高い周波数まで対応が
可能となる。
【００３７】図３はこの発明の第２の実施例を示す回路
図である。この図３に示した実施例は、図１に示したｎ
チャネルトランジスタ２３〜２５に代えて、ｐチャネル
ＭＯＳトランジスタ２６〜２８を設け、電源の極性を変
えたものであり、その動作は図１と同じであるため省略
する。
図である。この図３に示した実施例は、図１に示したｎ
チャネルトランジスタ２３〜２５に代えて、ｐチャネル
ＭＯＳトランジスタ２６〜２８を設け、電源の極性を変
えたものであり、その動作は図１と同じであるため省略
する。
【００３８】図４はこの発明の第３の実施例を示す回路
図である。この実施例は、図１に示した出力回路にスル
ーレートコントロールを設けたものである。すなわち、
インバータ２１の出力はノードＮ８を介してｎチャネル
ＭＯＳトランジスタ２９のゲートに接続され、インバー
タ２２の出力はｎチャネルＭＯＳトランジスタ３０のゲ
ートに接続され、ｎチャネルＭＯＳトランジスタ２９，
３０の各ソースは接地され、各ドレインはｎチャネルＭ
ＯＳトランジスタ２４のソースに接続される。ｎチャネ
ルＭＯトランジスタ２４のソースと接地間にはコンデン
サ３１が接続される。コンデンサ３１は出力トランジス
タ２５のオン，オフ動作を遅らせて、リンギングが生じ
ないようにするために設けられている。
図である。この実施例は、図１に示した出力回路にスル
ーレートコントロールを設けたものである。すなわち、
インバータ２１の出力はノードＮ８を介してｎチャネル
ＭＯＳトランジスタ２９のゲートに接続され、インバー
タ２２の出力はｎチャネルＭＯＳトランジスタ３０のゲ
ートに接続され、ｎチャネルＭＯＳトランジスタ２９，
３０の各ソースは接地され、各ドレインはｎチャネルＭ
ＯＳトランジスタ２４のソースに接続される。ｎチャネ
ルＭＯトランジスタ２４のソースと接地間にはコンデン
サ３１が接続される。コンデンサ３１は出力トランジス
タ２５のオン，オフ動作を遅らせて、リンギングが生じ
ないようにするために設けられている。
【００３９】図５は図４の出力回路をシミュレーション
したタイムチャートである。次に、図４に示した出力回
路の動作について説明する。図５（ａ）に示すように、
入力信号が「Ｌ」レベルから「Ｈ」レベルになると、ノ
ードＮ８は図５（ｂ）に示すように「Ｈ」レベルから
「Ｌ」レベルになって、ｎチャネルＭＯＳトランジスタ
２３，２９がオフする。インバータ２１の出力はインバ
ータ２２でさらに反転され、ノードＮ９は図５（ｃ）に
示すように「Ｈ」レベルになり、ｎチャネルＭＯＳトラ
ンジスタ２４，３０がオンする。このとき、ノードＮ１
０はコンデンサ３１に電荷が蓄積されているために、直
ちに「Ｌ」レベルに立下がらず、図５（ｄ）に示すよう
に徐々に「Ｌ」レベルになる。このため、ノードＮ７も
図５（ｅ）に示すように、「Ｈ」レベルから「Ｌ」レベ
ルに徐々に立下がり、出力トランジスタ２５も徐々にオ
フになり、その出力は図５（ｆ）に示すように、徐々に
「Ｈ」レベルになる。
したタイムチャートである。次に、図４に示した出力回
路の動作について説明する。図５（ａ）に示すように、
入力信号が「Ｌ」レベルから「Ｈ」レベルになると、ノ
ードＮ８は図５（ｂ）に示すように「Ｈ」レベルから
「Ｌ」レベルになって、ｎチャネルＭＯＳトランジスタ
２３，２９がオフする。インバータ２１の出力はインバ
ータ２２でさらに反転され、ノードＮ９は図５（ｃ）に
示すように「Ｈ」レベルになり、ｎチャネルＭＯＳトラ
ンジスタ２４，３０がオンする。このとき、ノードＮ１
０はコンデンサ３１に電荷が蓄積されているために、直
ちに「Ｌ」レベルに立下がらず、図５（ｄ）に示すよう
に徐々に「Ｌ」レベルになる。このため、ノードＮ７も
図５（ｅ）に示すように、「Ｈ」レベルから「Ｌ」レベ
ルに徐々に立下がり、出力トランジスタ２５も徐々にオ
フになり、その出力は図５（ｆ）に示すように、徐々に
「Ｈ」レベルになる。
【００４０】図５に示したシミュレーション結果は、入
力信号として５ｍｓｅｃの周期で「Ｈ」レベルと「Ｌ」
レベルを繰り返すノンリターントウゼロ（ＲＺ）信号を
入力したとき、出力信号のデューティ比を４０％と６０
％にすることができ、デューティ比を改善できたことが
わかる。
力信号として５ｍｓｅｃの周期で「Ｈ」レベルと「Ｌ」
レベルを繰り返すノンリターントウゼロ（ＲＺ）信号を
入力したとき、出力信号のデューティ比を４０％と６０
％にすることができ、デューティ比を改善できたことが
わかる。
【００４１】図６はこの発明の第４の実施例を示す図で
ある。この実施例は、ドライバとなるｎチャネルＭＯＳ
トランジスタ２３のドレインと電源電圧Ｖｄｄのライン
との間にｎチャネルＭＯＳトランジスタ３２，３３を直
列にダイオード接続して、ｎチャネルＭＯＳトランジス
タ２３のドレインの電位を下げたものである。このよう
に電位を下げることによって、さらにデューティ比を改
善でき、出力信号の「Ｈ」レベルと「Ｌ」レベルのそれ
ぞれの期間をほぼ５０％程度にすることができる。
ある。この実施例は、ドライバとなるｎチャネルＭＯＳ
トランジスタ２３のドレインと電源電圧Ｖｄｄのライン
との間にｎチャネルＭＯＳトランジスタ３２，３３を直
列にダイオード接続して、ｎチャネルＭＯＳトランジス
タ２３のドレインの電位を下げたものである。このよう
に電位を下げることによって、さらにデューティ比を改
善でき、出力信号の「Ｈ」レベルと「Ｌ」レベルのそれ
ぞれの期間をほぼ５０％程度にすることができる。
【００４２】図７はこの発明の第５の実施例を示す回路
図である。図７（ａ）に示した例は、図１に示した実施
例において用いた電源電圧Ｖｄｄに代えて、終端電圧Ｖ
TTを用いるようにしたものであり、図７（ｂ）は、図７
（ａ）のｎチャネルＭＯＳトランジスタ２３に代えてｐ
チャネルＭＯＳトランジスタ３４を設け、そのゲートを
インバータ２２の出力に接続したものである。
図である。図７（ａ）に示した例は、図１に示した実施
例において用いた電源電圧Ｖｄｄに代えて、終端電圧Ｖ
TTを用いるようにしたものであり、図７（ｂ）は、図７
（ａ）のｎチャネルＭＯＳトランジスタ２３に代えてｐ
チャネルＭＯＳトランジスタ３４を設け、そのゲートを
インバータ２２の出力に接続したものである。
【００４３】終端電圧ＶTTはたとえばＧＴＬインタフェ
ースでは１．２Ｖであり、通常ＬＳＩを実装するボード
上には供給されているため、新たに用意する必要もな
く、コストの上昇を抑えつつ、容易に導入できるという
利点がある。この場合でも、３．３Ｖ程度または５Ｖの
電源電圧Ｖｄｄを用いるよりは、デューティ比が良好で
動作速度が高速なドライバを実現できる。スルーレート
コントロールについては、図４と同様にして、ｎチャネ
ルＭＯＳトランジスタ２９と３０をインバータ２１と２
２のそれぞれの出力に接続するようにすればよい。
ースでは１．２Ｖであり、通常ＬＳＩを実装するボード
上には供給されているため、新たに用意する必要もな
く、コストの上昇を抑えつつ、容易に導入できるという
利点がある。この場合でも、３．３Ｖ程度または５Ｖの
電源電圧Ｖｄｄを用いるよりは、デューティ比が良好で
動作速度が高速なドライバを実現できる。スルーレート
コントロールについては、図４と同様にして、ｎチャネ
ルＭＯＳトランジスタ２９と３０をインバータ２１と２
２のそれぞれの出力に接続するようにすればよい。
【００４４】なお、図７（ａ）と（ｂ）では、プルアッ
プ側のトランジスタをｎチャネルＭＯＳトランジスタ２
３で駆動するかあるいはｐチャネルＭＯＳトランジスタ
３４で駆動するかの違いだけであり、インバータからの
類推では、図７（ｂ）に示すようにｐチャネルＭＯＳト
ランジスタを使うのが通常であるが、たとえばｎチャネ
ルＭＯＳトランジスタ２３のゲート電圧の最大は電源電
圧Ｖｄｄまでであり、終端電圧ＶTTとゲート電圧−しき
い値電圧ＶTNとを比べると、終端電圧ＶTT＝１．２Ｖと
したとき、Ｖｄｄ−ＶTN＝３．３−０．７＝２．６Ｖと
なり、終端電圧ＶTTの方が低いので、ｎチャネルＭＯＳ
トランジスタ２３を用いても、しきい値電圧ＶTNによる
電圧降下なしに利用することができる。一般に、ｎチャ
ネルＭＯＳトランジスタはｐチャネルＭＯＳトランジス
タの約２倍の駆動力を有し、Ｗ（チャネル幅）を小さく
設計でき、浮遊容量が減少することが期待できるため、
ｎチャネルＭＯＳトランジスタ２３を用いた方が高速に
向くという利点がある。
プ側のトランジスタをｎチャネルＭＯＳトランジスタ２
３で駆動するかあるいはｐチャネルＭＯＳトランジスタ
３４で駆動するかの違いだけであり、インバータからの
類推では、図７（ｂ）に示すようにｐチャネルＭＯＳト
ランジスタを使うのが通常であるが、たとえばｎチャネ
ルＭＯＳトランジスタ２３のゲート電圧の最大は電源電
圧Ｖｄｄまでであり、終端電圧ＶTTとゲート電圧−しき
い値電圧ＶTNとを比べると、終端電圧ＶTT＝１．２Ｖと
したとき、Ｖｄｄ−ＶTN＝３．３−０．７＝２．６Ｖと
なり、終端電圧ＶTTの方が低いので、ｎチャネルＭＯＳ
トランジスタ２３を用いても、しきい値電圧ＶTNによる
電圧降下なしに利用することができる。一般に、ｎチャ
ネルＭＯＳトランジスタはｐチャネルＭＯＳトランジス
タの約２倍の駆動力を有し、Ｗ（チャネル幅）を小さく
設計でき、浮遊容量が減少することが期待できるため、
ｎチャネルＭＯＳトランジスタ２３を用いた方が高速に
向くという利点がある。
【００４５】図８はこの発明の第６の実施例を示す回路
図である。この実施例は、電源電圧として出力トランジ
スタ２５のしきい値電圧ＶTNを中心として、０〜ＶTN〜
２Ｖ TNの範囲で出力トランジスタ２５のゲート電圧を変
化させるようにしたものである。図８（ａ）に示した例
は図７（ａ）と同様にして、プルアップ側のトランジス
タをｎチャネルＭＯＳトランジスタ２３で構成し、その
ドレインに２ＶTNの電位を与えるようにしたものであ
り、図８（ｂ）に示した例は図７（ｂ）と同様にして、
プルアップ側のトランジスタをｐチャネルＭＯＳトラン
ジスタ３４で構成し、そのソースに２ＶTNの電位を与え
るようにしたものである。このように、しきい値電圧Ｖ
TNを中心にゲート電圧をスイングさせれば、出力トラン
ジスタ２５のオン期間とオフ期間を、入力のデューティ
比を崩すことなく設定するのが容易になる。
図である。この実施例は、電源電圧として出力トランジ
スタ２５のしきい値電圧ＶTNを中心として、０〜ＶTN〜
２Ｖ TNの範囲で出力トランジスタ２５のゲート電圧を変
化させるようにしたものである。図８（ａ）に示した例
は図７（ａ）と同様にして、プルアップ側のトランジス
タをｎチャネルＭＯＳトランジスタ２３で構成し、その
ドレインに２ＶTNの電位を与えるようにしたものであ
り、図８（ｂ）に示した例は図７（ｂ）と同様にして、
プルアップ側のトランジスタをｐチャネルＭＯＳトラン
ジスタ３４で構成し、そのソースに２ＶTNの電位を与え
るようにしたものである。このように、しきい値電圧Ｖ
TNを中心にゲート電圧をスイングさせれば、出力トラン
ジスタ２５のオン期間とオフ期間を、入力のデューティ
比を崩すことなく設定するのが容易になる。
【００４６】なお、出力トランジスタ２５のゲート電圧
を駆動する前段のプルアップ側のトランジスタとプルダ
ウン側のトランジスタの駆動力を揃えればさらに良好と
なる。ゲート電圧のスイングの中心がしきい値電圧ＶTN
から大きくずれていると、プルアップ側またはプルダウ
ン側のいずれかのトランジスタの駆動力を故意に落し
て、小さくしなければデューティ比が守れないため、高
速動作に適さないが、この図８に示した実施例はこれを
解決することができる。
を駆動する前段のプルアップ側のトランジスタとプルダ
ウン側のトランジスタの駆動力を揃えればさらに良好と
なる。ゲート電圧のスイングの中心がしきい値電圧ＶTN
から大きくずれていると、プルアップ側またはプルダウ
ン側のいずれかのトランジスタの駆動力を故意に落し
て、小さくしなければデューティ比が守れないため、高
速動作に適さないが、この図８に示した実施例はこれを
解決することができる。
【００４７】図９は図８に示した実施例の２ＶTNの電圧
を発生する回路を示した図である。図９において、電源
電圧Ｖｄｄのラインと接地間にｐチャネルＭＯＳトラン
ジスタ３１とｎチャネルトランジスタ３２，３３とが直
列的にダイオード接続されている。ｐチャネルＭＯＳト
ランジスタ３１とｎチャネルＭＯＳトランジスタ３２の
接続点はオペアンプ３５の一方の入力に接続されるとと
もに、コンデンサ３４の一端に接続される。コンデンサ
３４の他端は接地される。オペアンプ３５の他方の入力
は出力端に接続されている。ｎチャネルＭＯＳトランジ
スタ３２と３３との直列接続によって２ＶTNの電圧が発
生され、その電圧がオペアンプ３５によってバッファリ
ングされてｎチャネルＭＯＳトランジスタ２３のドレイ
ンに与えられる。このような２ＶTN発生回路をドライバ
と同じチップ上に配置することで、温度による、あるい
はプロセス変動による出力トランジスタ２５のしきい値
電圧ＶTNの変化に追従した２ＶTNの電位を発生できるメ
リットがある。
を発生する回路を示した図である。図９において、電源
電圧Ｖｄｄのラインと接地間にｐチャネルＭＯＳトラン
ジスタ３１とｎチャネルトランジスタ３２，３３とが直
列的にダイオード接続されている。ｐチャネルＭＯＳト
ランジスタ３１とｎチャネルＭＯＳトランジスタ３２の
接続点はオペアンプ３５の一方の入力に接続されるとと
もに、コンデンサ３４の一端に接続される。コンデンサ
３４の他端は接地される。オペアンプ３５の他方の入力
は出力端に接続されている。ｎチャネルＭＯＳトランジ
スタ３２と３３との直列接続によって２ＶTNの電圧が発
生され、その電圧がオペアンプ３５によってバッファリ
ングされてｎチャネルＭＯＳトランジスタ２３のドレイ
ンに与えられる。このような２ＶTN発生回路をドライバ
と同じチップ上に配置することで、温度による、あるい
はプロセス変動による出力トランジスタ２５のしきい値
電圧ＶTNの変化に追従した２ＶTNの電位を発生できるメ
リットがある。
【００４８】図１０は図９に示した出力回路のシミュレ
ーション結果を示すタイムチャートである。図１０に示
したシミュレーションでは、入力信号として２．５ｍｓ
ｅｃの周期のＲＺ信号を入力しても、５０％のデューテ
ィ比の出力信号が得られて、デューティ比の改善効果の
大きいことがわかる。従来例では、２．５ｍｓｅｃの周
期のＲＺ信号を入力しても、まともな出力は得られず、
３．３ｍｓｅｃの周期でかろうじて出力信号が取出され
たことから比較すると、かなりの改善効果を期待でき
る。なお、出力トランジスタ２５と出力端子との間には
サージなどの保護回路が設けられる。
ーション結果を示すタイムチャートである。図１０に示
したシミュレーションでは、入力信号として２．５ｍｓ
ｅｃの周期のＲＺ信号を入力しても、５０％のデューテ
ィ比の出力信号が得られて、デューティ比の改善効果の
大きいことがわかる。従来例では、２．５ｍｓｅｃの周
期のＲＺ信号を入力しても、まともな出力は得られず、
３．３ｍｓｅｃの周期でかろうじて出力信号が取出され
たことから比較すると、かなりの改善効果を期待でき
る。なお、出力トランジスタ２５と出力端子との間には
サージなどの保護回路が設けられる。
【００４９】
【発明の効果】以上のように、この発明によれば、出力
トランジスタのゲート電圧のスイング幅に制限を加える
ことによって、入力信号のデューティ比を忠実に再現で
きかつ高速動作に最適なオープンドレイン型の出力回路
を安価に得ることができる。
トランジスタのゲート電圧のスイング幅に制限を加える
ことによって、入力信号のデューティ比を忠実に再現で
きかつ高速動作に最適なオープンドレイン型の出力回路
を安価に得ることができる。
【図１】 この発明の一実施例の電気回路図である。
【図２】 図１に示した実施例のノードＮ７の電位変化
を説明するための波形図である。
を説明するための波形図である。
【図３】 この発明の第２の実施例を示す回路図であ
る。
る。
【図４】 この発明の第３の実施例を示す回路図であ
る。
る。
【図５】 図４の出力回路をシミュレーションしたタイ
ムチャートである。
ムチャートである。
【図６】 この発明の第４の実施例を示す回路図であ
る。
る。
【図７】 この発明の第５の実施例を示す回路図であ
る。
る。
【図８】 この発明の第６の実施例を示す回路図であ
る。
る。
【図９】 ２ＶTNの電圧を発生する回路図である。
【図１０】 図９に示した出力回路のシミュレーション
結果を示すタイムチャートである。
結果を示すタイムチャートである。
【図１１】 従来のオープンドレイン型ＭＯＳドライバ
回路の一例を示す電気回路図である。
回路の一例を示す電気回路図である。
【図１２】 図１１に示したドライバ回路の動作を説明
するためのタイムチャートである。
するためのタイムチャートである。
【図１３】 図１１の出力トランジスタの動作状態を示
す図である。
す図である。
【図１４】 図１１のノードＮ１と入力と出力との関係
を示す波形図である。
を示す波形図である。
【図１５】 図１１の出力トランジスタの出力波形図で
ある。
ある。
【図１６】 従来の出力回路の他の例を示す回路図であ
る。
る。
【図１７】 図１６に示した出力回路のシミュレーショ
ン結果を示すタイムチャートである。
ン結果を示すタイムチャートである。
２１，２２ インバータ、２３，２４，２９，３０，３
２，３３，３６，３７ｎチャネルＭＯＳトランジスタ、
２５，２８ 出力トランジスタ、２６，２７，３４，３
５ ｐチャネルＭＯＳトランジスタ、３８ オペアン
プ。
２，３３，３６，３７ｎチャネルＭＯＳトランジスタ、
２５，２８ 出力トランジスタ、２６，２７，３４，３
５ ｐチャネルＭＯＳトランジスタ、３８ オペアン
プ。
Claims (10)
- 【請求項１】 オープンドレインで出力トランジスタか
ら信号を出力する半導体装置の出力回路であって、 入力信号に応じて、前記出力トランジスタのオン電圧ま
たはしきい値電圧を中心とする振幅の駆動信号を前記出
力トランジスタの入力電極に与える駆動手段を備えた、
半導体装置の出力回路。 - 【請求項２】 前記出力トランジスタは、第１の導電形
式の電界効果トランジスタであって、 前記駆動手段は、それぞれの第１の電極と第２の電極と
が直列接続され、その接続点から前記駆動信号を出力
し、駆動信号をプルアップする第１の導電形式の第１の
電界効果トランジスタと、前記駆動信号をプルダウンす
る第１の導電形式の第２の電界効果トランジスタを含
む、請求項１の半導体装置の出力回路。 - 【請求項３】 前記出力トランジスタは第２の導電形式
の電界効果トランジスタであって、 前記駆動手段は、それぞれの第１の電極と第２の電極と
が直列接続され、その接続点から前記駆動信号を出力
し、前記駆動信号をプルアップする第２の導電形式の第
３の電界効果トランジスタと、前記駆動信号をプルダウ
ンする第２の導電形式の第４の電界効果トランジスタを
含む、請求項１の半導体装置の出力回路。 - 【請求項４】 前記出力トランジスタは第１の導電形式
の電界効果トランジスタであって、 前記駆動手段は、それぞれの第１の電極と第２の電極と
が直列接続され、その接続点から前記駆動信号を出力
し、前記駆動信号をプルアップする第２の導電形式の第
５の電界効果トランジスタと、前記駆動信号をプルダウ
ンする第１の導電形式の第６の電界効果トランジスタを
含む、請求項１の半導体装置の出力回路。 - 【請求項５】 前記第１，第３または第５の電界効果ト
ランジスタの第１の電極に電源電圧よりも低い電圧を供
給するための電圧供給手段を含む、請求項２ないし４の
いずれかの半導体装置の出力回路。 - 【請求項６】 前記電圧供給手段は、前記第１，第３ま
たは第５の電界効果トランジスタの第１の電極と電源ラ
インとの間に接続され、電源電圧を降圧するためのダイ
オード素子を含む、請求項５の半導体装置の出力回路。 - 【請求項７】 前記電圧供給手段は、前記出力トランジ
スタのしきい値電圧の２倍の電圧を出力する手段を含
む、請求項５の半導体装置の出力回路。 - 【請求項８】 前記駆動手段は、 前記入力信号を反転して前記第１または第３の電界効果
トランジスタの入力電極に与える第１のインバータと、 前記第１のインバータの出力信号を反転して前記第２ま
たは第４の電界効果トランジスタの入力電極に与える第
２のインバータとを含む、請求項２または３の半導体装
置の出力回路。 - 【請求項９】 前記駆動手段は、 前記入力信号を反転する第３のインバータと、 前記第３のインバータの出力信号を反転して前記第５お
よび第６の電界効果トランジスタの入力電極に与える第
４のインバータとを含む、請求項４の半導体装置の出力
回路。 - 【請求項１０】 前記駆動手段は、 前記第１のインバータの出力がその入力電極に与えら
れ、その第１の電極が前記第２または第４の電界効果ト
ランジスタの第２の電極に接続される第７の電界効果ト
ランジスタと、 前記第２のインバータの出力信号がその入力信号に与え
られ、その第１の電極が前記第２または第４の電界効果
トランジスタの第２の電極に接続される第８の電界効果
トランジスタとを含む、請求項８の半導体装置の出力回
路。
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|---|---|---|---|
| JP10995394A JP3410547B2 (ja) | 1994-05-24 | 1994-05-24 | 半導体装置の出力回路 |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6294959B1 (en) | 1999-11-12 | 2001-09-25 | Macmillan Bruce E. | Circuit that operates in a manner substantially complementary to an amplifying device included therein and apparatus incorporating same |
| US20040013003A1 (en) * | 2002-07-19 | 2004-01-22 | Micron Technology, Inc. | First bit data eye compensation for open drain output driver |
| JP2005144707A (ja) * | 2003-11-11 | 2005-06-09 | Brother Ind Ltd | 駆動回路及びインクジェットヘッド駆動回路 |
| US20060063872A1 (en) * | 2004-01-16 | 2006-03-23 | Teachout Laurence R | Direct to substrate coatings |
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| US5023488A (en) * | 1990-03-30 | 1991-06-11 | Xerox Corporation | Drivers and receivers for interfacing VLSI CMOS circuits to transmission lines |
| US5122691A (en) * | 1990-11-21 | 1992-06-16 | Balu Balakrishnan | Integrated backplane interconnection architecture |
| US5408146A (en) * | 1992-01-31 | 1995-04-18 | Lsi Logic Corporation | High performance backplane driver circuit |
| JP2968653B2 (ja) * | 1992-09-03 | 1999-10-25 | 日本電気株式会社 | 出力回路 |
-
1994
- 1994-05-24 JP JP10995394A patent/JP3410547B2/ja not_active Expired - Fee Related
-
1995
- 1995-05-24 US US08/449,146 patent/US5594369A/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6476789B1 (en) | 1998-11-20 | 2002-11-05 | Sharp Kabushiki Kaisha | System construction of semiconductor devices and liquid crystal display device module using the same |
| JP2007150991A (ja) * | 2005-11-30 | 2007-06-14 | Fujitsu Ltd | 出力回路 |
| JP2014154894A (ja) * | 2013-02-04 | 2014-08-25 | Renesas Electronics Corp | バス通信トランシーバ |
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