JP2003273723A - 半導体集積回路 - Google Patents

半導体集積回路

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JP2003273723A JP2002069067A JP2002069067A JP2003273723A JP 2003273723 A JP2003273723 A JP 2003273723A JP 2002069067 A JP2002069067 A JP 2002069067A JP 2002069067 A JP2002069067 A JP 2002069067A JP 2003273723 A JP2003273723 A JP 2003273723A
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    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
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    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
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    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit

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Abstract

(57)【要約】 【課題】本発明は、内部トランジスタの動作電圧に比較
して入力側電圧がかなり低い場合であっても安定且つ高
速に動作するレベル変換回路を提供することを目的とす
る。 【解決手段】半導体集積回路は、第１の電圧範囲の入力
信号によりオン／オフ状態が制御される第１及び第２の
電界効果トランジスタと、第１及び第２の電界効果トラ
ンジスタのオン／オフ状態に応じて制御される第３及び
第４の電界効果トランジスタと、第１乃至第４の電界効
果トランジスタのオン・オフ状態に応じて第２の電圧範
囲の出力信号が出力される端子と、第１の電界効果トラ
ンジスタの基板電位を入力信号により制御する制御回路
を含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一般にレベル変換回
路に関し、詳しくは低電圧で安定且つ高速に動作するレ
ベル変換回路に関する。
【従来の技術】所定の電位レベルの信号をより高い電位
レベルに変換するためにレベル変換回路が用いられる。
一般的なレベル変換回路としては、例えば特開平６−３
７６２４に示されるものが知られている。
【０００２】図１は、一般的なレベル変換回路の構成を
示す回路図である。
【０００３】図１のレベル変換回路は、ＰＭＯＳトラン
ジスタ１１及び１２、ＮＭＯＳトランジスタ１３及び１
４、及びインバータ１５を含む。入力信号ＩＮは、ＮＭ
ＯＳトランジスタ１４のゲートに入力されると共に、イ
ンバータ１５により反転されてＮＭＯＳトランジスタ１
３のゲートに入力される。この入力信号ＩＮがＨＩＧＨ
（ＶＬ）の場合には、ＮＭＯＳトランジスタ１３及び１
４はオフ及びオンとなり、ＰＭＯＳトランジスタ１１及
び１２はオン及びオフになる。従って、出力信号ＯＵＴ
は０Ｖとなる。また入力信号ＩＮがＬＯＷ（０Ｖ）の場
合には、ＮＭＯＳトランジスタ１３及び１４はオン及び
オフとなり、ＰＭＯＳトランジスタ１１及び１２はオフ
及びオンになる。従って、出力信号ＯＵＴはＶＨとな
る。このような動作により、０からＶＬである入力電位
レベルを０からＶＨに変換する。
【発明が解決しようとする課題】ここで出力信号ＯＵＴ
を制御・駆動するトランジスタ１１乃至１４は、０から
ＶＨの電位レベルで動作する高電圧動作用のトランジス
タである。一般に、高速な信号変化を実現するために、
技術の進歩に合わせて入力信号ＩＮの動作電位レベルを
より低い電位に設定することが行われる。このような場
合、トランジスタ１３及び１４は変換後の高電位レベル
に対応する高電圧用のものであるので、低電位のＨＩＧ
ＨであるＶＬでは、トランジスタを充分な速度でオン・
オフさせることが出来ない。また場合によっては、トラ
ンジスタを充分なオン状態にすることさえ出来ない可能
性がある。
【０００４】以上を鑑みて、本発明は、内部トランジス
タの動作電圧に比較して入力側電圧がかなり低い場合で
あっても安定且つ高速に動作するレベル変換回路を提供
することを目的とする。
【課題を解決するための手段】本発明による半導体集積
回路は、第１の電圧範囲の入力信号によりオン／オフ状
態が制御される第１及び第２の電界効果トランジスタ
と、該第１及び第２の電界効果トランジスタのオン／オ
フ状態に応じて制御される第３及び第４の電界効果トラ
ンジスタと、該第１乃至第４の電界効果トランジスタの
オン・オフ状態に応じて第２の電圧範囲の出力信号が出
力される端子と、該第１の電界効果トランジスタの基板
電位を該入力信号により制御する制御回路を含むことを
特徴とする。
【０００５】上記半導体集積回路においては、第１の電
界効果トランジスタの基板電位を入力信号により制御す
ることで、第１の電界効果トランジスタがオンする際に
その基板電位を高く設定して閾値電圧を低下させる。こ
のように閾値電圧を低下させることにより、入力信号の
信号レベルが低い場合であっても、第１の電界効果トラ
ンジスタのオン動作を高速に実行することが可能とな
り、出力信号を安定且つ高速に変化させることが出来
る。
【発明の実施の形態】以下に、本発明の実施例を添付の
図面を用いて詳細に説明する。
【０００６】図２は、本発明によるレベル変換回路の第
１の実施例を示す回路図である。
【０００７】図２のレベル変換回路２０は、ＰＭＯＳト
ランジスタ２１及び２２、ＮＭＯＳトランジスタ２３及
び２４、インバータ２５、及びＮＭＯＳトランジスタ２
６を含む。入力信号ＩＮは、ＮＭＯＳトランジスタ２４
のゲートに入力されると共に、インバータ２５により反
転されてＮＭＯＳトランジスタ２３のゲートに入力され
る。この入力信号ＩＮがＨＩＧＨ（ＶＬ）の場合には、
ＮＭＯＳトランジスタ２３及び２４はオフ及びオンとな
り、ＰＭＯＳトランジスタ２１及び２２はオン及びオフ
になる。従って、出力信号ＯＵＴは０Ｖとなる。また入
力信号ＩＮがＬＯＷ（０Ｖ）の場合には、ＮＭＯＳトラ
ンジスタ２３及び２４はオン及びオフとなり、ＰＭＯＳ
トランジスタ２１及び２２はオフ及びオンになる。従っ
て、出力信号ＯＵＴはＶＨとなる。このような動作によ
り、０からＶＬである入力電位レベルを０からＶＨに変
換する。
【０００８】図２の構成においては、レベル変換回路２
０にＮＭＯＳトランジスタ２６が設けられている。この
ＮＭＯＳトランジスタ２６は、ＮＭＯＳトランジスタ２
４のウエルに第１端（ドレイン或いはソース）が接続さ
れており、また入力信号ＩＮに第２端（ソース或いはド
レイン）とゲートとが共通に接続されている。
【０００９】このレベル変換回路２０では、ＮＭＯＳト
ランジスタ２４の導通開始動作時、即ち入力信号ＩＮが
ＬＯＷからＨＩＧＨに変化し出力波形ＯＵＴが立ち下が
ろうとする際、ＮＭＯＳトランジスタ２６のゲートがＬ
ＯＷからＨＩＧＨに電位上昇する。ＮＭＯＳトランジス
タ２６の閾値電圧を超えたゲートレベルが入力されると
ＮＭＯＳトランジスタ２６がオンし、ドレイン・ソース
間に電流が流れ、ＮＭＯＳトランジスタ２４のウエルに
接続される第１端の電位は、第２端の入力信号ＩＮの電
位に近づく。ＮＭＯＳトランジスタ２６の第２端はゲー
トと同じ接続であるので、第１端の電位が第２端の電位
にある程度近づくとＮＭＯＳトランジスタ２６はオフ状
態となる。これによりＮＭＯＳトランジスタ２６の第１
端は、所定の電位に維持される。
【００１０】ＮＭＯＳトランジスタ２６の第１端は、Ｎ
ＭＯＳトランジスタ２４のウエルに接続されているの
で、ＮＭＯＳトランジスタ２４のソース−基板間電位Ｖ
ｂｓ（ウエル電位）はグランドから上昇した状態で所定
の電位に設定される。
【００１１】ＮＭＯＳトランジスタ２４の導通終了動作
時、即ち入力信号ＩＮがＨＩＧＨからＬＯＷに変化し出
力波形が立ち上がろうする際、ＮＭＯＳトランジスタ２
４のウエルに接続されたＮＭＯＳトランジスタ２６は、
第１端にある電位を保ちながらオフする。ＮＭＯＳトラ
ンジスタ２４のウエルはＮＭＯＳトランジスタ２６の第
１端と接続されているので、ソース−基板間電位Ｖｂｓ
は所定の電位を維持することになる。
【００１２】このようにして、ＮＭＯＳトランジスタ２
４の基板電位は所定の電位に維持されるフローティング
状態となり、常に閾値電圧が下げられた状態となる。
【００１３】図３は、ソース−基板間電位Ｖｂｓの一例
を示している。出力波形ＯＵＴの立ち下がり時におい
て、第２端をゲートと同電位にしている為、ソース−基
板間電位Ｖｂｓは低電圧電源ＶＬまでは上昇しない。図
３において、出力波形ＯＵＴの立ち上がり時及び立ち下
り時のソース−基板間電位Ｖｂｓ波形に示されるよう
に、ソース−基板間電位Ｖｂｓは常にある電位を維持し
ている。このようにソース−基板間電位Ｖｂｓが常に正
方向に印加されているので、ＮＭＯＳトランジスタ２４
の閾値電圧を常時下げる効果がある。従って、出力信号
ＯＵＴを従来回路よりも高速に出力することが出来る。
なお図３において、実線の波形が図２の本発明の第１の
実施例の場合であり、比較対象として図１の従来の場合
の波形を破線で示す。
【００１４】図４は、第１の実施例によるレベル変換回
路２０の出力信号波形を示す図である。図４に示される
ように、破線で示される従来の出力信号波形と比較し
て、実線で示される本発明の出力信号波形は、高速な信
号変化を示している。なお図３のソース−基板間電位Ｖ
ｂｓ波形及び図４の出力信号波形は、回路シミュレータ
によるシミュレーション波形であり、以降参照する波形
も全て同様に回路シミュレータに基づくものである。
【００１５】図５は、本発明によるレベル変換回路の第
２の実施例を示す回路図である。図５において、図２と
同一の構成要素は同一の番号で参照し、必要でない場合
にその説明は省略する。
【００１６】図５のレベル変換回路２０Ａは、図２の第
１の実施例の構成に対して、ＮＭＯＳトランジスタ２７
を新たに設けてある。ＮＭＯＳトランジスタ２７は、Ｎ
ＭＯＳトランジスタ２３のウエルに第１端が接続されて
おり、またインバータ２５の出力である入力信号ＩＮの
反転信号に第２端とゲートとが共通に接続されている。
【００１７】図２の第１の実施例の構成では、出力信号
ＯＵＴを引き下げるＮＭＯＳトランジスタ２４の閾値電
圧を下げることで、出力信号ＯＵＴの立ち下りの信号変
化を高速にしている。それに加えて図５の第２の実施例
においては、出力信号ＯＵＴを引き上げるＰＭＯＳトラ
ンジスタ２２を駆動するＮＭＯＳトランジスタ２３の閾
値電圧を下げることで、出力信号ＯＵＴの立ち下りだけ
でなく立ち上がりにおいても信号変化を高速にしてい
る。
【００１８】図６は、第２の実施例によるレベル変換回
路２０Ａの出力信号波形を示す図である。図６に示され
るように、破線で示される従来の出力信号波形と比較し
て、実線で示される本発明の出力信号波形は、信号立ち
上がりと信号立ち下りとの両方において高速な信号変化
を示している。
【００１９】図７は、本発明によるレベル変換回路の第
３の実施例を示す回路図である。図７において、図２と
同一の構成要素は同一の番号で参照し、必要でない場合
にその説明は省略する。
【００２０】図７のレベル変換回路２０Ｂは、図２の第
１の実施例の構成に対して、ＮＭＯＳトランジスタ２６
をＮＭＯＳトランジスタ２６Ｂで置き換えてある。ＮＭ
ＯＳトランジスタ２６Ｂは、ＮＭＯＳトランジスタ２６
とは第２端の接続が異なるだけである。第３の実施例に
おいては、ＮＭＯＳトランジスタ２６Ｂの第２端は、イ
ンバータ２５の出力に接続されている。
【００２１】インバータ２５の出力は、入力信号ＩＮが
ＬＯＷからＨＩＧＨになると、若干の遅延時間をおいて
ＨＩＧＨからＬＯＷになる。従って、ＮＭＯＳトランジ
スタ２６Ｂのゲートが入力信号ＩＮによりＨＩＧＨに上
昇する時には、ＮＭＯＳトランジスタ２６Ｂの第２端は
まだＨＩＧＨの状態である。従って、インバータ２５の
遅延時間の間だけ閾値電圧が低下して高速にスイッチン
グする。その後にインバータ２５の出力はＬＯＷになる
ので、ＮＭＯＳトランジスタ２６Ｂの第１端に接続され
るＮＭＯＳトランジスタ２４のウエルの電位はＬＯＷに
落とされる。これにより、ＮＭＯＳトランジスタ２４が
導通状態である間には、基板バイアスゼロの状態の閾値
電圧に戻すことで、過剰な貫通電流が流れることを防
ぐ。
【００２２】図８は、第３の実施例によるレベル変換回
路２０Ｂの出力信号波形を示す図である。図８に示され
るように、破線で示される従来の出力信号波形と比較し
て、実線で示される本発明の出力信号波形は、信号立ち
下りにおいて高速な信号変化を示している。また出力信
号がＬＯＷである間は基板バイアスゼロの状態の閾値電
圧に戻すことで、信号の立ち上がりにおいてＮＭＯＳト
ランジスタ２４を迅速にオフすることが可能となり、第
１の実施例に対して信号立ち上がりの速度を向上させる
ことが出来る。
【００２３】図９は、本発明によるレベル変換回路の第
４の実施例を示す回路図である。図９において、図７と
同一の構成要素は同一の番号で参照し、必要でない場合
にその説明は省略する。
【００２４】図９のレベル変換回路２０Ｃは、図７の第
３の実施例の構成に対して、ＮＭＯＳトランジスタ２７
Ｃを新たに設けてある。ＮＭＯＳトランジスタ２７Ｃ
は、ＮＭＯＳトランジスタ２３のウエルに第１端が接続
されており、またインバータ２５の出力である入力信号
ＩＮの反転信号に第２端とゲートとが共通に接続されて
いる。
【００２５】図７の第３の実施例の構成では、出力信号
ＯＵＴを引き下げるＮＭＯＳトランジスタ２４の閾値電
圧を下げることで、出力信号ＯＵＴの立ち下りの信号変
化を高速にしている。それに加えて図９の第４の実施例
においては、出力信号ＯＵＴを引き上げるＰＭＯＳトラ
ンジスタ２２を駆動するＮＭＯＳトランジスタ２３の閾
値電圧を下げることで、出力信号ＯＵＴの立ち下りだけ
でなく立ち上がりにおいても信号変化を高速にしてい
る。
【００２６】図１０は、第４の実施例によるレベル変換
回路２０Ｃの出力信号波形を示す図である。図１０に示
されるように、破線で示される従来の出力信号波形と比
較して、実線で示される本発明の出力信号波形は、信号
立ち上がりと信号立ち下りとの両方において高速な信号
変化を示している。
【００２７】図１１は、本発明によるレベル変換回路の
第５の実施例を示す回路図である。図１１において、図
２と同一の構成要素は同一の番号で参照し、必要でない
場合にその説明は省略する。
【００２８】図１１のレベル変換回路２０Ｄは、図２の
第１の実施例の構成に対して、ＮＭＯＳトランジスタ２
６をＮＭＯＳトランジスタ２６Ｄで置き換えてある。Ｎ
ＭＯＳトランジスタ２６Ｄは、ＮＭＯＳトランジスタ２
６とは第２端の接続が異なるだけである。第３の実施例
においては、ＮＭＯＳトランジスタ２６Ｄの第２端（ソ
ース）は、グランド電位Ｖｓｓに接続されている。
【００２９】入力信号がＨＩＧＨからＬＯＷに変化し出
力信号ＯＵＴが立ち上がろうする際、即ちＮＭＯＳトラ
ンジスタ２４がオフしようとする時、ウエルに接続され
たＮＭＯＳトランジスタ２６Ｄはオフ動作を開始する。
この結果、ＮＭＯＳトランジスタ２４のウエル内に正の
電荷（正孔：ホール）が溜り、ウエル電位（ソース−基
板間電位Ｖｂｓ）が上昇する。従って、ＮＭＯＳトラン
ジスタ２６Ｄが完全にオフした状態では、ＮＭＯＳトラ
ンジスタ２４のソース−基板間電位Ｖｂｓは上昇した状
態であり、閾値電圧は通常よりも下がっている。
【００３０】その後、入力信号ＩＮがＬＯＷからＨＩＧ
Ｈに変化し出力信号ＯＵＴが立ち下がる時には、ＮＭＯ
Ｓトランジスタ２４の閾値電圧はそれまで下がった状態
に維持されているので、従来よりも出力信号が高速に変
化する。この後、ＮＭＯＳトランジスタ２６Ｄが導通す
ると、ドレイン電位がグランド電位に繋がったソース電
位まで落ちる。従ってＮＭＯＳトランジスタ２４におい
て、基板バイアスゼロの状態の閾値電圧に戻して、過剰
な貫通電流が流れることを防ぐ。
【００３１】図１２は、第５の実施例の場合におけるソ
ース−基板間電位Ｖｂｓの一例を示している。出力波形
ＯＵＴの立ち上がり時においては、それまでＮＭＯＳト
ランジスタ２６Ｄが導通状態にあったので、ソース−基
板間電位Ｖｂｓはゼロである。従って、この場合の閾値
電圧は高く、入力信号ＩＮがＨＩＧＨからＬＯＷに変化
すると、高速にＮＭＯＳトランジスタ２４をオフするこ
とが出来る。また出力波形ＯＵＴの立ち下り時において
は、それまでＮＭＯＳトランジスタ２６Ｄは非導通状態
にあり、ソース−基板間電位Ｖｂｓは上昇した状態にあ
る。従って、この場合の閾値電圧は低く、入力信号がＬ
ＯＷからＨＩＧＨに変化すると、高速にＮＭＯＳトラン
ジスタ２４をオンすることが出来る。
【００３２】図１３は、第５の実施例によるレベル変換
回路２０Ｄの出力信号波形を示す図である。図１３に示
されるように、破線で示される従来の出力信号波形と比
較して、実線で示される本発明の出力信号波形は、信号
立ち上がりと信号立ち下りとの両方において高速な信号
変化を示している。
【００３３】図１４は、本発明によるレベル変換回路の
第６の実施例を示す回路図である。図１４において、図
１１と同一の構成要素は同一の番号で参照し、必要でな
い場合にその説明は省略する。
【００３４】図１４のレベル変換回路２０Ｅは、図１１
の第５の実施例の構成に対して、ＮＭＯＳトランジスタ
２７Ｅを新たに設けてある。ＮＭＯＳトランジスタ２７
Ｅは、ＮＭＯＳトランジスタ２３のウエルにドレインが
接続されており、グランド電位にソースが接続され、更
にインバータ２５の出力である入力信号ＩＮの反転信号
にゲートが接続されている。
【００３５】図１１の第５の実施例の構成では、出力信
号ＯＵＴを引き下げるＮＭＯＳトランジスタ２４の閾値
電圧を下げることで、出力信号ＯＵＴの立ち下りの信号
変化を高速にしている。それに加えて図１４の第６の実
施例においては、出力信号ＯＵＴを引き上げるＰＭＯＳ
トランジスタ２２を駆動するＮＭＯＳトランジスタ２３
の閾値電圧を下げることで、出力信号ＯＵＴの立ち下り
だけでなく立ち上がりにおいても信号変化を高速にして
いる。
【００３６】図１５は、第６の実施例によるレベル変換
回路２０Ｅの出力信号波形を示す図である。図１５に示
されるように、破線で示される従来の出力信号波形と比
較して、実線で示される本発明の出力信号波形は、信号
立ち上がりと信号立ち下りとの両方において高速な信号
変化を示している。
【００３７】図１６は、本発明によるレベル変換回路の
第７の実施例を示す回路図である。図１６において、図
２と同一の構成要素は同一の番号で参照される。
【００３８】図１６のレベル変換回路２０Ｆにおいて
は、ＮＭＯＳトランジスタ２４のウエルは、入力信号Ｉ
Ｎに直接に接続されている。このように入力信号の電圧
を直接に基板に印加すると、ＮＭＯＳトランジスタ２４
が破壊される可能性があり、慎重に回路を構成する必要
がある。しかし入力信号ＩＮの電位ＶＬがスケーリング
により充分低下した場合には、図１６の構成のようにＮ
ＭＯＳトランジスタ２４のウエルを入力信号ＩＮに直接
に接続し基板電位をブーストすることで、ＮＭＯＳトラ
ンジスタ２４がオンする際の閾値電圧を下げて、出力信
号の高速な信号変化を実現することが可能になる。
【００３９】図１７は、第７の実施例によるレベル変換
回路２０Ｆの出力信号波形を示す図である。図１７に示
されるように、破線で示される従来の出力信号波形と比
較して、実線で示される本発明の出力信号波形は、出力
信号の立ち下り時において高速な信号変化を示してい
る。
【００４０】以上、本発明を実施例に基づいて説明した
が、本発明は上記実施例に限定されるものではなく、特
許請求の範囲に記載の範囲内で様々な変形が可能であ
る。
【発明の効果】本発明による半導体集積回路において
は、レベル変換回路のＮＭＯＳトランジスタの基板電位
を入力信号により制御することで、ＮＭＯＳトランジス
タがオンする際にその基板電位を高く設定して閾値電圧
を低下させる。このように閾値電圧を低下させることに
より、入力信号の信号レベルが低い場合であっても、Ｎ
ＭＯＳトランジスタのオン動作を高速に実行することが
可能となり、出力信号を安定且つ高速に変化させること
が出来る。
【図面の簡単な説明】
【図１】一般的なレベル変換回路の構成を示す回路図で
ある。
【図２】本発明によるレベル変換回路の第１の実施例を
示す回路図である。
【図３】ソース−基板間電位の一例を示す図である。
【図４】第１の実施例によるレベル変換回路の出力信号
波形を示す図である。
【図５】本発明によるレベル変換回路の第２の実施例を
示す回路図である。
【図６】第２の実施例によるレベル変換回路の出力信号
波形を示す図である。
【図７】本発明によるレベル変換回路の第３の実施例を
示す回路図である。
【図８】第３の実施例によるレベル変換回路の出力信号
波形を示す図である。
【図９】本発明によるレベル変換回路の第４の実施例を
示す回路図である。
【図１０】第４の実施例によるレベル変換回路の出力信
号波形を示す図である。
【図１１】本発明によるレベル変換回路の第５の実施例
を示す回路図である。
【図１２】第５の実施例の場合におけるソース−基板間
電位の一例を示す図である。
【図１３】第５の実施例によるレベル変換回路の出力信
号波形を示す図である。
【図１４】本発明によるレベル変換回路の第６の実施例
を示す回路図である。
【図１５】第６の実施例によるレベル変換回路の出力信
号波形を示す図である。
【図１６】本発明によるレベル変換回路の第７の実施例
を示す回路図である。
【図１７】第７の実施例によるレベル変換回路の出力信
号波形を示す図である。
【符号の説明】
１１、１２ ＰＭＯＳトランジスタ １３、１４ ＮＭＯＳトランジスタ １５ インバータ ２１、２２ ＰＭＯＳトランジスタ ２３、２４ ＮＭＯＳトランジスタ ２５ インバータ ２６ ＮＭＯＳトランジスタ

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】第１の電圧範囲の入力信号によりオン／オ
    フ状態が制御される第１及び第２の電界効果トランジス
    タと、 該第１及び第２の電界効果トランジスタのオン／オフ状
    態に応じて制御される第３及び第４の電界効果トランジ
    スタと、 該第１乃至第４の電界効果トランジスタのオン・オフ状
    態に応じて第２の電圧範囲の出力信号が出力される端子
    と、 該第１の電界効果トランジスタの基板電位を該入力信号
    により制御する制御回路を含むことを特徴とする半導体
    集積回路。
  2. 【請求項２】該制御回路は、該第１の電界効果トランジ
    スタの基板電位に接続される第１端と該入力信号に接続
    される第２端と該入力信号に接続されるゲートとを有す
    るＮＭＯＳトランジスタであることを特徴とする請求項
    １記載の半導体集積回路。
  3. 【請求項３】該第２の電界効果トランジスタの基板電位
    に接続される第１端と該入力信号の反転信号に接続され
    る第２端と該入力信号の反転信号に接続されるゲートと
    を有するＮＭＯＳトランジスタを更に含むことを特徴と
    する請求項２記載の半導体集積回路。
  4. 【請求項４】該制御回路は、該第１の電界効果トランジ
    スタの基板電位に接続される第１端と該入力信号の反転
    信号に接続される第２端と該入力信号に接続されるゲー
    トとを有するＮＭＯＳトランジスタであることを特徴と
    する請求項１記載の半導体集積回路。
  5. 【請求項５】該第２の電界効果トランジスタの基板電位
    に接続される第１端と該入力信号の反転信号に接続され
    る第２端と該入力信号の反転信号に接続されるゲートと
    を有するＮＭＯＳトランジスタを更に含むことを特徴と
    する請求項４記載の半導体集積回路。
  6. 【請求項６】該制御回路は、該第１の電界効果トランジ
    スタの基板電位に接続されるドレイン端とグランド電位
    に接続されるソース端と該入力信号に接続されるゲート
    とを有するＮＭＯＳトランジスタであることを特徴とす
    る請求項１記載の半導体集積回路。
  7. 【請求項７】該第２の電界効果トランジスタの基板電位
    に接続されるドレイン端と該グランド電位に接続される
    ソース端と該入力信号の反転信号に接続されるゲートと
    を有するＮＭＯＳトランジスタを更に含むことを特徴と
    する請求項６記載の半導体集積回路。
  8. 【請求項８】該制御回路は、該第１の電界効果トランジ
    スタの基板電位を該入力信号に直接に接続する信号線で
    あることを特徴とする請求項１記載の半導体集積回路。
  9. 【請求項９】該第１及び第２の電界効果トランジスタは
    ＮＭＯＳトランジスタであり、該第３及び第４の電界効
    果トランジスタはＰＭＯＳトランジスタであることを特
    徴とする請求項１記載の半導体集積回路。
  10. 【請求項１０】該入力信号の反転信号を生成するインバ
    ータを更に含み、該第１の電界効果トランジスタは該入
    力信号に接続されるゲートとグランドに接続されるソー
    スとを有する第１のＮＭＯＳトランジスタであり、該第
    ２の電界効果トランジスタは該インバータの出力に接続
    されるゲートと該グランドに接続されるソースとを有す
    る第２のＮＭＯＳトランジスタであり、該第３の電界効
    果トランジスタは該第１のＮＭＯＳトランジスタのドレ
    インに接続されるドレインと該第２のＮＭＯＳトランジ
    スタのドレインに接続されるゲートと電源電圧に接続さ
    れるソースを有する第１のＰＭＯＳトランジスタであ
    り、該第４の電界効果トランジスタは該第２のＮＭＯＳ
    トランジスタのドレインに接続されるドレインと該第１
    のＮＭＯＳトランジスタのドレインに接続されるゲート
    と該電源電圧に接続されるソースを有する第２のＰＭＯ
    Ｓトランジスタであることを特徴とする請求項１記載の
    半導体集積回路。
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