JP3022812B2 - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、出力バッファ回路
に関し、特に、異電源が供給される電子部品間で信号伝
達を行う出力バッファ回路に関する。
に関し、特に、異電源が供給される電子部品間で信号伝
達を行う出力バッファ回路に関する。
【０００２】
【従来の技術】従来の出力バッファ回路では、出力バッ
ファ回路自身に供給された電源電圧より高い電源電圧の
電子部品に信号を伝達する場合に、電子部品間の共通電
位側のみに駆動素子を配設し、駆動素子の出力と高い電
源電圧との間に抵抗素子等を配設し、高い電源電圧の供
給を直接受けて動作していた。
ファ回路自身に供給された電源電圧より高い電源電圧の
電子部品に信号を伝達する場合に、電子部品間の共通電
位側のみに駆動素子を配設し、駆動素子の出力と高い電
源電圧との間に抵抗素子等を配設し、高い電源電圧の供
給を直接受けて動作していた。
【０００３】近年、信号伝達の一層の高速化が望まれ、
また、電子部品を構成する半導体素子の微細化の要請に
伴い、半導体素子の低耐圧化が進んでいる。これによ
り、電子機器内に存在する高い電源電圧が、低い電源電
圧で動作する半導体素子の絶対最大定格より高くなる。
このため、高い電源電圧の供給を直接受けて動作する上
記方式では、半導体素子の破壊や劣化を招く等の問題が
生じる。
また、電子部品を構成する半導体素子の微細化の要請に
伴い、半導体素子の低耐圧化が進んでいる。これによ
り、電子機器内に存在する高い電源電圧が、低い電源電
圧で動作する半導体素子の絶対最大定格より高くなる。
このため、高い電源電圧の供給を直接受けて動作する上
記方式では、半導体素子の破壊や劣化を招く等の問題が
生じる。
【０００４】図６は、上記問題を解決するための出力バ
ッファ回路の第１の従来例を示す回路図である。この出
力バッファ回路は、ゲート電極が入力端子１９に接続さ
れ且つソース電極が供給電圧源（Ｖｄｄ）に接続された
ｐチャンネルＭＯＳ−ＦＥＴＰ1と、ゲート電極が入力
端子１９に接続され且つソース電極が接地されたｎチャ
ンネルＭＯＳ−ＦＥＴＮ1とから成る出力駆動バッファ
を備える。出力バッファ回路は更に、出力駆動バッファ
と出力端子２０との間にノンドープトランジスタＮ01を
備える。ノンドープトランジスタＮ01は、電流逆流防止
機能を備えたｎチャンネルＭＯＳ−ＦＥＴから成り、動
作閾値が０Ｖ付近であるため、他の形式ＦＥＴに比較し
て応答性が良い。ノンドープトランジスタＮ01は、一方
の電極がｐチャンネルＭＯＳ−ＦＥＴＰ1及びｎチャン
ネルＭＯＳ−ＦＥＴＮ1の双方のドレイン電極に接続さ
れ、他方の電極が出力端子２０に接続され、ゲート電極
が供給電圧源に接続される。
ッファ回路の第１の従来例を示す回路図である。この出
力バッファ回路は、ゲート電極が入力端子１９に接続さ
れ且つソース電極が供給電圧源（Ｖｄｄ）に接続された
ｐチャンネルＭＯＳ−ＦＥＴＰ1と、ゲート電極が入力
端子１９に接続され且つソース電極が接地されたｎチャ
ンネルＭＯＳ−ＦＥＴＮ1とから成る出力駆動バッファ
を備える。出力バッファ回路は更に、出力駆動バッファ
と出力端子２０との間にノンドープトランジスタＮ01を
備える。ノンドープトランジスタＮ01は、電流逆流防止
機能を備えたｎチャンネルＭＯＳ−ＦＥＴから成り、動
作閾値が０Ｖ付近であるため、他の形式ＦＥＴに比較し
て応答性が良い。ノンドープトランジスタＮ01は、一方
の電極がｐチャンネルＭＯＳ−ＦＥＴＰ1及びｎチャン
ネルＭＯＳ−ＦＥＴＮ1の双方のドレイン電極に接続さ
れ、他方の電極が出力端子２０に接続され、ゲート電極
が供給電圧源に接続される。
【０００５】図７は、第１の従来例における出力バッフ
ァ回路の動作を説明するための動作波形図である。初期
状態では、入力信号ＩＮがロウであり、ｐ及びｎチャン
ネルＭＯＳ−ＦＥＴＰ1、Ｎ1双方のドレイン電極間の接
続ノードＡに入力信号ＩＮの反転信号が現れ、ノンドー
プトランジスタＮ01を介してこの反転信号が出力端子Ｏ
ＵＴに伝達される。このような出力バッファ回路では、
たとえ出力端子２０の電圧が供給電圧源Ｖｄｄの電圧以
上に上昇しても、ノンドープトランジスタＮ01が電流逆
流機能を有するので、接続ノードＡにおける電位は供給
電圧源Ｖｄｄの電圧に保持される。これにより、ｐ及び
ｎチャンネルＭＯＳ−ＦＥＴＰ1、Ｎ1双方への印加電圧
が電源電圧Ｖｄｄ以下に抑えられるので、ＭＯＳ−ＦＥ
ＴＰ1、Ｎ1が破損する等の不具合が回避できる。
ァ回路の動作を説明するための動作波形図である。初期
状態では、入力信号ＩＮがロウであり、ｐ及びｎチャン
ネルＭＯＳ−ＦＥＴＰ1、Ｎ1双方のドレイン電極間の接
続ノードＡに入力信号ＩＮの反転信号が現れ、ノンドー
プトランジスタＮ01を介してこの反転信号が出力端子Ｏ
ＵＴに伝達される。このような出力バッファ回路では、
たとえ出力端子２０の電圧が供給電圧源Ｖｄｄの電圧以
上に上昇しても、ノンドープトランジスタＮ01が電流逆
流機能を有するので、接続ノードＡにおける電位は供給
電圧源Ｖｄｄの電圧に保持される。これにより、ｐ及び
ｎチャンネルＭＯＳ−ＦＥＴＰ1、Ｎ1双方への印加電圧
が電源電圧Ｖｄｄ以下に抑えられるので、ＭＯＳ−ＦＥ
ＴＰ1、Ｎ1が破損する等の不具合が回避できる。
【０００６】一方、信号伝達を高速化するための出力バ
ッファ回路が、特開平5-276009号公報（第２の従来例）
に記載されている。図８は、該公報に記載の出力バッフ
ァ回路を示す回路図である。この出力バッファ回路は、
データ信号ＤＮと出力イネーブル信号ＯＥとを夫々一方
及び他方の入力とするＮＡＮＤ回路１１と、データ信号
ＤＮの反転信号ＤＲと出力イネーブル信号ＯＥとを夫々
一方及び他方の入力とするＮＡＮＤ回路１２とを備え
る。出力バッファ回路は更に、ＮＡＮＤ回路１１の出力
を入力とする反転回路１３と、ＮＡＮＤ回路１２の出力
を入力とする反転回路１４と、ＮＡＮＤ回路１２の出力
を一方の入力とし、この出力を遅延回路１５で遅延させ
た信号を他方の入力とするＮＯＲ回路１６とを備える。
ッファ回路が、特開平5-276009号公報（第２の従来例）
に記載されている。図８は、該公報に記載の出力バッフ
ァ回路を示す回路図である。この出力バッファ回路は、
データ信号ＤＮと出力イネーブル信号ＯＥとを夫々一方
及び他方の入力とするＮＡＮＤ回路１１と、データ信号
ＤＮの反転信号ＤＲと出力イネーブル信号ＯＥとを夫々
一方及び他方の入力とするＮＡＮＤ回路１２とを備え
る。出力バッファ回路は更に、ＮＡＮＤ回路１１の出力
を入力とする反転回路１３と、ＮＡＮＤ回路１２の出力
を入力とする反転回路１４と、ＮＡＮＤ回路１２の出力
を一方の入力とし、この出力を遅延回路１５で遅延させ
た信号を他方の入力とするＮＯＲ回路１６とを備える。
【０００７】出力バッファ回路には、反転回路１３の出
力をゲート電圧とするｎチャンネルＭＯＳ−ＦＥＴＮ1
と、ｎチャンネルＭＯＳ−ＦＥＴＮ4、Ｎ5双方のソース
／ドレイン電極の一方にゲートが接続されたｎチャンネ
ルＭＯＳ−ＦＥＴＮ2とが配設される。出力バッファ回
路には更に、反転回路１４の出力をゲート電圧とするｎ
チャンネルＭＯＳ−ＦＥＴＮ3と、ＮＡＮＤ回路１６の
出力をキャパシタ１７を介してゲート電圧とするｎチャ
ンネルＭＯＳ−ＦＥＴＮ4と、ＮＡＮＤ回路１２の出力
をゲート電圧とするｎチャンネルＭＯＳ−ＦＥＴＮ5、
Ｎ6とが配設される。データ信号ＤＮ及び反転信号ＤＲ
は夫々、図示しない前段の回路で増幅された信号であ
る。ＤOUTは外部への出力データ信号であり、出力ノー
ドＢには、ｎチャンネルＭＯＳ−ＦＥＴＮ4のゲート電
圧が現れる。
力をゲート電圧とするｎチャンネルＭＯＳ−ＦＥＴＮ1
と、ｎチャンネルＭＯＳ−ＦＥＴＮ4、Ｎ5双方のソース
／ドレイン電極の一方にゲートが接続されたｎチャンネ
ルＭＯＳ−ＦＥＴＮ2とが配設される。出力バッファ回
路には更に、反転回路１４の出力をゲート電圧とするｎ
チャンネルＭＯＳ−ＦＥＴＮ3と、ＮＡＮＤ回路１６の
出力をキャパシタ１７を介してゲート電圧とするｎチャ
ンネルＭＯＳ−ＦＥＴＮ4と、ＮＡＮＤ回路１２の出力
をゲート電圧とするｎチャンネルＭＯＳ−ＦＥＴＮ5、
Ｎ6とが配設される。データ信号ＤＮ及び反転信号ＤＲ
は夫々、図示しない前段の回路で増幅された信号であ
る。ＤOUTは外部への出力データ信号であり、出力ノー
ドＢには、ｎチャンネルＭＯＳ−ＦＥＴＮ4のゲート電
圧が現れる。
【０００８】図９は、第２の従来例における出力バッフ
ァ回路の動作を説明するための動作波形図である。Ｆは
反転回路１４の出力、Ｂは出力ノードＢに現れる電圧、
ＩはｎチャンネルＭＯＳ−ＦＥＴＮ2のゲート電圧、Ｊ
はグランド電位、ＫはＮＯＲ回路１６の出力を示す。
ァ回路の動作を説明するための動作波形図である。Ｆは
反転回路１４の出力、Ｂは出力ノードＢに現れる電圧、
ＩはｎチャンネルＭＯＳ−ＦＥＴＮ2のゲート電圧、Ｊ
はグランド電位、ＫはＮＯＲ回路１６の出力を示す。
【０００９】同図では、データ信号ＤＮがハイ（Ｈ）、
反転信号ＤＲがロウ（Ｌ）、出力データ信号ＤOUTがハ
イ、出力イネーブル信号ＯＥがロウの状態から信号伝達
が開始される。データ信号ＤＮがロウに、反転信号ＤＲ
がハイに、出力イネーブル信号ＯＥがハイに遷移する
と、ＮＡＮＤ回路１１の出力がハイからロウに、反転回
路１３の出力がロウからハイになるので、ｎチャンネル
ＭＯＳ−ＦＥＴＮ1がオンになる。同時に、ＮＡＮＤ回
路１２の出力がハイからロウに、反転回路１４の出力が
ロウからハイになるので、ｎチャンネルＭＯＳ−ＦＥＴ
Ｎ3がオンになる。このとき、ｎチャンネルＭＯＳ−Ｆ
ＥＴＮ5、Ｎ6は既にオフになっている。このため、出力
ノードＢにおける電位が閾値Ｖｃｃ−ＶTNのレベルにな
り、ｎチャンネルＭＯＳ−ＦＥＴＮ2は、ゲート電圧が
Ｖｃｃ−２ＶTNになってオンになり、出力データ信号Ｄ
OUTがハイからロウに変化する。このとき、ｎチャンネ
ルＭＯＳ−ＦＥＴＮ2のゲート電圧は中間電位Ｖｃｃ−
２ＶTNであるので、電流能力が低下し、出力ノイズのピ
ークレベルが低減する。
反転信号ＤＲがロウ（Ｌ）、出力データ信号ＤOUTがハ
イ、出力イネーブル信号ＯＥがロウの状態から信号伝達
が開始される。データ信号ＤＮがロウに、反転信号ＤＲ
がハイに、出力イネーブル信号ＯＥがハイに遷移する
と、ＮＡＮＤ回路１１の出力がハイからロウに、反転回
路１３の出力がロウからハイになるので、ｎチャンネル
ＭＯＳ−ＦＥＴＮ1がオンになる。同時に、ＮＡＮＤ回
路１２の出力がハイからロウに、反転回路１４の出力が
ロウからハイになるので、ｎチャンネルＭＯＳ−ＦＥＴ
Ｎ3がオンになる。このとき、ｎチャンネルＭＯＳ−Ｆ
ＥＴＮ5、Ｎ6は既にオフになっている。このため、出力
ノードＢにおける電位が閾値Ｖｃｃ−ＶTNのレベルにな
り、ｎチャンネルＭＯＳ−ＦＥＴＮ2は、ゲート電圧が
Ｖｃｃ−２ＶTNになってオンになり、出力データ信号Ｄ
OUTがハイからロウに変化する。このとき、ｎチャンネ
ルＭＯＳ−ＦＥＴＮ2のゲート電圧は中間電位Ｖｃｃ−
２ＶTNであるので、電流能力が低下し、出力ノイズのピ
ークレベルが低減する。
【００１０】出力データ信号ＤOUTがハイからロウに遷
移する過程で、遅延回路１５の出力がハイからロウにな
るので、ＮＯＲ回路１６の出力がロウからハイになる。
このため、出力ノードＢにおける電位がキャパシタＣを
介してブートアップされ、約２倍のＶｃｃ−ＶTNレベル
になる。この結果、ｎチャンネルＭＯＳ−ＦＥＴＮ2の
ゲート電圧がＶｃｃレベルまで昇圧され、Ｎチャンネル
ＭＯＳ−ＦＥＴＮ2の電流能力が回復するので、出力デ
ータ信号ＤOUTのロウへの遷移がそれまでより速くな
る。
移する過程で、遅延回路１５の出力がハイからロウにな
るので、ＮＯＲ回路１６の出力がロウからハイになる。
このため、出力ノードＢにおける電位がキャパシタＣを
介してブートアップされ、約２倍のＶｃｃ−ＶTNレベル
になる。この結果、ｎチャンネルＭＯＳ−ＦＥＴＮ2の
ゲート電圧がＶｃｃレベルまで昇圧され、Ｎチャンネル
ＭＯＳ−ＦＥＴＮ2の電流能力が回復するので、出力デ
ータ信号ＤOUTのロウへの遷移がそれまでより速くな
る。
【００１１】また、信号伝達を高速化するための別の出
力バッファ回路が、特開平8-55482号公報（第３の従来
例）に記載されている。図１０は、該公報に記載の出力
バッファ回路を示す回路図である。この出力バッファ回
路は、入力端子２１からのデータ信号ＲＤと、制御端子
２３からの出力イネーブル信号ＯＥとを夫々一方及び他
方の入力とするＮＡＮＤ回路ＧＮ3を備える。出力バッ
ファ回路は更に、反転回路ＧＩ4を経由した反転データ
信号と出力イネーブル信号ＯＥとを夫々一方及び他方の
入力とするＮＡＮＤ回路ＧＮ4とを備える。
力バッファ回路が、特開平8-55482号公報（第３の従来
例）に記載されている。図１０は、該公報に記載の出力
バッファ回路を示す回路図である。この出力バッファ回
路は、入力端子２１からのデータ信号ＲＤと、制御端子
２３からの出力イネーブル信号ＯＥとを夫々一方及び他
方の入力とするＮＡＮＤ回路ＧＮ3を備える。出力バッ
ファ回路は更に、反転回路ＧＩ4を経由した反転データ
信号と出力イネーブル信号ＯＥとを夫々一方及び他方の
入力とするＮＡＮＤ回路ＧＮ4とを備える。
【００１２】ＮＡＮＤ回路ＧＮ3の出力側には、反転回
路ＧＩ6、及び一方の電極を反転回路ＧＩ6に接続したキ
ャパシタ１８が順に配設される。ＮＡＮＤ回路ＧＮ3の
出力側には更に、この出力をゲート電圧とするｎチャン
ネルＭＯＳ−ＦＥＴＭＮ8、ＭＮ9と、ｐチャンネルＭＯ
Ｓ−ＦＥＴＭＰ3、ＭＰ4とが配設される。キャパシタ１
８の他方の電極は、ｎチャンネルＭＯＳ−ＦＥＴＭＮ7
及びｐチャンネルＭＯＳ−ＦＥＴＭＰ4夫々のソース電
極と、ｐチャンネルＭＯＳ−ＦＥＴＭＰ2、ＭＰ 3夫々の
ドレイン電極とに接続される。供給電圧源（Ｖｃｃ）に
は、ｎチャンネルＭＯＳ−ＦＥＴＭＮ7のゲート電極及
びドレイン電極と、ＰチャンネルＭＯＳ−ＦＥＴＭＰ2
のソース電極とが接続される。また、ｎチャンネルＭＯ
Ｓ−ＦＥＴＭＮ8及びＭＮ9夫々のソース電極が接地さ
れ、ｎチャンネルＭＯＳ−ＦＥＴＭＮ8のドレイン電極
及びｐチャンネルＭＯＳ−ＦＥＴＭＰ3のソース電極が
夫々、ｐチャンネルＭＯＳ−ＦＥＴＭＰ2のゲート電極
に接続される。
路ＧＩ6、及び一方の電極を反転回路ＧＩ6に接続したキ
ャパシタ１８が順に配設される。ＮＡＮＤ回路ＧＮ3の
出力側には更に、この出力をゲート電圧とするｎチャン
ネルＭＯＳ−ＦＥＴＭＮ8、ＭＮ9と、ｐチャンネルＭＯ
Ｓ−ＦＥＴＭＰ3、ＭＰ4とが配設される。キャパシタ１
８の他方の電極は、ｎチャンネルＭＯＳ−ＦＥＴＭＮ7
及びｐチャンネルＭＯＳ−ＦＥＴＭＰ4夫々のソース電
極と、ｐチャンネルＭＯＳ−ＦＥＴＭＰ2、ＭＰ 3夫々の
ドレイン電極とに接続される。供給電圧源（Ｖｃｃ）に
は、ｎチャンネルＭＯＳ−ＦＥＴＭＮ7のゲート電極及
びドレイン電極と、ＰチャンネルＭＯＳ−ＦＥＴＭＰ2
のソース電極とが接続される。また、ｎチャンネルＭＯ
Ｓ−ＦＥＴＭＮ8及びＭＮ9夫々のソース電極が接地さ
れ、ｎチャンネルＭＯＳ−ＦＥＴＭＮ8のドレイン電極
及びｐチャンネルＭＯＳ−ＦＥＴＭＰ3のソース電極が
夫々、ｐチャンネルＭＯＳ−ＦＥＴＭＰ2のゲート電極
に接続される。
【００１３】供給電圧源と出力端子２５との間にはｎチ
ャンネルＭＯＳ−ＦＥＴＭＮ5が接続され、ｐチャンネ
ルＭＯＳ−ＦＥＴＭＰ4及びｎチャンネルＭＯＳ−ＦＥ
ＴＭＮ9夫々のドレイン電極にはＭＯＳ−ＦＥＴＭＮ5の
ゲート電極が接続される。出力端子２５とグランドとの
間にはｎチャンネルＭＯＳ−ＦＥＴＭＮ6が接続され、
ＭＯＳ−ＦＥＴＭＮ6のゲート電極には、ＮＡＮＤ回路
ＧＮ4の出力が反転回路ＧＩ5を介し反転して入力され
る。
ャンネルＭＯＳ−ＦＥＴＭＮ5が接続され、ｐチャンネ
ルＭＯＳ−ＦＥＴＭＰ4及びｎチャンネルＭＯＳ−ＦＥ
ＴＭＮ9夫々のドレイン電極にはＭＯＳ−ＦＥＴＭＮ5の
ゲート電極が接続される。出力端子２５とグランドとの
間にはｎチャンネルＭＯＳ−ＦＥＴＭＮ6が接続され、
ＭＯＳ−ＦＥＴＭＮ6のゲート電極には、ＮＡＮＤ回路
ＧＮ4の出力が反転回路ＧＩ5を介し反転して入力され
る。
【００１４】第３の従来例における出力バッファ回路は
次のように動作する。初期状態で、出力イネーブル信号
ＯＥがハイ、データ信号ＲＤがロウであるとき、ＮＡＮ
Ｄ回路ＧＮ3の出力はハイに、ＮＡＮＤ回路ＧＮ4の出力
はロウになる。これにより、ｎチャンネルＭＯＳ−ＦＥ
ＴＭＮ8、ＭＮ9及びＭＮ6がオンに、ｎチャンネルＭＯ
Ｓ−ＦＥＴＭＮ5がオフになる。また、ｐチャンネルＭ
ＯＳ−ＦＥＴＭＰ2がオンに、ｐチャンネルＭＯＳ−Ｆ
ＥＴＭＰ3及びＭＰ4がオフになる。このとき、キャパシ
タ１８は、一方の電極が接地され、他方の電極が供給電
圧源Ｖｃｃに接続された状態で充電される。
次のように動作する。初期状態で、出力イネーブル信号
ＯＥがハイ、データ信号ＲＤがロウであるとき、ＮＡＮ
Ｄ回路ＧＮ3の出力はハイに、ＮＡＮＤ回路ＧＮ4の出力
はロウになる。これにより、ｎチャンネルＭＯＳ−ＦＥ
ＴＭＮ8、ＭＮ9及びＭＮ6がオンに、ｎチャンネルＭＯ
Ｓ−ＦＥＴＭＮ5がオフになる。また、ｐチャンネルＭ
ＯＳ−ＦＥＴＭＰ2がオンに、ｐチャンネルＭＯＳ−Ｆ
ＥＴＭＰ3及びＭＰ4がオフになる。このとき、キャパシ
タ１８は、一方の電極が接地され、他方の電極が供給電
圧源Ｖｃｃに接続された状態で充電される。
【００１５】ここで、データ信号ＲＤがハイに遷移する
と、ＮＡＮＤ回路ＧＮ3の出力がロウに、ＮＡＮＤ回路
ＧＮ4の出力がハイになる。これにより、ｎチャンネル
ＭＯＳ−ＦＥＴＭＮ8、ＭＮ9及びＭＮ6がオフに、ｐチ
ャンネルＭＯＳ−ＦＥＴＭＰ2がオフに、ＭＰ3及びＭＰ
4がオンになる。このとき、キャパシタ１８は、一方の
電極が供給電圧源に接続され、他方の電極が電源電圧Ｖ
ｃｃ＋Ｖｆにブートアップされる。これにより、ｎチャ
ンネルＭＯＳ−ＦＥＴＭＮ5のゲート電極に、電源電圧
Ｖｃｃ以上のバイアス電圧が与えられるので、データ信
号ＲＤの変化を出力端子２５に高速に伝達できる。
と、ＮＡＮＤ回路ＧＮ3の出力がロウに、ＮＡＮＤ回路
ＧＮ4の出力がハイになる。これにより、ｎチャンネル
ＭＯＳ−ＦＥＴＭＮ8、ＭＮ9及びＭＮ6がオフに、ｐチ
ャンネルＭＯＳ−ＦＥＴＭＰ2がオフに、ＭＰ3及びＭＰ
4がオンになる。このとき、キャパシタ１８は、一方の
電極が供給電圧源に接続され、他方の電極が電源電圧Ｖ
ｃｃ＋Ｖｆにブートアップされる。これにより、ｎチャ
ンネルＭＯＳ−ＦＥＴＭＮ5のゲート電極に、電源電圧
Ｖｃｃ以上のバイアス電圧が与えられるので、データ信
号ＲＤの変化を出力端子２５に高速に伝達できる。
【００１６】
【発明が解決しようとする課題】第１の従来例では、ノ
ンドープトランジスタＮ01が、出力レベルを決定する出
力駆動バッファと出力端子２０との間に接続され、その
ゲート電極が供給電圧源側に単に接続されている。この
ため、ノンドープトランジスタＮ01に充分なゲート電圧
を与えることができない。このトランジスタＮ01をオン
にする際のオン抵抗を低減し、高速動作に対応させよう
とすると、トランジスタＮ01のチャネル幅の増大を招
き、集積回路全体に対する面積がチャネル幅に比例して
増大する。
ンドープトランジスタＮ01が、出力レベルを決定する出
力駆動バッファと出力端子２０との間に接続され、その
ゲート電極が供給電圧源側に単に接続されている。この
ため、ノンドープトランジスタＮ01に充分なゲート電圧
を与えることができない。このトランジスタＮ01をオン
にする際のオン抵抗を低減し、高速動作に対応させよう
とすると、トランジスタＮ01のチャネル幅の増大を招
き、集積回路全体に対する面積がチャネル幅に比例して
増大する。
【００１７】例えば、出力バッファ回路を一般的な0.35
μｍ設計ルールで実現する場合、面積に比例するトラン
ジスタのチャネル幅は、ｐチャンネルＭＯＳ−ＦＥＴＰ
1で600μｍ、ｎチャンネルＭＯＳ−ＦＥＴＮ1で640μ
ｍ、ノンドープトランジスタＮ 01で1360μｍとなる。こ
のように、トランジスタＮ01のチャネル幅が全体の５２
％を占めながら、ｐチャンネルＭＯＳ−ＦＥＴＰ1及び
ｎチャンネルＭＯＳ−ＦＥＴＮ1のみによる遷移時間の
１５〜２０倍の遷移時間を要する。従って、遅延時間を
更に１０％程度短縮しようとすると、ノンドープトラン
ジスタＮ01のチャネル幅を約２倍にする等の処置が必要
になる。
μｍ設計ルールで実現する場合、面積に比例するトラン
ジスタのチャネル幅は、ｐチャンネルＭＯＳ−ＦＥＴＰ
1で600μｍ、ｎチャンネルＭＯＳ−ＦＥＴＮ1で640μ
ｍ、ノンドープトランジスタＮ 01で1360μｍとなる。こ
のように、トランジスタＮ01のチャネル幅が全体の５２
％を占めながら、ｐチャンネルＭＯＳ−ＦＥＴＰ1及び
ｎチャンネルＭＯＳ−ＦＥＴＮ1のみによる遷移時間の
１５〜２０倍の遷移時間を要する。従って、遅延時間を
更に１０％程度短縮しようとすると、ノンドープトラン
ジスタＮ01のチャネル幅を約２倍にする等の処置が必要
になる。
【００１８】第２及び第３の従来例では、ハイからロ
ウ、ロウからハイへの遷移の一方に対してのみブートア
ップが有効であり、双方の遷移に対応するためには、キ
ャパシタを含むブートアップ回路を複数個配設する必要
がある。この場合、ブートアップ回路によって面積の増
大を招く。また、ブートアップされたトランジスタのゲ
ート電極が、次の遷移までキャパシタによってのみ電位
固定されるので、ゲートリーク電流や、出力に現れたノ
イズ成分への応答で次第に電位が低下する。このため、
出力インピーダンスが時間経過と共に上昇し、出力レベ
ルが不安定になる。
ウ、ロウからハイへの遷移の一方に対してのみブートア
ップが有効であり、双方の遷移に対応するためには、キ
ャパシタを含むブートアップ回路を複数個配設する必要
がある。この場合、ブートアップ回路によって面積の増
大を招く。また、ブートアップされたトランジスタのゲ
ート電極が、次の遷移までキャパシタによってのみ電位
固定されるので、ゲートリーク電流や、出力に現れたノ
イズ成分への応答で次第に電位が低下する。このため、
出力インピーダンスが時間経過と共に上昇し、出力レベ
ルが不安定になる。
【００１９】本発明は、上記に鑑み、ノンドープトラン
ジスタ等のトランジスタを高速動作させながらも、トラ
ンジスタのチャネル幅を増大させず、集積回路全体に対
する面積の増大を招くことがなく、且つ出力レベルを安
定化できる出力バッファ回路を提供することを目的とす
る。
ジスタ等のトランジスタを高速動作させながらも、トラ
ンジスタのチャネル幅を増大させず、集積回路全体に対
する面積の増大を招くことがなく、且つ出力レベルを安
定化できる出力バッファ回路を提供することを目的とす
る。
【００２０】
【課題を解決するための手段】上記目的を達成するため
に、本発明の出力バッファ回路は、入力信号によって駆
動される出力駆動バッファと、前記出力駆動バッファの
出力端と出力端子との間に接続されたトランジスタと、
前記トランジスタのゲート電極を電源電位に接続し又は
解放するスイッチと、前記入力信号から所定の制御信号
を生成し、出力端から出力する制御回路と、前記制御回
路の出力端と前記ゲート電極との間に接続された容量素
子とを備え、前記制御回路は、前記入力信号の変化に際
して、前記スイッチを一旦はオフ状態にしてから所定時
間後にオン状態にし、前記オフ状態のときに前記容量素
子を充電し、該オフ状態からオン状態への遷移に応答し
て前記出力端の電位を反転させることを特徴とする。
に、本発明の出力バッファ回路は、入力信号によって駆
動される出力駆動バッファと、前記出力駆動バッファの
出力端と出力端子との間に接続されたトランジスタと、
前記トランジスタのゲート電極を電源電位に接続し又は
解放するスイッチと、前記入力信号から所定の制御信号
を生成し、出力端から出力する制御回路と、前記制御回
路の出力端と前記ゲート電極との間に接続された容量素
子とを備え、前記制御回路は、前記入力信号の変化に際
して、前記スイッチを一旦はオフ状態にしてから所定時
間後にオン状態にし、前記オフ状態のときに前記容量素
子を充電し、該オフ状態からオン状態への遷移に応答し
て前記出力端の電位を反転させることを特徴とする。
【００２１】本発明の出力バッファ回路では、トランジ
スタが一時的に電源電圧より高位の電圧で駆動状態にな
るので、トランジスタがオンになる際のオン抵抗を従来
に比較して小さくでき、より一層の高速動作が可能にな
る。また、従来回路における高速化対策に比較して、集
積回路のレイアウトサイズのネック事項であるチャネル
幅が必要以上に大きくならないので、面積的に極めて有
効である。
スタが一時的に電源電圧より高位の電圧で駆動状態にな
るので、トランジスタがオンになる際のオン抵抗を従来
に比較して小さくでき、より一層の高速動作が可能にな
る。また、従来回路における高速化対策に比較して、集
積回路のレイアウトサイズのネック事項であるチャネル
幅が必要以上に大きくならないので、面積的に極めて有
効である。
【００２２】ここで、制御回路は、前記入力信号を所定
時刻遅延させた第１遅延信号を一方の入力とし、前記入
力信号を前記所定時刻より更に遅延させた第２遅延信号
を他方の入力とする第１のＥＸＯＲ回路と、前記入力信
号を一方の入力とし、前記第２遅延信号を他方の入力と
する第２のＥＸＯＲ回路とを備え、前記第１のＥＸＯＲ
回路の出力を前記容量素子に与え、前記第２のＥＸＯＲ
回路の出力を前記スイッチに与えることが好ましい。こ
の場合、制御手段の回路構成が簡略化できる。
時刻遅延させた第１遅延信号を一方の入力とし、前記入
力信号を前記所定時刻より更に遅延させた第２遅延信号
を他方の入力とする第１のＥＸＯＲ回路と、前記入力信
号を一方の入力とし、前記第２遅延信号を他方の入力と
する第２のＥＸＯＲ回路とを備え、前記第１のＥＸＯＲ
回路の出力を前記容量素子に与え、前記第２のＥＸＯＲ
回路の出力を前記スイッチに与えることが好ましい。こ
の場合、制御手段の回路構成が簡略化できる。
【００２３】更に好ましくは、容量素子は、ＭＯＳトラ
ンジスタのゲート容量によって構成される。また、ＭＯ
Ｓトランジスタは、ゲート電極が前記第１のＥＸＯＲ回
路に接続され、一方の電極及び他方の電極が前記トラン
ジスタのゲート電極に共通接続されることも好ましい態
様である。
ンジスタのゲート容量によって構成される。また、ＭＯ
Ｓトランジスタは、ゲート電極が前記第１のＥＸＯＲ回
路に接続され、一方の電極及び他方の電極が前記トラン
ジスタのゲート電極に共通接続されることも好ましい態
様である。
【００２４】好適には、制御回路は、入力される信号の
変化に際して、前記スイッチを一旦はオフ状態にしてか
ら所定時間後にオン状態にし、前記オフ状態のときに前
記容量素子を充電する第１の制御信号、及び、前記オフ
状態からオン状態に遷移するときに前記容量素子への充
電電位を反転させるための第２の制御信号を出力するＲ
Ｓラッチ回路と、前記出力端子の出力信号の変化に際し
て、前記ＲＳラッチ回路に前記第１及び第２の制御信号
を生成させるための信号を送出する信号送出手段とを備
える。この場合にも、制御手段の回路構成を簡略化する
ことができる。
変化に際して、前記スイッチを一旦はオフ状態にしてか
ら所定時間後にオン状態にし、前記オフ状態のときに前
記容量素子を充電する第１の制御信号、及び、前記オフ
状態からオン状態に遷移するときに前記容量素子への充
電電位を反転させるための第２の制御信号を出力するＲ
Ｓラッチ回路と、前記出力端子の出力信号の変化に際し
て、前記ＲＳラッチ回路に前記第１及び第２の制御信号
を生成させるための信号を送出する信号送出手段とを備
える。この場合にも、制御手段の回路構成を簡略化する
ことができる。
【００２５】好ましくは、信号送出手段は、出力端がＲ
Ｓラッチ回路に接続され且つ一方の入力に前記出力端子
が接続されたＥＸＯＲ回路と、該ＥＸＯＲ回路の他方の
入力と前記出力端子との間に接続されたシュミットバッ
ファ回路とから成る。更に好ましくは、トランジスタ
は、ｐ型ＭＯＳ−ＦＥＴから成る。また、スイッチは、
ｎ型ＭＯＳ−ＦＥＴから成ることも好ましい態様であ
る。
Ｓラッチ回路に接続され且つ一方の入力に前記出力端子
が接続されたＥＸＯＲ回路と、該ＥＸＯＲ回路の他方の
入力と前記出力端子との間に接続されたシュミットバッ
ファ回路とから成る。更に好ましくは、トランジスタ
は、ｐ型ＭＯＳ−ＦＥＴから成る。また、スイッチは、
ｎ型ＭＯＳ−ＦＥＴから成ることも好ましい態様であ
る。
【００２６】
【発明の実施の形態】図面を参照して本発明を更に詳細
に説明する。図１は、本発明の一実施形態例の出力バッ
ファ回路を示すブロック図である。出力バッファ回路
は、入力信号を反転して出力するインバータタイプとし
て構成され、出力駆動バッファ２９と、出力駆動バッフ
ァ２９の出力端と出力端子２８との間に接続されたノン
ドープトランジスタＮ01と、制御回路３０とを備える。
に説明する。図１は、本発明の一実施形態例の出力バッ
ファ回路を示すブロック図である。出力バッファ回路
は、入力信号を反転して出力するインバータタイプとし
て構成され、出力駆動バッファ２９と、出力駆動バッフ
ァ２９の出力端と出力端子２８との間に接続されたノン
ドープトランジスタＮ01と、制御回路３０とを備える。
【００２７】出力駆動バッファ２９は、ＣＭＯＳ構造を
なし、ゲート電極が入力端子２７に接続され且つソース
電極が供給電圧源Ｖｄｄに接続されたｐチャンネルＭＯ
Ｓ−ＦＥＴＰ1と、ゲート電極が入力端子２７に接続さ
れ且つソース電極が接地されたｎチャンネルＭＯＳ−Ｆ
ＥＴＮ1とを備える。ノンドープトランジスタＮ01は、
図６で説明したものと同様の構成を備え、一方の電極
が、ｐチャンネルＭＯＳ−ＦＥＴＰ1及びｎチャンネル
ＭＯＳ−ＦＥＴＮ1夫々のドレイン電極に共通に接続さ
れ、他方の電極が出力端子２８に接続される。
なし、ゲート電極が入力端子２７に接続され且つソース
電極が供給電圧源Ｖｄｄに接続されたｐチャンネルＭＯ
Ｓ−ＦＥＴＰ1と、ゲート電極が入力端子２７に接続さ
れ且つソース電極が接地されたｎチャンネルＭＯＳ−Ｆ
ＥＴＮ1とを備える。ノンドープトランジスタＮ01は、
図６で説明したものと同様の構成を備え、一方の電極
が、ｐチャンネルＭＯＳ−ＦＥＴＰ1及びｎチャンネル
ＭＯＳ−ＦＥＴＮ1夫々のドレイン電極に共通に接続さ
れ、他方の電極が出力端子２８に接続される。
【００２８】制御回路３０は、入力端子２７から順次に
縦続接続されたバッファ回路Ｂ1、Ｂ2と、バッファ回路
Ｂ1の出力とバッファ回路Ｂ2の出力とを夫々一方及び他
方の入力とするＥＸＯＲ回路ＥＯＲ1と、入力信号とバ
ッファ回路Ｂ2の出力とを夫々一方及び他方の入力とす
るＥＸＯＲ回路ＥＯＲ2とを備える。ＥＸＯＲ回路ＥＯ
Ｒ1の出力端にはキャパシタＣの一方の電極が接続さ
れ、キャパシタＣの他方の電極がノンドープトランジス
タＮ01のゲート電極に接続される。ＥＸＯＲ回路ＥＯＲ
2の出力端には、ｐチャンネルＭＯＳ−ＦＥＴＰ2のゲー
ト電極が接続される。
縦続接続されたバッファ回路Ｂ1、Ｂ2と、バッファ回路
Ｂ1の出力とバッファ回路Ｂ2の出力とを夫々一方及び他
方の入力とするＥＸＯＲ回路ＥＯＲ1と、入力信号とバ
ッファ回路Ｂ2の出力とを夫々一方及び他方の入力とす
るＥＸＯＲ回路ＥＯＲ2とを備える。ＥＸＯＲ回路ＥＯ
Ｒ1の出力端にはキャパシタＣの一方の電極が接続さ
れ、キャパシタＣの他方の電極がノンドープトランジス
タＮ01のゲート電極に接続される。ＥＸＯＲ回路ＥＯＲ
2の出力端には、ｐチャンネルＭＯＳ−ＦＥＴＰ2のゲー
ト電極が接続される。
【００２９】ｐチャンネルＭＯＳ−ＦＥＴＰ2は、ソー
ス電極が供給電圧源（Ｖｄｄ）に接続され、ドレイン電
極がノンドープトランジスタＮ01のゲート電極に接続さ
れる。ｐチャンネルＭＯＳ−ＦＥＴＰ2は、ノンドープ
トランジスタＮ01のゲート電極を電源電位に接続し又は
これから解放するスイッチを構成する。
ス電極が供給電圧源（Ｖｄｄ）に接続され、ドレイン電
極がノンドープトランジスタＮ01のゲート電極に接続さ
れる。ｐチャンネルＭＯＳ−ＦＥＴＰ2は、ノンドープ
トランジスタＮ01のゲート電極を電源電位に接続し又は
これから解放するスイッチを構成する。
【００３０】バッファ回路Ｂ1による遅延時間は、ｐチ
ャンネルＭＯＳ−ＦＥＴＰ2のゲート電極がロウからハ
イに遷移し、ＭＯＳ−ＦＥＴＰ2がオフになるのに要す
る時間以上の長さに設定される。バッファ回路Ｂ2の遅
延時間は、キャパシタＣへの充電開始から、トランジス
タＮ01のゲート電極への印加電圧を電源電圧Ｖｄｄ以上
に高める充電電荷量を満たすまでの時間以上の長さに設
定される。これにより、制御回路３０は、出力駆動バッ
ファへ２９の入力信号の遷移に従って、ｐチャンネルＭ
ＯＳ−ＦＥＴＰ2を一旦はオフにしてから所定時間後に
オンにし、オフのときにキャパシタＣを充電し、このオ
フからオンに遷移するときにキャパシタＣへの充電電位
を反転させる。このとき、ノンドープトランジスタＮ01
のゲート電極の電位は、キャパシタＣを介して電源電圧
Ｖｄｄ以上にブートアップされる。
ャンネルＭＯＳ−ＦＥＴＰ2のゲート電極がロウからハ
イに遷移し、ＭＯＳ−ＦＥＴＰ2がオフになるのに要す
る時間以上の長さに設定される。バッファ回路Ｂ2の遅
延時間は、キャパシタＣへの充電開始から、トランジス
タＮ01のゲート電極への印加電圧を電源電圧Ｖｄｄ以上
に高める充電電荷量を満たすまでの時間以上の長さに設
定される。これにより、制御回路３０は、出力駆動バッ
ファへ２９の入力信号の遷移に従って、ｐチャンネルＭ
ＯＳ−ＦＥＴＰ2を一旦はオフにしてから所定時間後に
オンにし、オフのときにキャパシタＣを充電し、このオ
フからオンに遷移するときにキャパシタＣへの充電電位
を反転させる。このとき、ノンドープトランジスタＮ01
のゲート電極の電位は、キャパシタＣを介して電源電圧
Ｖｄｄ以上にブートアップされる。
【００３１】図２は、本実施形態例の出力バッファ回路
における動作波形図である。同図では、入力信号ＩＮが
ロウ（Ｌ）、出力信号ＯＵＴがハイ（Ｈ）の状態から信
号伝達が開始される。この初期状態では、ｐチャンネル
ＭＯＳ−ＦＥＴＰ1及びｎチャンネルＭＯＳ−ＦＥＴＮ1
双方のドレイン電極の接続ノードＡにはハイ、ＥＸＯＲ
回路ＥＯＲ1の出力ノードＢ及びＥＸＯＲ回路ＥＯＲ2の
出力ノードＥにはロウが現れている。また、ｐチャンネ
ルＭＯＳ−ＦＥＴＰ2はオンであり、ｐチャンネルＭＯ
Ｓ−ＦＥＴＰ2のドレイン電極とキャパシタＣの一方の
電極とノンドープトランジスタＮ01のゲート電極との接
続ノードＤはハイである。このとき、キャパシタＣは、
ＥＸＯＲ回路ＥＯＲ1側の出力ノードＢがロウ、接続ノ
ードＤがハイとなる向きで充電される。
における動作波形図である。同図では、入力信号ＩＮが
ロウ（Ｌ）、出力信号ＯＵＴがハイ（Ｈ）の状態から信
号伝達が開始される。この初期状態では、ｐチャンネル
ＭＯＳ−ＦＥＴＰ1及びｎチャンネルＭＯＳ−ＦＥＴＮ1
双方のドレイン電極の接続ノードＡにはハイ、ＥＸＯＲ
回路ＥＯＲ1の出力ノードＢ及びＥＸＯＲ回路ＥＯＲ2の
出力ノードＥにはロウが現れている。また、ｐチャンネ
ルＭＯＳ−ＦＥＴＰ2はオンであり、ｐチャンネルＭＯ
Ｓ−ＦＥＴＰ2のドレイン電極とキャパシタＣの一方の
電極とノンドープトランジスタＮ01のゲート電極との接
続ノードＤはハイである。このとき、キャパシタＣは、
ＥＸＯＲ回路ＥＯＲ1側の出力ノードＢがロウ、接続ノ
ードＤがハイとなる向きで充電される。
【００３２】ここで、入力信号ＩＮがロウからハイに遷
移すると、接続ノードＡがロウに遷移して、バッファ回
路Ｂ1、Ｂ2の出力が順次にハイに遷移する。このとき、
出力ノードＥは、ＥＸＯＲ回路ＥＯＲ2の入力レベル
が、バッファ回路Ｂ1とＢ2との伝達遅延時間分だけ同一
でなくなる間ハイになり、ｐチャンネルＭＯＳ−ＦＥＴ
Ｐ2をオフにする。また、出力ノードＢでは、ＥＸＯＲ
回路ＥＯＲ1の入力レベルが、バッファ回路Ｂ1の伝達遅
延時間だけノードＥに遅れた時刻から、バッファ回路Ｂ
2の伝達遅延時間分同一でなくなる間ハイになってキャ
パシタＣを充電する。次いで、充電完了後に、出力ノー
ドＢ及び出力ノードＥが制御回路３０によってロウに遷
移するので、ＭＯＳ−ＦＥＴＰ2がオンになり、キャパ
シタＣを介して電源電圧Ｖｄｄ以上にブートアップされ
た電位がノンドープトランジスタＮ 01のゲート電極に印
加される。このため、ノンドープトランジスタＮ01の電
流能力が向上し、出力信号ＯＵＴのロウへの遷移時間が
短縮され、出力信号ＯＵＴのレベルが従来タイプの出力
バッファ回路に比較して高くなる。これらと同様の動作
により、入力信号ＩＮがハイからロウに遷移する場合に
も、出力信号ＯＵＴのロウからハイに遷移する際の時間
が短縮される。
移すると、接続ノードＡがロウに遷移して、バッファ回
路Ｂ1、Ｂ2の出力が順次にハイに遷移する。このとき、
出力ノードＥは、ＥＸＯＲ回路ＥＯＲ2の入力レベル
が、バッファ回路Ｂ1とＢ2との伝達遅延時間分だけ同一
でなくなる間ハイになり、ｐチャンネルＭＯＳ−ＦＥＴ
Ｐ2をオフにする。また、出力ノードＢでは、ＥＸＯＲ
回路ＥＯＲ1の入力レベルが、バッファ回路Ｂ1の伝達遅
延時間だけノードＥに遅れた時刻から、バッファ回路Ｂ
2の伝達遅延時間分同一でなくなる間ハイになってキャ
パシタＣを充電する。次いで、充電完了後に、出力ノー
ドＢ及び出力ノードＥが制御回路３０によってロウに遷
移するので、ＭＯＳ−ＦＥＴＰ2がオンになり、キャパ
シタＣを介して電源電圧Ｖｄｄ以上にブートアップされ
た電位がノンドープトランジスタＮ 01のゲート電極に印
加される。このため、ノンドープトランジスタＮ01の電
流能力が向上し、出力信号ＯＵＴのロウへの遷移時間が
短縮され、出力信号ＯＵＴのレベルが従来タイプの出力
バッファ回路に比較して高くなる。これらと同様の動作
により、入力信号ＩＮがハイからロウに遷移する場合に
も、出力信号ＯＵＴのロウからハイに遷移する際の時間
が短縮される。
【００３３】図３は、本発明の第２実施形態例における
出力バッファ回路を示すブロック図である。本実施形態
例では、第１実施形態例における要素と同様の要素には
同じ符号を付している。出力バッファ回路は、第１実施
形態例と同様の構成の出力駆動バッファ２９とノンドー
プトランジスタＮ01とを備え、また、接続ノードＤに対
して第１実施形態例と同様に接続されたｐチャンネルＭ
ＯＳ−ＦＥＴＰ2及びキャパシタＣを備える。
出力バッファ回路を示すブロック図である。本実施形態
例では、第１実施形態例における要素と同様の要素には
同じ符号を付している。出力バッファ回路は、第１実施
形態例と同様の構成の出力駆動バッファ２９とノンドー
プトランジスタＮ01とを備え、また、接続ノードＤに対
して第１実施形態例と同様に接続されたｐチャンネルＭ
ＯＳ−ＦＥＴＰ2及びキャパシタＣを備える。
【００３４】出力バッファ回路は更に、制御回路３１を
備える。制御回路３１は、ＥＸＯＲ回路ＥＯＲ3、バッ
ファ回路Ｂ4、ＥＸＯＲ回路ＥＯＲ4、シュミットバッフ
ァ回路Ｓ1、ＲＳラッチ回路ＲＳ1、ＡＮＤ回路ＡＤ1及
びバッファ回路Ｂ3を備える。ＥＸＯＲ回路ＥＯＲ3は、
入力信号ＩＮと、バッファ回路Ｂ4を経由した入力信号
ＩＮとを夫々一方及び他方の入力とし、出力信号をＲＳ
ラッチ回路ＲＳ1のセット入力Ｓに送出する。
備える。制御回路３１は、ＥＸＯＲ回路ＥＯＲ3、バッ
ファ回路Ｂ4、ＥＸＯＲ回路ＥＯＲ4、シュミットバッフ
ァ回路Ｓ1、ＲＳラッチ回路ＲＳ1、ＡＮＤ回路ＡＤ1及
びバッファ回路Ｂ3を備える。ＥＸＯＲ回路ＥＯＲ3は、
入力信号ＩＮと、バッファ回路Ｂ4を経由した入力信号
ＩＮとを夫々一方及び他方の入力とし、出力信号をＲＳ
ラッチ回路ＲＳ1のセット入力Ｓに送出する。
【００３５】ＥＸＯＲ回路ＥＯＲ4は、一方の入力が出
力端子２８に接続され、他方の入力がシュミットバッフ
ァ回路Ｓ1の出力に接続され、出力信号をＲＳラッチ回
路ＲＳ1のリセット入力Ｒに送出する。シュミットバッ
ファ回路Ｓ1の入力は出力端子２８に接続されている。
力端子２８に接続され、他方の入力がシュミットバッフ
ァ回路Ｓ1の出力に接続され、出力信号をＲＳラッチ回
路ＲＳ1のリセット入力Ｒに送出する。シュミットバッ
ファ回路Ｓ1の入力は出力端子２８に接続されている。
【００３６】ＲＳラッチ回路ＲＳ1の出力端には、ｐチ
ャンネルＭＯＳ−ＦＥＴＰ2のゲート電極、ＡＮＤ回路
ＡＤ1の一方の入力端、及びバッファ回路Ｂ3の入力端が
接続されるＡＮＤ回路ＡＤ1他方の入力端は、バッファ
回路Ｂ3の出力端に接続される。
ャンネルＭＯＳ−ＦＥＴＰ2のゲート電極、ＡＮＤ回路
ＡＤ1の一方の入力端、及びバッファ回路Ｂ3の入力端が
接続されるＡＮＤ回路ＡＤ1他方の入力端は、バッファ
回路Ｂ3の出力端に接続される。
【００３７】バッファ回路Ｂ3の遅延時間は、ｐチャン
ネルＭＯＳ−ＦＥＴＰ2のゲート電極がロウからハイに
遷移して、オフになるのに要する時間以上の長さに設定
される。バッファ回路Ｂ4の遅延時間は、ＲＳラッチ回
路ＲＳ1が動作する最小のパルス幅以上に設定される。
ネルＭＯＳ−ＦＥＴＰ2のゲート電極がロウからハイに
遷移して、オフになるのに要する時間以上の長さに設定
される。バッファ回路Ｂ4の遅延時間は、ＲＳラッチ回
路ＲＳ1が動作する最小のパルス幅以上に設定される。
【００３８】シュミットバッファ回路Ｓ1では、出力信
号ＯＵＴを受けて動作開始する際のロウのレベルが、Ｅ
ＸＯＲ回路ＥＯＲ4が出力信号ＯＵＴを受けて動作開始
する際のロウにおけるレベルより低く設定される。ま
た、出力信号ＯＵＴを受けて動作開始する際のハイにお
けるレベルが、ＥＸＯＲ回路ＥＯＲ4が出力信号ＯＵＴ
を受けて動作開始する際のハイにおけるレベルより高く
なるように設定される。
号ＯＵＴを受けて動作開始する際のロウのレベルが、Ｅ
ＸＯＲ回路ＥＯＲ4が出力信号ＯＵＴを受けて動作開始
する際のロウにおけるレベルより低く設定される。ま
た、出力信号ＯＵＴを受けて動作開始する際のハイにお
けるレベルが、ＥＸＯＲ回路ＥＯＲ4が出力信号ＯＵＴ
を受けて動作開始する際のハイにおけるレベルより高く
なるように設定される。
【００３９】図４は、図３で説明した出力バッファ回路
の動作を説明するための動作波形図である。同図では、
入力信号ＩＮがロウ、出力信号ＯＵＴがハイの状態から
信号伝達が開始される。この初期状態では、接続ノード
Ａがハイになり、ＥＸＯＲ回路ＥＯＲ3、ＥＯＲ4夫々の
出力ＳＯ、ＲＯと、出力ノードＥと、出力ノードＢとが
何れもロウになっている。このとき、ｐチャンネルＭＯ
Ｓ−ＦＥＴＰ2はオンになり、接続ノードＤがハイにな
り、キャパシタＣは、ノードＢがロウ及びノードＤがハ
イになる向きに充電される。
の動作を説明するための動作波形図である。同図では、
入力信号ＩＮがロウ、出力信号ＯＵＴがハイの状態から
信号伝達が開始される。この初期状態では、接続ノード
Ａがハイになり、ＥＸＯＲ回路ＥＯＲ3、ＥＯＲ4夫々の
出力ＳＯ、ＲＯと、出力ノードＥと、出力ノードＢとが
何れもロウになっている。このとき、ｐチャンネルＭＯ
Ｓ−ＦＥＴＰ2はオンになり、接続ノードＤがハイにな
り、キャパシタＣは、ノードＢがロウ及びノードＤがハ
イになる向きに充電される。
【００４０】ここで、入力信号ＩＮがハイに遷移する
と、接続ノードＡがロウに遷移し、ＥＸＯＲ回路ＥＯＲ
3の出力は、入力がバッファ回路Ｂ4の伝達遅延時間分同
一でなくなる間、ハイになる。これにより、ＲＳラッチ
回路ＲＳ1の出力がハイに遷移して出力ノードＥがハイ
になるので、ｐチャンネルＭＯＳ−ＦＥＴＰ2がオフに
なる。この際に、ＡＮＤ回路ＡＤ1は、その一方の入力
がハイになってから、他方の入力が、ＭＯＳ−ＦＥＴＰ
2がオフになるのに要する時間分バッファ回路Ｂ3によっ
て遅延されてハイになる。これにより、出力ノードＢが
ハイに遷移し、キャパシタＣが充電される。
と、接続ノードＡがロウに遷移し、ＥＸＯＲ回路ＥＯＲ
3の出力は、入力がバッファ回路Ｂ4の伝達遅延時間分同
一でなくなる間、ハイになる。これにより、ＲＳラッチ
回路ＲＳ1の出力がハイに遷移して出力ノードＥがハイ
になるので、ｐチャンネルＭＯＳ−ＦＥＴＰ2がオフに
なる。この際に、ＡＮＤ回路ＡＤ1は、その一方の入力
がハイになってから、他方の入力が、ＭＯＳ−ＦＥＴＰ
2がオフになるのに要する時間分バッファ回路Ｂ3によっ
て遅延されてハイになる。これにより、出力ノードＢが
ハイに遷移し、キャパシタＣが充電される。
【００４１】次いで、出力端子２８の電位がＥＸＯＲ回
路ＥＯＲ4のスレッショルド電圧を下回るまで遷移する
と、ＥＸＯＲ回路ＥＯＲ4の出力は、一方及び他方の入
力レベルが、シュミットバッファ回路Ｓ1のロウのスレ
ッショルド電圧を下回るまでの時間同一でないため、ハ
イになる。これにより、ＲＳラッチ回路ＲＳ1の出力が
ロウに遷移するので、出力ノードＢ及び出力ノードＥが
ロウに遷移し、ＭＯＳ−ＦＥＴＰ2がオンになる。この
ため、キャパシタＣを介して電源電圧Ｖｄｄ以上にブー
トアップされた電位が、ノンドープトランジスタＮ01の
ゲート電極に印加される。従って、ノンドープトランジ
スタＮ01の電流能力が向上し、出力信号ＯＵＴのロウへ
の遷移時間が短縮される。これらと同様の動作により、
入力信号ＩＮがハイからロウに遷移する場合にも、出力
信号ＯＵＴのロウからハイに遷移する際の時間が短縮さ
れる。
路ＥＯＲ4のスレッショルド電圧を下回るまで遷移する
と、ＥＸＯＲ回路ＥＯＲ4の出力は、一方及び他方の入
力レベルが、シュミットバッファ回路Ｓ1のロウのスレ
ッショルド電圧を下回るまでの時間同一でないため、ハ
イになる。これにより、ＲＳラッチ回路ＲＳ1の出力が
ロウに遷移するので、出力ノードＢ及び出力ノードＥが
ロウに遷移し、ＭＯＳ−ＦＥＴＰ2がオンになる。この
ため、キャパシタＣを介して電源電圧Ｖｄｄ以上にブー
トアップされた電位が、ノンドープトランジスタＮ01の
ゲート電極に印加される。従って、ノンドープトランジ
スタＮ01の電流能力が向上し、出力信号ＯＵＴのロウへ
の遷移時間が短縮される。これらと同様の動作により、
入力信号ＩＮがハイからロウに遷移する場合にも、出力
信号ＯＵＴのロウからハイに遷移する際の時間が短縮さ
れる。
【００４２】図５は、本発明の第３実施形態例における
出力バッファ回路を示すブロック図である。この出力バ
ッファ回路は、図１で説明した第１実施形態例における
出力バッファ回路を一部変更したものであり、他の要素
は同様である。
出力バッファ回路を示すブロック図である。この出力バ
ッファ回路は、図１で説明した第１実施形態例における
出力バッファ回路を一部変更したものであり、他の要素
は同様である。
【００４３】即ち、本実施形態例は、ＥＸＯＲ回路ＥＯ
Ｒ1の出力とノンドープトランジスタＮ01のゲート電極
との間に、キャパシタＣに代えてｎチャンネルＭＯＳ−
ＦＥＴＮ2を配設した点で第１実施形態例とは異なる。
ｎチャンネルＭＯＳ−ＦＥＴＮ2は、ドレイン電極とソ
ース電極とがノンドープトランジスタＮ01のゲート電極
に共通に接続され、ｎチャンネルＭＯＳ−ＦＥＴＮ2の
ゲート電極には、ＥＸＯＲ回路ＥＯＲ1の出力が印加さ
れる。信号伝達時の動作は、第１実施形態例における出
力バッファ回路と同様である。
Ｒ1の出力とノンドープトランジスタＮ01のゲート電極
との間に、キャパシタＣに代えてｎチャンネルＭＯＳ−
ＦＥＴＮ2を配設した点で第１実施形態例とは異なる。
ｎチャンネルＭＯＳ−ＦＥＴＮ2は、ドレイン電極とソ
ース電極とがノンドープトランジスタＮ01のゲート電極
に共通に接続され、ｎチャンネルＭＯＳ−ＦＥＴＮ2の
ゲート電極には、ＥＸＯＲ回路ＥＯＲ1の出力が印加さ
れる。信号伝達時の動作は、第１実施形態例における出
力バッファ回路と同様である。
【００４４】本実施形態例では、ブートアップのための
容量をトランジスタのゲート容量で代用できるので、出
力駆動能力や端子仕様の変更等によって使用されない入
出力回路領域のトランジスタ等の流用が可能である。従
って、ブートアップの容量を、面積の増大を招くことな
く構成できる。また、本実施形態例では、図５に示すよ
うに配置したｎチャンネルＭＯＳ−ＦＥＴＮ2について
説明したが、電極の接続方向やトランジスタの種類等は
これに限定されない。
容量をトランジスタのゲート容量で代用できるので、出
力駆動能力や端子仕様の変更等によって使用されない入
出力回路領域のトランジスタ等の流用が可能である。従
って、ブートアップの容量を、面積の増大を招くことな
く構成できる。また、本実施形態例では、図５に示すよ
うに配置したｎチャンネルＭＯＳ−ＦＥＴＮ2について
説明したが、電極の接続方向やトランジスタの種類等は
これに限定されない。
【００４５】上述のように、第１〜第３の実施形態例の
出力バッファ回路では、ノンドープトランジスタＮ01が
オフからオンに遷移する間に、ゲート電圧を電源電圧以
上にブートアップすることにより、トランジスタＮ01の
電流供給能力を向上できる。しかも、特にＭＯＳ−ＦＥ
Ｔのチャネル幅を増大させることなく、高速動作に対応
させることができる。また、ブートアップ時間が信号遷
移の期間に限定されるので、次の信号遷移までの期間の
出力インピーダンスを一定に保持し、出力レベルを安定
化することができる。更に、制御回路３０（又は３１）
とキャパシタＣ（又はＭＯＳ−ＦＥＴＮ2）とＭＯＳ−
ＦＥＴＰ2とから成るブートアップ回路が１個で、ハイ
からロウ、ロウからハイへの双方の信号遷移に有効にな
るので、回路面積は増大しない。
出力バッファ回路では、ノンドープトランジスタＮ01が
オフからオンに遷移する間に、ゲート電圧を電源電圧以
上にブートアップすることにより、トランジスタＮ01の
電流供給能力を向上できる。しかも、特にＭＯＳ−ＦＥ
Ｔのチャネル幅を増大させることなく、高速動作に対応
させることができる。また、ブートアップ時間が信号遷
移の期間に限定されるので、次の信号遷移までの期間の
出力インピーダンスを一定に保持し、出力レベルを安定
化することができる。更に、制御回路３０（又は３１）
とキャパシタＣ（又はＭＯＳ−ＦＥＴＮ2）とＭＯＳ−
ＦＥＴＰ2とから成るブートアップ回路が１個で、ハイ
からロウ、ロウからハイへの双方の信号遷移に有効にな
るので、回路面積は増大しない。
【００４６】第１〜第３実施形態例の出力バッファ回路
によると、一般的な0.35μｍ設計ルールで、第１従来例
と同様のトランジスタで回路を構成した場合に、信号遷
移時間が、ハイからロウへの変化に際しては約１２％程
度、ロウからハイへの変化に際しては約２５％程度高速
になることがシミュレーションで確認できた。
によると、一般的な0.35μｍ設計ルールで、第１従来例
と同様のトランジスタで回路を構成した場合に、信号遷
移時間が、ハイからロウへの変化に際しては約１２％程
度、ロウからハイへの変化に際しては約２５％程度高速
になることがシミュレーションで確認できた。
【００４７】第１〜第３実施形態例では、出力ノード
Ｂ、ＥにおけるノンドープトランジスタＮ01の制御信号
を制御回路３０、３１によって生成したが、制御信号は
入力信号ＩＮのレベル変化によって得られれば良く、従
って制御回路３０、３１は上記構成に限定されない。
Ｂ、ＥにおけるノンドープトランジスタＮ01の制御信号
を制御回路３０、３１によって生成したが、制御信号は
入力信号ＩＮのレベル変化によって得られれば良く、従
って制御回路３０、３１は上記構成に限定されない。
【００４８】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明の出力バッファ回路は、上記
実施形態例の構成にのみ限定されるものではなく、上記
実施形態例の構成から種々の修正及び変更を施した出力
バッファ回路も、本発明の範囲に含まれる。
づいて説明したが、本発明の出力バッファ回路は、上記
実施形態例の構成にのみ限定されるものではなく、上記
実施形態例の構成から種々の修正及び変更を施した出力
バッファ回路も、本発明の範囲に含まれる。
【００４９】
【発明の効果】以上説明したように、本発明の出力バッ
ファ回路によると、ノンドープトランジスタ等のトラン
ジスタを高速動作させながらも、トランジスタのチャネ
ル幅を増大させず、集積回路全体に対する面積の増大を
招くことがなく、しかも出力レベルを安定化できる。
ファ回路によると、ノンドープトランジスタ等のトラン
ジスタを高速動作させながらも、トランジスタのチャネ
ル幅を増大させず、集積回路全体に対する面積の増大を
招くことがなく、しかも出力レベルを安定化できる。
【図１】本発明の一実施形態例の出力バッファ回路を示
すブロック図である。
すブロック図である。
【図２】本実施形態例の出力バッファ回路における動作
波形図である。
波形図である。
【図３】本発明の第２実施形態例における出力バッファ
回路を示すブロック図である。
回路を示すブロック図である。
【図４】図３で説明した出力バッファ回路の動作を説明
するための動作波形図である。
するための動作波形図である。
【図５】本発明の第３実施形態例における出力バッファ
回路を示すブロック図である。
回路を示すブロック図である。
【図６】第１の従来例における出力バッファ回路を示す
回路図である。
回路図である。
【図７】図６の出力バッファ回路の動作を説明するため
の動作波形図である。
の動作波形図である。
【図８】第２の従来例における出力バッファ回路を示す
回路図である。
回路図である。
【図９】図８の出力バッファ回路の動作を説明するため
の動作波形図である。
の動作波形図である。
【図１０】第３の従来例における出力バッファ回路を示
す回路図である。
す回路図である。
２７ 入力端子 ２８ 出力端子 ２９ 出力駆動バッファ ３０、３１ 制御回路 ＡＤ1 ＡＮＤ回路 Ｂ1、Ｂ2、Ｂ3、Ｂ4 バッファ回路 Ｃ キャパシタ ＥＯＲ1、ＥＯＲ2 ＥＸＯＲ回路 ＥＯＲ3、ＥＯＲ4 ＥＸＯＲ回路 Ｎ01 ノンドープトランジスタ Ｎ2 ｎチャンネルトランジスタ Ｐ2 ｐチャンネルトランジスタ ＲＳ1 ＲＳラッチ回路 Ｓ1 シュミットバッファ回路
Claims (8)
- 【請求項１】 入力信号によって駆動される出力駆動バ
ッファと、 前記出力駆動バッファの出力端と出力端子との間に接続
されたトランジスタと、 前記トランジスタのゲート電極を電源電位に接続し又は
解放するスイッチと、 前記入力信号から所定の制御信号を生成し、出力端から
出力する制御回路と、 前記制御回路の出力端と前記ゲート電極との間に接続さ
れた容量素子とを備え、 前記制御回路は、前記入力信号の変化に際して、前記ス
イッチを一旦はオフ状態にしてから所定時間後にオン状
態にし、前記オフ状態のときに前記容量素子を充電し、
該オフ状態からオン状態への遷移に応答して前記出力端
の電位を反転させることを特徴とする出力バッファ回
路。 - 【請求項２】 前記制御回路は、前記入力信号を所定時
刻遅延させた第１遅延信号を一方の入力とし、前記入力
信号を前記所定時刻より更に遅延させた第２遅延信号を
他方の入力とする第１のＥＸＯＲ回路と、 前記入力信号を一方の入力とし、前記第２遅延信号を他
方の入力とする第２のＥＸＯＲ回路とを備え、 前記第１のＥＸＯＲ回路の出力を前記容量素子に与え、
前記第２のＥＸＯＲ回路の出力を前記スイッチに与える
ことを特徴とする請求項１に記載の出力バッファ回路。 - 【請求項３】 前記容量素子は、ＭＯＳトランジスタの
ゲート容量によって構成されることを特徴とする請求項
２に記載の出力バッファ回路。 - 【請求項４】 前記ＭＯＳトランジスタは、ゲート電極
が前記第１のＥＸＯＲ回路に接続され、一方の電極及び
他方の電極が前記トランジスタのゲート電極に共通接続
されることを特徴とする請求項３に記載の出力バッファ
回路。 - 【請求項５】 前記制御回路は、入力される信号の変化
に際して、前記スイッチを一旦はオフ状態にしてから所
定時間後にオン状態にし、前記オフ状態のときに前記容
量素子を充電する第１の制御信号、及び、前記オフ状態
からオン状態に遷移するときに前記容量素子への充電電
位を反転させるための第２の制御信号を出力するＲＳラ
ッチ回路と、 前記出力端子の出力信号の変化に際して、前記ＲＳラッ
チ回路に前記第１及び第２の制御信号を生成させるため
の信号を送出する信号送出手段とを備えることを特徴と
する請求項１に記載の出力バッファ回路。 - 【請求項６】 前記信号送出手段は、出力端がＲＳラッ
チ回路に接続され且つ一方の入力に前記出力端子が接続
されたＥＸＯＲ回路と、該ＥＸＯＲ回路の他方の入力と
前記出力端子との間に接続されたシュミットバッファ回
路とから成ることを特徴とする請求項５に記載の出力バ
ッファ回路。 - 【請求項７】 前記トランジスタは、ｐ型ＭＯＳ−ＦＥ
Ｔから成ることを特徴とする請求項１乃至６の内の何れ
か１項に記載の出力バッファ回路。 - 【請求項８】 前記スイッチは、ｎ型ＭＯＳ−ＦＥＴか
ら成ることを特徴とする請求項１乃至７の内の何れか１
項に記載の出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9171445A JP3022812B2 (ja) | 1997-06-27 | 1997-06-27 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9171445A JP3022812B2 (ja) | 1997-06-27 | 1997-06-27 | 出力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1117519A JPH1117519A (ja) | 1999-01-22 |
| JP3022812B2 true JP3022812B2 (ja) | 2000-03-21 |
Family
ID=15923250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9171445A Expired - Fee Related JP3022812B2 (ja) | 1997-06-27 | 1997-06-27 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3022812B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3583052B2 (ja) | 2000-03-31 | 2004-10-27 | 九州日本電気株式会社 | 半導体記憶装置 |
| WO2018162351A1 (en) | 2017-03-10 | 2018-09-13 | Carlsberg Breweries A/S | A beverage dispensing system, a beverage dispensing assembly, a method of operating a beverage dispensing system and a pressure housing |
-
1997
- 1997-06-27 JP JP9171445A patent/JP3022812B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1117519A (ja) | 1999-01-22 |
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