JPH06152341A - バッファリング回路 - Google Patents
バッファリング回路Info
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- JPH06152341A JPH06152341A JP4293216A JP29321692A JPH06152341A JP H06152341 A JPH06152341 A JP H06152341A JP 4293216 A JP4293216 A JP 4293216A JP 29321692 A JP29321692 A JP 29321692A JP H06152341 A JPH06152341 A JP H06152341A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
Abstract
(57)【要約】
【目的】 ミラーアンプの出力等のように、振幅幅が狭
い信号をバッファリングする場合に、定常状態でオン−
オン電流を流さず、しかも高速にバッファリングするこ
とができるバッファリング回路を提供する。 【構成】 入力インバータのグランド側にトランジスタ
Ｑ3、Ｑ4を入れて、入力ノードＡがローレベルのときに
トランジスタＱ4をオフさせ、ノードＤをグランドより
ＶTだけ高くする。これによりノードＡのローレベルが
ＶT≦２ＶTでもオン−オン電流は流れない。従って、ト
ランジスタＱ1，Ｑ2をチャネル長が長いトランジスタに
する必要がないので、高速且つ低消費電流のバッファリ
ング回路となる。
い信号をバッファリングする場合に、定常状態でオン−
オン電流を流さず、しかも高速にバッファリングするこ
とができるバッファリング回路を提供する。 【構成】 入力インバータのグランド側にトランジスタ
Ｑ3、Ｑ4を入れて、入力ノードＡがローレベルのときに
トランジスタＱ4をオフさせ、ノードＤをグランドより
ＶTだけ高くする。これによりノードＡのローレベルが
ＶT≦２ＶTでもオン−オン電流は流れない。従って、ト
ランジスタＱ1，Ｑ2をチャネル長が長いトランジスタに
する必要がないので、高速且つ低消費電流のバッファリ
ング回路となる。
Description
【０００１】
【産業上の利用分野】本発明はバッファリング回路に関
し、特に、差動増幅回路とバッファリング回路を組み合
わせた電圧モニタ回路の構成に関する。
し、特に、差動増幅回路とバッファリング回路を組み合
わせた電圧モニタ回路の構成に関する。
【０００２】
【従来の技術】ＣＭＯＳディジタル回路において、信号
レベルは通常ハイレベルが電源電圧、ローレベルがグラ
ンド電圧である。しかし、差動増幅器の出力及び２つの
異なる電源系の接続部では、必ずしもこの関係が成り立
つとは限らない。入力信号のローレベルがＮチャネルＭ
ＯＳトランジスタのスレッショルド電圧Ｖ Tよりも高い
電位であった場合、通常のインバータ回路でバッファリ
ングを行うと、入力信号がローレベルのときに、インバ
ータのＮ型トランジスタとＰ型トランジスタはいずれも
オンしていることになり、電流を浪費する。従って、こ
のような信号を受けるインバータには、チャネル長を長
くして電流能力を小さく抑えたトランジスタを使用し、
浪費電流を抑える方法が通常とられる。
レベルは通常ハイレベルが電源電圧、ローレベルがグラ
ンド電圧である。しかし、差動増幅器の出力及び２つの
異なる電源系の接続部では、必ずしもこの関係が成り立
つとは限らない。入力信号のローレベルがＮチャネルＭ
ＯＳトランジスタのスレッショルド電圧Ｖ Tよりも高い
電位であった場合、通常のインバータ回路でバッファリ
ングを行うと、入力信号がローレベルのときに、インバ
ータのＮ型トランジスタとＰ型トランジスタはいずれも
オンしていることになり、電流を浪費する。従って、こ
のような信号を受けるインバータには、チャネル長を長
くして電流能力を小さく抑えたトランジスタを使用し、
浪費電流を抑える方法が通常とられる。
【０００３】図４（ａ）は、ノードＲの電位をリファレ
ンスＲ0 の電位と比較し、この電位の高低関係をディジ
タル信号に変換して出力する回路を示す。この電圧モニ
タ回路は差動増幅回路とバッファリング回路とで構成さ
れている。
ンスＲ0 の電位と比較し、この電位の高低関係をディジ
タル信号に変換して出力する回路を示す。この電圧モニ
タ回路は差動増幅回路とバッファリング回路とで構成さ
れている。
【０００４】また、各ノードの動作波形を図４（ｂ）に
示す。このような電圧モニタ回路は、多くの場合消費電
流を小さく抑えることが要求される。特に、常時電流を
流しているトランジスタＱ5は電流能力を低く抑えるこ
とが必要である。この従来の回路においては、消費電流
を小さく抑えるため、トランジスタＱ5のレシオはトラ
ンジスタＱ6，Ｑ7に対して極めて小さいものとする。な
お、このトランジスタＱ5の電流能力をｉ1とする。
示す。このような電圧モニタ回路は、多くの場合消費電
流を小さく抑えることが要求される。特に、常時電流を
流しているトランジスタＱ5は電流能力を低く抑えるこ
とが必要である。この従来の回路においては、消費電流
を小さく抑えるため、トランジスタＱ5のレシオはトラ
ンジスタＱ6，Ｑ7に対して極めて小さいものとする。な
お、このトランジスタＱ5の電流能力をｉ1とする。
【０００５】次に、本回路の動作について図４（ｂ）を
参照して説明する。ノードＲの電位がリファレンスＲ0
よりも高い場合は、ノードＡは電源電圧の近傍にまで上
がっている。次に、ノードＲの電位がリファレンスＲ0
より低くなると、トランジスタＱ6 ，Ｑ7 はコモンソー
スであるため、トランジスタＱ6 はオフ、トランジスタ
Ｑ7 はオンになり、また、トランジスタＱ8 に電流が流
れなくなるため、トランジスタＱ9 はオフになる。従っ
て、ノードＡの電荷はｉ1 によって放電され、ノードＡ
の電位は下がる。
参照して説明する。ノードＲの電位がリファレンスＲ0
よりも高い場合は、ノードＡは電源電圧の近傍にまで上
がっている。次に、ノードＲの電位がリファレンスＲ0
より低くなると、トランジスタＱ6 ，Ｑ7 はコモンソー
スであるため、トランジスタＱ6 はオフ、トランジスタ
Ｑ7 はオンになり、また、トランジスタＱ8 に電流が流
れなくなるため、トランジスタＱ9 はオフになる。従っ
て、ノードＡの電荷はｉ1 によって放電され、ノードＡ
の電位は下がる。
【０００６】一方、ノードＳはトランジスタＱ6 によっ
て、ノードＲの電位よりもＶT だけ低い電位にクランプ
されている。このため、ノードＡのレベルは、［ノード
Ｒの電位−ＶT ］までしか下がらないことになり、その
電位がトランジスタＱ1 のＶT よりも高い場合は、トラ
ンジスタＱ1 ，Ｑ2 からなるインバータはオン−オン電
流を流すことになる。従って、前述したように、トラン
ジスタＱ1 ，Ｑ2 はチャネル長の長いトランジスタを使
用する必要がある。また、このノードＡの電位がトラン
ジスタＱ1 ，Ｑ2 からなるインバータのスレッショルド
電圧より低い場合は、ノードＣにグランド電圧レベルが
出力される。
て、ノードＲの電位よりもＶT だけ低い電位にクランプ
されている。このため、ノードＡのレベルは、［ノード
Ｒの電位−ＶT ］までしか下がらないことになり、その
電位がトランジスタＱ1 のＶT よりも高い場合は、トラ
ンジスタＱ1 ，Ｑ2 からなるインバータはオン−オン電
流を流すことになる。従って、前述したように、トラン
ジスタＱ1 ，Ｑ2 はチャネル長の長いトランジスタを使
用する必要がある。また、このノードＡの電位がトラン
ジスタＱ1 ，Ｑ2 からなるインバータのスレッショルド
電圧より低い場合は、ノードＣにグランド電圧レベルが
出力される。
【０００７】更に、ノードＲの電位がリファレンスＲ0
よりも高くなると、トランジスタＱ6はオン、トランジ
スタＱ7はオフになり、トランジスタＱ8には電流ｉ1が
流れ、また、トランジスタＱ8とカレントミラーの関係
にあるトランジスタＱ9には電流ｉ1が流れる。この電流
でノードＡは充電され、ノードＡの電位は電源電圧近く
まで上昇する。また、バッファリング回路により、ノー
ドＣには電源電圧レベルが出力される。
よりも高くなると、トランジスタＱ6はオン、トランジ
スタＱ7はオフになり、トランジスタＱ8には電流ｉ1が
流れ、また、トランジスタＱ8とカレントミラーの関係
にあるトランジスタＱ9には電流ｉ1が流れる。この電流
でノードＡは充電され、ノードＡの電位は電源電圧近く
まで上昇する。また、バッファリング回路により、ノー
ドＣには電源電圧レベルが出力される。
【０００８】
【発明が解決しようとする課題】以上説明したように、
図４（ａ）に示す電圧モニタ回路において、差動増幅回
路の出力であるノードＡのローレベルがＶT以上である
場合は、トランジスタＱ1，Ｑ2はゲート長が長いトラン
ジスタを使用する必要がある。
図４（ａ）に示す電圧モニタ回路において、差動増幅回
路の出力であるノードＡのローレベルがＶT以上である
場合は、トランジスタＱ1，Ｑ2はゲート長が長いトラン
ジスタを使用する必要がある。
【０００９】このことは、以下の理由により、電圧モニ
タ回路の応答速度を極めて遅くしてしまう。つまり、ト
ランジスタＱ1，Ｑ2はゲート長が長いトランジスタであ
るため、ゲートの面積が広く大きなゲート容量がつく。
一方、差動増幅回路の駆動能力はトランジスタＱ5を流
れる電流ｉ1と同等であり、駆動能力は極めて小さい。
従って、ノードＡの電位変化はゆっくりになり、更に、
トランジスタＱ1，Ｑ2の電流能力も小さいため、ノード
Ｂの電位変化も遅い。このため、ノードＲとリファレン
スＲ0との電位の高低関係が反転してから、出力Ｃのレ
ベルが反転するまでに、大きな遅延時間が発生してしま
う。
タ回路の応答速度を極めて遅くしてしまう。つまり、ト
ランジスタＱ1，Ｑ2はゲート長が長いトランジスタであ
るため、ゲートの面積が広く大きなゲート容量がつく。
一方、差動増幅回路の駆動能力はトランジスタＱ5を流
れる電流ｉ1と同等であり、駆動能力は極めて小さい。
従って、ノードＡの電位変化はゆっくりになり、更に、
トランジスタＱ1，Ｑ2の電流能力も小さいため、ノード
Ｂの電位変化も遅い。このため、ノードＲとリファレン
スＲ0との電位の高低関係が反転してから、出力Ｃのレ
ベルが反転するまでに、大きな遅延時間が発生してしま
う。
【００１０】もし、ノードＡのローレベルがＶT以下の
電位ならば、トランジスタＱ1，Ｑ2としてチャネル長が
長いトランジスタを使用する必要がなくなるため、上記
問題が解消され、高速の応答が可能になる。図５はこの
ような考えに基づいて提案され、実用化されている従来
の他の電圧モニタ回路である。
電位ならば、トランジスタＱ1，Ｑ2としてチャネル長が
長いトランジスタを使用する必要がなくなるため、上記
問題が解消され、高速の応答が可能になる。図５はこの
ような考えに基づいて提案され、実用化されている従来
の他の電圧モニタ回路である。
【００１１】この回路は差動増幅回路を２段備えてお
り、１段目の出力であるノードＡ′のローレベルは［Ｒ
0−ＶT］であり、更に、２段目の出力であるノードＡの
ローレベルは［Ｒ0−２ＶT］である。このため、リファ
レンスＲ0が３ＶT以下であれば、トランジスタＱ1，Ｑ2
のチャネル長を長くする必要がなく、高速の応答が可能
になる。更に、リファレンスＲ0の電位が３ＶTを超える
場合には、差動増幅回路の段数を増やせばよい。しか
し、差動増幅回路１台当たりｉ1の電流が定常的に流れ
るため、差動増幅回路の段数を増やすことにより、消費
電流が大きくなるという問題点がある。また、ｉ1をや
みくもに小さく抑えると、逆に、差動増幅回路の応答速
度が遅くなり、高速の応答速度が得られなくなる。
り、１段目の出力であるノードＡ′のローレベルは［Ｒ
0−ＶT］であり、更に、２段目の出力であるノードＡの
ローレベルは［Ｒ0−２ＶT］である。このため、リファ
レンスＲ0が３ＶT以下であれば、トランジスタＱ1，Ｑ2
のチャネル長を長くする必要がなく、高速の応答が可能
になる。更に、リファレンスＲ0の電位が３ＶTを超える
場合には、差動増幅回路の段数を増やせばよい。しか
し、差動増幅回路１台当たりｉ1の電流が定常的に流れ
るため、差動増幅回路の段数を増やすことにより、消費
電流が大きくなるという問題点がある。また、ｉ1をや
みくもに小さく抑えると、逆に、差動増幅回路の応答速
度が遅くなり、高速の応答速度が得られなくなる。
【００１２】つまり、従来の技術では、差動増幅回路と
バッファリング回路を組み合わせた電圧モニタ回路にお
いて、低消費電流と高速応答性を兼ね備えることは困難
であった。また、従来のバッファリング回路は耐ノイズ
性が低いという難点がある。
バッファリング回路を組み合わせた電圧モニタ回路にお
いて、低消費電流と高速応答性を兼ね備えることは困難
であった。また、従来のバッファリング回路は耐ノイズ
性が低いという難点がある。
【００１３】本発明はかかる問題点に鑑みてなされたも
のであって、低消費電流及び高速動作が可能であり、耐
ノイズ性が優れたバッファリング回路を提供することを
目的とする。
のであって、低消費電流及び高速動作が可能であり、耐
ノイズ性が優れたバッファリング回路を提供することを
目的とする。
【００１４】
【課題を解決するための手段】本発明に係るバッファリ
ング回路は、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトラ
ンジスタとをインバータ型に接続したインバータ型回路
と、このインバータ型回路に供給する電源又はグランド
のいずれか一方又は両方と前記インバータ型回路との間
に接続され、ゲートをドレインに接続した第１のＭＯＳ
トランジスタと、前記第１のＭＯＳトランジスタに並列
に接続され、前記インバータ型回路の出力とは逆相の信
号をゲートに入力した第２のＭＯＳトランジスタとを有
することを特徴とする。
ング回路は、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトラ
ンジスタとをインバータ型に接続したインバータ型回路
と、このインバータ型回路に供給する電源又はグランド
のいずれか一方又は両方と前記インバータ型回路との間
に接続され、ゲートをドレインに接続した第１のＭＯＳ
トランジスタと、前記第１のＭＯＳトランジスタに並列
に接続され、前記インバータ型回路の出力とは逆相の信
号をゲートに入力した第２のＭＯＳトランジスタとを有
することを特徴とする。
【００１５】
【作用】本発明においては、定常的に電流を流すパスが
なく、入力信号の遷移時にのみ電流を消費するので、消
費電流が少ないと共に、この入力信号の遷移時もトラン
ジスタの各ノードは高速に動作する。
なく、入力信号の遷移時にのみ電流を消費するので、消
費電流が少ないと共に、この入力信号の遷移時もトラン
ジスタの各ノードは高速に動作する。
【００１６】
【実施例】次に、本発明の実施例について、添付の図面
を参照して説明する。
を参照して説明する。
【００１７】図１（ａ）は本発明の第１の実施例に係る
バッファリング回路を示す。Ｎ型トランジスタＱ1とＰ
型トランジスタＱ2がインバータ型に接続され、トラン
ジスタＱ1のソースとグランドとの間には、ゲートをド
レインを接続したＮ型トランジスタＱ3と、Ｎ型トラン
ジスタＱ4とが並列に挿入されている。トランジスタＱ4
のゲートにはトランジスタＱ1，Ｑ2からなるインバータ
型回路の出力（ノードＢの信号）をインバータで逆相に
した信号（ノードＣの信号）が入力されている。
バッファリング回路を示す。Ｎ型トランジスタＱ1とＰ
型トランジスタＱ2がインバータ型に接続され、トラン
ジスタＱ1のソースとグランドとの間には、ゲートをド
レインを接続したＮ型トランジスタＱ3と、Ｎ型トラン
ジスタＱ4とが並列に挿入されている。トランジスタＱ4
のゲートにはトランジスタＱ1，Ｑ2からなるインバータ
型回路の出力（ノードＢの信号）をインバータで逆相に
した信号（ノードＣの信号）が入力されている。
【００１８】このように構成されたバッファリング回路
は、ノードＡに入力された信号をバッファリングして、
ノードＣに出力するものであり、図４（ａ）に示す差動
増幅回路の出力がノードＡに入力される。即ち、図４
（ａ）の従来のバッファリング回路の替わりに本実施例
のバッファリング回路が適用されるものであり、これに
より低消費電流且つ高速応答性を持つ電圧モニタ回路が
可能になる。
は、ノードＡに入力された信号をバッファリングして、
ノードＣに出力するものであり、図４（ａ）に示す差動
増幅回路の出力がノードＡに入力される。即ち、図４
（ａ）の従来のバッファリング回路の替わりに本実施例
のバッファリング回路が適用されるものであり、これに
より低消費電流且つ高速応答性を持つ電圧モニタ回路が
可能になる。
【００１９】次に、このバッファリング回路の動作につ
いて、各ノードの動作波形を示した図１（ｂ）を参照し
て詳しく説明する。図１（ｂ）中の破線はトランジスタ
Ｑ1，Ｑ2からなるインバータ型回路のスレッショルド電
圧である。ノードＡの入力は図４（ａ）におけるノード
Ａと同様に、ハイレベルは電源電圧、ローレベルはトラ
ンジスタＱ3のスレッショルド電圧ＶT以上であるとす
る。ノードＡがハイレベルのとき、トランジスタＱ1は
オンし、トランジスタＱ2はオフし、ノードＢはローレ
ベル、ノードＣは電源電圧となり、従って、トランジス
タＱ4がオンするので、ノードＤはグランド電圧とな
る。即ち、ノードＢのローレベルもグランド電圧であ
る。
いて、各ノードの動作波形を示した図１（ｂ）を参照し
て詳しく説明する。図１（ｂ）中の破線はトランジスタ
Ｑ1，Ｑ2からなるインバータ型回路のスレッショルド電
圧である。ノードＡの入力は図４（ａ）におけるノード
Ａと同様に、ハイレベルは電源電圧、ローレベルはトラ
ンジスタＱ3のスレッショルド電圧ＶT以上であるとす
る。ノードＡがハイレベルのとき、トランジスタＱ1は
オンし、トランジスタＱ2はオフし、ノードＢはローレ
ベル、ノードＣは電源電圧となり、従って、トランジス
タＱ4がオンするので、ノードＤはグランド電圧とな
る。即ち、ノードＢのローレベルもグランド電圧であ
る。
【００２０】次に、ノードＡがローレベルになって、ス
レッショルド電圧以下になると、ノードＢは電源電圧と
なり、ノードＣはグランド電圧になる、従って、トラン
ジスタＱ4はオフし、ノードＤはスレッショルド電圧ＶT
近くまで電位が高くなる。
レッショルド電圧以下になると、ノードＢは電源電圧と
なり、ノードＣはグランド電圧になる、従って、トラン
ジスタＱ4はオフし、ノードＤはスレッショルド電圧ＶT
近くまで電位が高くなる。
【００２１】ノードＡのローレベルが２ＶT以下の場合
は、トランジスタＱ1，Ｑ3はオフするため、トランジス
タＱ1，Ｑ2のインバータ型回路にオン−オン電流が流れ
ることはない。このことにより、トランジスタＱ1，Ｑ2
のゲート長を長くする必要はなくなり、ノードＡからノ
ードＣまでの遅延時間は小さい。また、トランジスタＱ
1，Ｑ2のゲート面積が小さいため、ノードＡの入力容量
も小さく、駆動能力が小さい差動増幅回路で駆動して
も、ノードＡは高速に動作する。更に、電流について
も、本実施例のバッファリング回路において、電流を消
費するのは、入力信号の遷移時のみであり、定常的に電
流を流すパスはなく、入力信号の遷移時も各ノードは高
速に動作するため、消費電流は小さい。
は、トランジスタＱ1，Ｑ3はオフするため、トランジス
タＱ1，Ｑ2のインバータ型回路にオン−オン電流が流れ
ることはない。このことにより、トランジスタＱ1，Ｑ2
のゲート長を長くする必要はなくなり、ノードＡからノ
ードＣまでの遅延時間は小さい。また、トランジスタＱ
1，Ｑ2のゲート面積が小さいため、ノードＡの入力容量
も小さく、駆動能力が小さい差動増幅回路で駆動して
も、ノードＡは高速に動作する。更に、電流について
も、本実施例のバッファリング回路において、電流を消
費するのは、入力信号の遷移時のみであり、定常的に電
流を流すパスはなく、入力信号の遷移時も各ノードは高
速に動作するため、消費電流は小さい。
【００２２】更に、図１（ｂ）に破線で示したスレッシ
ョルド電圧は、ノードＡがハイレベルのときよりもロー
レベルのときの方が高い。つまり、本実施例回路はヒス
テリシスをもつという特徴がある。このことはノードＡ
の電位の変化が遅い場合に、バッファリング回路の耐ノ
イズ性を向上させるという効果がある。
ョルド電圧は、ノードＡがハイレベルのときよりもロー
レベルのときの方が高い。つまり、本実施例回路はヒス
テリシスをもつという特徴がある。このことはノードＡ
の電位の変化が遅い場合に、バッファリング回路の耐ノ
イズ性を向上させるという効果がある。
【００２３】図２は本発明の第２の実施例に係るバッフ
ァリング回路を示す。本実施例は図１に示す実施例の回
路図におけるトランジスタＱ3の替わりに、ゲートとド
レインを接続したトランジスタＱ31とトランジスタＱ32
とを直列に挿入した回路構成をとる。図１（ａ）の回路
では、ノードＡのローレベルが２ＶT以上の場合、トラ
ンジスタＱ1，Ｑ3はオンしているため、定常的に電流が
流れるが、図２に示す第２の実施例では、ノードＡのロ
ーレベルが３ＶT以下の場合は、トランジスタＱ1，
Ｑ31，Ｑ32がオフするため、オン−オン電流が流れるこ
とはない。また、ノードＡがハイレベルのときは、図１
の実施例と同様にトランジスタＱ4がオンし、ノードＤ
はグランド電圧になり、ノードＢもグランド電圧とな
る。従って、このバッファリング回路は定常的に電流を
流すパスは存在しない。従って、この実施例もトランジ
スタＱ1，Ｑ2のゲート長を長くする必要がなく、低消費
電流且つ高速応答性のあるバッファリング回路となる。
更に、ノードＡのローレベルが３ＶTを超える場合で
も、ゲートとドレインを接続したトランジスタの直列の
数を増せばよい。
ァリング回路を示す。本実施例は図１に示す実施例の回
路図におけるトランジスタＱ3の替わりに、ゲートとド
レインを接続したトランジスタＱ31とトランジスタＱ32
とを直列に挿入した回路構成をとる。図１（ａ）の回路
では、ノードＡのローレベルが２ＶT以上の場合、トラ
ンジスタＱ1，Ｑ3はオンしているため、定常的に電流が
流れるが、図２に示す第２の実施例では、ノードＡのロ
ーレベルが３ＶT以下の場合は、トランジスタＱ1，
Ｑ31，Ｑ32がオフするため、オン−オン電流が流れるこ
とはない。また、ノードＡがハイレベルのときは、図１
の実施例と同様にトランジスタＱ4がオンし、ノードＤ
はグランド電圧になり、ノードＢもグランド電圧とな
る。従って、このバッファリング回路は定常的に電流を
流すパスは存在しない。従って、この実施例もトランジ
スタＱ1，Ｑ2のゲート長を長くする必要がなく、低消費
電流且つ高速応答性のあるバッファリング回路となる。
更に、ノードＡのローレベルが３ＶTを超える場合で
も、ゲートとドレインを接続したトランジスタの直列の
数を増せばよい。
【００２４】図３（ａ）は本発明の第３の実施例に係る
バッファリング回路を示す。図３（ｂ）は本実施例回路
の各ノードの動作波形図である。トランジスタＱ1のソ
ースとグランドとの間に、ゲートをドレインに接続した
トランジスタＱ3と、ノードＢとは逆相の信号をゲート
に入力したトランジスタＱ4とが並列に挿入されてい
る。また、トランジスタＱ2のソースと電源ＶCCとの間
にゲートをドレインに接続したトランジスタＱ3′と、
ノードＢとは逆相の信号をゲートに入力したトランジス
タＱ4′とが並列に挿入されている。
バッファリング回路を示す。図３（ｂ）は本実施例回路
の各ノードの動作波形図である。トランジスタＱ1のソ
ースとグランドとの間に、ゲートをドレインに接続した
トランジスタＱ3と、ノードＢとは逆相の信号をゲート
に入力したトランジスタＱ4とが並列に挿入されてい
る。また、トランジスタＱ2のソースと電源ＶCCとの間
にゲートをドレインに接続したトランジスタＱ3′と、
ノードＢとは逆相の信号をゲートに入力したトランジス
タＱ4′とが並列に挿入されている。
【００２５】次に、本実施例の動作について説明する。
入力であるノードＡは信号振幅が中間電位で、ハイレベ
ルが電源電圧−２ＶT、且つローレベル２ＶT以下である
とする。ノードＡがハイレベルのとき、トランジスタＱ
1はオンしており、ノードＢはローレベルになり、ノー
ドＣは電源電圧になる。従って、トランジスタＱ4はオ
ンするため、ノードＤはグランドレベルになり、ノード
Ｂのローレベルはグランド電圧となる。また、トランジ
スタＱ4′はオフするため、トランジスタＱ2，Ｑ3′は
オフし、定常電流は流れない。ノードＡがローレベルの
ときは、ノードＣはグランド電圧になり、トランジスタ
Ｑ4はオフ、トランジスタＱ4′はオンし、ノードＢは電
源電圧になる。また、トランジスタＱ1、Ｑ3はオフする
ので、定常電流を流さない。このため、トランジスタＱ
1，Ｑ2のゲート長を長くする必要がなく、従って、信号
振幅が中間電位である信号に対し、本実施例回路によれ
ば低消費電流且つ高速にバッファリングを行うことがで
きる。
入力であるノードＡは信号振幅が中間電位で、ハイレベ
ルが電源電圧−２ＶT、且つローレベル２ＶT以下である
とする。ノードＡがハイレベルのとき、トランジスタＱ
1はオンしており、ノードＢはローレベルになり、ノー
ドＣは電源電圧になる。従って、トランジスタＱ4はオ
ンするため、ノードＤはグランドレベルになり、ノード
Ｂのローレベルはグランド電圧となる。また、トランジ
スタＱ4′はオフするため、トランジスタＱ2，Ｑ3′は
オフし、定常電流は流れない。ノードＡがローレベルの
ときは、ノードＣはグランド電圧になり、トランジスタ
Ｑ4はオフ、トランジスタＱ4′はオンし、ノードＢは電
源電圧になる。また、トランジスタＱ1、Ｑ3はオフする
ので、定常電流を流さない。このため、トランジスタＱ
1，Ｑ2のゲート長を長くする必要がなく、従って、信号
振幅が中間電位である信号に対し、本実施例回路によれ
ば低消費電流且つ高速にバッファリングを行うことがで
きる。
【００２６】
【発明の効果】以上説明したように、本発明によれば、
信号振幅が中間電位、即ち、ハイレベルのときに、電源
電圧よりもスレッショルド電位ＶT以上低い電位、又は
ローレベルの時にグランド電圧よりもＶT以上高い電位
の入力信号をバッファリングする際に、低消費電流且つ
高速に動作するバッファリング回路を提供することがで
きる。また、本発明においては、入力のスレッショルド
電圧にヒステリシスがあるので、耐ノイズ性を向上させ
ることができるという効果もある。
信号振幅が中間電位、即ち、ハイレベルのときに、電源
電圧よりもスレッショルド電位ＶT以上低い電位、又は
ローレベルの時にグランド電圧よりもＶT以上高い電位
の入力信号をバッファリングする際に、低消費電流且つ
高速に動作するバッファリング回路を提供することがで
きる。また、本発明においては、入力のスレッショルド
電圧にヒステリシスがあるので、耐ノイズ性を向上させ
ることができるという効果もある。
【図１】（ａ）は本発明の第１の実施例に係るバッファ
リング回路を示す回路図、（ｂ）は図１（ａ）の回路の
各ノードの動作波形図であ。
リング回路を示す回路図、（ｂ）は図１（ａ）の回路の
各ノードの動作波形図であ。
【図２】本発明の第２の実施例に係るバッファリング回
路を示す回路図である。
路を示す回路図である。
【図３】（ａ）は本発明の第３の実施例に係るバッファ
リング回路を示す回路図、（ｂ）は図３（ａ）の回路の
各ノードの動作波形図である。
リング回路を示す回路図、（ｂ）は図３（ａ）の回路の
各ノードの動作波形図である。
【図４】（ａ）は従来の電圧モニタ回路の一例を示す回
路、（ｂ）は図４（ａ）の回路の各ノードの動作波形図
である。
路、（ｂ）は図４（ａ）の回路の各ノードの動作波形図
である。
【図５】改良された従来の電圧モニタ回路を示す回路図
である。
である。
Ｑ1，Ｑ5，Ｑ6，Ｑ7；Ｎ型トランジスタ Ｑ2，Ｑ8，Ｑ9；Ｐ型トランジスタ ＶCC；電源
Claims (2)
- 【請求項１】 Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳト
ランジスタとをインバータ型に接続したインバータ型回
路と、このインバータ型回路に供給する電源又はグラン
ドのいずれか一方又は両方と前記インバータ型回路との
間に接続され、ゲートをドレインに接続した第１のＭＯ
Ｓトランジスタと、前記第１のＭＯＳトランジスタに並
列に接続され、前記インバータ型回路の出力とは逆相の
信号をゲートに入力した第２のＭＯＳトランジスタとを
有することを特徴とするバッファリング回路。 - 【請求項２】 前記第１のＭＯＳトランジスタに直列に
挿入され、ゲートをドレインに接続した第３のＭＯＳト
ランジスタを有することを特徴とする請求項１に記載の
バッファリング回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4293216A JPH06152341A (ja) | 1992-10-30 | 1992-10-30 | バッファリング回路 |
| EP93117493A EP0595318A3 (en) | 1992-10-30 | 1993-10-28 | Buffer circuit for input signals with a lower amplitude than the supply voltage. |
| KR1019930022853A KR940010531A (ko) | 1992-10-30 | 1993-10-30 | 전력 전압보다 작은 진폭을 갖는 입력 신호를 위한 버퍼 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4293216A JPH06152341A (ja) | 1992-10-30 | 1992-10-30 | バッファリング回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06152341A true JPH06152341A (ja) | 1994-05-31 |
Family
ID=17791933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4293216A Pending JPH06152341A (ja) | 1992-10-30 | 1992-10-30 | バッファリング回路 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0595318A3 (ja) |
| JP (1) | JPH06152341A (ja) |
| KR (1) | KR940010531A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010258929A (ja) * | 2009-04-28 | 2010-11-11 | Denso Corp | 入力インターフェイス回路 |
| JP2016503276A (ja) * | 2013-01-14 | 2016-02-01 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | シングルエンド高電圧入力可能コンパレータ回路 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5378943A (en) * | 1993-04-20 | 1995-01-03 | International Business Machines Corporation | Low power interface circuit |
| FR2725085B1 (fr) * | 1994-09-26 | 1997-01-17 | Matra Mhs | Dispositif d'interfacage de signaux logiques du niveau btl au niveau ttl et cmos |
| KR100273206B1 (ko) * | 1997-01-11 | 2000-12-15 | 김영환 | 문턱전압 변화에 둔감한 레벨쉬프터 |
| DE19719448A1 (de) * | 1997-05-07 | 1998-11-12 | Siemens Ag | Inverterschaltung |
| EP0928068A1 (en) | 1997-12-31 | 1999-07-07 | STMicroelectronics S.r.l. | Low consumption TTL-CMOS input buffer stage |
| KR100380018B1 (ko) * | 1998-04-09 | 2003-10-04 | 주식회사 엘지화학 | 메탈로센담지촉매및이를이용한올레핀중합방법 |
| WO2009098626A1 (en) * | 2008-02-06 | 2009-08-13 | Nxp B.V. | Low-swing cmos input circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5672522A (en) * | 1979-11-16 | 1981-06-16 | Matsushita Electric Ind Co Ltd | Complementary circuit |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4501978A (en) * | 1982-11-24 | 1985-02-26 | Rca Corporation | Level shift interface circuit |
| JPS59208926A (ja) * | 1983-05-13 | 1984-11-27 | Hitachi Ltd | シユミツトトリガ回路 |
| US5304867A (en) * | 1991-12-12 | 1994-04-19 | At&T Bell Laboratories | CMOS input buffer with high speed and low power |
-
1992
- 1992-10-30 JP JP4293216A patent/JPH06152341A/ja active Pending
-
1993
- 1993-10-28 EP EP93117493A patent/EP0595318A3/en not_active Withdrawn
- 1993-10-30 KR KR1019930022853A patent/KR940010531A/ko not_active Application Discontinuation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5672522A (en) * | 1979-11-16 | 1981-06-16 | Matsushita Electric Ind Co Ltd | Complementary circuit |
Cited By (2)
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| JP2016503276A (ja) * | 2013-01-14 | 2016-02-01 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | シングルエンド高電圧入力可能コンパレータ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR940010531A (ko) | 1994-05-26 |
| EP0595318A2 (en) | 1994-05-04 |
| EP0595318A3 (en) | 1995-02-15 |
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