JPH06237158A - Ｃｍｏｓ駆動回路 - Google Patents
Ｃｍｏｓ駆動回路Info
- Publication number
- JPH06237158A JPH06237158A JP5020884A JP2088493A JPH06237158A JP H06237158 A JPH06237158 A JP H06237158A JP 5020884 A JP5020884 A JP 5020884A JP 2088493 A JP2088493 A JP 2088493A JP H06237158 A JPH06237158 A JP H06237158A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output terminal
- mos transistor
- channel mos
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【目的】駆動波形の立ち上がり時間と立ち下がり時間に
依存されることなく、常に駆動回路の貫通電流が防止さ
れ、かつ駆動回路の出力端子がハイインピーダンスとな
る時間が自動的に最小となるようにする。 【構成】駆動信号Ａが入力される入力端子１は、２入力
ＮＡＮＤ回路３と２入力ＮＯＲ回路４との一方側入力端
子に接続され、ＮＡＮＤ回路３の出力端子はＰチャネル
ＦＥＴ７のゲートに接続されるとともに、ＮＯＲ回路５
の出力端子はＮチャネルＦＥＴ９のゲートに接続されて
いる。また、ＦＥＴ７とＦＥＴ９の接続点に出力端子１
１が設けられている。そして、ＮＡＮＤ回路３の出力端
子には第１インバータ回路１３の入力端子が接続され、
ＦＥＴ７のゲート電圧が検出され、ＮＯＲ回路５の出力
端子には第２インバータ回路１５の入力端子が接続さ
れ、ＦＥＴ９のゲート電圧が検出される。
依存されることなく、常に駆動回路の貫通電流が防止さ
れ、かつ駆動回路の出力端子がハイインピーダンスとな
る時間が自動的に最小となるようにする。 【構成】駆動信号Ａが入力される入力端子１は、２入力
ＮＡＮＤ回路３と２入力ＮＯＲ回路４との一方側入力端
子に接続され、ＮＡＮＤ回路３の出力端子はＰチャネル
ＦＥＴ７のゲートに接続されるとともに、ＮＯＲ回路５
の出力端子はＮチャネルＦＥＴ９のゲートに接続されて
いる。また、ＦＥＴ７とＦＥＴ９の接続点に出力端子１
１が設けられている。そして、ＮＡＮＤ回路３の出力端
子には第１インバータ回路１３の入力端子が接続され、
ＦＥＴ７のゲート電圧が検出され、ＮＯＲ回路５の出力
端子には第２インバータ回路１５の入力端子が接続さ
れ、ＦＥＴ９のゲート電圧が検出される。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＣＤ，ＬＣＤ，メモ
リー等が駆動される際に使用して好適なＣＭＯＳ駆動回
路に関する。
リー等が駆動される際に使用して好適なＣＭＯＳ駆動回
路に関する。
【０００２】
【従来の技術】一般的なＣＭＯＳ駆動回路としては、図
３に示されるように、ＰチャネルＭＯＳトランジスタ１
０とＮチャネルＭＯＳトランジスタ２０とがカスケード
接続された構成が知られており、その駆動回路では大出
力バッファなどの場合、ゲート容量の増大によりインバ
ータ回路３０から出力された信号ａ（駆動波形）の立ち
上がり時間、立ち下がり時間が遅くなると、図４から理
解されるように、ＰチャネルＭＯＳトランジスタ１０と
ＮチャネルＭＯＳトランジスタ２０の両方がオンとなる
期間が増大し、貫通電流ｉＴが増加して消費電力が大き
くなる。
３に示されるように、ＰチャネルＭＯＳトランジスタ１
０とＮチャネルＭＯＳトランジスタ２０とがカスケード
接続された構成が知られており、その駆動回路では大出
力バッファなどの場合、ゲート容量の増大によりインバ
ータ回路３０から出力された信号ａ（駆動波形）の立ち
上がり時間、立ち下がり時間が遅くなると、図４から理
解されるように、ＰチャネルＭＯＳトランジスタ１０と
ＮチャネルＭＯＳトランジスタ２０の両方がオンとなる
期間が増大し、貫通電流ｉＴが増加して消費電力が大き
くなる。
【０００３】なお、図４において、記号ＶtPと記号ＶtN
は各々ＰチュネルＭＯＳトランジスタ１０とＮチャネル
ＭＯＳトランジスタ２０のしきい値（オン・オフが切り
替わるときの電圧値）を示している。
は各々ＰチュネルＭＯＳトランジスタ１０とＮチャネル
ＭＯＳトランジスタ２０のしきい値（オン・オフが切り
替わるときの電圧値）を示している。
【０００４】そこで、貫通電流ｉＴを少なくするため、
図５に示されるように、ＰチャネルＭＯＳトランジスタ
１０のゲートに２入力ＮＡＮＤ（ナンド）回路４０の出
力端子（出力信号ｃ）が接続され、ＮチャネルＭＯＳト
ランジスタ２０のゲートに２入力ＮＯＲ（ノア）回路５
０の出力端子（出力信号ｄ）が接続されるとともに、Ｎ
ＡＮＤ回路４０とＮＯＲ回路５０に備えられた一方の入
力端子に、信号ａが遅延回路６０で時間ｔｄだけ遅延さ
れて入力される回路構成が知られている。
図５に示されるように、ＰチャネルＭＯＳトランジスタ
１０のゲートに２入力ＮＡＮＤ（ナンド）回路４０の出
力端子（出力信号ｃ）が接続され、ＮチャネルＭＯＳト
ランジスタ２０のゲートに２入力ＮＯＲ（ノア）回路５
０の出力端子（出力信号ｄ）が接続されるとともに、Ｎ
ＡＮＤ回路４０とＮＯＲ回路５０に備えられた一方の入
力端子に、信号ａが遅延回路６０で時間ｔｄだけ遅延さ
れて入力される回路構成が知られている。
【０００５】この回路においては、図６に示されるよう
に、ＰチャネルＭＯＳトランジスタ１０は信号ｃでオン
・オフ制御され、ＮチャネルＭＯＳトランジスタ２０は
信号ｄでオン・オフ制御されており、出力端子７０に
は、しきい値ＶtPとＶtNの時間差だけ立ち上がり時と立
ち下がり時の電圧レベルが漸次増加または減少する信号
ｅが得られ、この信号ｅは、“Ｌ”（論理レベルロー）
と“Ｈ”（論理レベルハイ）とが交互に繰り返されるれ
るので、この信号ｅでＣＭＯＳ回路が駆動・制御され
る。
に、ＰチャネルＭＯＳトランジスタ１０は信号ｃでオン
・オフ制御され、ＮチャネルＭＯＳトランジスタ２０は
信号ｄでオン・オフ制御されており、出力端子７０に
は、しきい値ＶtPとＶtNの時間差だけ立ち上がり時と立
ち下がり時の電圧レベルが漸次増加または減少する信号
ｅが得られ、この信号ｅは、“Ｌ”（論理レベルロー）
と“Ｈ”（論理レベルハイ）とが交互に繰り返されるれ
るので、この信号ｅでＣＭＯＳ回路が駆動・制御され
る。
【０００６】
【発明が解決しようとする課題】しかしながら、図５に
示された回路構成では、遅延量ｔｄが小さい場合には貫
通電流ｉＴが防止できず（図６参照）、逆に遅延量ｔｄ
が大きい場合には、図７から理解されるように、出力信
号ｅにハイインピーダンスの期間が長く発生し、外来ノ
イズの影響（図７中、記号ＨZ で示されている）が大き
くなるという問題がある。
示された回路構成では、遅延量ｔｄが小さい場合には貫
通電流ｉＴが防止できず（図６参照）、逆に遅延量ｔｄ
が大きい場合には、図７から理解されるように、出力信
号ｅにハイインピーダンスの期間が長く発生し、外来ノ
イズの影響（図７中、記号ＨZ で示されている）が大き
くなるという問題がある。
【０００７】また、駆動波形の立ち上がり時間と立ち下
がり時間とによって遅延量ｔｄの最適値が変わってくる
ので、例えば、ゲート面積が異なるＣＭＯＳ回路が駆動
される場合には、その都度遅延量ｔｄが変更されて遅延
量ｔｄが最適値に調整される必要がある。
がり時間とによって遅延量ｔｄの最適値が変わってくる
ので、例えば、ゲート面積が異なるＣＭＯＳ回路が駆動
される場合には、その都度遅延量ｔｄが変更されて遅延
量ｔｄが最適値に調整される必要がある。
【０００８】本発明の目的は、駆動波形の立ち上がり時
間と立ち下がり時間に依存されることなく、常に駆動回
路の貫通電流が防止され、かつ駆動回路の出力端子がハ
イインピーダンスとなる時間が自動的に最小となるよう
に制御されるＣＭＯＳ駆動回路を提供することにある。
間と立ち下がり時間に依存されることなく、常に駆動回
路の貫通電流が防止され、かつ駆動回路の出力端子がハ
イインピーダンスとなる時間が自動的に最小となるよう
に制御されるＣＭＯＳ駆動回路を提供することにある。
【０００９】
【課題を解決するための手段】本発明に係るＣＭＯＳ駆
動回路は、例えば、図１に示されるように、各々２入力
とされたＮＡＮＤ回路３とＮＯＲ回路５とに備えられた
一方側入力端子に共通の信号が各々入力される入力端子
１と、そのＮＡＮＤ回路３の出力端子がゲートに接続さ
れるとともに、ソースが所定の第１電源ＶDDに接続され
たＰチャネルＭＯＳトランジスタ７と、そのＮＯＲ回路
５の出力端子がゲートに接続されるとともに、ソースが
所定の第２電源ＶSSに接続されたＮチャネルＭＯＳトラ
ンジスタ９と、入力端子にそのＮＡＮＤ回路３の出力端
子が接続されるとともに、出力端子がそのＮＯＲ回路５
の他方側入力端子に接続され、そのＰチャネルＭＯＳト
ランジスタ７のゲート電圧が所望の回路しきい値で検出
される第１インバータ回路１３と、入力端子にそのＮＯ
Ｒ回路５の出力端子が接続されるとともに、出力端子が
そのＮＡＮＤ回路３の他方側入力端子に接続され、その
ＮチャネルＭＯＳトランジスタ９のゲート電圧が所望の
回路しきい値で検出される第２インバータ回路１５と、
そのＰチャネルＭＯＳトランジスタ７のドレインとその
ＮチャネルＭＯＳトランジスタ９のドレインとの接続点
に接続された出力端子１１とを有することを特徴とする
ものである。
動回路は、例えば、図１に示されるように、各々２入力
とされたＮＡＮＤ回路３とＮＯＲ回路５とに備えられた
一方側入力端子に共通の信号が各々入力される入力端子
１と、そのＮＡＮＤ回路３の出力端子がゲートに接続さ
れるとともに、ソースが所定の第１電源ＶDDに接続され
たＰチャネルＭＯＳトランジスタ７と、そのＮＯＲ回路
５の出力端子がゲートに接続されるとともに、ソースが
所定の第２電源ＶSSに接続されたＮチャネルＭＯＳトラ
ンジスタ９と、入力端子にそのＮＡＮＤ回路３の出力端
子が接続されるとともに、出力端子がそのＮＯＲ回路５
の他方側入力端子に接続され、そのＰチャネルＭＯＳト
ランジスタ７のゲート電圧が所望の回路しきい値で検出
される第１インバータ回路１３と、入力端子にそのＮＯ
Ｒ回路５の出力端子が接続されるとともに、出力端子が
そのＮＡＮＤ回路３の他方側入力端子に接続され、その
ＮチャネルＭＯＳトランジスタ９のゲート電圧が所望の
回路しきい値で検出される第２インバータ回路１５と、
そのＰチャネルＭＯＳトランジスタ７のドレインとその
ＮチャネルＭＯＳトランジスタ９のドレインとの接続点
に接続された出力端子１１とを有することを特徴とする
ものである。
【００１０】
【作用】本発明に係るＣＭＯＳ駆動回路では、Ｐチャネ
ルＭＯＳトランジスタのゲート電圧が所望の回路しきい
値で第１インバータ回路により検出されるとともに、Ｎ
チャネルＭＯＳトランジスタのゲート電圧が所望の回路
しきい値で第２インバータ回路により検出されることに
より、ＮＡＮＤ回路とＮＯＲ回路とが各々オンとされる
制御が行われるので、駆動波形の立ち上がり時間と立ち
下がり時間に依存されることなく、常に駆動回路の貫通
電流が防止され、かつ駆動回路の出力端子がハイインピ
ーダンスとなる時間が自動的に最小となるように制御さ
れる。
ルＭＯＳトランジスタのゲート電圧が所望の回路しきい
値で第１インバータ回路により検出されるとともに、Ｎ
チャネルＭＯＳトランジスタのゲート電圧が所望の回路
しきい値で第２インバータ回路により検出されることに
より、ＮＡＮＤ回路とＮＯＲ回路とが各々オンとされる
制御が行われるので、駆動波形の立ち上がり時間と立ち
下がり時間に依存されることなく、常に駆動回路の貫通
電流が防止され、かつ駆動回路の出力端子がハイインピ
ーダンスとなる時間が自動的に最小となるように制御さ
れる。
【００１１】
【実施例】以下、本発明に係るＣＭＯＳ駆動回路の好適
な実施例を、図面に基いて説明する。図１において、駆
動信号Ａが入力される入力端子１は、通常のしきい値を
有する２入力ＮＡＮＤ回路３と２入力ＮＯＲ回路４との
一方側入力端子に接続され、ＮＡＮＤ回路３の出力端子
（出力信号Ｂ）は、ＰチャネルＦＥＴ（ＭＯＳ型）７の
ゲートに接続されるとともに、ＮＯＲ回路５の出力端子
（出力信号Ｄ）は、ＮチャネルＦＥＴ（ＭＯＳ型）９の
ゲートに接続されている。
な実施例を、図面に基いて説明する。図１において、駆
動信号Ａが入力される入力端子１は、通常のしきい値を
有する２入力ＮＡＮＤ回路３と２入力ＮＯＲ回路４との
一方側入力端子に接続され、ＮＡＮＤ回路３の出力端子
（出力信号Ｂ）は、ＰチャネルＦＥＴ（ＭＯＳ型）７の
ゲートに接続されるとともに、ＮＯＲ回路５の出力端子
（出力信号Ｄ）は、ＮチャネルＦＥＴ（ＭＯＳ型）９の
ゲートに接続されている。
【００１２】また、ＰチャネルＦＥＴ７とＮチャネルＦ
ＥＴ９のソースは各々第１電源ＶDDと第２電源ＶSSとに
接続され、それらＰチャネルＦＥＴ７とＮチャネルＦＥ
Ｔ９のドレインは互いに接続されており、その接続点か
ら出力端子１１（出力信号Ｆ）が導出されている。
ＥＴ９のソースは各々第１電源ＶDDと第２電源ＶSSとに
接続され、それらＰチャネルＦＥＴ７とＮチャネルＦＥ
Ｔ９のドレインは互いに接続されており、その接続点か
ら出力端子１１（出力信号Ｆ）が導出されている。
【００１３】そして、ＮＡＮＤ回路３の出力端子には、
第１インバータ回路１３の入力端子が接続され、この第
１インバータ回路１３の出力端子（出力信号Ｃ）は、Ｎ
ＯＲ回路５の他方側入力端子に接続されており、第１イ
ンバータ回路１３によりＰチャネルＦＥＴ７のゲート電
圧が検出される。
第１インバータ回路１３の入力端子が接続され、この第
１インバータ回路１３の出力端子（出力信号Ｃ）は、Ｎ
ＯＲ回路５の他方側入力端子に接続されており、第１イ
ンバータ回路１３によりＰチャネルＦＥＴ７のゲート電
圧が検出される。
【００１４】一方、ＮＯＲ回路５の出力端子には、第２
インバータ回路１５の入力端子が接続され、この第２イ
ンバータ回路１５の出力端子（出力信号Ｅ）は、ＮＡＮ
Ｄ回路３の他方側入力端子に接続されており、第２イン
バータ回路１５により、ＮチャネルＦＥＴ９のゲート電
圧が検出される。
インバータ回路１５の入力端子が接続され、この第２イ
ンバータ回路１５の出力端子（出力信号Ｅ）は、ＮＡＮ
Ｄ回路３の他方側入力端子に接続されており、第２イン
バータ回路１５により、ＮチャネルＦＥＴ９のゲート電
圧が検出される。
【００１５】また、この実施例では、ＰチャネルＦＥＴ
７とＮチャネルＦＥＴ９とは、大容量のゲート面積を有
するものが使用され、ＰチャネルＦＥＴ７のしきい値は
ＶtP、ＮチャネルＦＥＴ９のしきい値はＶtNとされてい
る。
７とＮチャネルＦＥＴ９とは、大容量のゲート面積を有
するものが使用され、ＰチャネルＦＥＴ７のしきい値は
ＶtP、ＮチャネルＦＥＴ９のしきい値はＶtNとされてい
る。
【００１６】そして、第１インバータ回路１３のしきい
値Ｖt1と第２インバータ回路１５の回路しきい値Ｖt2は
各々異なる電圧値に設定され、回路しきい値Ｖt1は下
式、 Ｖt1≒ＶDD−｜ＶtP｜ に従って設定される一方、回路しきい値Ｖt2は下式、 Ｖt2≒ＶtN に従って設定される。
値Ｖt1と第２インバータ回路１５の回路しきい値Ｖt2は
各々異なる電圧値に設定され、回路しきい値Ｖt1は下
式、 Ｖt1≒ＶDD−｜ＶtP｜ に従って設定される一方、回路しきい値Ｖt2は下式、 Ｖt2≒ＶtN に従って設定される。
【００１７】なお、第１インバータ回路１３と第２イン
バータ回路１５とが、ＣＭＯＳインバータ回路とされた
場合、それらのしきい値は、ＰチャネルＦＥＴ７とＮチ
ャネルＦＥＴ９の幅と長さとの比（Ｗｉｄｔｈ／Ｌｅｎ
ｇｔｈ；ドレイン−ソース間のチャネル寸法比）で調整
することができる。
バータ回路１５とが、ＣＭＯＳインバータ回路とされた
場合、それらのしきい値は、ＰチャネルＦＥＴ７とＮチ
ャネルＦＥＴ９の幅と長さとの比（Ｗｉｄｔｈ／Ｌｅｎ
ｇｔｈ；ドレイン−ソース間のチャネル寸法比）で調整
することができる。
【００１８】また、第１インバータ回路１３の回路しき
い値Ｖt1が下式 （１／２）ＶDD＜Ｖt1＜ＶDD を満足する電圧値に設定されるとともに、第２インバー
タ回路１５の回路しきい値Ｖt2が下式 ＶSS＜Ｖt2＜（１／２）ＶDD を満足する電圧値に設定される構成も好適である。
い値Ｖt1が下式 （１／２）ＶDD＜Ｖt1＜ＶDD を満足する電圧値に設定されるとともに、第２インバー
タ回路１５の回路しきい値Ｖt2が下式 ＶSS＜Ｖt2＜（１／２）ＶDD を満足する電圧値に設定される構成も好適である。
【００１９】以上の構成において、図２に示されるよう
に、入力信号Ａが“Ｌ”から“Ｈ”に変化すると、ＮＯ
Ｒ回路５の出力信号Ｄは、“Ｈ”から“Ｌ”に漸次変化
し始め、このとき、第２インバータ回路１５のしきい値
Ｖt2はＮチャネルＦＥＴ９のしきい値ＶtNと略等しく設
定されている。
に、入力信号Ａが“Ｌ”から“Ｈ”に変化すると、ＮＯ
Ｒ回路５の出力信号Ｄは、“Ｈ”から“Ｌ”に漸次変化
し始め、このとき、第２インバータ回路１５のしきい値
Ｖt2はＮチャネルＦＥＴ９のしきい値ＶtNと略等しく設
定されている。
【００２０】従って、ＮチャネルＦＥＴ９が略オフ状態
となるまで出力信号Ｅは変化しないため、ＰチャネルＦ
ＥＴ７のゲート電圧Ｂ（ＮＡＮＤ回路３の出力信号）
は、ＮチャネルＦＥＴ９が略オフ状態となってから
“Ｈ”から“Ｌ”に変化し、それに応答してＰチャネル
ＦＥＴ７がターンオンし始める。
となるまで出力信号Ｅは変化しないため、ＰチャネルＦ
ＥＴ７のゲート電圧Ｂ（ＮＡＮＤ回路３の出力信号）
は、ＮチャネルＦＥＴ９が略オフ状態となってから
“Ｈ”から“Ｌ”に変化し、それに応答してＰチャネル
ＦＥＴ７がターンオンし始める。
【００２１】そして、入力信号Ａが“Ｈ”から“Ｌ”に
変化すると、ＮＡＮＤ回路３の出力信号Ｂは“Ｌ”から
“Ｈ”に漸次変化し始め、このとき、第１インバータ回
路１３のしきい値Ｖt1は値（ＶDD−｜ＶtP｜）と略等し
く設定されている。
変化すると、ＮＡＮＤ回路３の出力信号Ｂは“Ｌ”から
“Ｈ”に漸次変化し始め、このとき、第１インバータ回
路１３のしきい値Ｖt1は値（ＶDD−｜ＶtP｜）と略等し
く設定されている。
【００２２】従って、ＰチャネルＦＥＴ７が略オフ状態
となるまで第１インバータ回路１３の出力信号Ｃは変化
しないため、ＮチャネルＦＥＴ９のゲート電圧Ｄ（ＮＯ
Ｒ回路５の出力信号）は、ＰチャネルＦＥＴ７が略オフ
状態となってから“Ｌ”から“Ｈ”に変化し、それに応
答してＮチャネルＦＥＴ９がターンオンし始める。
となるまで第１インバータ回路１３の出力信号Ｃは変化
しないため、ＮチャネルＦＥＴ９のゲート電圧Ｄ（ＮＯ
Ｒ回路５の出力信号）は、ＰチャネルＦＥＴ７が略オフ
状態となってから“Ｌ”から“Ｈ”に変化し、それに応
答してＮチャネルＦＥＴ９がターンオンし始める。
【００２３】以上説明したように、この実施例では、一
方側チャネルのＦＥＴ（例えば、ＮチャネルＦＥＴ９）
がターンオンされるタイミングは、他方チャネルのＦＥ
Ｔ（例えば、ＰチャネルＦＥＴ７）のオフがインバータ
回路（例えば、第１インバータ回路１３）で検出されて
決定されるので、駆動波形（信号Ｂと信号Ｄ）の立ち上
がり時間と立ち下がり時間とに依存することなく、自己
整合的に貫通電流ｉＴの発生期間が生じないので（値ｉ
Ｔはレベルゼロ）、電力消費とグリッチノイズとが低減
されるとともにＣＭＯＳ回路の駆動能力がアップされ
て、負荷に対する充放電電流の供給能率が向上するとい
う効果がある。
方側チャネルのＦＥＴ（例えば、ＮチャネルＦＥＴ９）
がターンオンされるタイミングは、他方チャネルのＦＥ
Ｔ（例えば、ＰチャネルＦＥＴ７）のオフがインバータ
回路（例えば、第１インバータ回路１３）で検出されて
決定されるので、駆動波形（信号Ｂと信号Ｄ）の立ち上
がり時間と立ち下がり時間とに依存することなく、自己
整合的に貫通電流ｉＴの発生期間が生じないので（値ｉ
Ｔはレベルゼロ）、電力消費とグリッチノイズとが低減
されるとともにＣＭＯＳ回路の駆動能力がアップされ
て、負荷に対する充放電電流の供給能率が向上するとい
う効果がある。
【００２４】また、出力信号Ｆがハイインピーダンスに
なる期間が自動的に最小値に抑えられるので、外来ノイ
ズの影響（図２中、Ｈｚで示されている）が極めて少な
いという効果がある。
なる期間が自動的に最小値に抑えられるので、外来ノイ
ズの影響（図２中、Ｈｚで示されている）が極めて少な
いという効果がある。
【００２５】また、第１インバータ回路１３の回路しき
い値Ｖt1と、第２インバータ回路１５の回路しきい値Ｖ
t2が各々異なる値に設定されることにより、貫通電流ｉ
Ｔの防止がより確実に行えるとともに、駆動回路の出力
端子１１から出力される出力信号Ｆがハイインピーダン
スとなる時間を最小にする制御が、より良好に行えると
いう効果がある。
い値Ｖt1と、第２インバータ回路１５の回路しきい値Ｖ
t2が各々異なる値に設定されることにより、貫通電流ｉ
Ｔの防止がより確実に行えるとともに、駆動回路の出力
端子１１から出力される出力信号Ｆがハイインピーダン
スとなる時間を最小にする制御が、より良好に行えると
いう効果がある。
【００２６】加えて、第１インバータ回路１３の回路し
きい値電圧Ｖt1が下式 （１／２）ＶDD＜Ｖt1＜ＶDD を満足する値に設定されるとともに、第２インバータ回
路１５の回路しきい値電圧Ｖt2が下式 ＶSS＜Ｖt2＜（１／２）ＶDD を満足する値に設定されることにより、貫通電流ｉＴの
防止がさらに確実に行えるとともに、出力信号Ｆがハイ
インピーダンスとなる時間を最小にする制御が、さらに
良好に行えるという効果がある。
きい値電圧Ｖt1が下式 （１／２）ＶDD＜Ｖt1＜ＶDD を満足する値に設定されるとともに、第２インバータ回
路１５の回路しきい値電圧Ｖt2が下式 ＶSS＜Ｖt2＜（１／２）ＶDD を満足する値に設定されることにより、貫通電流ｉＴの
防止がさらに確実に行えるとともに、出力信号Ｆがハイ
インピーダンスとなる時間を最小にする制御が、さらに
良好に行えるという効果がある。
【００２７】なお、本発明は、上記実施例に限定される
ことなく、本発明の要旨を逸脱しない範囲において、そ
の他種々の構成を採ることができる。
ことなく、本発明の要旨を逸脱しない範囲において、そ
の他種々の構成を採ることができる。
【００２８】
【発明の効果】本発明に係るＣＭＯＳ駆動回路では、Ｐ
チャネルＭＯＳトランジスタのゲート電圧が所望の回路
しきい値で第１インバータ回路により検出されるととも
に、ＮチャネルＭＯＳトランジスタのゲート電圧が所望
の回路しきい値で第２インバータ回路により検出される
ことにより、ＮＡＮＤ回路とＮＯＲ回路とが各々オンと
される制御が行われるので、駆動波形の立ち上がり時間
と立ち下がり時間に依存されることなく、常に駆動回路
の貫通電流が防止され、かつ駆動回路の出力端子がハイ
インピーダンスとなる時間が自動的に最小となるように
制御される結果、電力消費とグリッチノイズとが低減さ
れるとともに、ＣＭＯＳ回路の駆動能力がアップされる
ので、負荷に対する充電電流の供給能率が向上される等
の効果があり、特に高速駆動と大容量負荷駆動とが要求
される出力ドライバーに使用すると好適である。
チャネルＭＯＳトランジスタのゲート電圧が所望の回路
しきい値で第１インバータ回路により検出されるととも
に、ＮチャネルＭＯＳトランジスタのゲート電圧が所望
の回路しきい値で第２インバータ回路により検出される
ことにより、ＮＡＮＤ回路とＮＯＲ回路とが各々オンと
される制御が行われるので、駆動波形の立ち上がり時間
と立ち下がり時間に依存されることなく、常に駆動回路
の貫通電流が防止され、かつ駆動回路の出力端子がハイ
インピーダンスとなる時間が自動的に最小となるように
制御される結果、電力消費とグリッチノイズとが低減さ
れるとともに、ＣＭＯＳ回路の駆動能力がアップされる
ので、負荷に対する充電電流の供給能率が向上される等
の効果があり、特に高速駆動と大容量負荷駆動とが要求
される出力ドライバーに使用すると好適である。
【００２９】また、第１インバータ回路と第２インバー
タ回路の回路しきい値が各々異なる値に設定されること
により、貫通電流の防止がより確実に行えるとともに、
駆動回路の出力端子がハイインピーダンスとなる時間を
最小にする制御がより良好に行えるという効果がある。
タ回路の回路しきい値が各々異なる値に設定されること
により、貫通電流の防止がより確実に行えるとともに、
駆動回路の出力端子がハイインピーダンスとなる時間を
最小にする制御がより良好に行えるという効果がある。
【００３０】加えて、第１インバータ回路の回路しきい
値電圧Ｖt1が下式 （１／２）ＶDD＜Ｖt1＜ＶDD を満足する値に設定されるとともに、第２インバータ回
路の回路しきい値電圧Ｖt2が下式 ＶSS＜Ｖt2＜（１／２）ＶDD を満足する値に設定されることにより、貫通電流の防止
がさらに確実に行えるとともに、駆動回路の出力端子が
ハイインピーダンスとなる時間を最小にする制御がさら
に良好に行えるという効果がある。
値電圧Ｖt1が下式 （１／２）ＶDD＜Ｖt1＜ＶDD を満足する値に設定されるとともに、第２インバータ回
路の回路しきい値電圧Ｖt2が下式 ＶSS＜Ｖt2＜（１／２）ＶDD を満足する値に設定されることにより、貫通電流の防止
がさらに確実に行えるとともに、駆動回路の出力端子が
ハイインピーダンスとなる時間を最小にする制御がさら
に良好に行えるという効果がある。
【図１】本発明に係るＣＭＯＳ駆動回路の好適な実施例
における回路構成図である。
における回路構成図である。
【図２】図１に示された回路の動作を示すタイミングチ
ャートである。
ャートである。
【図３】従来例の回路構成図である。
【図４】図３に示された回路の回路の動作を示すタイミ
ングチャートである。
ングチャートである。
【図５】従来例の回路構成図である。
【図６】図３に示された回路で遅延量が小さい場合の回
路動作を示すタイミングチャートである。
路動作を示すタイミングチャートである。
【図７】図３に示された回路で遅延量が大きい場合の回
路動作を示すタイミングチャートである。
路動作を示すタイミングチャートである。
１ 入力端子 ３ ＮＡＮＤ回路 ５ ＮＯＲ回路 ７ ＰチャネルＦＥＴ ９ ＮチャネルＦＥＴ １１ 出力端子 １３ 第１インバータ回路 １５ 第２インバータ回路 ＶDD 第１電源 ＶSS 第２電源 Ａ 入力駆動信号 Ｂ ＮＡＮＤ回路出力信号 Ｃ 第１インバータ回路出力信号 Ｄ ＮＯＲ回路出力信号 Ｅ 第２インバータ回路出力信号 Ｆ 出力信号（ＣＭＯＳ回路駆動信号）
Claims (3)
- 【請求項１】 各々複数入力とされたＮＡＮＤ回路とＮ
ＯＲ回路とに備えられた一方側入力端子に共通の信号が
各々入力される入力端子と、 前記ＮＡＮＤ回路の出力端子がゲートに接続されるとと
もに、ソースが所定の第１電源に接続されたＰチャネル
ＭＯＳトランジスタと、 前記ＮＯＲ回路の出力端子がゲートに接続されるととも
に、ソースが所定の第２電源に接続されたＮチャネルＭ
ＯＳトランジスタと、 入力端子に前記ＮＡＮＤ回路の出力端子が接続されると
ともに、出力端子が前記ＮＯＲ回路の他方側入力端子に
接続され、前記ＰチャネルＭＯＳトランジスタのゲート
電圧が所望の回路しきい値で検出される第１インバータ
回路と、 入力端子に前記ＮＯＲ回路の出力端子が接続されるとと
もに、出力端子が前記ＮＡＮＤ回路の他方側入力端子に
接続され、前記ＮチャネルＭＯＳトランジスタのゲート
電圧が所望の回路しきい値で検出される第２インバータ
回路と、 前記ＰチャネルＭＯＳトランジスタのドレインと前記Ｎ
チャネルＭＯＳトランジスタのドレインとの接続点に接
続された出力端子と、 を有することを特徴とするＣＭＯＳ駆動回路。 - 【請求項２】 請求項１記載のＣＭＯＳ駆動回路におい
て、 上記第１インバータ回路による上記ＰチャネルＭＯＳト
ランジスタのゲート電圧のオフ検出と、第２インバータ
回路による上記ＮチャネルＭＯＳトランジスタのゲート
電圧のオフ検出とが、各々異なる回路しきい値で検出さ
れ、それらゲート電圧のオフ検出により、互いに他のＭ
ＯＳトランジスタがオンとされるタイミングが制御され
る、 ことを特徴とするＣＭＯＳ駆動回路。 - 【請求項３】 請求項１または請求項２記載のＣＭＯＳ
駆動回路において、 上記ＰチャネルＭＯＳトランジスタのゲート電圧が検出
される上記第１インバータ回路の回路しきい値Ｖt1は、
上記第１電源の電圧値がＶDDとされたときに下式 （１／２）ＶDD＜Ｖt1＜ＶDD を満足する電圧値に設定されるとともに、 上記ＮチャネルのＭＯＳトランジスタのゲート電圧が検
出される上記第２インバータ回路の回路しきい値Ｖt2は
上記第２電源の電圧値がＶSSとされたときに下式 ＶSS＜Ｖt2＜（１／２）ＶDD を満足する電圧値に設定される、 ことを特徴とするＣＭＯＳ駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5020884A JPH06237158A (ja) | 1993-02-09 | 1993-02-09 | Ｃｍｏｓ駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5020884A JPH06237158A (ja) | 1993-02-09 | 1993-02-09 | Ｃｍｏｓ駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06237158A true JPH06237158A (ja) | 1994-08-23 |
Family
ID=12039631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5020884A Pending JPH06237158A (ja) | 1993-02-09 | 1993-02-09 | Ｃｍｏｓ駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06237158A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10270990A (ja) * | 1997-03-26 | 1998-10-09 | Matsushita Electric Works Ltd | スイッチング素子駆動回路 |
| JPH11202970A (ja) * | 1998-01-19 | 1999-07-30 | Toshiba Microelectronics Corp | クロックスキュー防止回路 |
| JP2000049586A (ja) * | 1998-07-27 | 2000-02-18 | New Japan Radio Co Ltd | Ｃｍｏｓ出力回路 |
| JP2002164777A (ja) * | 2000-11-29 | 2002-06-07 | Toshiba Microelectronics Corp | 半導体集積回路 |
| JP2009071613A (ja) * | 2007-09-13 | 2009-04-02 | Ricoh Co Ltd | 出力回路 |
| JP2018014703A (ja) * | 2016-07-11 | 2018-01-25 | 株式会社リコー | Ｉ／ｏセル |
| CN111082669A (zh) * | 2018-10-22 | 2020-04-28 | 苏州源特半导体科技有限公司 | 用于产生变换器的互补驱动信号的方法及振荡器 |
-
1993
- 1993-02-09 JP JP5020884A patent/JPH06237158A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10270990A (ja) * | 1997-03-26 | 1998-10-09 | Matsushita Electric Works Ltd | スイッチング素子駆動回路 |
| JPH11202970A (ja) * | 1998-01-19 | 1999-07-30 | Toshiba Microelectronics Corp | クロックスキュー防止回路 |
| JP2000049586A (ja) * | 1998-07-27 | 2000-02-18 | New Japan Radio Co Ltd | Ｃｍｏｓ出力回路 |
| JP2002164777A (ja) * | 2000-11-29 | 2002-06-07 | Toshiba Microelectronics Corp | 半導体集積回路 |
| JP2009071613A (ja) * | 2007-09-13 | 2009-04-02 | Ricoh Co Ltd | 出力回路 |
| JP2018014703A (ja) * | 2016-07-11 | 2018-01-25 | 株式会社リコー | Ｉ／ｏセル |
| CN111082669A (zh) * | 2018-10-22 | 2020-04-28 | 苏州源特半导体科技有限公司 | 用于产生变换器的互补驱动信号的方法及振荡器 |
| CN111082669B (zh) * | 2018-10-22 | 2023-04-21 | 苏州源特半导体科技有限公司 | 用于产生变换器的互补驱动信号的方法及振荡器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0720060B2 (ja) | 出力回路装置 | |
| JPH07183780A (ja) | 出力バッファ回路 | |
| JPH06237158A (ja) | Ｃｍｏｓ駆動回路 | |
| JP2805466B2 (ja) | メモリのアドレス遷移検出回路 | |
| JPH06152341A (ja) | バッファリング回路 | |
| JPH0786897A (ja) | バッファ回路 | |
| JPH0139244B2 (ja) | ||
| JP2001068991A (ja) | レベルシフト回路 | |
| US6211707B1 (en) | Output buffer circuit with preset function | |
| JPH0779150A (ja) | 半導体集積回路 | |
| JPH05327443A (ja) | バッファ回路 | |
| JP3271269B2 (ja) | 出力駆動回路 | |
| JP3225903B2 (ja) | 出力回路 | |
| JPH0514169A (ja) | バツフア回路 | |
| JP3055165B2 (ja) | 出力バッファ回路 | |
| JP2697024B2 (ja) | 出力回路 | |
| JPH0774620A (ja) | バツフア回路 | |
| JPH06268493A (ja) | 出力回路 | |
| JP3038891B2 (ja) | 半導体集積回路装置 | |
| JP3665560B2 (ja) | 半導体集積回路 | |
| JPH07114432A (ja) | プリチャージ装置 | |
| JPH09205356A (ja) | 出力回路 | |
| JPH088714A (ja) | バッファ回路 | |
| JPH04371021A (ja) | 出力回路 | |
| JPH07221625A (ja) | バッファ回路 |