JP2018014703A - Ｉ／ｏセル - Google Patents

Abstract

【課題】どの出力電圧の設定でも、貫通電流の発生を抑止する、出力電流を切替可能なＩ／Ｏセルを提供する。【解決手段】入力信号が入力される入力端子１と、負荷が接続される出力端子２と、制御信号が入力されるイネーブル端子３とが設けられるＩ／Ｏセル１００は、出力端子と接続される基準出力トランジスタ１０１およびイネーブル端子に接続され入力信号及び制御信号に応じて基準出力トランジスタ１０１を駆動する基準プリバッファ１０２を有する基準出力回路と、基準出力トランジスタと並列に接続される調整用出力トランジスタ１１、２１および調整用プリバッファ１２、２２を備える調整用出力回路と、全ての出力トランジスタへ印加されるゲート電圧を監視するゲート電圧検出制御回路４０を備える。ゲート電圧検出制御回路は、入力信号の論理値の変化に応じて出力電流を切り替える際に全ての出力トランジスタをＯＦＦにするタイミングを生成する。【選択図】図２

Description

本発明は、出力電流を切り替え可能なＩ／Ｏセルに関する。

近年、ＬＳＩの入出力には、Ｉ／Ｏセルが搭載されており、Ｉ／Ｏセルは、異なる電源電圧で動作する２つの回路ブロック間のインタフェースとして、出力のドライブ能力（出力電圧）が切り替え可能であることが必要とされている。ここで、出力電圧を切り替える方法として、異なるチャンネル（Ｐｃｈ，Ｎｃｈ）の出力トランジスタのＯＮ／ＯＦＦ状態を相互に切り替えることが知られている。

しかし、出力トランジスタを切り替える際に、両方のチャンネルのトランジスタ（Ｔｒ）が共にＯＮになると、貫通電流が流れてしまう。

そこで、出力を大電力化することで増大する貫通電流に起因する出力トランジスタの破壊を防ぐため、出力電流の小さいＴｒを並列接続し、出力電流が大きいＴｒと小さいＴｒとを同時にスイッチングさせて、小さいＴｒに貫通電流を流すことで、貫通電流を低減することが特許文献１に提案されている。

また、Ｐｃｈ出力トランジスタとＮｃｈ出力トランジスタとが共にＯＦＦしている期間を作るように、１つのラッチ回路（プリバッファ）の回路定数を調整することが提案されている。

しかし、上記の特許文献１の構成では、貫通電流を低減するのみで、抑止することはできなかった。

また、特許文献２の構成で、大電力化のために、仮に２つ以上のプリバッファと出力Ｔｒの対を設ける場合、製造の誤差等により、全ての出力ＴｒがＯＦＦするタイミングがずれることがあり、貫通電流が流れてしまうおそれがあった。

そこで、本発明は上記事情に鑑み、どの出力電圧の設定で動作させていても、貫通電流の発生を抑止する、出力電圧を切替可能なＩ／Ｏセルの提供を目的とする。

上記課題を解決するため、本発明の一態様では、
出力電流を切り替え可能なＩ／Ｏセルであって、
前記Ｉ／Ｏセルには、入力信号が入力される入力端子と、負荷が接続される出力端子と、前記出力電流をハイ・インピーダンス状態にするか、あるいは、前記入力信号の論理値に応じたＨ／Ｌのレベルにするか、を指示する制御信号が入力されるイネーブル端子と、が設けられており、
前記Ｉ／Ｏセルは、
前記出力端子と接続され、基準となる第１の電気的特性を有する基準出力トランジスタ、および前記イネーブル端子に接続され、前記入力端子の前記入力信号及び前記イネーブル端子の前記制御信号に応じて前記基準出力トランジスタを駆動する、第１の回路定数を有する基準プリバッファを有する、基準出力回路と、
前記出力端子と接続され、前記基準出力トランジスタと並列に接続され、前記第１の電気的特性と異なる同じ又は異なる電気的特性を有する調整用出力トランジスタ、および、前記入力端子の入力信号に応じて前記調整用出力トランジスタを駆動する、前記第１の回路定数とは同じ又は異なる回路定数を有する、１又は複数の調整用プリバッファを備える、調整用出力回路と、
前記基準出力回路及び前記調整用出力回路内の全ての出力トランジスタへ印加されるゲート電圧を監視する、ゲート電圧検出制御回路と、を備え、
前記ゲート電圧検出制御回路は、前記入力信号の論理値のＨ／Ｌのレベル変化に応じて、前記負荷への出力電流のＨ／Ｌのレベルを切り替える際に、全ての出力トランジスタをＯＦＦにするタイミングを生成する、
出力電流切替可能なＩ／Ｏセルを提供する。

一態様によれば、出力電圧を切り替え可能なＩ／Ｏセルにおいて、どの出力電圧の設定で動作させても、貫通電流が発生を抑止することができる。

第１実施形態の出力ドライブ能力切り替え可能なＩ／Ｏセルの全体ブロック図。 図１の出力ドライブ能力切り替え可能なＩ／Ｏセルの全体回路図。 図２に示す各信号の変化を示すタイミングチャート。 図３において入力信号をＨ→Ｌに切り替える動作のフローチャート。 図３において入力信号をＬ→Ｈに切り替える動作のフローチャート。 第２実施形態の出力ドライブ能力切り替え可能なＩ／Ｏセルの全体回路図。 オーバーシュート／アンダーシュートについて説明するための図。 出力端子に接続されている出力トランジスタ４つと、その出力トランジスタのそれぞれのゲート・ドレイン間の寄生容量の説明図。 図６に示す各信号の変化を示すタイミングチャート。 図９において、出力ドライブ能力切替信号ＳＯ１に基づいて、出力電流の設定値を切り替える動作のフローチャート。 第２実施形態のＩ／Ｏセルの、調整回路を複数設ける場合の全体ブロック図。

以下、図面を参照して本発明を実施するための形態について説明する。

＜第１実施形態＞
図１は、第１実施形態に係る出力ドライブ能力（出力電流）切り替え可能なＩ／Ｏ（Input/Output）セルの全体ブロック図について説明する図である。

本発明の第１実施形態に係る、Ｉ／Ｏセル１００は、複数の出力トランジスタ１０１，１１，２１，１０１と、該出力トランジスタ１０１，１１，２１に夫々対応する、複数のプリバッファ１０２，１２，２２と、ゲート電圧検出制御回路４０と、出力制御回路１３，２３と、を備える。

図１に示すように、本発明の実施形態では、従来回路には無かった、全てのトランジスタに印加されるゲート電圧を監視し、タイミングを制御するゲート電圧検出制御回路（出力トランジスタゲート電圧検出回路）が設けられている。

また、Ｉ／Ｏセル１００には、入力端子１及び出力端子２が設けられ、出力端子２から出力される負荷への出力電圧ＯＵＴ、即ち、出力ドライブ能力が切り替え可能である。

詳しくは、複数の出力トランジスタ（出力ドライバ）１０１，１１，２１は、負荷が接続される出力端子２と夫々接続されており、夫々が並列に接続されている。

ここで、図１及び図２を参照して、基準出力トランジスタ１０１は、ＰｃｈトランジスタＰｒ及びＮｃｈトランジスタＮｒを備えている。第１の調整用出力トランジスタ１１は、Ｐｃｈ(Positive Channel）トランジスタＰ１及びＮｃｈ（Negative Channel）トランジスタＮ１を備えている。第２の調整用出力トランジスタ２１は、ＰｃｈトランジスタＰ２及びＮｃｈトランジスタＮ２を備えている。

また、複数のプリバッファ１０２，１２，２２（駆動回路）は、入力信号ＩＮが入力される入力端子１と夫々接続されており、また、複数のプリバッファ１０２，１２，２２夫々が並列に接続されている。

また、Ｉ／Ｏセル１００はさらに、出力イネーブル信号である制御信号ＯＥＢが入力される出力イネーブル端子（イネーブル端子）３が設けられている。出力イネーブル端子３には出力電圧ＯＵＴを、ハイ・インピーダンス（Ｈｉ−Ｚ）状態にするか、あるいは、入力信号ＩＮの論理値に応じたＨレベル／Ｌレベルの状態にするかを指示する制御信号（出力イネーブル信号）ＯＥＢが入力されている。

よって、本発明の実施形態に係るＩ／Ｏセル１００は、Ｈｉｇｈ（Ｈ）レベル，Ｌｏｗ（Ｌ）レベル，ハイ・インピーダンス（Ｈｉ−Ｚ）状態の３つの状態の出力電圧ＯＵＴを出力することができるスリーステート（トライステート）バッファとして、機能する。

このＩ／Ｏセル１００において、Ｈレベルの出力電圧ＯＵＴを出力するときはＰｃｈトランジスタＰｒ，Ｐ１，Ｐ２がＯＮし、ＮｃｈトランジスタＮｒ，Ｎ１，Ｎ２がＯＦＦする。

Ｌレベルを出力するときはＰｃｈトランジスタＰｒ，Ｐ１，Ｐ２がＯＦＦし，ＮｃｈトランジスタＮｒ，Ｎ１，Ｎ２がＯＮする。ハイ・インピーダンス（Ｈｉ−Ｚ）状態にするときは全てのトランジスタをＯＦＦにする。

この制御信号（出力イネーブル信号）ＯＥＢは、基準プリバッファ１０２のＮｃｈトランジスタＮｒに直接入力されていると共に、第１の出力制御回路１３、第２の出力制御回路２３に入力されている。

また、外部の回路から、Ｉ／Ｏセル１００での出力電流の設定値を選択する（設定する）ために指示する出力ドライブ能力切替信号ＳＯ１，ＳＯ２が入力される外部端子（出力電流設定用入力端子）４，５が設けられている。この出力ドライブ能力切替信号（セレクトアウト信号）ＳＯ１，ＳＯ２は、第１の出力制御回路１３、第２の出力制御回路２３に夫々入力されている。

この第１の出力ドライブ能力切替信号ＳＯ１がＬｏｗのとき、第１の出力制御回路１３によって、第１の調整用プリバッファ１２が第１の調整用出力トランジスタ１１をＯＦＦにする。同様に、第２の出力ドライブ能力切替信号ＳＯ２がＬｏｗのとき、第２の調整用プリバッファ２２が第２の調整用出力トランジスタ２１をＯＦＦにする。

この状態で出力イネーブル信号ＯＥＢがＬｏｗのときはイネーブル状態であり、入力信号ＩＮの状態に応じて出力端子２の出力電圧ＯＵＴが変化する時の出力電流は、予め基準出力トランジスタ１０１に設定された出力電流（設定電流値）で決まる。

出力ドライブ能力切替信号ＳＯ１，ＳＯ２の状態により、以下のように出力電流が決定される。

出力ドライブ能力切替信号ＳＯ１がＨｉｇｈ，ＳＯ２がＬｏｗのとき、出力電流は、基準出力トランジスタ１０１の設定電流値＋第１の調整用出力トランジスタ１１の設定電流値になる。

出力ドライブ能力切替信号ＳＯ１がＬｏｗ，ＳＯ２がＨｉｇｈのとき、出力電流は、基準出力トランジスタ１０１の設定電流値＋第２の調整用出力トランジスタ２１の設定電流値になる。

また、出力ドライブ能力切替信号ＳＯ１，ＳＯ２が両方ともＨｉｇｈのとき、出力電流は、基準出力トランジスタ１０１の設定電流値＋第１の調整用出力トランジスタ１１の設定電流値＋第２の調整用出力トランジスタ２１の設定電流値となる。

ゲート電圧検出制御回路４０は、全ての出力トランジスタ１０１，１１，２１のゲート電圧を監視している。ゲート電圧検出制御回路４０は、入力信号ＩＮの変化に応じて、負荷への出力信号をＨレベルとＬレベルと間で切り替える際に、ゲート電圧検出制御回路４０は、入力信号の変化に応じて負荷への出力電圧のＨ／Ｌの状態を切り替える際に、全てのトランジスタを一時的にＯＦＦにする時間を作る。

図２は、出力ドライブ能力切り替え可能なＩ／Ｏセル１００の全体回路図である。図２に示すように、出力トランジスタ（１０１，１１，２１）は、夫々Ｐｃｈトランジスタ及びＮｃｈトランジスタ（Ｐｒ，Ｎｒ），（Ｐ１，Ｎ１），（Ｐ２，Ｎ２）を備えている。

基準出力トランジスタ１０１は、予め設定された第１の出力電流（基準電流）で負荷を駆動する。例えば、基準出力トランジスタ１０１を構成するトランジスタは、所定の第１のゲート閾値電圧が設定されており、スイッチがＯＮになるとその閾値に応じた大きさのドレイン電流が第１の出力電流として流れるように、電気的特性（第１の特性）が設定されている。

第１の調整用出力トランジスタ１１は、上記基準電流と等しい、第１の出力電流で負荷を駆動する。例えば、第１の調整用出力トランジスタ１１を構成するトランジスタは、所定の第１のゲート閾値電圧が設定されており、スイッチがＯＮになるとその閾値に応じた大きさのドレイン電流が第１の出力電流として流れるように、電気的特性（第１の特性）が設定されている。

第２の出力トランジスタ２１は、第１の出力電流とは異なる第２の出力電流で負荷を駆動する。即ち、第２のトランジスタ２１を構成するトランジスタは、第１の調整用出力トランジスタ１１を構成するトランジスタの第１の電気的特性とは、電気的特性（例えば、サイズ）が異なる、第２の電気的特性を有する。

なお、本例では、基準出力トランジスタ１０１で設定される基準電流と等しい第１の出力電流を第１の調整用出力トランジスタ１１に設定したが、第２の調整用出力トランジスタ２１に第１の出力電流に設定してもよい。さらに、調整用出力トランジスタは１つのみ設けてもよく、その際の調整用出力トランジスタの電気的特性は、第１の電気的特性と異なるもの、同じもの、どちらか一方のみであってもよい。

基準プリバッファ（駆動回路）１０２は、基準出力トランジスタ１０１と夫々対になり、基準出力回路１０９を構成している。第１の調整用プリバッファ１２は、第１の調整用出力トランジスタ１１と対になり、第１の調整用出力回路１９を構成している。第２の調整用プリバッファ２２は、第２の調整用出力トランジスタ２１と対になり、第２の調整用出力回路２９を構成している。

第１の調整用出力回路１９及び第２の調整用出力回路２９は基準となる基準出力回路１０９の出力に対して倍率を調整する出力回路である。

基準、第１の調整用、第２の調整用プリバッファ１０２，１２，２２は、入力端子１の入力信号ＩＮの論理値に応じて、基準、第１の調整用、第２の調整用、出力トランジスタ１０１，１１，２１を駆動制御する。

ここで、第２の調整用プリバッファ２２の駆動対象となる第２のトランジスタ２１は、基準出力トランジスタ１０１とは電気的特性（例えば、サイズ）が異なる。従って、第２の調整用プリバッファ２２は、基準プリバッファ１０２の回路定数（例えばサイズ等）の第１の回路定数とは異なる回路定数である第２の回路定数を有する。なお、第１の調整用プリバッファ１２は、基準プリバッファ１０２と同じ第１の回路定数を有する。

図２を参照して、基準プリバッファ１０２は、基準出力トランジスタ１０１と直列に接続され、接続される基準出力トランジスタ２１内の夫々のトランジスタＰｒ，Ｎｒを駆動制御する。第１の調整用プリバッファ１２は、第１の調整用出力トランジスタ１１と直列に接続され、接続される第１の調整用出力トランジスタ１１内のトランジスタＰ１，Ｎ１を駆動制御する。第２の調整用プリバッファ２２は、第２の調整用出力トランジスタ２１と直列に接続され、接続される第２の調整用出力トランジスタ２１内のトランジスタＰ２，Ｎ２を駆動制御する。

基準、第１の調整用、第２の調整用プリバッファ（１０２，１２，２２）は、ＮＡＮＤ回路（ＮＡＮＤ１０，ＮＡＮＤ１，ＮＡＮＤ２）及びＮＯＲ回路（ＮＯＲ１０，ＮＯＲ１，ＮＯＲ２）を夫々備えている。

ＮＡＮＤ１０，ＮＡＮＤ１，ＮＡＮＤ２は、ＰｃｈトランジスタＰｒ，Ｐ１，Ｐ２のゲート端子に電気的に接続されており、ＮＡＮＤ１０，ＮＡＮＤ１，ＮＡＮＤ２の出力信号が、ＰｃｈトランジスタＰｒ，Ｐ１，Ｐ２，のＯＮ／ＯＦＦのスイッチングを指示するＰｃｈゲート電圧ＰＧｒ，ＰＧ１，ＰＧ２となる。ＮＡＮＤ１０，ＮＡＮＤ１、ＮＡＮＤ２は、入力される信号がすべてＨで、出力するゲート電圧ＰＧｒ，ＰＧ１，ＰＧ２はＬレベルとなり、それ以外の場合はＨレベルとなる。

Ｐチャンネルである、トランジスタＰｒ，Ｐ１，Ｐ２は、Ｐｃｈゲート電圧ＰＧｒ，ＰＧ１，ＰＧ２がＬ（例えば０Ｖ）のとき、ＯＮにスイッチし、Ｈ（例えば正の値）のときに、ＯＦＦにスイッチする。

一方、ＮＯＲ１０，ＮＯＲ１，ＮＯＲ２は、それぞれＮｃｈトランジスタＮｒ，Ｎ１，Ｎ２のゲート端子に電気的に接続されており、ＮＯＲ１０，ＮＯＲ１，ＮＯＲ２の出力信号が、ＮｃｈトランジスタＮｒ，Ｎ１，Ｎ２のＯＮ／ＯＦＦのスイッチングを指示するＮｃｈゲート電圧（ＮＧｒ，ＮＧ１，ＮＧ２）となる。ＮＯＲ１０，ＮＯＲ１，ＮＯＲ２は、入力される信号がすべてＬで、出力するゲート電圧ＮＧｒ，ＮＧ１，ＮＧ２はＨとなり、それ以外の場合はＬを出力する。

ＮチャンネルであるトランジスタＮｒ，Ｎ１，Ｎ２は、ゲート電圧ＮＧｒ，ＮＧ１，ＮＧ２がＨ（例えば正の値）になると、ＯＮにスイッチし、Ｌ（例えば０Ｖ）でＯＦＦにスイッチする。

ここで、出力イネーブル端子３に入力される制御信号ＯＥＢは、出力電圧ＯＵＴをハイ・インピーダンス状態にすることを指示する場合は、非イネーブル（Ｈレベル）を示す。入力信号ＩＮの論理値（Ｈ／Ｌ）を反映させたＨ／Ｌレベルに変化させることを指示する場合は、イネーブル（Ｌレベルイネーブル状態）を示すものとする。

この制御信号ＯＥＢは、第１、第２の調整用プリバッファ１２，２２へは第１、第２の制御回路１３，２３を介して入力され、基準プリバッファ１０２へは、直接入力されている。即ち、基準プリバッファ１０２の前段には、出力制御回路が設けられていない。

これにより、制御信号ＯＥＢが、非イネーブル状態の場合、基準プリバッファ１０２のＮＯＲ１０には、Ｈレベル信号が直接入力されるため、入力信号ＩＮの状態にかかわらず、ＮＯＲ１０から出力されるゲート電圧ＮＧｒは、Ｈになることはなく、ＮｃｈトランジスタＮｒは、ＯＦＦの状態を維持する。

同時に、制御信号ＯＥＢが、非イネーブル状態の場合、基準プリバッファ１０２のＮＡＮＤ１０には、Ｈレベル信号が制御インバータ６を介して反転してＬ信号が入力されるため、入力信号ＩＮの状態にかかわらず、ＮＡＮＤ１０から出力されるゲート電圧ＰＧｒは、Ｌになることはなく、ＰｃｈトランジスタＰｒは、ＯＦＦの状態を維持する。

ゲート電圧検出制御回路４０は、全てのゲート電圧を検出しているため、上記非イネーブル状態だと、ゲート電圧ＮＧｒはＬ、常にＰＧｒがＬであるため、タイミング制御信号ＰＧｏｆｆがＨレベルにならず、タイミング制御信号ＮＧＯＦＦがＬレベルにならないため、トリガーにならず、全てのトランジスタがＯＦＦした状態が維持される。

よって、制御信号ＯＥＢが非イネーブル状態を示す場合、入力信号ＩＮの状態に依らず、出力電圧はハイ・インピーダンス状態となる。

一方、第１、第２の調整用プリバッファ１２，２２の前段に設けられる、第１、第２の出力制御回路１３，２３は、出力ドライバである、第１、第２の調整用出力トランジスタ１１，２１の活性、非活性の指示を示す出力ドライブ能力切替信号ＳＯ１，ＳＯ２を検出する。

出力ドライブ能力切替信号ＳＯ１，ＳＯ２は、外部端子（出力電流設定用入力端子）４，５へ入力される外部からの設定状況により、接続される第１、第２の調整用出力トランジスタ１１，２１を活性化させる（入力信号ＩＮの論理値（Ｈ／Ｌ）を反映させたＨ／Ｌレベルに変化させる）ときはＨを示し、第１、第２の調整用出力トランジスタ１１，２１を非活性化させる（ハイ・インピーダンス状態にする）ときはＬを示すものとする。このように、出力ドライブ能力切替信号ＳＯ１，ＳＯ２により、Ｉ／Ｏセル１００のドライブ能力である出力電流の設定値が切り替えられる。

第１、第２の出力制御回路１３，２３は、ＮＯＲ回路１４，２４と、ＮＡＮＤ回路１５，２５と、インバータ（ＮＯＴ）１６，２６を夫々、備えている。

第１の出力制御回路１３は、第１の出力ドライブ能力切替信号ＳＯ１と、制御信号ＯＥＢとが入力され、第１の出力ドライブ能力切替信号ＳＯ１が第１の調整用出力トランジスタ１１を活性化させることが指示されるとき（Ｈのとき）に、制御信号ＯＥＢに対応する信号ＰＧ１ＥＮ，ＮＧ１ＥＮを第１の調整用プリバッファ１２へ出力する。この状態の、Ｉ／Ｏセル１００の出力電流の設定値は、基準出力トランジスタ１０１の設定電流値に、少なくとも第１の調整用出力トランジスタ１１の設定電流値を加えた合計になる。

第２の出力制御回路２３は、第２の出力ドライブ能力切替信号ＳＯ２と、制御信号ＯＥＢとが入力され、第２の出力ドライブ能力切替信号ＳＯ２が第２の調整用出力トランジスタ２１を活性化させる（Ｈのとき）に、制御信号ＯＥＢに対応する信号ＰＧ２ＥＮ，ＮＧ２ＥＮを第２の調整用プリバッファ２２へ出力する。この状態の、Ｉ／Ｏセル１００の出力電流の設定値は、基準出力トランジスタ１０１の設定電流値に、少なくとも第２の調整用出力トランジスタ２１の設定電流値を加えた合計になる。

なお、出力ドライブ能力切替信号ＳＯ１，ＳＯ２がＬで、第１の調整用出力回路１９及び第２の調整用出力回路２９を非活性化させる、ことが指示されるとき（Ｌのとき）は、制御回路のＮＯＲ回路１４，２４から出力される、信号ＰＧ１ＥＮ，ＰＧ１ＥＮが制御信号ＯＥＢの状態に依らず、常にＬになるため、調整用プリバッファ１２，２２のＮＡＮＤ１，ＮＡＮＤ２がＯＮにならず、ＰｃｈトランジスタＰ１，Ｐ２はＯＮしない。

同様に出力ドライブ能力切替信号ＳＯ１，ＳＯ２がＬで、第１の調整用出力回路１９及び第２の調整用出力回路２９を非活性化させるときは、制御回路のＮＡＮＤ回路１５，２５から出力される、信号ＮＧ１ＥＮ，ＮＧ２ＥＮが常にＨになるため、調整用プリバッファ１２，２２のＮＯＲ１，ＮＯＲ２がＯＮにならず、ＮｃｈトランジスタＮ１，Ｎ２はＯＮしない。

よって、出力ドライブ能力切替信号ＳＯ１，ＳＯ２がＬで、第１の調整用出力回路１９及び第２の調整用出力回路２９を非活性化させるとき、制御信号ＯＥＢ、入力信号ＩＮの状態に依らず、第１、第２の調整用出力トランジスタ１１，２１の出力信号がハイ・インピーダンス状態となる。この状態の、Ｉ／Ｏセル１００の出力電流の設定値は、基準出力トランジスタ１０１の設定電流値と等しくなり、すべての出力回路のドライブ能力が正である場合、Ｉ／Ｏセル１００の最も低い設定値となる。

反対に、出力ドライブ能力切替信号ＳＯ１，ＳＯ２がＨで、第１の調整用出力回路１９及び第２の調整用出力回路２９を活性化させるとき、第１の出力制御回路１３及び第２の出力制御回路２３は、制御信号ＯＥＢの論理値（Ｈ／Ｌ）を反映している、制御信号に対応する信号ＰＧ１ＥＮ、ＮＧ１ＥＮ，ＰＧ２ＥＮ，ＮＧ２ＥＮを出力させる。この状態では、Ｉ／Ｏセル１００の出力電流の設定値は、基準出力トランジスタ１０１の設定電流値と、第１の調整用出力トランジスタ１１の設定電流値と、第２の調整用出力トランジスタ２１の設定電流値の合計になる。このとき、すべての出力回路のドライブ能力が正である場合、Ｉ／Ｏセル１００の最も高い設定値となる。

図２を参照して、ゲート電圧検出制御回路４０は、全てのトランジスタ（Ｐ１〜Ｐｒ，Ｎ１〜Ｎｒ）のゲート電圧ＰＧｒ，ＰＧ１，ＰＧ２，ＮＧｒ，ＮＧ１，ＮＧ２を監視し、タイミング制御信号ＰＧｏｆｆ、ＮＧｏｆｆを出力する。

ゲート電圧検出制御回路４０は、ＮＡＮＤ回路（検出用ＮＡＮＤ）４１と、ＮＯＲ回路（検出用ＮＯＲ）４２とを備える。

詳しくは、ゲート電圧検出制御回路４０の検出用ＮＡＮＤ４１には、Ｐｃｈトランジスタを夫々駆動制御する全てのＰｃｈゲート電圧ＰＧｒ，ＰＧ１，ＰＧ２が入力され、全てのＰｃｈゲート電圧ＰＧｒ，ＰＧ１，ＰＧ２がＨのときに、Ｌレベルのタイミング制御信号ＰＧｏｆｆを出力する。即ち、出力信号であるタイミング制御信号ＰＧｏｆｆは、全ての出力ＰｃｈトランジスタＰｒ，Ｐ１，Ｐ２のゲート電圧（ＰＧｒ，ＰＧ１，ＰＧ２）がＨレベルの時にだけＬとなる。

よって、Ｌレベルのタイミング制御信号ＰＧｏｆｆは、ＰｃｈトランジスタＰｒ，Ｐ１，Ｐ２がすべてＯＦＦしていることを表す信号であって、ＮｃｈトランジスタＮｒ，Ｎ２がＯＮするタイミングのトリガーとなる、Ｎｃｈ用タイミング制御信号として機能する。

また、ゲート電圧検出制御回路４０の検出用ＮＯＲ回路４２は、Ｎｃｈトランジスタを夫々駆動制御するＮｃｈゲート電圧がＮＧｒ，ＮＧ１，ＮＧ２が入力され、全てのＮｃｈゲート電圧ＮＧｒ，ＮＧ１，ＮＧ２がＬのときに、Ｈレベルのタイミング制御信号ＮＧｏｆｆを出力する。即ち、タイミング制御信号ＮＧｏｆｆは、全ての出力ＮｃｈトランジスタＮｒ，Ｎ１，Ｎ２に印加するゲート電圧（ＮＧｒ，ＮＧ１，ＮＧ２）がＬレベルの時にだけＨとなる。

Ｈレベルのタイミング制御信号ＮＧｏｆｆは、ＮｃｈトランジスタＮｒ，Ｎ１，Ｎ２がすべてＯＦＦすることを示す信号であって、ＰｃｈトランジスタＰｒ，Ｐ１，Ｐ２がＯＮするタイミングのトリガーとなる、Ｐｃｈ用タイミング制御信号として機能する。

よって、基準、第１の調整用、第２の調整用プリバッファ１０２，１２，２２に設けられるＮＡＮＤ１０，ＮＡＮＤ１，ＮＡＮＤ２は、入力信号ＩＮ、制御信号ＯＥＢ又は制御信号に対応する信号ＰＧ１ＥＮ、ＰＧ２ＥＮ、タイミング制御信号ＮＧｏｆｆがすべてＨのとき、ＬレベルのＰｃｈゲート電圧ＰＧｒ，ＰＧ１，ＰＧ２を夫々出力し、ＰｃｈトランジスタＰｒ，Ｐ１，Ｐ２をＯＮさせる。

また、プリバッファ１０２，１２，２３に設けられるＮＯＲ回路であるＮＯＲ１０，ＮＯＲ１，ＮＯＲ２は、入力信号ＩＮ、制御信号ＯＥＢ又は制御信号に対応する信号ＮＧ１ＥＮ，ＮＧ２ＥＮ、タイミング制御信号ＰＧｏｆｆがすべてＬになったとき、ＨレベルのＮｃｈゲート電圧ＮＧｒ，ＮＧ１，ＮＧ２を出力し、ＮｃｈトランジスタＮｒ，Ｎ１，Ｎ２をＯＮさせる。

ここで、上述のように、基準出力トランジスタ１０１及び第１の出力トランジスタ１１は同じ出力電流で、第２の出力トランジスタ２１は基準出力トランジスタ１０１及び第１のトランジスタ１１とは異なる出力電流となる電気的特性を有している。詳しくは、夫々の出力トランジスタはＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）である。ここで、ＦＥＴ（トランジスタ）をＯＮさせるために必要なゲート閾値電圧がＰｃｈトランジスタＰ２とＰｃｈトランジスタＰｒ，Ｐ１とで異なる。また、ＮｃｈトランジスタＮ２とＮｃｈトランジスタＮｒ，Ｎ１とで異なる。

よって、基準プリバッファ１０２と、第１の調整用プリバッファ１２とは同じ回路定数で、第２の調整用プリバッファ２２は、基準プリバッファ１０２及び第１の調整用プリバッファ１２とは異なる回路定数である。例えば、第２の調整用プリバッファ２２に含まれる、ＮＡＮＤ回路（ＮＡＮＤ２）や、ＮＯＲ回路（ＮＯＲ２）を構成するダイオードやトランジスタ等の部品や組み合わせの特性が、基準プリバッファ１０２，第１の調整用プリバッファ１２に含まれるＮＡＮＤ１０，ＮＡＮＤ１やＮＯＲ１０，ＮＯＲ１を構成する部品や組み合わせ等と異なり、出力信号の切り替え時間が異なるものとする。

したがって、基準出力回路１０９及び第１の調整用出力回路１９と、第２の調整用出力回路２９とでは、電圧や電流の立ち上がり時間が異なる。

ここで、本発明の実施形態において、Ｉ／Ｏセル１００において、Ｈレベルの出力を行う場合は、Ｐｃｈトランジスタを動作し、Ｌレベルの出力を行う場合は、Ｎｃｈトランジスタが動作している。

このように、ゲート電圧検出制御回路４０は、全ての出力トランジスタ１１，２１，１０１に印加されるゲート電圧を監視している。ゲート電圧検出制御回路４０は、入力信号ＩＮの変化に応じて、負荷への出力信号をＨレベルとＬレベルと間で切り替える際に、ゲート電圧検出制御回路は、入力信号の変化に応じて負荷への出力電圧のＨ／Ｌの状態を切り替える際に、全てのトランジスタを一時的にＯＦＦにする時間を作る。

両方のトランジスタのＯＦＦする時間は、第１の出力回路と第２の出力回路の電気的特性や回路定数の違いによる、立ち上がり、立ち下がりの開始時間の違いに起因している。

さらに、ゲート電圧検出制御回路４０は、検出用ＮＡＮＤ４１の後段に設けられ、Ｎｃｈタイミング制御信号ＰＧｏｆｆの出力を遅延させる遅延回路と、検出用ＮＯＲ回路４２の後段に設けられ、Ｐｃｈタイミング制御信号ＮＧｏｆｆの出力を遅延させる遅延回路とを、さらに有していてもよい。これにより、さらに確実に全てのトランジスタがＯＦＦする所定時間を作成することができる。（図３、Off―Off R、Off―Off F）。

これにより、出力信号ＯＵＴがＨ→Ｌに変化する時およびＬ→Ｈに変化する時に貫通電流が発生を防いでいる。

上記性質を利用して、出力電圧（出力ドライブ）を切り替え動作させる場合の出力切替方法について、図３〜図５を利用して説明する。

図３は、図２に示す各信号の変化を示すタイミングチャートである。図４は、図３において入力信号をＨ→Ｌに切り替える動作のフローチャートを示し、図５は、図３において入力信号をＬ→Ｈに切り替える動作のフローチャートを示している。

図３〜図５は、第２の調整用プリバッファ２２から出力される、第２の出力トランジスタ２１へ印加されるゲート電圧ＰＧ２とＮＧ２の変化は、それぞれ第１の出力トランジスタを制御するゲート電圧ＰＧ１とＮＧ１、及び基準ゲート電圧ＰＧｒとＮＧｒよりも遅くなっている例を示す。

まず、前提として、出力ドライブ能力切替信号ＳＯ１，ＳＯ２が、出力ドライバである第１、第２の調整用出力トランジスタ１１，１２を活性化させることを示すかどうかを判定する。出力ドライブ能力切替信号ＳＯ１，ＳＯ２が、Ｌの場合は、第１、第２の調整用出力トランジスタ１１，１２を非活性化させることを示しているので、制御信号ＯＥＢ、入力信号ＩＮの状態に依らず、調整用出力トランジスタ１１，２１の出力をハイ・インピーダンス状態にする。

また、制御信号ＯＥＢがＬ（イネーブル状態）かどうかを判定する。制御信号ＯＥＢがＨの場合は、非イネーブル状態であって、入力信号ＩＮの状態に依らず、基準出力回路１０９の基準トランジスタ１０１も出力をハイ・インピーダンス状態にする。

＜Ｌ⇒Ｈの動作＞
図３及び図５を用いて、出力信号（出力電圧）ＯＵＴがＬ→Ｈに変化する動作について説明する。出力ドライブ能力切替信号ＳＯ１，ＳＯ２がＨで第１、第２の調整用出力トランジスタ１１，１２を活性化させる状態で、出力イネーブル状態（ＯＥＢがＬ）において、入力信号ＩＮがＬ→Ｈに変化すると、出力信号ＯＵＴがＬ→Ｈに変化するように回路が動作する。

この動作において、入力信号ＩＮが、ＬがＨになると（Ｓ１）、プリバッファ１０２，１２の、ＮＯＲ１０，ＮＯＲ１の、入力信号ＩＮがＬではなくなったことにより、ＮＯＲ１０，ＮＯＲ１から出力されるゲート電圧ＮＧｒ，ＮＧ１がＨ→Ｌに変化する（Ｓ２）。

少し遅れて、第２の調整用プリバッファ２２のＮＯＲ２から出力されるＮｃｈゲート電圧ＮＧ２がＨ→Ｌに変化する（Ｓ３）。この遅延は、トランジスタのサイズ及びプリバッファの回路定数の違いにより、スイッチング速度に違いが発生する。

そして、ゲート電圧検出制御回路４０のＮＯＲ回路４２は、全てのＮｃｈゲート電圧ＮＧ１，ＮＧ２，ＮＧｒがＬになってから、ＨレベルのＰｃｈ用タイミング制御信号ＮＧｏｆｆを出力する。即ち、遅い方の第２の出力回路を待ってから、タイミング制御信号ＮＧｏｆｆがＬ→Ｈになる（Ｓ４）。

その後、入力されるタイミング制御信号ＮＧｏｆｆがＬ→Ｈになったことにより、プリバッファ１０２，１２のＮＡＮＤ１０，ＮＡＮＤ１から出力されるＰｃｈゲート電圧ＰＧｒ，ＰＧ１がＨ→Ｌに変化する（Ｓ５）。これにより、ＰｃｈトランジスタＰｒ，Ｐ１がＯＮへ切り替わる。

この際、Ｓ４の後、Ｓ５の直前が、全ての出力トランジスタのＯＦＦする期間となる、Ｏｆｆ−Ｏｆｆ期間となる（図３：Off-Off R）。図３では、わかりやすくするため、切り替えの時間は長めに記載しているが、すべてがＯＦＦするのは、切り替え動作中の瞬間的な時間となるが、検出を監視しているため、切り替えの順序が逆になることはない。

なお、このOff-Off R期間を延長するために、ゲート電圧検出制御回路４０のＮＯＲ回路４２の後段に遅延回路を、設けてもよい。さらに、第２実施形態のように出力制御回路１３，２３の前段にラッチ回路を設けてもよい。

遅れて、ＮＡＮＤ２から出力されるＰｃｈゲート電圧ＰＧ２がＨ→Ｌに変化する（Ｓ６）。これにより、ＰｃｈトランジスタＰ２がＯＮへ切り替わる。

その後、出力信号ＯＵＴがＬ→Ｈに変化する（Ｓ７）。

＜Ｈ⇒Ｌの動作＞
図３及び図５を用いて、出力信号（出力電圧）ＯＵＴがＨ→Ｌに変化する動作について説明する。調整用出力回路１９，２９を活性化させることを指示され（ＳＯ１，ＳＯ２がＨ）、出力イネーブル状態（ＯＥＢがＬ）において、入力信号ＩＮがＨ→Ｌに変化すると、出力信号ＯＵＴがＨ→Ｌに変化するように回路が動作する。

まず、入力信号ＩＮがＨ→Ｌに変化すると（Ｓ１１）、プリバッファ１０２，１２の、ＮＡＮＤ１０及びＮＡＮＤ１の、入力信号ＩＮがＨではなくなったことにより、ＮＡＮＤ１０及びＮＡＮＤ１から出力されるゲート電圧ＰＧｒ及びＰＧ１がＬ→Ｈに変化する（Ｓ１２）。

少し遅れて、第２の調整用プリバッファ２２のＮＡＮＤ２から出力されるＰｃｈゲート電圧ＰＧ２がＬ→Ｈに変化する（Ｓ１３）。この遅延は、トランジスタのサイズ及びプリバッファの回路定数の違いにより、スイッチング速度に違いが発生する。

そして、ゲート電圧検出制御回路４０のＮＡＮＤ回路４１は、全てのＰｃｈゲート電圧ＰＧ１，ＰＧ２，ＰＧｒがＨになってから、ＬレベルのＮｃｈ用タイミング制御信号ＰＧｏｆｆを出力する。即ち、遅い方の第２の出力回路を待ってから、タイミング制御信号ＰＧｏｆｆがＨ→Ｌになる（Ｓ１４）。

タイミング制御信号ＰＧｏｆｆの切り替わりをトリガーとして、入力されるタイミング制御信号ＰＧｏｆｆがＨ→Ｌになったことにより、プリバッファ１０２，１２のＮＯＲ１０，ＮＯＲ１から出力される、Ｎｃｈゲート電圧ＮＧｒ，ＮＧ１がＬ→Ｈへ変化する（Ｓ１５）。これにより、ＮｃｈトランジスタＮｒ，Ｎ１がＯＮへ切り替わる。

この際、Ｓ１４の後、Ｓ１５の直前が、全ての出力トランジスタのＯＦＦする期間となる、Ｏｆｆ−Ｏｆｆ期間となる（図３：Off-Off F）。図３では、わかりやすくするため、切り替えの時間は長めに記載しているが、すべてがＯＦＦするのは、切り替え動作中の瞬間的な時間となるが、検出を監視しているため、切り替えの順序が逆になることはない。

なお、ＰＧｏｆｆがＨ→Ｌになった後のOff-Off F期間を延長するために、ゲート電圧検出制御回路４０のＮＯＲ回路４２の後段に遅延回路を、設けてもよい。

少し遅れてＮＯＲ２から出力されるＮｃｈゲート電圧ＮＧ２がＬ→Ｈに変化する（Ｓ１６）。これにより、ＮｃｈトランジスタＮ２がＯＮへ切り替わる。

その後、出力信号（出力電圧）ＯＵＴがＬ→Ｈに変化する（Ｓ１７）。

この動作により、どちらの切り替えにしても、全てのトランジスタへ印加されるゲート電圧の監視するステップと、監視したゲート電圧により一方のチャンネルのトランジスタが全てＯＦＦしたことを検出するステップと、前記検出した後に、他方のチャンネルのトランジスタをＯＮさせて、出力電圧を切り替えるステップと、を実施することになる。

よって、入力信号の変化に応じて、負荷への出力信号のＨ信号／Ｌ信号を切り替える際に、全ての出力トランジスタをＯＦＦするタイミングを作られることになる。

これにより、出力信号ＯＵＴがＨ→Ｌに変化する時およびＬ→Ｈに変化する時に貫通電流が発生を防いでいる。

本発明の実施形態では、出力トランジスタのゲート電圧を検出するゲート電圧検出制御回路４０を追加したことで、出力信号ＯＵＴがＨ→Ｌに変化する直前、およびＬ→Ｈに変化する直前に、出力トランジスタのＯｆｆ−Ｏｆｆ期間（タイミング）がある。そのため、Ｐｃｈ出力トランジスタとＮｃｈ出力トランジスタが共にＯＮになる時間がないので貫通電流は流れることはない。

また、複数の、特性の異なるトランジスタ及びプリバッファを利用することで確実に出力ＴｒのＯｆｆ−Ｏｆｆ期間を作ることができる。そのため、出力Ｔｒが２系統や３系統以上の場合であっても、出力Ｔｒのサイズおよびプリバッファ回路のＴｒのサイズをそれぞれ異なるサイズで作成することも可能になる。

図３に示すように、タイミング制御信号ＰＧｏｆｆがＬでタイミング制御信号ＮＧｏｆｆがＨのとき、全ての出力ＴｒはＯＦＦしており、いずれの出力トランジスタでも貫通電流は発生しない。

ここで、図３〜図５に示すように、本発明の実施形態では、複数の、特性の異なるトランジスタ及びプリバッファを利用することで、確実に出力ＴｒのＯｆｆ−Ｏｆｆ期間を作成している。

比較として、出力信号の切り替えの際に貫通電流が流れないよう、ゲート電圧ＰＧ１とＮＧ１の切り替えのタイミング調整を、同じ種類のトランジスタ及びプリバッファ回路で、揃えることで実現する場合について検討する。

具体的には、電気的な特性が、Ｐｃｈ１＝Ｐｃｈ２、Ｎｃｈ１＝Ｎｃｈ２、ＮＡＮＤ１＝ＮＡＮＤ２、ＮＯＲ１＝ＮＯＲ２であるとすると、出力トランジスタへ印加されるゲート電圧の理論的には、変化タイミングが同じになる。

しかし、このように設計すると、製造上のばらつき等の理由で、出力Ｔｒのゲート電圧の変化タイミングがずれて、貫通電流が流れてしまうことがあった。

別の比較として、出力Ｔｒのサイズが異なる場合で、プリバッファ回路の定数が異なる場合であっても、ゲート電圧を監視しないと、ＰＧ１とＰＧ２の変化するタイミングがずれ、ＮＧ１とＮＧ２の変化するタイミングがずれることがあった。これにより、Ｐｃｈ１とＮｃｈ２がＯＮ−ＯＮ、または、Ｐｃｈ２とＮｃｈ１がＯＮ−ＯＮして、貫通電流が流れてしまうことがあった。

本発明の実施形態では、出力Ｔｒのサイズが異なり、プリバッファ回路の定数が異なり、さらに、出力トランジスタへ印加されるゲート電圧を監視するゲート検出制御回路を設けている。これにより、出力信号ＯＵＴがＨ→Ｌに変化する直前、およびＬ→Ｈに変化する直前に、出力ＴｒのＯｆｆ−Ｏｆｆ期間があり、Ｐｃｈ出力ＴｒとＮｃｈ出力Ｔｒが共にＯＮになる時間がないので貫通電流は流れることはない。

このように、入力信号に応じた、出力電圧のスイッチングの際に、複数あるＰｃｈトランジスタＰ１，Ｐ２，Ｐｒへ印加されるゲート電圧および複数あるＮｃｈトランジスタＮ１，Ｎ２，Ｎｒへ印加されるゲート電圧の監視し、Ｐｃｈ出力トランジスタおよびＮｃｈ出力トランジスタが全てＯＦＦしていることを検出してから入力信号に応じた出力に変化させるので、２つ以上の出力ドライブ能力に切り替え可能なＩ／Ｏセルの出力トランジスタにおける貫通電流を低減することができる。

また、複数の、特性の異なるトランジスタ及びプリバッファを利用することで確実に出力ＴｒのＯｆｆ−Ｏｆｆ期間を作ることができる。そのため、出力Ｔｒが２系統や３系統以上の場合であっても、出力Ｔｒのサイズおよびプリバッファ回路のＴｒサイズをそれぞれ異なるサイズで作成することも可能になる。なお、図３中、符号Ａ，Ｂについては、図８を用いて後述する。

＜第１の実施形態の変形例＞
上記の例では、入力信号は、Ｈ、Ｌの２つの論理信号で、出力電圧は、Ｈレベル、Ｌレベル、及びハイ・インピーダンスレベルの３つの出力であった。本発明の構成は、さらに、４つ以上の出力ドライブ能力に切り替え可能なＩ／Ｏセルに適用してもよい。

例えば、第１の出力トランジスタ及び第２の出力トランジスタと特性の異なる第３の電気的特性を有する第３の調整用出力トランジスタと、第１、第２の回路定数とは異なる第３の回路定数を有する第３の調整用出力トランジスタの対となる第３の調整用プリバッファ（例えば、図１の第ｎの出力トランジスタ、第ｎのプリバッファ等）を備えている第３の調整用出力回路を設ける。

この変形例においても、出力Ｔｒのサイズが異なり、プリバッファ回路の定数が異なり、さらに、出力トランジスタへ印加されるゲート電圧を監視するゲート検出制御回路を設けているため、出力トランジスタにおける貫通電流を低減することができる。

ゲート電圧の閾値を、３段階にすることで、より確実な時間差を持って、出力電圧（出力ドライブ能力）の切り替えを実行することが可能になる。

＜第１実施形態の変形例２＞
図１で示した上記の例では、調整用出力回路として、第１の調整用出力回路１９と、第２の調整用出力回路２９と２つ設けていたが、基準出力回路１０９の他に設ける調整用出力回路は１つであってもよい。この場合、単一で設けられる調整用出力回路は、基準となる基準出力回路と同じ第１の電気的特性のトランジスタ及び第１の回路定数のプリバッファを有する第１の調整用出力回路１９であってもよいし、基準出力回路と異なる第２の電気的特性のトランジスタ及び第２の回路定数のプリバッファを有している第２の調整用出力回路であってもよい。

また、上記第１の実施形態では、入力信号ＩＮが切り替わる際に発生が懸念される貫通電流を低減する対策として、ゲート電圧検出制御回路４０によって信号を同期させて、貫通電流を低減する対策によって、入力信号ＩＮが切り替わる際の、オーバーシュート、アンダーシュート対策も行っていた。

しかし、出力ドライブ能力切替入力信号（セレクトアウト信号）ＳＯ１，ＳＯ２のレベルが変化することに対しては同期する対策をしていないため、出力ドライブ能力が切替わる際は、非同期で切り替わり、出力信号は正のアンダーシュート/負のアンダーシュートが発生してしまうおそれがあった。

そこで、さらに出力ドライブ能力切替信号ＳＯ１，ＳＯ２のレベルが変化する際にも、オーバーシュート、アンダーシュートが防止できる構成として、下記、第２の実施形態について説明する。

＜第２実施形態＞
図６は、本発明の第２実施形態の出力ドライブ能力切り替え可能なＩ／Ｏセル１００Ａの全体回路図である。

図６に示す本実施形態のＩ／Ｏセル１００Ａでは、ワンショット回路５０、出力ドライブ切替信号ラッチ回路６０及びＰ用タイミング調整回路７１、及びＮ用タイミング調整回路７２が追加されている点が、図１に示す第１実施形態とは異なる。

なお、図６では、調整用出力回路として、基準となる基準出力回路１０９と同じ第１の電気的特性のトランジスタ及び第１の回路定数のプリバッファを有する第１の調整用出力回路１９を１つのみ設けた例を示している。

ワンショット回路（ワンショット発生回路、ワンショットパルス発生回路ともいう）５０は、全てのＰｃｈ出力ＴｒがＯＦＦになった時、または、全てのＮｃｈ出力ＴｒがＯＦＦになった時にＨｉを出力する。ワンショット回路５０の出力信号は、出力ドライブ切替信号ラッチ回路６０のクロック入力（Ｌ入力）に接続される。

出力ドライブ切替信号ラッチ回路（以後、ラッチ回路と称することもある）６０は、Ｌ入力がＨｉの時だけＤ入力をラッチ回路６０に取り込み、Ｌ入力がＬｏｗの期間は直前に取り込んだＤ入力の値を保持する。

詳しくは、ラッチ回路６０は、ワンショット回路５０からの出力信号がＨである一定間であるワンショットパルス発生期間だけ、第１の調整用出力トランジスタ１１の活性（Ｈ）、非活性（Ｌ）を指示する出力ドライブ能力切替信号ＳＯ１のＨ、Ｌ状態を取り込む。

上述のように、出力ドライブ能力切替信号ＳＯ１がＬｏｗのとき、出力電流は、基準出力トランジスタ１０１の設定電流値になり、出力ドライブ能力切替信号ＳＯ１がＨｉｇｈのとき、出力電流は、基準出力トランジスタ１０１の設定電流値＋第１の出力トランジスタ１１の設定電流値になる。

ワンショット回路５０が、ワンショットパルスを発生していない期間で、出力電流設定値の変更として出力ドライブ能力切替信号ＳＯ１の状態が切り替わった場合、次にワンショットパルスが発生するまで、直前の状態を保持する。その後、ワンショットパルスが変更したら、出力ドライブ能力切替信号ＳＯ１の変更した状態を、出力制御回路１３に出力する。

Ｐ用タイミング調整回路７１は、全てのＰｃｈゲート電圧がＨｉになったことを示すタイミング制御信号ＰＧｏｆｆの変化を、ワンショットパルス発生〜対応信号ＮＧ１ＥＮＢ／ＰＧ１ＥＮの確定まで遅らせる時間（Off-Off F)を調整する。

Ｎ用タイミング調整回路７２は、全てのＮｃｈゲート電圧がＬｏｗになったことを示すタイミング制御信号ＮＧｏｆｆの変化を、ワンショットパルス発生〜対応信号ＮＧ１ＥＮＢ／ＰＧ１ＥＮの確定まで遅らせる時間(Off-Off R)を調整する。

詳しくは、ゲート電圧検出制御回路４０は、全ての出力トランジスタ１０１，１１のゲート電圧を監視しており、出力電圧のＨ／Ｌの状態を切り替える際に、全てのトランジスタを一時的にＯＦＦにする時間を生成する。この際、調整用出力トランジスタ１１は、ラッチ回路６０によるタイミング制御を受けているため、ラッチ回路６０は、ゲート電圧検出制御回路４０を介して、出力ドライブ能力切替信号ＳＯ１に接続しない基準プリバッファ１０２も監視していることになる。

そのため、出力ドライブ能力切替信号ＳＯ１の状態に応じて、Ｉ／Ｏセル１００Ａの出力電流の設定値を変更する際、ラッチ回路６０は、入力信号ＩＮの変化に応じて基準プリバッファ１０２が切り替えられるまでは、信号を切り替えない。

したがって、Ｐ用、Ｎ用タイミング調整回路７１，７２は、全てのＰｃｈゲート電圧がＨｉになったことを示すタイミング制御信号ＰＧｏｆｆ信号の変化を、ワンショットパルス発生〜対応信号ＮＧ１ＥＮＢ／ＰＧ１ＥＮの確定まで遅らせる時間（Off-Off F)，（Off-Off R)を調整するため、出力電圧ＯＵＴは、出力ドライブ能力切替信号ＳＯ１切り替え後に、次の入力信号ＩＮの変化のタイミングになったら、変化するようになる。

これにより、出力端子が入力信号に応じてＬｏｗまたはＨｉを出力している期間に、出力ドライブ能力切替信号が変化しても、即座に出力ドライブ能力を切替えずに、Off-Off期間の後の出力端子がＬｏｗまたはＨｉに変化する時に同期して出力ドライブ能力を切替えることが可能になり、出力端子の正のアンダーシュート／負のアンダーシュートを起こさないようにしている。

しかし、一般的には、出力端子の出力電圧が入力信号に応じてＬｏｗまたはＨｉを出力している期間に、出力ドライブ能力切替信号が変化すると即座に出力ドライブ能力が切替わり、出力端子の正のアンダーシュート/負のアンダーシュートを起こすおそれがあった。

アンダーシュート・オーバーシュートの詳細について、下記説明する。

図７は、オーバーシュート/アンダーシュートについて説明するための図である。
図７の（１）は、信号がＬｏｗ→Ｈｉに移行したときに、Ｈｉ電圧を超えて（上回って）しまう現象である、正のオーバーシュートを示している。

（２）は、Ｈｉ電圧を出力中に、Ｈｉ電圧を逸脱（下回って）しまう現象である、正のアンダーシュートを示している。

（３）は、Ｈｉ→Ｌｏｗに移行時に、Ｌｏｗ電圧を超えて（下回って）しまう現象である、負のオーバーシュートを示している。

（４）は、Ｌｏｗ電圧を出力中に、Ｌｏｗ電圧を逸脱（上回って）しまう現象である、負のアンダーシュートを示している。

図８は、図１の構成で正のアンダーシュートおよび負のアンダーシュートが起きるおそれを説明するために、出力端子２に接続されている出力Ｔｒ４つ（Ｐｒ，Ｎｒ，Ｐ１，Ｎ１）と、その出力Ｔｒのそれぞれのゲート−ドレイン間の寄生容量を描いた図である。

仮に、図３のグラフの（Ａ）の位置で、出力ドライブ能力切替信号ＳＯ１がＨに変化すると仮定する。この直前の段階では、入力信号ＩＮがＨｉ、制御信号ＯＥＢがイネーブル状態であるため、ゲート電圧ＰＧｒ，ＮＧｒ，ＮＧ１がＬｏｗ、ゲート電圧ＰＧ１がＨｉで出力電圧ＯＵＴはＰｃｈトランジスタＰｒによりＨｉを出力している。

この状態で出力ドライブ能力切替信号ＳＯ１がＬｏｗ→Ｈｉに変化すると、調整用出力回路１９において、ゲート電圧ＰＧ１がＨｉ→Ｌｏｗに変化する。

ゲート電圧ＰＧ１がＨｉ→Ｌｏｗに変化すると、調整用出力トランジスタ１１のＰｃｈトランジスタＰ１のゲート−ドレイン間容量（寄生容量）Ｃｇｐ１によって出力ＯＵＴのＨｉ出力を一瞬持ち下げてしまう。これにより、図７の（３）で示したような正のアンダーシュートが発生する。

一方、仮に、図２のグラフの（Ｂ）の位置で、出力ドライブ能力切替信号ＳＯ１がＬに変化すると仮定する。この直前の段階では、入力信号ＩＮがＬｏｗ、制御信号ＯＥＢがイネーブル状態であるため、ゲート電圧ＰＧｒ、ＮＧｒ、ＰＧ１がＨｉ、ゲート電圧ＮＧ１がＬｏｗで、出力電圧ＯＵＴは、１つのＮｃｈトランジスタＮｒによりＬｏｗを出力している。

この状態で出力ドライブ能力切替信号ＳＯ１がＬｏｗ→Ｈｉに変化すると、その結果、ゲート電圧ＮＧ１がＬｏｗ→Ｈｉに変化する。

ゲート電圧ＮＧ１がＬｏｗ→Ｈｉに変化すると、調整用出力トランジスタ１１のＮ１のゲート−ドレイン間容量（寄生容量）Ｃｇｎ１によって出力電圧ＯＵＴのＬｏｗ出力を一瞬持ち上げてしまう。これにより、図７の（４）で示したような、負のアンダーシュートが発生する。

図９は、図６に示すＩ／Ｏセル１００Ａでの、各信号の変化を示すタイミングチャートであり、図１０は、図９において出力ドライブ能力切替信号ＳＯ１に基づいて、出力電流の設定値を切り替える動作のフローチャートである。

図９では、図８にように、ラッチ回路６０により、調整用出力回路１１Ａ内のゲート電圧ＰＧ１とＮＧ１の変化は、それぞれ基準出力回路１０９でのゲート電圧ＰＧｒとＮＧｒよりも遅くなっている。また、基準出力トランジスタ１０１及び調整用出力トランジスタ１１が、２ｍＡドライブである例を説明する。

図９の最下段には、出力電流Ｉｏｕｔの設定値を示している。出力ドライブ能力切替信号ＳＯ１がＬｏｗの状態で、制御信号ＯＥＢが非イネーブル状態からイネーブル状態（Ｈｉ→Ｌｏｗ）に変化すると、ゲート信号ＮＧｒがＨｉになり、ＮｃｈトランジスタＮｒがＯＮすることで、出力電流Ｉｏｕｔの設定値が０ｍＡ→２ｍＡになる。

制御信号ＯＥＢがイネーブル状態、出力ドライブ能力切替信号ＳＯ１がＬｏｗの時、入力信号ＩＮがＬｏｗ→Ｈｉに変化すると、出力ＯＵＴはＰｃｈトランジスタＰｒによって出力電流２ｍＡでＬｏｗ→Ｈｉに変化するように回路が動作する。この際、ゲート電圧ＮＧ１がＨｉ→Ｌｏｗに変化し、タイミング制御信号ＮＧｏｆｆがＬｏｗ→Ｈｉになり、ゲート電圧ＰＧ１がＨｉ→Ｌｏｗに変化したあと、出力ＯＵＴがＬｏｗ→Ｈｉに変化する。

この一連の動作中、タイミング制御信号ＮＧｏｆｆがＬｏｗ→Ｈｉになった直後、ワンショットパルスが発生し、出力ドライブ能力切替信号ＳＯ１の状態をラッチに取り込む。

また、制御信号ＯＥＢがイネーブル状態、出力ドライブ能力切替信号ＳＯ１がＬｏｗの時、入力信号ＩＮがＨｉ→Ｌｏｗに変化すると、出力電圧ＯＵＴはＮｃｈトランジスタＮｒによって出力電流２ｍＡで、出力電圧ＯＵＴをＨｉ→Ｌｏｗに変化するように回路が動作する。この際、ゲート電圧ＰＧ１がＬｏｗ→Ｈｉに変化し、タイミング制御信号ＰＧｏｆｆがＨｉ→Ｌｏｗになり、ゲート電圧ＮＧ１がＨｉ→Ｌｏに変化したあと、出力ＯＵＴがＨｉ→Ｌｏｗに変化する。

この一連の動作中のタイミング制御信号ＰＧｏｆｆがＨｉ→Ｌｏｗになった直後、ワンショットパルスが発生し、出力ドライブ能力切替信号ＳＯ１の状態をラッチに取り込む。

入力信号ＩＮがＬｏｗの期間に出力ドライブ能力切替信号ＳＯ１がＬｏｗ→Ｈｉに変化しているが、出力ドライブ能力切替信号ＳＯ１の状態は次のワンショットパルスが発生されるまではラッチに取り込まれない。

出力ドライブ能力切替信号ＳＯ１がＨｉになった直後の入力信号ＩＮの変化（この場合はＬｏｗ→Ｈｉに変化）する時に出力ドライブ能力切替信号ＳＯ１のＨｉ状態を取り込み、出力ＯＵＴがＨｉを出力する際の出力電流Ｉｏｕｔの設定値はＰｃｈトランジスタＰｒ＋Ｐ１の４ｍＡになる。

また、出力ドライブ能力切替信号ＳＯ１がＨｉ状態で、出力ＯＵＴがＬｏｗを出力する際の出力電流Ｉｏｕｔの設定値はＮｃｈトランジスタＮｒ＋Ｎ１の４ｍＡになる。

図９では出力電流Ｉｏｕｔの設定値を示しているが、出力電流値は、出力端子２に接続される負荷に対して、充電したり放電したりするため、設定電流値を変更するときには、出力トランジスタの切り替えに応じて、徐々に電流値が変化していくものとする。

ここで、図９に示すように入力信号ＩＮがＬｏｗの期間に出力ドライブ能力切替信号ＳＯ１がＬｏｗ→Ｈｉに変化するときの詳細な動作について図９及び図１０を用いて説明する。

この動作において、出力ドライブ能力切替信号ＳＯ１が、ＬｏｗからＨｉになると（Ｓ２１）、ラッチ回路６０はその信号をすぐには取り込まず、待機する（Ｓ２２）。

その後、入力信号ＩＮがＬｏｗからＨｉに切り替わると（Ｓ２３）、基準出力回路１０９内のＮｃｈゲート信号ＮＧｒが、ＨｉからＬｏｗに切り替わる（Ｓ２４）。

そして、この状態では、出力ドライブ能力切替信号ＳＯ１がＬｏｗからＨｉの切り換わりがラッチ回路６０により反映されていないため、出力ドライブ能力切替信号ＳＯ１のＬｏｗに対応して第１の調整用出力トランジスタ１１が非活性を維持しているため、ゲート電圧検出制御回路４０は、基準出力回路１０９内のＮｃｈゲート電圧ＮＧｒがＬｏｗになったらすぐに、ＨレベルのＰｃｈ用タイミング制御信号ＮＧｏｆｆを出力する。即ち、入力信号ＩＮがＬ→Ｈにより、ＮｃｈトランジスタＮｒがＯＦＦになったら即座に、タイミング制御信号ＮＧｏｆｆをＨ→Ｌにする（Ｓ２５）。

その後、入力されるタイミング制御信号ＮＧｏｆｆがＨ→Ｌになったことにより、ワンショット回路５０でワンショットパルスが立ち上がる（Ｓ２６）。これにより、ラッチ回路６０では、出力ドライブ能力切替信号ＳＯ１が、ＬｏｗからＨｉに切り替わった信号を取り込み、出力制御回路１３から出力される対応信号ＰＧ１ＥＮをＨｉからＬｏｗに切り替え、ＮＧ１ＥＮをＬｏｗからＨｉに切り替える（Ｓ２７）。

このように、出力ドライブ能力切替信号ＳＯ１が、ＬｏｗからＨｉに切り替わったことが取り込まれると、Ｉ／Ｏセル１００Ａの出力電流の設定値が、基準出力トランジスタ１０１の出力値及び第１の調整用出力トランジスタ１１の出力値の合計値に上がる。

また、入力されるタイミング制御信号ＮＧｏｆｆがＨ→Ｌになった時点からＰｃｈ用タイミング調整回路７１で遅延された（Off-Off R）後、タイミング制御信号ＰＧｏｆｆがＬ→Ｈになる（Ｓ２８）。

その後、出力信号ＯＵＴがＬ→Ｈに変化する（Ｓ２９）。

このように、出力ドライブ能力切替信号ＳＯ１が入力信号ＩＮの切り替えのとき以外の異なるタイミングでＨ、Ｌレベルが切り替わっても、入力信号の切り替えまで、ラッチしているので、入力信号の切り替えに合わせて出力することができる。

したがって、入力信号に応じてＬｏｗまたはＨｉを出力している期間に、出力ドライブ能力切替信号が変化しても、即座に出力ドライブ能力が切替わることが無くなり、出力端子の正のアンダーシュート／負のアンダーシュートを起こすことがなくなる。

＜第２実施形態の変形例＞
図１１に、第２実施形態の変形例を示す。詳しくは、図１１は、第２実施形態のＩ／Ｏセル１００Ａに対して調整用出力回路を複数設けているＩ／Ｏセル１００Ｂの全体ブロック図である。

上記、図６に示す構成では、調整用出力回路を１つのみ設ける例を説明したが、本実施形態においても、第１実施形態同様に調整用出力回路を複数設けてもよい。

図１１に示すように、調整用回路の数が増えた場合であっても、ワンショット回路５０Ｂと、Ｐ用タイミング調整回路７１Ｂ、Ｎ用タイミング調整回路７２Ｂの数は変わらない。

一方、調整用出力回路の数を増やすと、ラッチ回路の数は、調整用出力回路及び出力制御回路の数に合わせて、増加する。以下、構成など、図６と異なる点のみ説明する。

この場合、Ｉ／Ｏセル１００Ｂに接続される外部の回路から、第１の調整用出力トランジスタ１１、第２の調整用出力トランジスタ２１の活性、非活性を夫々指示する第１の出力ドライブ能力切替信号ＳＯ１と、第２の出力ドライブ能力切替信号ＳＯ２とが入力される。

第１のラッチ回路６１は、第１の出力ドライブ能力切替信号ＳＯ１をラッチして、第１の出力制御回路１３を介して、第１の調整用プリバッファ１２へ出力する。第２のラッチ回路６２は、第２の出力ドライブ能力切替信号ＳＯ２をラッチして、第２の出力制御回路２３を介して、第２の調整用プリバッファ２２へ出力する。

図１１の構成では、ワンショット回路５０Ｂは、第１のラッチ回路６１及び第２のラッチ回路６２において、出力ドライブ能力切替信号ＳＯ１，ＳＯ２をラッチするタイミングを生成する。

また、タイミング調整回路７１Ｂ、７２Ｂの配置位置は変更しないが、他段階にタイミングの調整が可能になるように、例えばタイミング調整回路を構成する内部のインバータ等の数を、図６の構成よりも増やすと好適である。

図１１の構成でも、出力ドライブ能力切替信号ＳＯ１，ＳＯ２が入力信号ＩＮの切り替えのとき以外の異なるタイミングでＨ、Ｌレベルが切り替わっても、ラッチ回路６１，６２が入力信号の切り替えまでラッチしているので、入力信号の切り替えに合わせて出力することができる。

したがって、入力信号に応じてＬｏｗまたはＨｉを出力している期間に、出力ドライブ能力切替信号が変化しても、即座に出力ドライブ能力が切替わることが無くなり、出力端子の正のアンダーシュート／負のアンダーシュートを起こすことを回避できる。

以上、Ｉ／Ｏセルを複数の実施形態例により説明したが、本発明は上記実施形態例に限定されるものではない。他の実施形態例の一部又は全部との組み合わせや置換などの種々の変形及び改良が、本発明の範囲内で可能である。

１００ Ｉ／Ｏセル
１ 入力端子
２ 出力端子
３ 制御端子（イネーブル端子）
４，５ 出力電流設定用入力端子
６ 制御インバータ
１１ 第１の調整用出力トランジスタ（出力ドライバ）
１１Ａ 調整用出力トランジスタ（出力ドライバ）
Ｐ１ 第１のＰｃｈトランジスタ
Ｎ１ 第１のＮｃｈトランジスタ
１２ 第１の調整用プリバッファ
１２Ａ 調整用プリバッファ
ＮＡＮＤ１ ＮＡＮＤ回路
ＮＯＲ１ ＮＯＲ回路
１３ 第１の出力制御回路
１９ 第１の調整用出力回路
２１ 第２の調整用出力トランジスタ（出力ドライバ）
Ｐ２ 第２のＰｃｈトランジスタ
Ｎ２ 第２のＮｃｈトランジスタ
２２ 第２の調整用プリバッファ
ＮＡＮＤ２ ＮＡＮＤ回路
ＮＯＲ２ ＮＯＲ回路
２３ 第２の出力制御回路
２９ 第２の調整用出力回路
１０１ 基準出力トランジスタ（出力ドライバ）
Ｐｒ 基準Ｐｃｈトランジスタ
Ｎｒ 基準Ｎｃｈトランジスタ
１０２ 基準プリバッファ
１０９ 基準出力回路
ＮＡＮＤ１０ ＮＡＮＤ回路
ＮＯＲ１０ ＮＯＲ回路
４０ ゲート電圧検出制御回路
４１ 検出用ＮＡＮＤ
４２ ＮＯＲ４ 検出用ＮＯＲ
５０，５０Ｂ ワンショット回路
６０ ラッチ回路
６１ 第１のラッチ回路
６２ 第２のラッチ回路
７１ Ｐｃｈ用タイミング調整回路
７２ Ｎｃｈ用タイミング調整回路
ＯＥＢ 制御信号（出力イネーブル信号）
ＳＯ１ 出力ドライブ能力切替信号（セレクトアウト信号）
ＳＯ１ 第１の出力ドライブ能力切替信号
ＳＯ２ 第２の出力ドライブ能力切替信号
ＰＧｒ，ＰＧ１，ＰＧ２ ゲート電圧
ＮＧｒ，ＮＧ１，ＮＧ２ ゲート電圧
ＰＧｏｆｆ Ｎｃｈ用タイミング制御信号
ＮＧｏｆｆ Ｐｃｈ用タイミング制御信号
ＰＧ１ＥＮ，ＮＧ１ＥＮ，ＰＧ２ＥＮ，ＮＧ２ＥＮ 制御信号に対応する信号

特開平０４−１５４３１５号公報

Claims (18)

1. 出力電流を切り替え可能なＩ／Ｏセルであって、
   前記Ｉ／Ｏセルには、入力信号が入力される入力端子と、負荷が接続される出力端子と、前記出力電流をハイ・インピーダンス状態にするか、あるいは、前記入力信号の論理値に応じたＨ／Ｌのレベルにするか、を指示する制御信号が入力されるイネーブル端子と、が設けられており、
   前記Ｉ／Ｏセルは、
   前記出力端子と接続され、基準となる第１の電気的特性を有する基準出力トランジスタ、および前記イネーブル端子に接続され、前記入力端子の前記入力信号及び前記イネーブル端子の前記制御信号に応じて前記基準出力トランジスタを駆動する、第１の回路定数を有する基準プリバッファを有する、基準出力回路と、
   前記出力端子と接続され、前記基準出力トランジスタと並列に接続され、前記第１の電気的特性と同じ又は異なる電気的特性を有する調整用出力トランジスタ、および、前記入力端子の入力信号に応じて前記調整用出力トランジスタを駆動する、前記第１の回路定数とは同じ又は異なる回路定数を有する調整用プリバッファを備える、１又は複数の調整用出力回路と、
   前記基準出力回路及び前記調整用出力回路内の全ての出力トランジスタへ印加されるゲート電圧を監視する、ゲート電圧検出制御回路と、を備え、
   前記ゲート電圧検出制御回路は、前記入力信号の論理値のＨ／Ｌのレベル変化に応じて、前記負荷への出力電流のＨ／Ｌのレベルを切り替える際に、全ての出力トランジスタをＯＦＦにするタイミングを生成する、
   出力電流切替可能なＩ／Ｏセル。
2. 前記調整用出力回路は、
   前記出力端子と接続され、前記基準出力トランジスタと並列に接続され、前記第１の電気的特性と同じ電気的特性を有する第１の調整用出力トランジスタ、および、前記入力端子の入力信号に応じて前記第１の調整用出力トランジスタを駆動する、前記第１の回路定数と同じ回路定数を有する第１の調整用プリバッファを備える、第１の調整用出力回路を備える、
   請求項１に記載の出力電流切替可能なＩ／Ｏセル。
3. 前記調整用出力回路は、
   前記出力端子と接続され、前記基準出力トランジスタと並列に接続され、前記第１の電気的特性と異なる第２の電気的特性を有する第２の調整用出力トランジスタ、および、前記入力端子の入力信号に応じて前記第２の調整用出力トランジスタを駆動する、前記第１の回路定数とは異なる第２の回路定数を有する第２の調整用プリバッファを備える、第２の調整用出力回路を備える、
   請求項１に記載の出力電流切替可能なＩ／Ｏセル。
4. 前記調整用出力回路は、
   前記出力端子と接続され、前記基準出力トランジスタと並列に接続され、前記第１の電気的特性と同じ電気的特性を有する第１の調整用出力トランジスタ、および、前記入力端子の入力信号に応じて前記第１の調整用出力トランジスタを駆動する、前記第１の回路定数と同じ回路定数を有する第１の調整用プリバッファを備える、第１の調整用出力回路と、
   前記出力端子と接続され、前記基準出力トランジスタ及び前記第１の調整用出力トランジスタと並列に接続され、前記第１の電気的特性と異なる第２の電気的特性を有する第２の調整用出力トランジスタ、および、前記入力端子の入力信号に応じて前記第２の調整用出力トランジスタを駆動する、前記第１の回路定数とは異なる第２の回路定数を有する第２の調整用プリバッファを備える、第２の調整用出力回路と、を備える、
   請求項１に記載の出力電流切替可能なＩ／Ｏセル。
5. 前記出力電流をハイ・インピーダンス状態にするか、あるいは、前記入力信号の論理値に応じたＨ／Ｌのレベルにするか、を指示する制御信号が入力されており、
   前記制御信号が、前記出力電流を前記入力信号の論理値に応じたＨ／Ｌのレベルにすることを指示するとき、前記入力信号の論理値に応じて、前記基準プリバッファ及び前記調整用プリバッファが制御される、
   請求項１乃至４のいずれか一項に記載の出力電流切替可能なＩ／Ｏセル。
6. 前記基準出力トランジスタ及び１又は複数の前記調整用出力トランジスタは、Ｎｃｈトランジスタ及びＰｃｈトランジスタを夫々備え、
   前記ゲート電圧検出制御回路は、前記入力信号のＨからＬへの切り替えに応じて、前記出力電流をＨからＬへ変化させる際、前記Ｐｃｈトランジスタへ印加するＰｃｈゲート電圧が全てＨになってから、前記Ｎｃｈトランジスタへ印加するＮｃｈゲート電圧をＨにするように、前記基準プリバッファ及び１又は複数の前記調整用プリバッファに、Ｎｃｈ用タイミング制御信号を出力する、
   請求項１乃至５のいずれか一項に記載の出力電流切替可能なＩ／Ｏセル。
7. 前記基準出力トランジスタ及び１又は複数の前記調整用出力トランジスタは、Ｎｃｈトランジスタ、及びＰｃｈトランジスタを夫々備え、
   前記ゲート電圧検出制御回路は、前記入力信号のＬからＨへの切り替えに応じて、前記出力電流をＬからＨへ変化させる際、前記Ｎｃｈトランジスタへ印加するＮｃｈゲート電圧が全てＬになってから、前記Ｐｃｈトランジスタへ印加するＰｃｈゲート電圧をＬにするように、前記基準プリバッファ及び１又は複数の前記調整用プリバッファに、Ｐｃｈ用タイミング制御信号を出力する、
   請求項１乃至５のいずれか一項に記載の出力電流切替可能なＩ／Ｏセル。
8. 前記基準出力トランジスタ及び１又は複数の前記調整用出力トランジスタは、Ｎｃｈトランジスタ、及びＰｃｈトランジスタを夫々備え、
   前記ゲート電圧検出制御回路は、前記入力信号のＨからＬへの切り替えに応じて、前記出力電流をＨからＬへ変化させる際、前記Ｐｃｈトランジスタへ印加するＰｃｈゲート電圧が全てＨになってから、前記Ｎｃｈトランジスタへ印加するＮｃｈゲート電圧をＨにするように、前記基準プリバッファ及び１又は複数の前記調整用プリバッファに、Ｎｃｈ用タイミング制御信号を出力し、
   前記ゲート電圧検出制御回路は、前記入力信号のＬからＨへの切り替えに応じて、前記出力電流をＬからＨへ変化させる際、前記Ｎｃｈトランジスタへ印加するＮｃｈゲート電圧が全てＬになってから、前記Ｐｃｈトランジスタへ印加するＰｃｈゲート電圧をＬにするように、前記基準プリバッファ及び１又は複数の前記調整用プリバッファに、Ｐｃｈ用タイミング制御信号を出力する
   前記ゲート電圧検出制御回路は、前記Ｐｃｈトランジスタを夫々駆動制御する全てのＰｃｈゲート電圧が入力され、全ての前記Ｐｃｈゲート電圧がＨのときに、Ｌレベルの前記Ｎｃｈ用タイミング制御信号を出力する検出用ＮＡＮＤ回路と、前記Ｎｃｈトランジスタに印加されるＮｃｈゲート電圧が入力され、全ての前記Ｎｃｈゲート電圧がＬのときに、Ｈレベルの前記Ｐｃｈ用タイミング制御信号を出力する検出用ＮＯＲ回路と、を備える、
   請求項１乃至５のいずれか一項に記載の出力電流切替可能なＩ／Ｏセル。
9. 前記ゲート電圧検出制御回路は、前記Ｎｃｈ用タイミング制御信号の出力を遅延させる遅延回路と、前記Ｐｃｈ用タイミング制御信号の出力を遅延させる遅延回路と、を含んでおり、
   全てのトランジスタを一時的にＯＦＦにする期間を所定時間作成する、
   請求項８に記載の出力電流切替可能なＩ／Ｏセル。
10. 前記基準プリバッファ及び１又は複数の前記調整用プリバッファは、
    前記入力信号と、前記制御信号又は前記制御信号に対応する信号と、前記Ｐｃｈ用タイミング制御信号とが入力され、前記Ｐｃｈトランジスタへ印加する前記Ｐｃｈゲート電圧を出力するＮＡＮＤ回路と、
    前記入力信号と、前記制御信号又は前記制御信号に対応する信号と、前記Ｎｃｈ用タイミング制御信号とが入力され、前記Ｎｃｈトランジスタへ印加する前記Ｎｃｈゲート電圧を出力するＮＯＲ回路と、を夫々備える、
    請求項８又は９に記載の出力電流切替可能なＩ／Ｏセル。
11. 前記Ｉ／Ｏセルに接続される外部の回路から、前記調整用出力トランジスタの活性、非活性を指示する出力ドライブ能力切替信号が入力され、
    前記出力ドライブ能力切替信号と、前記制御信号とが入力され、前記調整用出力トランジスタを活性化させることが指示されるとき、前記制御信号に対応する信号を前記調整用プリバッファへ出力する出力制御回路を備える、
    請求項２又は３に記載の出力電流切替可能なＩ／Ｏセル。
12. 前記Ｉ／Ｏセルに接続される外部の回路から、前記第１の調整用出力トランジスタ、前記第２の調整用出力トランジスタの活性、非活性を指示する第１の出力ドライブ能力切替信号及び第２の出力ドライブ能力切替信号が入力され、
    前記第１の出力ドライブ能力切替信号と、前記制御信号とが入力され、前記第１の調整用出力トランジスタを活性化させることが指示されるとき、前記制御信号に対応する信号を前記第１の調整用プリバッファへ出力する第１の出力制御回路と、
    前記第２の出力ドライブ能力切替信号と、前記制御信号とが入力され、前記第２の調整用出力トランジスタを活性化させることが指示されるとき、前記制御信号に対応する信号を前記第２の調整用プリバッファへ出力する第２の出力制御回路を備える、
    請求項４に記載の出力電流切替可能なＩ／Ｏセル。
13. 前記出力ドライブ能力切替信号をラッチして、前記出力制御回路を介して、前記調整用プリバッファへ出力するラッチ回路と、
    前記出力ドライブ能力切替信号をラッチするタイミングを生成するワンショット回路と、をさらに備える、
    請求項１１に記載の出力電流切替可能なＩ／Ｏセル。
14. 前記第１の出力ドライブ能力切替信号をラッチして、前記第１の出力制御回路を介して、前記第１の調整用プリバッファへ出力する第１のラッチ回路と、
    前記第２の出力ドライブ能力切替信号をラッチして、前記第２の出力制御回路を介して、前記第２の調整用プリバッファへ出力する第２のラッチ回路と、
    前記第１のラッチ回路及び前記第２のラッチ回路において、前記第１の出力ドライブ能力切替信号及び／又は前記第２の出力ドライブ能力切替信号をラッチするタイミングを生成するワンショット回路と、をさらに備える、
    請求項１２に記載の出力電流切替可能なＩ／Ｏセル。
15. 前記基準出力トランジスタ及び１又は複数の前記調整用出力トランジスタは、Ｎｃｈトランジスタ及びＰｃｈトランジスタを夫々備え、
    前記ゲート電圧検出制御回路は、前記入力信号のＨからＬへの切り替えに応じて、前記出力電流をＨからＬへ変化させる際、前記Ｐｃｈトランジスタへ印加するＰｃｈゲート電圧が全てＨになってから、前記Ｎｃｈトランジスタへ印加するＮｃｈゲート電圧をＨにするように、前記基準プリバッファ及び１又は複数の前記調整用プリバッファに、Ｎｃｈ用タイミング制御信号を出力し、
    前記Ｉ／Ｏセルは、前記Ｎｃｈ用タイミング制御信号の変化を遅らせるＰｃｈタイミング調整回路をさらに備える、
    請求項１３又は１４に記載の出力電流切替可能なＩ／Ｏセル。
16. 前記基準出力トランジスタ及び１又は複数の前記調整用出力トランジスタは、Ｎｃｈトランジスタ、及びＰｃｈトランジスタを夫々備え、
    前記ゲート電圧検出制御回路は、前記入力信号のＬからＨへの切り替えに応じて、前記出力電流をＬからＨへ変化させる際、前記Ｎｃｈトランジスタへ印加するＮｃｈゲート電圧が全てＬになってから、前記Ｐｃｈトランジスタへ印加するＰｃｈゲート電圧をＬにするように、前記基準プリバッファ及び１又は複数の前記調整用プリバッファに、Ｐｃｈ用タイミング制御信号を出力し、
    前記Ｉ/Ｏセルは、前記Ｐｃｈ用タイミング制御信号の変化を遅らせるＮｃｈタイミング調整回路をさらに備える、
    請求項１３又は１４に記載の出力電流切替可能なＩ／Ｏセル。
17. 前記調整用出力回路は、
    前記出力端子と接続され、前記基準出力トランジスタ、前記第１の調整用出力トランジスタ、及び前記第２の調整用出力トランジスタと並列に接続され、前記第１の電気的特性及び前記第２の電気的特性とは異なる第３の電気的特性を有する第３の調整用出力トランジスタ、および、前記入力端子の入力信号に応じて前記第３の調整用出力トランジスタを駆動する、前記第１の回路定数及び第２の回路定数とは異なる第３の回路定数を有する第３の調整用プリバッファを備える第３の調整用出力回路を、さらに備える、
    請求項４、１２、又は１４に記載の出力電流切替可能なＩ／Ｏセル。
18. 出力端子及びイネーブル端子と接続される、Ｐｃｈトランジスタ及びＮｃｈトランジスタを含む基準出力トランジスタ、および、前記出力端子と接続され、前記基準出力トランジスタと並列に接続され、前記基準出力トランジスタと電気的特性が同じ又は異なる、Ｐｃｈトランジスタ及びＮｃｈトランジスタを含む１又は複数の調整用出力トランジスタを備えるＩ／Ｏセルの出力切替方法であって、
    入力信号に応じて出力電圧の切り替えを実施する際、
    全てのトランジスタへ印加されるゲート電圧の監視するステップと、
    監視したゲート電圧により一方のチャンネルのトランジスタが全てＯＦＦしたことを検出するステップと、
    前記検出した後に、他方のチャンネルのトランジスタをＯＮさせて、出力電圧を切り替えるステップと、を有する、
    Ｉ／Ｏセルの出力切替方法。

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