JP2014103485A - スイッチ駆動回路 - Google Patents

Abstract

【課題】デッドタイムを適切に設定する。
【解決手段】スイッチ駆動回路２０は、入力電圧Ｖｉの印加端と接地電圧ＧＮＤの印加端との間に直列接続されたスイッチ１１及び１２を相補的にオン／オフさせるようにスイッチ信号Ｓ１及びＳ２を生成するスイッチ信号生成部２３と、スイッチ信号Ｓ１及びＳ２の入力を受けてゲート信号Ｇ１及びＧ２を生成するドライバ部２１及び２２と；スイッチ１１及び１２をいずれもオフとするデッドタイムＴｄ１及びＴｄ２を設定するデッドタイム設定部２４と、を有し、ドライバ部２１及び２２の少なくとも一方は、スルーレート設定信号Ｓｃに応じてゲート信号Ｇ１及びＧ２のスルーレートを変化させるスルーレート設定部を含み、デッドタイム設定部２４は、スルーレート設定信号Ｓｃと入力電圧Ｖｉの少なくとも一方に応じて、デッドタイムＴｄ１及びＴｄ２の少なくとも一方を可変制御する。
【選択図】図１

Description

本発明は、スイッチ駆動回路に関する。

従来より、異なる２電位間に直列接続された第１スイッチと第２スイッチを相補的にオン／オフさせるスイッチ駆動回路では、各スイッチのオン／オフ状態を切り替える際に、貫通電流の防止を目的として、双方のスイッチをいずれもオフとするデッドタイム（同時オン防止期間）が設けられている（例えば、特許文献１を参照）。

また、従来より、スイッチをオン／オフさせるゲート信号のスルーレートを調整することが可能な出力ドライバ回路も開示されている（例えば、特許文献２を参照）。

特開２０１０−１７８４３７号公報 特開２００６−３２５２５６号公報

上記デッドタイムには、スイッチ（ＭＯＳＦＥＴ［metal oxide semiconductor field effect transistor］やＩＧＢＴ［insulated gate bipolar transistor］など）に寄生するボディダイオードに電流が流れるので、その順方向降下電圧に起因する電力損失が発生する。従って、効率向上（消費電力低減）を鑑みると、デッドタイムはできるだけ短い方が望ましい。しかしながら、デッドタイムを短く設定し過ぎると、第１スイッチと第２スイッチが同時オンしやすくなるので、貫通電流を生じる危険性が高まる。そのため、デッドタイムは、効率向上と安全性確保の双方を考慮しつつ、適切な長さに設定することが重要となる。

ところで、貫通電流を防止するために必要となる最小限のデッドタイムは、種々の回路条件（スルーレートや入力電圧など）によって変化する。しかしながら、従来のスイッチ駆動回路では、予め想定された一定の回路条件の下で、デッドタイムが固定的に設定されていた。そのため、回路条件が変わるとデッドタイムの過不足を生じるおそれがあった。

本発明は、本願の発明者により見出された上記の問題点に鑑み、デッドタイムを適切に設定することのできるスイッチ駆動回路を提供することを目的とする。

上記目的を達成するために、本明細書中に開示されているスイッチ駆動回路は、第１端が第１電圧の印加端に接続された第１スイッチと、第１端が前記第１スイッチの第２端に接続されて第２端が前記第１電圧よりも低い第２電圧の印加端に接続された第２スイッチと、を相補的にオン／オフさせるように、第１スイッチ信号と第２スイッチ信号を生成するスイッチ信号生成部と；前記第１スイッチ信号の入力を受けて前記第１スイッチをオン／オフさせるための第１ゲート信号を生成する第１ドライバ部と；前記第２スイッチ信号の入力を受けて前記第２スイッチをオン／オフさせるための第２ゲート信号を生成する第２ドライバ部と；前記第１スイッチがオフされてから前記第２スイッチがオンされるまでの第１デッドタイム、及び、前記第２スイッチがオフされてから前記第１スイッチがオンされるまでの第２デッドタイムを各々設定するデッドタイム設定部と；を有し、前記第１ドライバ部及び前記第２ドライバ部の少なくとも一方は、スルーレート設定信号に応じて各ゲート信号のスルーレートを変化させるスルーレート設定部を含み、前記デッドタイム設定部は、前記スルーレート設定信号と前記第１電圧の少なくとも一方に応じて、前記第１デッドタイム及び前記第２デッドタイムの少なくとも一方を可変制御する構成（第１の構成）とされている。

なお、第１の構成から成るスイッチ駆動回路において、前記デッドタイム設定部は、前記スルーレートが速いほど、ないしは、前記第１電圧が低いほど、前記第１デッドタイム及び前記第２デッドタイムを短縮する構成（第２の構成）にするとよい。

また、第２の構成から成るスイッチ駆動回路において、前記デッドタイム設定部は、前記第１ゲート信号に前記第１デッドタイム相当の遅延を与えて第１遅延ゲート信号を生成する第１遅延部と、前記第２ゲート信号に前記第２デッドタイム相当の遅延を与えて第２遅延ゲート信号を生成する第２遅延部と、を含み、前記スイッチ信号生成部は、基準スイッチ信号と前記第１遅延ゲート信号とを論理合成することにより、前記第１スイッチがオフされてから前記第１デッドタイムの経過後に前記第２スイッチがオンされるように前記第２スイッチ信号を生成する一方、前記基準スイッチ信号と前記第２遅延ゲート信号とを論理合成することにより、前記第２スイッチがオフされてから前記第２デッドタイムの経過後に前記第１スイッチがオンされるように前記第１スイッチ信号を生成する構成（第３の構成）にするとよい。

また、第３の構成から成るスイッチ駆動回路において、前記第１遅延部及び前記第２遅延部の少なくとも一方は、前記スルーレート制御信号と前記第１電圧の少なくとも一方に応じて、各ゲート信号に与える遅延を可変制御する構成（第４の構成）にするとよい。

また、第４の構成から成るスイッチ駆動回路において、前記遅延の大きさは、キャパシタの両端間電圧が放電開始から所定の時定数を持って閾値を下回るまでの放電時間によって決定される構成（第５の構成）にするとよい。

また、第５の構成から成るスイッチ駆動回路において、前記キャパシタの容量値は、前記スルーレート設定信号によって可変制御される構成（第６の構成）にするとよい。

また、第５または第６の構成から成るスイッチ駆動回路において、前記キャパシタは、放電開始前にその両端間電圧が前記第１電圧となるまで充電される構成（第７の構成）にするとよい。

また、第１〜第７いずれかの構成から成るスイッチ駆動回路において、前記スルーレート設定部は、前記スルーレート設定信号に応じてプリドライバの出力抵抗値を可変制御する構成（第８の構成）にするとよい。

また、第１〜第７いずれかの構成から成るスイッチ駆動回路において、前記スルーレート設定部は、前記スルーレート設定信号に応じて複数候補中から駆動すべきプリドライバを決定する構成（第９の構成）にするとよい。

また、本明細書中に開示されているスイッチ駆動装置は、第１スイッチと第２スイッチを含むスイッチ出力段と、前記スイッチ出力段を駆動する第１〜第９いずれかの構成から成るスイッチ駆動回路と、を有する構成（第１０の構成）とされている。

また、本明細書中に開示されているスイッチングレギュレータは、第１０の構成から成るスイッチ駆動装置を有し、スイッチ出力段を駆動して入力電圧から出力電圧を生成する構成（第１１の構成）とされている。

また、本明細書中に開示されているモータドライバは、第１０の構成から成るスイッチ駆動装置を有し、スイッチ出力段を駆動してモータに駆動電流を供給する構成（第１２の構成）とされている。

また、本明細書中に開示されている電子機器は、第１１の構成から成るスイッチングレギュレータ、若しくは、第１２の構成から成るモータドライバを有する構成（第１３の構成）とされている。

本発明によれば、デッドタイムを適切に設定することのできるスイッチ駆動回路を提供することが可能となる。

降圧型スイッチングレギュレータの一構成例を示すブロック図 デッドタイム付与動作の一例を示すタイミングチャート 遅延部２４１の一構成例を回路図 遅延ゲート信号Ｇ１ｄの第１生成例を示すタイミングチャート デッドタイムＴｄ１の第１調整例を示すタイミングチャート 遅延ゲート信号Ｇ１ｄの第２生成例を示すタイミングチャート デッドタイムＴｄ１の第２調整例を示すタイミングチャート キャパシタＡ６の一構成例を示す回路図 ドライバ部２１及び２２の第１構成例を示す回路図 ドライバ部２１及び２２の第２構成例を示す回路図 ドライバ部２１のスルーレート調整例を示す波形図 ドライバ部２２のスルーレート調整例を示す波形図 テレビの一構成例を示すブロック図 テレビの正面図 テレビの側面図 テレビの背面図 昇圧型スイッチングレギュレータの一構成例を示すブロック図 モータドライバの一構成例を示すブロック図

＜降圧型スイッチングレギュレータ＞
図１は、降圧型スイッチングレギュレータの一構成例を示すブロック図である。本構成例の降圧型スイッチングレギュレータａは、半導体装置１と、これに外付けされる種々のディスクリート部品（コイルＬ１、キャパシタＣ１、抵抗Ｒ１及びＲ２）と、を有する。

半導体装置１は、スイッチ出力段１０とスイッチ駆動回路２０を集積化したスイッチングレギュレータＩＣ（スイッチ駆動装置に相当）であり、外部との電気的な接続を確立するために、少なくとも外部端子Ｔ１〜Ｔ５を有する。半導体装置１の外部において、外部端子（電源端子）Ｔ１は、入力電圧Ｖｉの印加端に接続されている。外部端子（スイッチ端子）Ｔ２は、コイルＬ１の第１端（スイッチ電圧Ｖｓｗの印加端）に接続されている。コイルＬ１の第２端、キャパシタＣ１の第１端、及び、抵抗Ｒ１の第１端は、いずれも出力電圧Ｖｏの印加端に接続されている。キャパシタＣ１の第２端は、接地電圧ＧＮＤの印加端に接続されている。コイルＬ１とキャパシタＣ１は、外部端子Ｔ２に現れる矩形波状のスイッチ電圧Ｖｓｗを整流及び平滑して出力電圧Ｖｏを生成する整流平滑部として機能する。抵抗Ｒ１の第２端、及び、抵抗Ｒ２の第１端は、いずれも、半導体装置１の外部端子（帰還端子）Ｔ４に接続されている。抵抗Ｒ２の第２端は、接地電圧ＧＮＤの印加端に接続されている。抵抗Ｒ１及びＲ２は、互いの接続ノードから帰還電圧Ｖｆｂ（出力電圧Ｖｏの分圧電圧）を出力する帰還電圧生成部として機能する。外部端子（接地端子）Ｔ３は、接地電圧ＧＮＤの印加端に接続されている。外部端子（スルーレート設定端子）Ｔ５は、スルーレート設定信号Ｓｃの印加端に接続されている。

スイッチ出力段１０は、スイッチ１１（Ｐチャネル型ＭＯＳ電界効果トランジスタ）とスイッチ１２（Ｎチャネル型ＭＯＳ電界効果トランジスタ）を含む。スイッチ１１の第１端（ソース）は、外部端子Ｔ１（入力電圧Ｖｉの印加端）に接続されている。スイッチ１１の第２端（ドレイン）とスイッチ１２の第１端（ドレイン）は、いずれも外部端子Ｔ２に接続されている。スイッチ１２の第２端（ソース）は、外部端子Ｔ３（接地電圧ＧＮＤの印加端）に接続されている。スイッチ１１及び１２の制御端（ゲート）は、それぞれ、ゲート信号Ｇ１及びＧ２の印加端に接続されている。スイッチ１１は、ゲート信号Ｇ１がハイレベルであるときにオフとなり、ゲート信号Ｇ１がローレベルであるときにオンとなる。一方、スイッチ１２は、ゲート信号Ｇ２がローレベルであるときにオフとなり、ゲート信号Ｇ２がハイレベルであるときにオンとなる。

スイッチ駆動回路２０は、スイッチ出力段１０を駆動する回路ブロックであり、ドライバ部２１及び２２と、スイッチ信号生成部２３と、デッドタイム設定部２４と、を含む。

ドライバ部２１は、スイッチ信号Ｓ１の入力を受けてスイッチ１１をオン／オフさせるためのゲート信号Ｇ１を生成する。一方、ドライバ部２２は、スイッチ信号Ｓ２の入力を受けてスイッチ１２をオン／オフさせるためのゲート信号Ｇ２を生成する。なお、ドライバ部２１及び２２は、スルーレート設定信号Ｓｃに応じてゲート信号Ｇ１及びＧ２のスルーレートを各々変化させるスルーレート設定部を含む。この点については後述する。

スイッチ信号生成部２３は、スイッチ１１及び１２を相補的（排他的）にオン／オフさせるようにスイッチ信号Ｓ１及びＳ２を生成する回路ブロックであり、制御部２３１と、ＯＲゲート２３２と、ＡＮＤゲート２３３とを含む。なお、本明細書中で用いられる「相補的（排他的）」という文言は、スイッチ１１及び１２のオン／オフが完全に逆転している場合のほか、貫通電流防止の観点から、スイッチ１１及び１２のオン／オフ遷移タイミングに所定の遅延が与えられている場合（デッドタイムが設けられている場合）も含む。

制御部２３１は、帰還電圧Ｖｆｂが所定の目標値と一致するように、基準スイッチ信号Ｓ０を生成する。基準スイッチ信号Ｓ０の生成手法については、公知の出力帰還制御（ＰＷＭ［pulse width modulation］制御やＰＦＭ［pulse frequency modulation］制御）を適用すれば足りるため、詳細な説明は割愛する。

ＯＲゲート２３２は、基準スイッチ信号Ｓ０と遅延ゲート信号Ｇ２ｄとの論理和演算を行うことにより、スイッチ信号Ｓ１を生成する。従って、スイッチ信号Ｓ１は、基準スイッチ信号Ｓ０と遅延ゲート信号Ｇ２ｄのうち、少なくとも一方がハイレベルであるときにハイレベルとなり、双方がローレベルであるときにローレベルとなる。

ＡＮＤゲート２３３は、基準スイッチ信号Ｓ０と遅延ゲート信号Ｇ１ｄとの論理積演算を行うことにより、スイッチ信号Ｓ２を生成する。従って、スイッチ信号Ｓ２は、基準スイッチ信号Ｓ０と遅延ゲート信号Ｇ２ｄのうち、少なくとも一方がローレベルであるときにローレベルとなり、双方がハイレベルであるときにハイレベルとなる。

デッドタイム設定部２４は、スイッチ１１がオフされてからスイッチ１２がオンされるまでのデッドタイムＴｄ１、及び、スイッチ１２がオフされてからスイッチ１１がオンされるまでのデッドタイムＴｄ２を各々設定する回路ブロックであり、遅延部２４１及び２４２を含む。

遅延部２４１は、ゲート信号Ｇ１にデッドタイムＴｄ１相当の遅延を与えて遅延ゲート信号Ｇ１ｄを生成する。一方、遅延部２４２は、ゲート信号Ｇ２にデッドタイムＴｄ２相当の遅延を与えて遅延ゲート信号Ｇ２ｄを生成する。

なお、本構成例のデッドタイム設定部２４は、スルーレート設定信号Ｓｃと入力電圧Ｖｉの双方に応じてデッドタイムＴｄ１（遅延部２４１においてゲート信号Ｇ１に与えられる遅延の大きさ）を可変制御する構成とされている。この点については後述する。

＜デッドタイム設定部＞
まず、基本的なデッドタイム付与動作について、図２を参照しながら詳細に説明する。図２は、デッドタイム付与動作の一例を示すタイミングチャートであり、上から順に、基準スイッチ信号Ｓ０、スイッチ信号Ｓ１（ゲート信号Ｇ１）、遅延ゲート信号Ｇ１ｄ、スイッチ信号Ｓ２（ゲート信号Ｇ２）、遅延ゲート信号Ｇ２ｄ、及び、スイッチ電圧Ｖｓｗが描写されている。なお、図中のパルスエッジに付した番号（１）〜（１０）は、論理レベルの変遷順序を示している。

時刻ｔ１１において、基準スイッチ信号Ｓ０がハイレベルに立ち上がると、スイッチ信号Ｓ１（ゲート信号Ｇ１）がハイレベルに立ち上がるので、スイッチ１１がオフとなる。一方、時刻ｔ１１の時点では、遅延ゲート信号Ｇ１ｄがローレベルに維持されるので、スイッチ信号Ｓ２（ゲート信号Ｇ２）はハイレベルに立ち上がらず、スイッチ１２はオフのままとなる。その結果、スイッチ１１及び１２は同時オフ状態となる。このとき、スイッチ１２に寄生するボディダイオードには、外部端子Ｔ３から外部端子Ｔ２に向けて電流が流れるので、スイッチ電圧Ｖｓｗは、接地電圧ＧＮＤよりもボディダイオードの順方向降下電圧Ｖｆだけ低い負電圧（＝ＧＮＤ−Ｖｆ）まで低下する。

時刻ｔ１１からデッドタイムＴｄ１が経過し、時刻ｔ１２において、遅延ゲート信号Ｇ１ｄがハイレベルに立ち上がると、スイッチ信号Ｓ２（ゲート信号Ｇ２）がハイレベルに立ち上がるので、スイッチ１２がオンとなる。その結果、スイッチ電圧Ｖｓｗはほぼ接地電圧ＧＮＤまで上昇する。

その後、時刻ｔ１３には、遅延ゲート信号Ｇ２ｄがハイレベルに立ち上がる。ただし、この時点では、既にスイッチ信号Ｓ１がハイレベルに立ち上がっているので、スイッチ１１のオン／オフ状態に変化は生じない。

一方、時刻ｔ１４において、基準スイッチ信号Ｓ０がローレベルに立ち下がると、スイッチ信号Ｓ２（ゲート信号Ｇ２）がローレベルに立ち下がるので、スイッチ１２がオフとなる。一方、時刻ｔ１４の時点では、遅延ゲート信号Ｇ２ｄがハイレベルに維持されるので、スイッチ信号Ｓ１（ゲート信号Ｇ１）はローレベルに立ち下がらず、スイッチ１１はオフのままとなる。その結果、スイッチ１１及び１２は同時オフ状態となる。このとき、スイッチ１２に寄生するボディダイオードには、外部端子Ｔ３から外部端子Ｔ２に向けて電流が流れるので、スイッチ電圧Ｖｓｗは、接地電圧ＧＮＤよりもボディダイオードの順方向降下電圧Ｖｆだけ低い負電圧（＝ＧＮＤ−Ｖｆ）まで低下する。

時刻ｔ１４からデッドタイムＴｄ２が経過し、時刻ｔ１５において、遅延ゲート信号Ｇ２ｄがローレベルに立ち下がると、スイッチ信号Ｓ１（ゲート信号Ｇ１）がローレベルに立ち下がるので、スイッチ１１がオンとなる。その結果、スイッチ電圧Ｖｓｗはほぼ入力電圧Ｖｉまで上昇する。

その後、時刻ｔ１６には、遅延ゲート信号Ｇ１ｄがローレベルに立ち下がる。ただし、この時点では、既にスイッチ信号Ｓ２がローレベルに立ち下がっているので、スイッチ１２のオン／オフ状態に変化は生じない。

このように、スイッチ信号生成部２３は、基準スイッチ信号Ｓ０と遅延ゲート信号Ｇ１ｄとを論理合成することにより、スイッチ１１がオフされてからデッドタイムＴｄ１の経過後にスイッチ１２がオンされるようにスイッチ信号Ｓ２を生成する一方、基準スイッチ信号Ｓ０と遅延ゲート信号Ｇ２ｄとを論理合成することにより、スイッチ１２がオフされてからデッドタイムＴｄ２の経過後にスイッチ１１がオンされるようにスイッチ信号Ｓ１を生成する。このような構成とすることにより、スイッチ１１及び１２の同時オンを回避して、貫通電流の発生を防止することが可能となる。

次に、デッドタイムＴｄ１の調整機能を備えた遅延部２４１の構成及び動作について、詳細に説明する。

図３は、遅延部２４１の一構成例を回路図である。本構成例の遅延部２４１は、Ｐチャネル型ＭＯＳ電界効果トランジスタＡ１と、Ｎチャネル型ＭＯＳ電界効果トランジスタＡ２及びＡ３と、抵抗Ａ４及びＡ５と、キャパシタＡ６と、インバータＡ７及びＡ８と、を含んでいる。

トランジスタＡ１のソースは、入力電圧Ｖｉの印加端に接続されている。トランジスタＡ１のドレインは、トランジスタＡ３のゲートに接続されている。トランジスタＡ１のゲートは、ゲート信号Ｇ１の印加端に接続されている。トランジスタＡ２のドレインは、抵抗Ａ４を介してトランジスタＡ３のゲート（電圧Ｖ１の印加端）に接続されている。トランジスタＡ２のソースは、接地端に接続されている。トランジスタＡ２のゲートは、ゲート信号Ｇ１の印加端に接続されている。キャパシタＡ６の第１端は、トランジスタＡ３のゲートに接続されている。キャパシタＡ６の第２端は、接地端に接続されている。なお、キャパシタＡ６の容量値は、スルーレート設定信号Ｓｃによって可変制御される。より具体的に述べると、キャパシタＡ６の容量値は、ゲート信号Ｇ１及びＧ２のスルーレートが速いほど小さくなり、ゲート信号Ｇ１及びＧ２のスルーレートが遅いほど大きくなる。トランジスタＡ３のソースは、インバータＡ７の入力端と抵抗Ａ５の第１端との接続ノード（電圧Ｖ２の印加端）に接続されている。抵抗Ａ５の第２端は、入力電圧Ｖｉの印加端に接続されている。トランジスタＡ３のソースは、接地端に接続されている。インバータＡ７の出力端は、インバータＡ８の入力端に接続されている。インバータＡ８の出力端は、遅延ゲート信号Ｇ１ｄの印加端に接続されている。

図４は、遅延ゲート信号Ｇ１ｄの第１生成例を示すタイミングチャートであり、上から順に、ゲート信号Ｇ１、電圧Ｖ１及びＶ２、並びに、遅延ゲート信号Ｇ１ｄが描写されている。なお、図４では、スルーレート設定信号Ｓｃが一定値であり、入力電圧Ｖｉが変動値ＶｉＨ／ＶｉＬ（ただしＶｉＨ＞ＶｉＬ）である場合を例に挙げて説明を行う。

時刻ｔ２１において、ゲート信号Ｇ１がハイレベルに立ち上がると、トランジスタＡ１がオフとなり、トランジスタＡ２がオンとなる。従って、キャパシタＡ６の両端間に蓄えられていた電圧Ｖ１は、抵抗Ａ４の抵抗値ＲとキャパシタＡ６の容量値Ｃに応じた時定数τ（＝Ｒ×Ｃ）で放電される。なお、時刻ｔ２１の時点では、電圧Ｖ１がトランジスタＡ３のオンスレッショルド電圧Ｖｔｈを上回っているので、トランジスタＡ３はオンされたままとなる。従って、電圧Ｖ２はローレベルに維持された状態となり、延いては、遅延ゲート信号Ｇ１ｄもローレベルに維持された状態となる。

時刻ｔ２２において、電圧Ｖ１がトランジスタＡ３のオンスレッショルド電圧Ｖｔｈを下回ると、トランジスタＡ３がオフとなるので、電圧Ｖ２がハイレベルに立ち上がり、延いては、遅延ゲート信号Ｇ１ｄもハイレベルに立ち上がる。

ここで、ゲート信号Ｇ１がハイレベルに立ち上がってから遅延ゲート信号Ｇ１ｄがハイレベルに立ち上がるまでの遅延時間（ゲート信号Ｇ１がハイレベルに立ち上がってからゲート信号Ｇ２がハイレベルに立ち上がるまでのデッドタイムＴｄ１に相当）は、キャパシタＡ６の放電が開始されてから電圧Ｖ１がトランジスタＡ３のオンスレッショルド電圧Ｖｔｈを下回るまでの放電時間によって決定される。この放電時間は、入力電圧Ｖｉが高いほど長くなり入力電圧Ｖｉが低いほど短くなる。例えば、Ｖｉ＝ＶｉＨである場合には、Ｔｄ１＝Ｔｄ１Ｈとなり（実線）、Ｖｉ＝ＶｉＬである場合には、Ｔｄ１＝Ｔｄ１Ｌ（＜Ｔｄ１Ｈ）となる（破線）。

時刻ｔ２３において、ゲート信号Ｇ１がローレベルに立ち下がると、トランジスタＡ１がオンとなり、トランジスタＡ２がオフとなる。トランジスタＡ１のドレインには、抵抗が接続されていないので、キャパシタＡ６は、電圧Ｖ１が入力電圧Ｖｉとなるまで速やかに充電される。その結果、トランジスタＡ３が遅滞なくオンとなるので、電圧Ｖ２がローレベルに立ち下がり、延いては、遅延ゲート信号Ｇ１ｄもローレベルに立ち下がる。

図５は、デッドタイムＴｄ１の第１調整例を示すタイミングチャートであり、上から順に、ゲート信号Ｇ１及びＧ２、並びに、スイッチ電圧Ｖｓｗが描写されている。なお、図５では、スルーレート設定信号Ｓｃが一定値であり、入力電圧Ｖｉが変動値ＶｉＨ／ＶｉＬ（ただしＶｉＨ＞ＶｉＬ）である場合を例に挙げて説明を行う。

図５で示すように、スイッチ電圧Ｖｓｗがハイレベルからローレベルに低下するまでの所要時間は、入力電圧Ｖｉが高いほど長くなり（実線）、入力電圧Ｖｉが低いほど短くなる（破線）。そこで、デッドタイム設定部２４は、入力電圧Ｖｉが高いほどデッドタイムＴｄ１を延長し（Ｔｄ１＝Ｔｄ１Ｈ）、入力電圧Ｖｉが低いほどデッドタイムＴｄ１を短縮する（Ｔｄ１＝Ｔｄ１Ｌ）。このようなデッドタイムＴｄ１の可変制御を行うことにより、入力電圧Ｖｉに応じてデッドタイムＴｄ１を適切に設定することができるので、効率向上と安全性確保の双方を両立することが可能となる。

図６は、遅延ゲート信号Ｇ１ｄの第２生成例を示すタイミングチャートであり、上から順に、ゲート信号Ｇ１、電圧Ｖ１及びＶ２、並びに、遅延ゲート信号Ｇ１ｄが描写されている。なお、図６では、スルーレート設定信号Ｓｃ（延いては、キャパシタＡ６の容量値Ｃ）が可変値であり、入力電圧Ｖｉが固定値である場合を例に挙げて説明を行う。

時刻ｔ３１において、ゲート信号Ｇ１がハイレベルに立ち上がると、トランジスタＡ１がオフとなり、トランジスタＡ２がオンとなる。従って、キャパシタＡ６の両端間に蓄えられていた電圧Ｖ１は、抵抗Ａ４の抵抗値ＲとキャパシタＡ６の容量値Ｃに応じた時定数τ（＝Ｒ×Ｃ）で放電される。なお、時刻ｔ３１の時点では、電圧Ｖ１がトランジスタＡ３のオンスレッショルド電圧Ｖｔｈを上回っているので、トランジスタＡ３はオンされたままとなる。従って、電圧Ｖ２はローレベルに維持された状態となり、延いては、遅延ゲート信号Ｇ１ｄもローレベルに維持された状態となる。

時刻ｔ３２において、電圧Ｖ１がトランジスタＡ３のオンスレッショルド電圧Ｖｔｈを下回ると、トランジスタＡ３がオフとなるので、電圧Ｖ２がハイレベルに立ち上がり、延いては、遅延ゲート信号Ｇ１ｄもハイレベルに立ち上がる。

ここで、ゲート信号Ｇ１がハイレベルに立ち上がってから遅延ゲート信号Ｇ１ｄがハイレベルに立ち上がるまでの遅延時間（ゲート信号Ｇ１がハイレベルに立ち上がってからゲート信号Ｇ２がハイレベルに立ち上がるまでのデッドタイムＴｄ１に相当）は、キャパシタＡ６の放電が開始されてから電圧Ｖ１がトランジスタＡ３のオンスレッショルド電圧Ｖｔｈを下回るまでの放電時間によって決定される。この放電時間は、キャパシタＡ６の容量値Ｃが大きいほど長くなり、キャパシタＡ６の容量値Ｃが小さいほど短くなる。

例えば、スルーレート設定信号Ｓｃを用いてゲート信号Ｇ１及びＧ２のスルーレートが遅い値に設定されている場合には、それに合わせてキャパシタＡ６の容量値Ｃが大きい値に設定されることにより、Ｔｄ１＝Ｔｄ１Ｓとなる（実線）。一方、スルーレート設定信号Ｓｃを用いてゲート信号Ｇ１及びＧ２のスルーレートが速い値に設定されている場合には、それに合わせてキャパシタＡ６の容量値Ｃが小さい値に設定されることにより、Ｔｄ１＝Ｔｄ１Ｆ（＜Ｔｄ１Ｓ）となる（破線）。

時刻ｔ３３において、ゲート信号Ｇ１がローレベルに立ち下がると、トランジスタＡ１がオンとなり、トランジスタＡ２がオフとなる。トランジスタＡ１のドレインには、抵抗が接続されていないので、キャパシタＡ６は、電圧Ｖ１が入力電圧Ｖｉとなるまで速やかに充電される。その結果、トランジスタＡ３が遅滞なくオンとなるので、電圧Ｖ２がローレベルに立ち下がり、延いては、遅延ゲート信号Ｇ１ｄもローレベルに立ち下がる。

図７は、デッドタイムＴｄ１の第２調整例を示すタイミングチャートであり、上から順に、ゲート信号Ｇ１及びＧ２、並びに、スイッチ電圧Ｖｓｗが描写されている。なお、図７では、スルーレート設定信号Ｓｃ（延いては、キャパシタＡ６の容量値Ｃ）が可変値であり、入力電圧Ｖｉが固定値である場合を例に挙げて説明を行う。

図７で示すように、スイッチ電圧Ｖｓｗがハイレベルからローレベルに低下するまでの所要時間は、スルーレートが遅いほど長くなり（実線）、スルーレートが速いほど短くなる（破線）。そこで、デッドタイム設定部２４は、スルーレートが遅いほどデッドタイムＴｄ１を延長し（Ｔｄ１＝Ｔｄ１Ｓ）、スルーレートが速いほどデッドタイムＴｄ１を短縮する（Ｔｄ１＝Ｔｄ１Ｆ）。このようなデッドタイムＴｄ１の可変制御を行うことにより、スルーレートに応じてデッドタイムＴｄ１を適切に設定することができるので、効率向上と安全性確保の双方を両立することが可能となる。

図８はキャパシタＡ６の一構成例を示す回路図である。本構成例のキャパシタＡ６は、キャパシタＡ６１〜Ａ６３と、Ｎチャネル型ＭＯＳ電界効果トランジスタＡ６４及びＡ６５と、を含む。なお、以下の説明では、キャパシタＡ６１及びＡ６２の容量値をいずれも１ｐＦとし、キャパシタＡ６３の容量値を２ｐＦとするが、各々の容量値はこれに限定されるものではない。また、キャパシタの並列数についても任意に増減が可能である。

キャパシタＡ６１〜Ａ６３の第１端は、いずれも電圧Ｖ１の印加端に接続されている。キャパシタＡ６１の第２端は、接地端に接続されている。キャパシタＡ６２の第２端は、トランジスタＡ６４のドレインに接続されている。トランジスタＡ６４のソースは、接地端に接続されている。トランジスタＡ６４のゲートは、スルーレート設定信号Ｓｃ１の印加端に接続されている。キャパシタＡ６３の第２端は、トランジスタＡ６５のドレインに接続されている。トランジスタＡ６５のソースは、接地端に接続されている。トランジスタＡ６５のゲートは、スルーレート設定信号Ｓｃ２の印加端に接続されている。

上記構成から成るキャパシタＡ６において、スルーレート設定信号Ｓｃ１及びＳｃ２がいずれもローレベルである場合、キャパシタＡ６の容量値Ｃは、キャパシタＡ６１の容量値（１ｐＦ）となる。また、スルーレート設定信号Ｓｃ１がハイレベルであり、スルーレート設定信号Ｓｃ２がローレベルである場合、キャパシタＡ６の容量値Ｃは、キャパシタＡ６１及びＡ６２の合成容量値（２ｐＦ＝１ｐＦ＋１ｐＦ）となる。また、スルーレート設定信号Ｓｃ１がローレベルであり、スルーレート設定信号Ｓｃ２がハイレベルである場合、キャパシタＡ６の容量値Ｃは、キャパシタＡ６１及びＡ６３の合成容量値（３ｐＦ＝１ｐＦ＋２ｐＦ）となる。また、スルーレート設定信号Ｓｃ１及びＳｃ２がいずれもハイレベルである場合、キャパシタＡ６の容量値Ｃは、キャパシタＡ６１〜Ａ６３の合成容量値（４ｐＦ＝１ｐＦ＋１ｐＦ＋２ｐＦ）となる。

このように、本構成例のキャパシタＡ６であれば、スルーレート設定信号Ｓｃ１及びＳｃ２に応じて容量値Ｃを任意に可変制御することが可能となる。

なお、上記では、ゲート信号Ｇ１がハイレベルに立ち上がってからゲート信号Ｇ２がハイレベルに立ち上がるまでのデッドタイムＴｄ１のみを可変制御する構成を例に挙げて説明を行ったが、デッドタイム設定部２４の構成はこれに限定されるものではなく、必要に応じて、ゲート信号Ｇ２がローレベルに立ち下がってからゲート信号Ｇ１がローレベルに立ち下がるまでのデッドタイムＴｄ２を可変制御する構成としても構わない。

遅延部２４２にデッドタイムＴｄ２の可変制御機能を付与しない場合には、遅延部２４２として、インバータやバッファ、或いは、Ｄフリップフロップなどを用いて成る一般的な遅延回路を用いることができる。一方、遅延部２４２にデッドタイムＴｄ２の可変制御機能を付与する場合には、遅延部２４２として、遅延部２４１（図３）と同様の構成から成る遅延回路を用いることができる。

また、上記では、スルーレート設定信号Ｓｃと入力電圧Ｖｉの双方に応じて、デッドタイムＴｄ１を可変制御する構成を例に挙げて説明を行ったが、デッドタイム設定部２４の構成はこれに限定されるものではなく、スルーレート設定信号Ｓｃと入力電圧Ｖｉの一方のみに応じて、デッドタイムＴｄ１を可変制御する構成としても構わない。例えば、スルーレート設定信号Ｓｃのみに応じてデッドタイムＴｄ１を可変制御する場合には、図３の回路構成において、トランジスタＡ１のソースに一定の基準電圧（入力電圧Ｖｉに依存しないバンドギャップ電圧など）を印加すればよい。一方、入力電圧Ｖｉのみに応じてデッドタイムＴｄを可変制御する場合には、図３の回路構成において、キャパシタＡ６の容量値を固定的に設定すればよい。

＜ドライバ部＞
図９は、ドライバ部２１及び２２の第１構成例を示す回路図である。第１構成例のドライバ部２１は、プリドライバ２１１とスルーレート設定部２１２を含み、ドライバ部２２は、プリドライバ２２１とスルーレート設定部２２２を含む。

プリドライバ２１１は、スイッチ信号Ｓ１の入力を受けてゲート信号Ｇ１を生成する。スルーレート設定部２１２は、抵抗Ｒ１１及びＲ１２（抵抗値はＲ１１＜Ｒ１２）と、スイッチＳＷ１１及びＳＷ１２を含み、スルーレート設定信号Ｓｃに応じてプリドライバ２１１の出力抵抗値を可変制御する。抵抗Ｒ１１及びＲ１２は、プリドライバ２１１の出力端に直列接続されている。スイッチＳＷ１１及びＳＷ１２は、それぞれ、抵抗Ｒ１１及びＲ１２に並列接続されており、ロジック部２５によってオン／オフ制御される。

プリドライバ２２１は、スイッチ信号Ｓ２の入力を受けてゲート信号Ｇ２を生成する。スルーレート設定部２２２は、抵抗Ｒ２１及びＲ２２（抵抗値はＲ２１＜Ｒ２２）と、スイッチＳＷ２１及びＳＷ２２を含み、スルーレート設定信号Ｓｃに応じてプリドライバ２２１の出力抵抗値を可変制御する。抵抗Ｒ２１及びＲ２２は、プリドライバ２２１の出力端に直列接続されている。スイッチＳＷ２１及びＳＷ２２は、それぞれ、抵抗Ｒ２１及びＲ２２に並列接続されており、ロジック部２５によってオン／オフ制御される。

ロジック部２５は、スルーレート設定信号Ｓｃ１及びＳｃ２の入力を受けて、スイッチＳＷ１１及びＳＷ１２と、スイッチＳＷ２１及びＳＷ２２のオン／オフ制御を行う。

例えば、スルーレート設定信号Ｓｃ１及びＳｃ２がいずれもローレベルである場合、ロジック部２５は、スイッチＳＷ１１及びＳＷ１２と、スイッチＳＷ２１及びＳＷ２２をいずれもオンとする。その結果、抵抗Ｒ１１及びＲ１２と、抵抗Ｒ２１及びＲ２２がいずれもショートされた状態となるので、プリドライバ２１１及び２２１の出力抵抗値は、いずれもほぼ０Ωとなり、ゲート信号Ｇ１及びＧ２のスルーレートは、それぞれ最大値に設定された状態となる。

また、スルーレート設定信号Ｓｃ１がハイレベルであり、スルーレート設定信号Ｓｃ２がローレベルである場合、ロジック部２５は、スイッチＳＷ１１及びＳＷ２１をオフとして、スイッチＳＷ１２及びＳＷ２２をオンとする。その結果、抵抗Ｒ１２及びＲ２２がショートされた状態となるので、プリドライバ２１１及び２２１の出力抵抗値は、それぞれ抵抗Ｒ１１及びＲ２１の抵抗値となり、ゲート信号Ｇ１及びＧ２のスルーレートは、それぞれ１段階ずつ引き下げられた状態となる。

また、スルーレート設定信号Ｓｃ１がローレベルであり、スルーレート設定信号Ｓｃ２がハイレベルである場合、ロジック部２５は、スイッチＳＷ１１及びＳＷ２１をオンとして、スイッチＳＷ１２及びＳＷ２２をオフとする。その結果、抵抗Ｒ１１及びＲ２１がショートされた状態となるので、プリドライバ２１１及び２２１の出力抵抗値は、それぞれ抵抗Ｒ１２及びＲ２２の抵抗値となり、ゲート信号Ｇ１及びＧ２のスルーレートは、それぞれ２段階ずつ引き下げられた状態となる。

また、スルーレート設定信号Ｓｃ１及びＳｃ２がいずれもハイレベルである場合、ロジック部２５は、スイッチＳＷ１１及びＳＷ１２と、スイッチＳＷ２１及びＳＷ２２をいずれもオフとする。その結果、プリドライバ２１１及び２２１の出力抵抗値は、それぞれ、抵抗Ｒ１１及び Ｒ１２の合成抵抗値（＝Ｒ１１＋Ｒ１２）、並びに、抵抗Ｒ２１及びＲ２２の合成抵抗値（＝Ｒ２１＋Ｒ２２）となり、ゲート信号Ｇ１及びＧ２のスルーレートは、それぞれ最小値に設定された状態となる。

図１０は、ドライバ部２１及び２２の第２構成例を示す回路図である。第２構成例のドライバ部２１は、インバータ２１３及び２１４とスルーレート設定部２１５を含み、ドライバ部２２は、インバータ２２３及び２２４とスルーレート設定部２２５を含む。

インバータ２１３は、スイッチ信号Ｓ１を論理反転させて上側スイッチ信号Ｓ１ａを生成する。インバータ２１４は、上側スイッチ信号Ｓ１ａを論理反転させて下側スイッチ信号Ｓ１ｂを生成する。

スルーレート設定部２１５は、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１１〜Ｐ１８と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１１〜Ｎ１８とを含む。トランジスタＰ１１〜Ｐ１４のソースは、いずれも入力電圧Ｖｉの印加端に接続されている。トランジスタＰ１１〜Ｐ１４のゲートは、いずれも上側スイッチ信号Ｓ１ａの印加端に接続されている。トランジスタＰ１１〜Ｐ１４のドレインは、それぞれトランジスタＰ１５〜Ｐ１８のソースに接続されている。トランジスタＰ１５〜Ｐ１８のドレインは、いずれもゲート信号Ｇ１の印加端に接続されている。トランジスタＰ１５〜Ｐ１８は、それぞれロジック部２５からのゲート信号に応じてオン／オフ制御される。トランジスタＮ１１〜Ｎ１４のソースは、いずれも接地端に接続されている。トランジスタＮ１１〜Ｎ１４のゲートは、いずれも下側スイッチ信号Ｓ１ｂの印加端に接続されている。トランジスタＮ１１〜Ｎ１４のドレインは、それぞれトランジスタＮ１５〜Ｎ１８のソースに接続されている。トランジスタＮ１５〜Ｎ１８のドレインは、いずれもゲート信号Ｇ１の印加端に接続されている。トランジスタＮ１５〜Ｎ１８は、それぞれロジック部２５からのゲート信号に応じてオン／オフ制御される。

トランジスタＰ１１及びＮ１１は、第１プリドライバ（電流供給能力：×１）を形成しており、トランジスタＰ１５及びＮ１５のオン／オフ制御に応じてその駆動可否が切り替えられる。トランジスタＰ１２及びＮ１２は、第２プリドライバ（電流供給能力：×２）を形成しており、トランジスタＰ１６及びＮ１６のオン／オフ制御に応じてその駆動可否が切り替えられる。トランジスタＰ１３及びＮ１３は、第３プリドライバ（電流供給能力：×５）を形成しており、トランジスタＰ１７及びＮ１７のオン／オフ制御に応じてその駆動可否が切り替えられる。トランジスタＰ１４及びＮ１４は、第４プリドライバ（電流供給能力：×１０）を形成しており、トランジスタＰ１８及びＮ１８のオン／オフ制御に応じてその駆動可否が切り替えられる。すなわち、スルーレート設定部２１５は、ロジック部２５の指示（延いてはスルーレート設定信号Ｓｃ）に応じて複数候補中から駆動すべきプリドライバを決定する構成とされている。

インバータ２２３は、スイッチ信号Ｓ２を論理反転させて上側スイッチ信号Ｓ２ａを生成する。インバータ２２４は、上側スイッチ信号Ｓ２ａを論理反転させて下側スイッチ信号Ｓ２ｂを生成する。

スルーレート設定部２２５は、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ２１〜Ｐ２８と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ２１〜Ｎ２８とを含む。トランジスタＰ２１〜Ｐ２４のソースは、いずれも入力電圧Ｖｉの印加端に接続されている。トランジスタＰ２１〜Ｐ２４のゲートは、いずれも上側スイッチ信号Ｓ２ａの印加端に接続されている。トランジスタＰ２１〜Ｐ２４のドレインは、それぞれトランジスタＰ２５〜Ｐ２８のソースに接続されている。トランジスタＰ２５〜Ｐ２８のドレインは、いずれもゲート信号Ｇ２の印加端に接続されている。トランジスタＰ２５〜Ｐ２８は、それぞれロジック部２５からのゲート信号に応じてオン／オフ制御される。トランジスタＮ２１〜Ｎ２４のソースは、いずれも接地端に接続されている。トランジスタＮ２１〜Ｎ２４のゲートは、いずれも下側スイッチ信号Ｓ２ｂの印加端に接続されている。トランジスタＮ２１〜Ｎ２４のドレインは、それぞれトランジスタＮ２５〜Ｎ２８のソースに接続されている。トランジスタＮ２５〜Ｎ２８のドレインは、いずれもゲート信号Ｇ２の印加端に接続されている。トランジスタＮ２５〜Ｎ２８は、それぞれロジック部２５からのゲート信号に応じてオン／オフ制御される。

トランジスタＰ２１及びＮ２１は、第１プリドライバ（電流供給能力：×１）を形成しており、トランジスタＰ２５及びＮ２５のオン／オフ制御に応じてその駆動可否が切り替えられる。トランジスタＰ２２及びＮ２２は、第２プリドライバ（電流供給能力：×２）を形成しており、トランジスタＰ２６及びＮ２６のオン／オフ制御に応じてその駆動可否が切り替えられる。トランジスタＰ２３及びＮ２３は、第３プリドライバ（電流供給能力：×５）を形成しており、トランジスタＰ２７及びＮ２７のオン／オフ制御に応じてその駆動可否が切り替えられる。トランジスタＰ２４及びＮ２４は、第４プリドライバ（電流供給能力：×１０）を形成しており、トランジスタＰ２８及びＮ２８のオン／オフ制御に応じてその駆動可否が切り替えられる。すなわち、スルーレート設定部２２５は、ロジック部２５の指示（延いてはスルーレート設定信号Ｓｃ）に応じて複数候補中から駆動すべきプリドライバを決定する構成とされている。

ロジック部２５は、スルーレート設定信号Ｓｃ１及びＳｃ２の入力を受けて、プリドライバの選択制御（トランジスタＰ１５〜Ｐ１８及びトランジスタＮ１５〜Ｎ１８のオン／オフ制御、並びに、トランジスタＰ２５〜Ｐ２８及びトランジスタＮ２５〜Ｎ２８のオン／オフ制御）を行う。

例えば、スルーレート設定信号Ｓｃ１及びＳｃ２がいずれもローレベルである場合、ロジック部２５は、トランジスタＰ１８及びＮ１８とトランジスタＰ２８及びＮ２８をいずれもオンとし、その余をいずれもオフとする。その結果、スルーレート設定部２１５及び２２５では、最も電流供給能力の大きい第４プリドライバが選択された状態となるので、ゲート信号Ｇ１及びＧ２のスルーレートは、それぞれ最大値に設定された状態となる。

また、スルーレート設定信号Ｓｃ１がハイレベルであり、スルーレート設定信号Ｓｃ２がローレベルである場合、ロジック部２５は、トランジスタＰ１７及びＮ１７とトランジスタＰ２７及びＮ２７をいずれもオンとし、その余をいずれもオフとする。その結果、スルーレート設定部２１５及び２２５では、２番目に電流供給能力の大きい第３プリドライバが選択された状態となるので、ゲート信号Ｇ１及びＧ２のスルーレートは、それぞれ１段階ずつ引き下げられた状態となる。

また、スルーレート設定信号Ｓｃ１がローレベルであり、スルーレート設定信号Ｓｃ２がハイレベルである場合、ロジック部２５は、トランジスタＰ１６及びＮ１６とトランジスタＰ２６及びＮ２６をいずれもオンとし、その余をいずれもオフとする。その結果、スルーレート設定部２１５及び２２５では、３番目に電流供給能力の大きい第２プリドライバが選択された状態となるので、ゲート信号Ｇ１及びＧ２のスルーレートは、それぞれ２段階ずつ引き下げられた状態となる。

また、スルーレート設定信号Ｓｃ１及びＳｃ２がいずれもハイレベルである場合、ロジック部２５は、トランジスタＰ１５及びＮ１５とトランジスタＰ２５及びＮ２５をいずれもオンとし、その余をいずれもオフとする。その結果、スルーレート設定部２１５及び２２５では、最も電流供給能力の小さい第１プリドライバが選択された状態となるので、ゲート信号Ｇ１及びＧ２のスルーレートは、それぞれ最小値に設定された状態となる。

なお、上記では、電流供給能力の異なる複数のプリドライバを択一的に駆動する構成を例示して説明を行ったが、スルーレート設定部２１５及び２２５の構成はこれに限定されるものではなく、例えば、複数用意されたプリドライバの駆動段数を切り替える構成としてもよい。この場合、各プリドライバの電流供給能力は互いに一致していても構わない。

第１構成例（図９）や第２構成例（図１０）で示したように、ドライバ部２１及び２２にスルーレート調整機能を付与した構成であれば、効率向上とノイズ抑制とのトレードオフを鑑み、ユーザが任意にかつ容易にスルーレートを調整することができるので、ノイズ対策用の外付け部品（スナバ回路やチップビーズなど）を削減したり、或いは、回路の設計期間を短縮したりすることが可能となる。

なお、第１構成例（図９）や第２構成例（図１０）では、ゲート信号Ｇ１及びＧ２双方のスルーレートを可変制御する構成を例示して説明を行ったが、スルーレート設定部２１５及び２２５の構成はこれに限定されるものではなく、ゲート信号Ｇ１及びＧ２のいずれか一方のスルーレートのみを可変制御する構成としても構わない。

例えば、ドライバ部２１にゲート信号Ｇ１のスルーレート調整機能を付与すれば、スイッチ１１のオン／オフ遷移に伴うスイッチ電圧Ｖｓｗの変化度合い（傾き）を調整することができるようになる。スイッチ１１のオン／オフ状態が切り替えられると、スイッチ電圧Ｖｓｗは、図１１で示したように、デッドタイム時の負電圧レベル（ＧＮＤ−Ｖｆ）とハイレベル（Ｖｉ）との間で大きく変動するため、その変化度合いを調整することは、効率向上とノイズ抑制との最適化を図る上で、非常に重要であると言える。

一方、ドライバ部２２にゲート信号Ｇ２のスルーレート調整機能を付与した場合には、スイッチ１２のオン／オフ遷移に伴うスイッチ電圧Ｖｓｗの変化度合い（傾き）を調整することができるようになる。しかしながら、スイッチ１２のオン／オフ切替に際して、スイッチ電圧Ｖｓｗは、図１２で示したように、デッドタイム時の負電圧レベル（ＧＮＤ−Ｖｆ）とローレベル（ＧＮＤ）との間で僅かに変動するだけであり、その変化度合いを調整することは、効率向上とノイズ抑制との最適化を図る上で、必ずしも重要ではない。そのため、回路規模の縮小を優先する場合には、ドライバ部２１にのみスルーレート調整機能を付与しても構わない。

＜テレビへの適用＞
図１３は、テレビの一構成例を示すブロック図である。また、図１４Ａ〜図１４Ｃは、それぞれ、テレビの正面図、側面図、及び、背面図である。本構成例のテレビＸは、チューナ部Ｘ１と、デコーダ部Ｘ２と、表示部Ｘ３と、スピーカ部Ｘ４と、操作部Ｘ５と、インタフェイス部Ｘ６と、制御部Ｘ７と、電源部Ｘ８と、を有する。

チューナ部Ｘ１は、テレビＸに外部接続されるアンテナＸ０で受信された受信信号から所望チャンネルの放送信号を選局する。

デコーダ部Ｘ２は、チューナＸ１で選局された放送信号から映像信号と音声信号を生成する。また、デコーダ部Ｘ２は、インタフェイス部Ｘ６からの外部入力信号に基づいて、映像信号と音声信号を生成する機能も備えている。

表示部Ｘ３は、デコーダ部Ｘ２で生成された映像信号を映像として出力する。表示部Ｘ３としては、液晶表示パネルなどを好適に用いることができる。

スピーカ部Ｘ４は、デコーダ部Ｘ２で生成された音声信号を音声として出力する。

操作部Ｘ５は、ユーザ操作を受け付けるヒューマンインタフェイスの一つである。操作部Ｘ５としては、ボタン、スイッチ、リモートコントローラなどを用いることができる。

インタフェイス部Ｘ６は、外部デバイス（光ディスクプレーヤやハードディスクドライブなど）から外部入力信号を受け付けるフロントエンドである。

制御部Ｘ７は、上記各部Ｘ１〜Ｘ６の動作を統括的に制御する。制御部Ｘ７としては、ＣＰＵ［central processing unit］などを用いることができる。

電源部Ｘ８は、上記各部Ｘ１〜Ｘ７に電力供給を行う。電源部Ｘ８としては、先述の降圧型スイッチングレギュレータａを好適に用いることができる。

＜その他の変形例＞
なお、上記の実施形態では、降圧型スイッチングレギュレータａ（図１）に本発明を適用した構成を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、本発明は、同期整流方式のスイッチングレギュレータ全般（例えば、スイッチ出力段を駆動することにより入力電圧Ｖｉを昇圧して出力電圧Ｖｏを生成する昇圧型スイッチングレギュレータｂ（図１５））に適用することが可能であり、さらには、スイッチ出力段を駆動してモータに駆動電流を供給するモータドライバｃ（図１６）などにも適用することが可能である。また、本発明が適用されるアプリケーションについても、テレビ（図１３及び図１４Ａ〜図１４Ｃ）のほか、種々の電子機器を適用対象とすることができる。

このように、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本発明は、異なる２電位間に直列接続された第１スイッチと第２スイッチを相補的にオン／オフさせるスイッチ駆動回路全般に広く利用することが可能である。

１ 半導体装置（スイッチ駆動装置）
１０ スイッチ出力段
１１ 第１スイッチ（Ｐチャネル型ＭＯＳ電界効果トランジスタ）
１２ 第２スイッチ（Ｎチャネル型ＭＯＳ電界効果トランジスタ）
２０ スイッチ駆動回路
２１、２２ ドライバ部
２１１、２２１ プリドライバ
２１２、２２２ スルーレート設定部
２１３、２１４、２２３、２２４ インバータ
２１５、２２５ スルーレート設定部
２３ スイッチ信号生成部
２３１ 制御部
２３２ ＯＲゲート
２３３ ＡＮＤゲート
２４ デッドタイム設定部
２４１、２４２ 遅延部
２５ ロジック部
Ａ１ Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ａ２、Ａ３ Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ａ４、Ａ５ 抵抗
Ａ６ キャパシタ
Ａ６１〜Ａ６３ キャパシタ
Ａ６４、Ａ６５ Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ａ７、Ａ８ インバータ
Ｐ１１〜Ｐ１８、Ｐ２１〜Ｐ２８ Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｎ１１〜Ｎ１８、Ｎ２１〜Ｎ２８ Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｒ１１、Ｒ１２、Ｒ２１、Ｒ２２ 抵抗
ＳＷ１１、ＳＷ１２、ＳＷ２１、ＳＷ２２ スイッチ
ａ 降圧型スイッチングレギュレータ
ｂ 昇圧型スイッチングレギュレータ
ｃ モータドライバ
Ｘ テレビ
Ｘ０ アンテナ
Ｘ１ チューナ部
Ｘ２ デコーダ部
Ｘ３ 表示部
Ｘ４ スピーカ部
Ｘ５ 操作部
Ｘ６ インタフェイス部
Ｘ７ 制御部
Ｘ８ 電源部

Claims (13)

1. 第１端が第１電圧の印加端に接続された第１スイッチと、第１端が前記第１スイッチの第２端に接続されて第２端が前記第１電圧よりも低い第２電圧の印加端に接続された第２スイッチと、を相補的にオン／オフさせるように、第１スイッチ信号と第２スイッチ信号を生成するスイッチ信号生成部と；
   前記第１スイッチ信号の入力を受けて前記第１スイッチをオン／オフさせるための第１ゲート信号を生成する第１ドライバ部と；
   前記第２スイッチ信号の入力を受けて前記第２スイッチをオン／オフさせるための第２ゲート信号を生成する第２ドライバ部と；
   前記第１スイッチがオフされてから前記第２スイッチがオンされるまでの第１デッドタイム、及び、前記第２スイッチがオフされてから前記第１スイッチがオンされるまでの第２デッドタイムを各々設定するデッドタイム設定部と；
   を有し、
   前記第１ドライバ部及び前記第２ドライバ部の少なくとも一方は、スルーレート設定信号に応じて各ゲート信号のスルーレートを変化させるスルーレート設定部を含み、
   前記デッドタイム設定部は、前記スルーレート設定信号と前記第１電圧の少なくとも一方に応じて、前記第１デッドタイム及び前記第２デッドタイムの少なくとも一方を可変制御することを特徴とするスイッチ駆動回路。
2. 前記デッドタイム設定部は、前記スルーレートが速いほど、ないしは、前記第１電圧が低いほど、前記第１デッドタイム及び前記第２デッドタイムを短縮することを特徴とする請求項１に記載のスイッチ駆動回路。
3. 前記デッドタイム設定部は、前記第１ゲート信号に前記第１デッドタイム相当の遅延を与えて第１遅延ゲート信号を生成する第１遅延部と、前記第２ゲート信号に前記第２デッドタイム相当の遅延を与えて第２遅延ゲート信号を生成する第２遅延部と、を含み、
   前記スイッチ信号生成部は、基準スイッチ信号と前記第１遅延ゲート信号とを論理合成することにより、前記第１スイッチがオフされてから前記第１デッドタイムの経過後に前記第２スイッチがオンされるように前記第２スイッチ信号を生成する一方、前記基準スイッチ信号と前記第２遅延ゲート信号とを論理合成することにより、前記第２スイッチがオフされてから前記第２デッドタイムの経過後に前記第１スイッチがオンされるように前記第１スイッチ信号を生成することを特徴とする請求項２に記載のスイッチ駆動回路。
4. 前記第１遅延部及び前記第２遅延部の少なくとも一方は、前記スルーレート制御信号と前記第１電圧の少なくとも一方に応じて、各ゲート信号に与える遅延を可変制御することを特徴とする請求項３に記載のスイッチ駆動回路。
5. 前記遅延の大きさは、キャパシタの両端間電圧が放電開始から所定の時定数を持って閾値を下回るまでの放電時間によって決定されることを特徴とする請求項４に記載のスイッチ駆動回路。
6. 前記キャパシタの容量値は、前記スルーレート設定信号によって可変制御されることを特徴とする請求項５に記載のスイッチ駆動回路。
7. 前記キャパシタは、放電開始前にその両端間電圧が前記第１電圧となるまで充電されることを特徴とする請求項５または請求項６に記載に記載のスイッチ駆動回路。
8. 前記スルーレート設定部は、前記スルーレート設定信号に応じてプリドライバの出力抵抗値を可変制御することを特徴とする請求項１〜請求項７のいずれか一項に記載のスイッチ駆動回路。
9. 前記スルーレート設定部は、前記スルーレート設定信号に応じて複数候補中から駆動すべきプリドライバを決定することを特徴とする請求項１〜請求項７のいずれか一項に記載のスイッチ駆動回路。
10. 第１スイッチと第２スイッチを含むスイッチ出力段と、
    前記スイッチ出力段を駆動する請求項１〜請求項９のいずれか一項に記載のスイッチ駆動回路と、
    を有することを特徴とするスイッチ駆動装置。
11. 請求項１０に記載のスイッチ駆動装置を有し、スイッチ出力段を駆動して入力電圧から出力電圧を生成することを特徴とするスイッチングレギュレータ。
12. 請求項１０に記載のスイッチ駆動装置を有し、スイッチ出力段を駆動してモータに駆動電流を供給することを特徴とするモータドライバ。
13. 請求項１１に記載のスイッチングレギュレータ、または、請求項１２に記載のモータドライバを有することを特徴とする電子機器。