JP2016127306A - 半導体装置およびその制御方法 - Google Patents

Abstract

【課題】サージ電圧の上昇を抑制し、かつ誤動作の抑制を図る。
【解決手段】半導体装置１は、半導体スイッチ１ａとドライブ回路２を備え、ドライブ回路２は、トランジスタ２ａ、２ｂ、比較回路２ｃおよび遅延回路２ｄを含む。トランジスタ２ａは、制御信号ｃｔ１にもとづいて、半導体スイッチ１ａのターンオフ時にオンして、第１の引抜き力で半導体スイッチ１ａのゲート電圧を引抜く。比較回路２ｃは、ゲート電圧と閾値レベルとを比較し、ゲート電圧が閾値レベルまで低下したことを判別すると判別信号ｄ１を出力する。遅延回路２ｄは、判別信号ｄ１を所定時間遅延させて、制御信号ｃｔ２を出力する。トランジスタ２ｂは、制御信号ｃｔ２にもとづいて、トランジスタ２ａがオンした後にオンして、第１の引抜き力よりも大きな第２の引抜き力で、半導体スイッチ１ａのゲート電圧を引抜く。
【選択図】図１

Description

本技術は、半導体装置およびその制御方法に関する。

近年、絶縁ゲート型半導体素子（ＩＧＢＴ：Insulated Gate Bipolar Transistor）およびＩＧＢＴを駆動するドライブ回路等を内蔵したＩＰＭ（Intelligent Power Module）と呼ばれる半導体装置の開発が進んでいる。

ＩＰＭは、電力変換を行うモジュールであり、例えば、ＡＣ（Alternating Current）サーボ、空調機器、エレベータなどの用途に広く利用されている。
従来技術として、ＩＧＢＴを駆動する制御電圧の伝達経路中に、制御電圧を時間遅延する素子を配置し、時間遅延させた制御電圧にもとづいて、ＩＧＢＴのオン時にゲート放電トランジスタをオフさせ、ＩＧＢＴのオフ時にゲート放電トランジスタをオンさせる技術が提案されている。

また、半導体素子をターンオフさせる際に、第１ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）をオフさせた状態で、オン抵抗が互いに異なる第２、第３ＭＯＳＦＥＴをオンさせる技術が提案されている。

特開２００７−２０８８３１号公報 特開２００９−５５６９６号公報

スイッチング速度の速いＩＧＢＴでは、ターンオフ時にサージ電圧が発生する。サージ電圧の最大値がＩＧＢＴの最大定格を超えると、素子破壊に至るおそれがあるので、サージ電圧の上昇を抑えることが重要である。

ＩＧＢＴをターンオフするには、ＩＧＢＴのゲート電荷を引抜きゲート電圧を下げることになるが、ゲート電荷の引抜き能力が強いと、サージ電圧は急激に上昇してしまう。このため、サージ電圧の上昇を抑制する観点からは、ゲート電荷引抜き能力を弱くすることが望ましい。

ただし、ゲート電荷引抜き能力が弱いと、ＩＧＢＴをオフさせるに十分な低電位レベルにゲート電圧を保持しにくくなる。このような状態は、ノイズの影響を受けやすいので、ノイズによって上昇したゲート電圧で、ＩＧＢＴがオンして誤動作してしまう可能がある。このため、ＩＧＢＴの誤動作を抑制する観点からは、ゲート電圧引抜き能力を強くすることになる。

このように、従来では、ＩＧＢＴをターンオフさせるゲート電荷の引抜き能力の強弱によって、サージ電圧が上昇したり、または誤動作したりするという問題があり、これらの改善を行った高性能のＩＰＭが要望されている。

本技術はこのような点に鑑みてなされたものであり、サージ電圧の上昇を抑制し、かつ誤動作の抑制を図った半導体装置およびその制御方法を提供することを目的とする。

上記課題を解決するために、１つの案では、半導体装置が提供される。半導体装置は、半導体スイッチと、ドライブ回路とを備える。また、ドライブ回路は、第１のトランジスタ、第２のトランジスタ、比較回路、論理積回路および遅延回路を含む。第１のトランジスタは、第１の制御信号にもとづいて、半導体スイッチのターンオフ時にオンして、第１の引抜き力で半導体スイッチのゲート電荷を引抜く。比較回路は、ゲート電圧と閾値レベルとを比較し、ゲート電圧が閾値レベルまで低下したことを判別すると第１の判別信号を出力する。論理積回路は、ゲート電圧と代理人の判別信号とを入力とし出力として第２の判別信号を出力する。遅延回路は、判別信号を所定時間遅延させた第２の制御信号を出力する。第２のトランジスタは、第２の制御信号にもとづいて、第１のトランジスタがオンした後にオンして、第１の引抜き力よりも大きな第２の引抜き力でゲート電圧を引抜く。

また１つの案では、半導体スイッチを制御するためのドライブ回路としての半導体装置が提供される。ドライブ回路は、第１のトランジスタ、第２のトランジスタ、比較回路、論理積回路および遅延回路を備える。第１のトランジスタは、第１の制御信号にもとづいて、半導体スイッチのターンオフ時にオンして、第１の引抜き力で半導体スイッチのゲート電荷を引抜く。比較回路は、ゲート電圧と閾値レベルとを比較し、ゲート電圧が閾値レベルまで低下したことを判別すると代理人の判別信号を出力する。論理積回路は、ゲート電圧と代理人の判別信号とを入力とし出力として第２の判別信号を出力する。遅延回路は、第２の判別信号を所定時間遅延させた第２の制御信号を出力する。第２のトランジスタは、第２の制御信号にもとづいて、第１のトランジスタがオンした後にオンして、第１の引抜き力よりも大きな第２の引抜き力でゲート電圧を引抜く。

以上の案についてはさらに以下のような構成をとることができる。
すなわち、前記遅延回路は、前記第２の判別信号によって前記第２のトランジスタをオンさせたときの前記半導体スイッチのコレクタ電流の第１の変化率よりも、前記第２の制御信号によって前記第２のトランジスタをオンさせたときのコレクタ電流の第２の変化率の方が小さくなるような時間遅延が設定されていてもよい。

また、前記遅延回路は、前記第２の判別信号を、前記ゲート電圧が前記閾値レベルに達した時間から、前記ゲート電圧がＧＮＤレベルを維持する時間まで遅延させるよう構成されていてもよい。

また、前記遅延回路は、前記第２の判別信号を、前記ゲート電圧が前記閾値レベルに達した時間から、前記半導体スイッチのコレクタ電流がゼロを維持する時間まで遅延させるよう構成されていてもよい。

また、前記遅延回路は、前記第２の判別信号を、前記ゲート電圧が前記閾値レベルに達した時間から、前記半導体スイッチに発生するサージ電圧のピークが過ぎる時間まで遅延させるよう構成されていてもよい。

さらに１つの案では、半導体スイッチのゲート電圧制御方法が提供される。ゲート電圧制御方法は、第１の制御信号にもとづいて、半導体スイッチのターンオフ時にオンする第１のトランジスタであって、第１のトランジスタにより、第１の引抜き力で半導体スイッチのゲート電荷を引抜く。また、比較回路により、ゲート電圧と閾値レベルとを比較し、ゲート電圧が閾値レベルまで低下したことを判別すると第１の判別信号を出力する。論理積回路により、ゲート電圧と第１の判別信号との論理積演算を行い出力として第２の判別信号を出力する。さらに、遅延回路により、第２の判別信号を所定時間遅延させた第２の制御信号を出力する。そして、第２の制御信号にもとづいて、第１のトランジスタがオンした後にオンする第２のトランジスタであって、第２のトランジスタにより、第１の引抜き力よりも大きな第２の引抜き力でゲート電圧を引抜く。

さらに１つの案では、半導体スイッチのゲート電圧を制御するためのゲート電圧制御方法が提供される。第１の制御信号にもとづいて、半導体スイッチのターンオフ時にオンするための第１のトランジスタであって、前記第１のトランジスタにより、第１の引抜き力で前記半導体スイッチのゲート電荷を引抜くよう動作する。比較回路により、半導体スイッチのゲート電圧が入力されるとそのゲート電圧と閾値レベルとを比較し、そのゲート電圧が前記閾値レベルまで低下したことを判別すると第１の判別信号を出力する。論理積回路により、前記ゲート電圧が入力されるとそのゲート電圧と前記第１の判別信号との論理積演算を行い出力として第２の判別信号を出力する。遅延回路により、第２の判別信号を所定時間遅延させた第２の制御信号を出力する。第２の制御信号にもとづいて、第１のトランジスタがオンした後にオンする第２のトランジスタであって、第２のトランジスタにより、第１の引抜き力よりも大きな第２の引抜き力で前記ゲート電荷を引抜く。

サージ電圧の上昇を抑制し、かつ誤動作の抑制を図ることが可能になる。

半導体装置の構成例とその動作状態例を示す図である。（ａ）が半導体装置の構成例を示し、（ｂ）がその動作状態例を示す。 従来のＩＰＭの構成例を示す図である。 ＩＧＢＴのターンオフ時の動作を説明するための図である。 ＩＰＭの構成例を示す図である。 遅延回路の構成例を示す図である。 ＩＧＢＴのターンオフ時の動作を説明するための図である。

以下、実施の形態を図面を参照して説明する。なお、本明細書および図面において実質的に同一の機能を有する要素については、同一の符号を付することにより重複説明を省略する場合がある。

（実施の形態）
図１（ａ）は半導体装置の構成例を示す図である。第１の実施の形態の半導体装置１は、半導体スイッチ１ａと、ドライブ回路２とを備え、ドライブ回路２は、トランジスタ２ａ（第１のトランジスタ）、トランジスタ２ｂ（第２のトランジスタ）、比較回路２ｃ、遅延回路２ｄ及びトランジスタ２ｅを含む。

トランジスタ２ａは、制御信号ｃｔ１（第１の制御信号）にもとづいて、半導体スイッチ１ａのターンオフ時にオンして、第１の引抜き力で半導体スイッチ１ａのゲートに蓄えられた電荷を引抜く。トランジスタ２ｅは、制御信号ｃｔ１（第１の制御信号）にもとづいて、半導体スイッチ１ａのターンオン時にオンして、半導体スイッチ１ａのゲートに電荷を蓄積しゲート電圧を発生させる。

比較回路２ｃは、半導体スイッチ１ａのゲート電圧と、あらかじめ設定してある閾値レベルとを比較し、ゲート電圧が閾値レベルまで低下したことを判別すると、判別信号ｄ１を出力する。

論理積回路２ｆは、制御信号ｃｔ１と判別信号ｄ１との論理積を演算し、判別信号ｄ２を出力する。
遅延回路２ｄは、判別信号ｄ２を所定時間遅延させて、制御信号ｃｔ２（第２の制御信号）を出力する。

トランジスタ２ｂは、制御信号ｃｔ２にもとづいて、トランジスタ２ａがオンした後にオンして、第１の引抜き力よりも大きな第２の引抜き力で、半導体スイッチ１ａのゲート電圧を引抜く。

ここで、図１（ｂ）に示す波形は、半導体スイッチ１ａのゲート電圧Ｖｇの遷移を示している。縦軸は電圧、横軸は時間Ｔである。Ｔ０≦Ｔ＜Ｔ１では、ゲート電圧ＶｇはＨレベルであり、半導体スイッチ１ａがオンしている状態である。

半導体スイッチ１ａが、時刻Ｔ１でターンオフを開始する。この場合、まず、トランジスタ２ａが制御信号ｃｔ１にもとづき時刻Ｔ１でオンして、トランジスタ２ａが有する第１の引抜き力で、半導体スイッチ１ａのゲート電圧Ｖｇの状態にあるゲートからゲート電荷を引抜く。

比較回路２ｃは、ゲート電圧Ｖｇが閾値レベルＶ１まで低下したときに判別信号ｄ１を出力する。論理積回路２ｆは、制御信号ｃｔ１と判別信号ｄ１との論理積を演算し、判別信号ｄ２を出力する。遅延回路２ｄは、判別信号ｄ２を遅延して制御信号ｃｔ２を出力する。

このとき、遅延回路２ｄでは、ゲート電圧Ｖｇが閾値レベルＶ１まで低下してからΔｔの時間遅延後に、制御信号ｃｔ２をトランジスタ２ｂに出力することになる。遅延時間Δｔは、例えば、ゲート電圧Ｖｇが閾値レベルＶ１に達した時間から、ゲート電圧ＶｇがＧＮＤレベルを維持するまでの時間に相当する。

トランジスタ２ｂは、時刻Ｔ２で制御信号ｃｔ２が印加されると、第１の引抜き力よりも大きな第２の引抜き力で半導体スイッチ１ａのゲート電圧Ｖｇを引抜く。
このように、半導体装置１は、半導体スイッチ１ａのターンオフ時、第１の引抜き力で半導体スイッチ１ａのゲート電荷を引抜き、それによりゲート電圧が閾値レベルまで低下してから所定時間遅延させた後に、第１の引抜き力よりも大きな第２の引抜き力でゲート電荷を引抜く。

これにより、半導体スイッチ１ａをターンオフさせるゲート電荷の引抜き能力の強弱によって、サージ電圧が上昇したり、または誤動作したりするというトレードオフの関係を改善することができる。

したがって、半導体スイッチ１ａのターンオフ時に生じるサージ電圧の上昇を抑制することが可能になり、かつ半導体スイッチ１ａの誤動作を抑制することが可能になる。
（遅延回路を含まないＩＰＭの構成）
次に本技術の半導体装置１をＩＰＭに適用した場合について、設計段階毎に詳しく説明する。最初に、本技術の構成要素の１つである遅延回路２ｄを含まないＩＰＭの構成について説明する。なお、以降の説明では、引抜き力のことをゲート電荷引抜き能力と呼ぶ。ゲート電荷が引き抜かれる結果ゲート電圧は低下することになる。

図２は従来のＩＰＭの構成例を示す図である。ＩＰＭは上下アームを持つが、この図では下側アームのみを示している。省略されている上側アームは下側アームと同様の構成を持っている。

図２において、ＩＰＭ１０は、ＩＧＢＴ回路１１、ドライブ回路１２およびＩＰＭコントローラ３を備える。ＩＧＢＴ回路１１は、トランジスタ１１ａを含む。
また、ドライブ回路１２は、トランジスタＭ０、Ｍ１、Ｍ２、ＡＮＤ素子ＩＣ１、コンパレータＩＣ２、基準電圧源Ｖｒおよび抵抗Ｒ１、Ｒ２を含む。なお、トランジスタＭ０には、ＰチャネルＭＯＳＦＥＴ、トランジスタＭ１、Ｍ２には、ＮチャネルＭＯＳＦＥＴを使用している例を示している。

ＩＧＢＴ回路１１は、直流高電圧（例えば、６００Ｖ）を交流に変換して、負荷に交流を供給する。ＩＧＢＴ回路１１は、例えば、３相インバータなどの主回路部分に該当する。ドライブ回路１２は、ＩＧＢＴ回路１１の駆動制御を行う。ＩＰＭコントローラ３は、ドライブ回路１２に対して、ＩＧＢＴ回路１１の駆動指示を与える。

各構成要素の接続関係について説明する。ドライブ回路１２の入力端子ＩＮには、ＩＰＭコントローラ３が接続される。また、入力端子ＩＮには、トランジスタＭ０、Ｍ１のゲートと、ＡＮＤ素子ＩＣ１の入力端子ｉｎ１とが接続する。

トランジスタＭ０のソースは、電源電圧ＶＣＣに接続し、トランジスタＭ１のソースは、ＧＮＤに接続する。電源電圧ＶＣＣは、ドライブ回路１２の動作電圧であり、例えば、１５Ｖである。

トランジスタＭ０のドレインは、トランジスタＭ１のドレイン、抵抗Ｒ１の一端、トランジスタＭ２のドレインおよび出力端子ＯＵＴに接続する。また、出力端子ＯＵＴには、ＩＧＢＴ回路１１内のＩＧＢＴ１１ａのゲートが接続する。

抵抗Ｒ１の他端は、コンパレータＩＣ２の入力端子（−）と、抵抗Ｒ２の一端と接続し、抵抗Ｒ２の他端はＧＮＤに接続する。
ＡＮＤ素子ＩＣ１の出力端子は、トランジスタＭ２のゲートに接続し、トランジスタＭ２のソースはＧＮＤに接続する。コンパレータＩＣ２の出力端子は、ＡＮＤ素子ＩＣ１の入力端子ｉｎ２と接続し、コンパレータＩｃ２の入力端子（＋）は、基準電圧源Ｖｒの正極端子と接続する。基準電圧源Ｖｒの負極端子は、ＧＮＤに接続する。

トランジスタ１１ａのコレクタは、対向アームに接続し、トランジスタ１１ａのエミッタはＧＮＤに接続する。なお、対向アームは、例えば、トランジスタ１１ａと縦続接続している図示しないトランジスタに該当し、この場合、トランジスタ１１ａのコレクタは、対向アームのトランジスタのエミッタ側に接続することになる。

（ＩＰＭの動作）
ＩＰＭの動作について説明する。ドライブ回路１２内のトランジスタＭ０〜Ｍ２において、トランジスタＭ０は、ＩＧＢＴ１１ａをオンさせるためのゲート電圧制御素子であり、ＰＭＯＳを使用している。トランジスタＭ１、Ｍ２は、ＩＧＢＴ１１ａをオフさせるためのゲート電圧制御素子である。トランジスタＭ１、Ｍ２には、ＮＭＯＳを使用している。

また、トランジスタＭ１のゲート電荷引抜き能力は、トランジスタＭ２のゲート電荷引抜き能力よりも弱く、逆にトランジスタＭ２のゲート電荷引抜き能力は、トランジスタＭ１のゲート電荷引抜き能力よりも強い。

ゲート電荷引抜き能力とは、例えば、ＭＯＳトランジスタを流れるドレイン電流量に対応する。最大ドレイン電流が大きいものほど、ゲート電荷引抜き能力が高いといえる。
なお、以降の説明では、トランジスタＭ０をオン側トランジスタＭ０、トランジスタＭ１をオフ側トランジスタＭ１、トランジスタＭ２をオフ保持トランジスタＭ２と呼ぶ。また、基準電圧源Ｖｒが発生する基準電圧をＶｒｅｆとする。基準電圧Ｖｒｅｆは閾値電圧であり、例えば、２Ｖとする。

ＩＰＭコントローラ３は、ＨレベルとＬレベルとを交互に繰り返すパルス波形の制御信号（ＰＷＭ（Pulse Width Modulation）信号）ｃｔ１を送信し、ドライブ回路１２は、入力端子ＩＮを介して、制御信号ｃｔ１を受信する。

制御信号ｃｔ１がＬレベルの場合、ＰチャネルＭＯＳＦＥＴのオン側トランジスタＭ０はオンし、ＮチャネルＭＯＳＦＥＴのオフ側トランジスタＭ１およびオフ保持トランジスタＭ２はオフする。

したがって、オン側トランジスタＭ０がオンすることにより、ＩＧＢＴ１１ａのゲートにはゲート電圧（ＶＣＣ）が印加され、ＩＧＢＴ１１ａはターンオンする。
制御信号ｃｔ１がＨレベルの場合、オン側トランジスタＭ０はオフし、オフ側トランジスタＭ１およびオフ保持トランジスタＭ２はオンする。このとき、オフ側トランジスタＭ１がオンした後、一定時間差を持ってオフ保持トランジスタＭ２がオンすることになる。

まず、Ｈレベルの制御信号ｃｔ１が、オフ側トランジスタＭ１のゲートに印加するので、オフ側トランジスタＭ１はオンする。
一方、コンパレータＩＣ２の入力端子（−）には、電圧Ｖ１が入力する。電圧Ｖ１は、オフ側トランジスタＭ１のドレイン電圧が抵抗Ｒ１、Ｒ２によって抵抗分割された電圧である。コンパレータＩＣ２では、電圧Ｖ１と、基準電圧源Ｖｒが発生する基準電圧Ｖｒｅｆとを比較する。

なお、ここでは、抵抗分圧された電圧Ｖ１をコンパレータＩＣ２に入力しているが、これは、コンパレータＩＣ２の耐圧を考慮したものである。コンパレータＩＣ２が例えば、ドライブ回路１２の動作電圧１５Ｖまでの耐圧があれば、抵抗分圧することは特段に不要である。

電圧Ｖ１が基準電圧Ｖｒｅｆを超える場合は（Ｖｒｅｆ＜Ｖ１）、コンパレータＩＣ２は、Ｌレベルの信号を出力し、電圧Ｖ１が基準電圧Ｖｒｅｆ以下の場合は（Ｖ１≦Ｖｒｅｆ）、コンパレータＩＣ２は、Ｈレベルの信号を出力する。

オフ側トランジスタＭ１がオンした直後は、電圧Ｖ１の方が基準電圧Ｖｒｅｆよりも高いので（Ｖｒｅｆ＜Ｖ１）、Ｌレベルの信号がＡＮＤ素子ＩＣ１の入力端子ｉｎ２に入力される。

また、オフ側トランジスタＭ１がオンすると、オフ側トランジスタＭ１のドレイン電圧は徐々に低下していく。このとき、電圧Ｖ１が基準電圧Ｖｒｅｆに達すると、コンパレータＩＣ２の出力はＨレベルになって、Ｈレベルの信号がＡＮＤ素子ＩＣ１の入力端子ｉｎ２に入力することになる。

したがって、電圧Ｖ１が徐々に低下して基準電圧Ｖｒｅｆ以下になると（Ｖ１≦Ｖｒｅｆ）、ＡＮＤ素子ＩＣ１の入力端子ｉｎ２はＨレベルになる。また、このとき、ＡＮＤ素子ＩＣ１の入力端子ｉｎ１にはＨレベルが入力している。したがって、ＡＮＤ素子ＩＣ１の出力は、Ｈレベル信号（判別信号ｄ１に相当）となり、オフ保持トランジスタＭ２はオンすることになる。

このように、ドライブ回路１２では、ＩＧＢＴ１１ａをターンオフする際には、最初に、ゲート電圧引抜き能力が弱いオフ側トランジスタＭ１がオンする。
そして、オフ側トランジスタＭ１のドレイン電圧、すなわち、ＩＧＢＴ１１ａのゲート電圧が、閾値電圧まで下がると、ゲート電圧引抜き能力が強いオフ保持トランジスタＭ２がオンするという構成になっている。

（オフ側トランジスタとオフ保持トランジスタの動作について）
上記のように、ＩＰＭ１０では、ＩＧＢＴ１１ａをターンオフさせる際には、オフ側トランジスタＭ１と、オフ保持トランジスタＭ２との２つを用いており、また、オフ側トランジスタＭ１のゲート電荷引抜き能力は弱く、オフ保持トランジスタＭ２のゲート電荷引抜き能力は強くしている。

これは、ＩＧＢＴ１１ａのターンオフ時に、サージ電圧の上昇を抑制するために、ゲート電圧引抜き能力が弱いオフ側トランジスタＭ１をオンするものである。さらに、ＩＧＢＴ１１ａが誤動作することを抑制するために、ゲート電圧引抜き能力が強いオフ保持トランジスタＭ２をオンするものである。

ここで、ＩＧＢＴ１１ａのターンオフ時には、ＩＧＢＴ１１ａのコレクタ電流の変化率（以下、ｄｉ／ｄｔとも呼ぶ）に応じてサージ電圧が発生する。
すなわち、ｄｉ／ｄｔが大きい程（単位時間におけるコレクタ電流の変化率（減少変化率）が大きい程）、サージ電圧は（サージ電圧のピークは）大きくなる。逆に、ｄｉ／ｄｔが小さい程、サージ電圧は小さくなる。なお、ｄｉ／ｄｔは、電流の時間に対する傾きに相当する。

サージ電圧は、ＩＧＢＴ１１ａのゲート電圧を調整することで抑制することができるので、ＩＰＭ１０では、ＩＧＢＴ１１ａのターンオフ時において、最初に、オフ側トランジスタＭ１をオンしている。

オフ側トランジスタＭ１は、ゲート電圧引抜き能力が弱い素子を使用しているから、ＩＧＢＴ１１ａのゲート電圧は、瞬時に引抜かれることはない（ゲート電圧の低下が比較的ゆるやかである）。これにより、コレクタ電流のｄｉ／ｄｔが小さくなるので、ＩＧＢＴ１１ａのコレクタ電流が短時間で急減に減少することはない。

ただし、ゲート電圧引抜き能力が弱いオフ側トランジスタＭ１だけで、ＩＧＢＴ１１ａのゲート電圧を調整すると、ＩＧＢＴ１１ａをオフさせるに十分な低電位レベルにゲート電圧を保持しにくい。

ＩＧＢＴ１１ａをオフさせるに十分な低電位レベルにゲート電圧が達しないと、ゲート電圧にノイズが重畳しやすく、ノイズによってＩＧＢＴ１１ａが誤動作することも考えられる。

したがって、ＩＰＭ１０では、ＩＧＢＴ１１ａのターンオフ時において、オフ側トランジスタＭ１をオンさせ、ＩＧＢＴ１１ａのゲート電圧が閾値電圧レベルまで低下したときには、オフ保持トランジスタＭ２を続けてオンさせている。

オフ保持トランジスタＭ２は、ゲート電圧引抜き能力が強い素子を使用しているから、ＩＧＢＴ１１ａのゲート電圧が閾値電圧レベルまで下がった時点で、ＩＧＢＴ１１ａがオフするに十分な低電位レベルまでゲート電圧を低下させる。

（ＩＧＢＴのターンオフ時の動作）
ＩＰＭ１０における、ＩＧＢＴ１１ａのターンオフ時の動作について、シミュレーション波形を示しながら説明する。

図３はＩＧＢＴのターンオフ時の動作を説明するための図である。縦軸は電圧（Ｖ）または電流（Ａ）、横軸は時間ｔである。
３つの波形は、ＩＧＢＴ１１ａのゲート電圧Ｖｇ、ＩＧＢＴ１１ａのコレクタ−エミッタ間電圧ＶｃｅおよびＩＧＢＴ１１ａのコレクタ電流Ｉｃを示している。

なお、縦軸におけるメッシュ状の１つの区分（division）として、ゲート電圧Ｖｇは５Ｖ／ｄｉｖである。コレクタ−エミッタ間電圧Ｖｃｅは１００Ｖ／ｄｉｖであり、コレクタ電流Ｉｃは２００Ａ／ｄｉｖである。また、横軸の時間区分は、１μｓ／ｄｉｖである。

ポイントＰ１は、ゲート電圧Ｖｇが０Ｖとなる原点位置を示している。ポイントＰ２は、コレクタ−エミッタ間電圧Ｖｃｅが０Ｖとなる原点位置を示し、さらに、コレクタ電流Ｉｃが０Ａとなる原点位置を示している。

〔ｔ０≦ｔ＜ｔ１１〕ＩＧＢＴ１１ａがオンしている状態である。この状態では、ＩＧＢＴ１１ａのゲートには１５Ｖが印加されており、略５００Ａのコレクタ電流Ｉｃが流れている。また、コレクタ−エミッタ間電圧Ｖｃｅは、ＧＮＤ（０Ｖ）近傍に位置している。

〔ｔ＝ｔ１１〕ＩＧＢＴ１１ａのターンオフ開始時刻である。オフ側トランジスタＭ１がオンする。
〔ｔ１１＜ｔ＜ｔ１２〕ゲート電圧Ｖｇはゆるやかに低下している。コレクタ電流Ｉｃと、コレクタ−エミッタ間電圧Ｖｃｅとには顕著な変化はない。

〔ｔ１２≦ｔ＜ｔ１３〕ゲート電圧Ｖｇは低下している。コレクタ−エミッタ間電圧Ｖｃｅの上昇が始まり、サージ電圧が立ち上がってきている。コレクタ電流Ｉｃの減少が始まる。

〔ｔ＝ｔ１３〕ゲート電圧Ｖｇが１５Ｖから閾値電圧２Ｖまで低下する。このとき、オフ保持トランジスタＭ２がオンする。
〔ｔ１３＜ｔ＜ｔ１４〕ゲート電圧Ｖｇが閾値電圧２Ｖを下回る。コレクタ−エミッタ間電圧Ｖｃｅ（サージ電圧）は上昇し続けている。コレクタ電流Ｉｃは、減少している。

〔ｔ＝ｔ１４〕ゲート電圧Ｖｇは、−２Ｖ程度まで低下している。コレクタ−エミッタ間電圧Ｖｃｅ（サージ電圧）は、ピークが６５０Ｖまで上昇している。
〔ｔ１４＜ｔ〕ゲート電圧ＶｇはＧＮＤレベル（０Ｖ）近傍に位置している。コレクタ−エミッタ間電圧Ｖｃｅ（サージ電圧）は低下し、振幅を繰り返しながら減少していく。コレクタ電流Ｉｃは略０Ａに位置している。

上記に示すように、ＩＰＭ１０の構成では、時刻ｔ１４において、サージ電圧のピークが６５０Ｖになっている。このとき、ゲート電圧Ｖｇを見ると、マイナス側に大きく振れておりアンダーシュートが生じていることがわかる。

これは、オフ保持トランジスタＭ２のゲート電圧引抜き能力が強すぎることで、アンダーシュートが生じているものと考えられる。また、アンダーシュートが生じることで、コレクタ電流Ｉｃの変化率であるｄｉ／ｄｔが大きくなる。

したがって、アンダーシュートの発生を抑制すれば、サージ電圧のピークをさらに低下させることが可能と判断できる。この場合、オフ保持トランジスタＭ２のゲート電圧引抜き能力を調整することが考えられる。

しかし、上述のようにオフ側トランジスタＭ１のオン動作に遅れてオフ保持トランジスタＭ２がオン動作するようには動作するものの上述の構成ではオフ保持トランジスタＭ２がオン動作することによるｄｉ／ｄｔへの影響大きくコレクタ−エミッタ間電圧Ｖｃｅ（サージ電圧）は、ピークが６５０Ｖまで上昇していた。これは、トランジスタのサイズや定格ドレイン電流値などを変更しても、ゲート電圧引抜き能力を微小に調整することは困難であり、また、回路構成に対して常時適正なゲート電圧引抜き能力を持つトランジスタ素子を選択することも困難である。

（本発明の動作）
このため、本発明による技術では、オフ保持トランジスタＭ２のオン動作に遅れを持たせることで、確実にアンダーシュートの発生を抑制して、サージ電圧のピークの抑制を図るものである。

次にオフ保持トランジスタＭ２のオン動作に遅れを持たせて、サージ電圧のピークの抑制を図った本技術のＩＰＭについて説明する。
図４はＩＰＭの構成例を示す図である。第２の実施の形態のＩＰＭ１０ａは、ＩＧＢＴ回路１１、ドライブ回路１２ａおよびＩＰＭコントローラ３を備える。ＩＧＢＴ回路１１は、トランジスタ１１ａを含む。

また、ドライブ回路１２ａは、トランジスタＭ０、Ｍ１、Ｍ２、ＡＮＤ素子ＩＣ１、コンパレータＩＣ２、基準電圧源Ｖｒ、遅延回路１２ａ−１および抵抗Ｒ１、Ｒ２を含む。
ＩＰＭ１０ａは、図２に示したＩＰＭ１０にあらたな構成要素として遅延回路１２ａ−１を備えるものであり、その他の構成はＩＰＭ１０と同じである。

ここで、オフ側トランジスタＭ１は、図１のトランジスタ２ａに対応し、オフ保持トランジスタＭ２は、図１のトランジスタ２ｂに対応する。また、少なくともＡＮＤ素子ＩＣ１およびコンパレータＩＣ２により、図１の比較回路２ｃの機能を実現している。さらに、遅延回路１２ａ−１は、図１の遅延回路２ｄに対応する。

遅延回路１２ａ−１は、ＡＮＤ素子ＩＣ１の出力と、オフ保持トランジスタＭ２のゲートとの間に挿入されている。すなわち、遅延回路１２ａ−１の入力端子は、ＡＮＤ素子ＩＣ１の出力端子と接続し、遅延回路１２ａ−１の出力端子は、オフ保持トランジスタＭ２のゲートに接続する。その他の接続関係はＩＰＭ１０と同じである。

遅延回路１２ａ−１は、ＡＮＤ素子ＩＣ１のＨレベル信号（判別信号ｄ１）を所定時間遅延させて制御信号ｃｔ２として出力し、オフ保持トランジスタＭ２のゲートに入力する。

ここで、判別信号ｄ１によってオフ保持トランジスタＭ２をオンさせたときのＩＧＢＴ１１ａのコレクタ電流の変化率を第１のｄｉ／ｄｔとし、制御信号ｃｔ２によってオフ保持トランジスタＭ２をオンさせたときのコレクタ電流の変化率を第２のｄｉ／ｄｔとする。

この場合、遅延回路１２ａ−１では、第１のｄｉ／ｄｔよりも、第２のｄｉ／ｄｔの方が小さくなるような時間遅延が設定されている。
このように、ＩＧＢＴ１１ａのコレクタ電流の変化率を減少させることで、ＩＧＢＴ１１ａのターンオフ時に発生するサージ電圧のピークを低下させる。すなわち、遅延回路１２ａ−１では、ＩＧＢＴ１１ａのターンオフ時に、サージ電圧のピークが所定値を超えてしまうほど、コレクタ電流Ｉｃのｄｉ／ｄｔが大きくならないように時間遅延が設定されているものである。

具体的には例えば、遅延回路１２ａ−１は、判別信号ｄ１を、ＩＧＢＴ１１ａのゲート電圧Ｖｇが電圧Ｖ１に達した時間から、ゲート電圧ＶｇがＧＮＤレベルを維持する時間まで遅延させる。

すなわち、ゲート電圧ＶｇがＧＮＤレベル付近で大きく変動することなく、ある程度安定してＧＮＤレベル近傍を維持できる時間まで遅延させる。そして、このように遅延させた判別信号ｄ１を、オフ保持トランジスタＭ２をオンさせる制御信号ｃｔ２として出力する。

または、遅延回路１２ａ−１は、判別信号ｄ１を、ＩＧＢＴ１１ａのゲート電圧Ｖｇが電圧Ｖ１に達した時間から、ＩＧＢＴ１１ａに流れるコレクタ電流Ｉｃが０Ａに維持する時間まで遅延させることでもよい。

すなわち、コレクタ電流Ｉｃが０Ａ付近で大きく変動することなく、ある程度安定して０Ａ近傍を維持できる時間まで遅延させる。そして、このように遅延させた判別信号ｄ１を、オフ保持トランジスタＭ２をオンさせる制御信号ｃｔ２として出力する。

さらに、遅延回路１２ａ−１は、判別信号ｄ１を、ゲート電圧Ｖｇが電圧Ｖ１に達した時間から、ＩＧＢＴ１１ａに発生するサージ電圧のピークが過ぎる時間まで遅延させることでもよい。そして、このように、遅延させた判別信号ｄ１を、オフ保持トランジスタＭ２をオンさせる制御信号ｃｔ２として出力する。

（遅延回路の構成例）
図５は遅延回路の構成例を示す図である。遅延回路１２ａ−１は、例えば、時定数回路であり、コンデンサＣ３と抵抗Ｒ３を含む。

抵抗Ｒ３の一端は、ＡＮＤ素子ＩＣ１の出力端子に接続する。抵抗Ｒ３の他端は、コンデンサＣ３の一端と、オフ保持トランジスタＭ２のゲートと接続する。コンデンサＣ３の他端は、ＧＮＤに接続する。遅延回路１２ａ−１は、このような簡易な回路で構成可能である。

（ＩＧＢＴのターンオフ時の動作）
本発明の動作のＩＰＭ１０ａにおける、ＩＧＢＴのターンオフ時の動作について、シミュレーション波形を示しながら説明する。

図６はＩＧＢＴのターンオフ時の動作を説明するための図である。縦軸は電圧（Ｖ）または電流（Ａ）、横軸は時間ｔである。
３つのグラフは、ＩＧＢＴ１１ａのゲート電圧Ｖｇ、ＩＧＢＴ１１ａのコレクタ−エミッタ間電圧ＶｃｅおよびＩＧＢＴ１１ａのコレクタ電流Ｉｃを示している。

なお、縦軸におけるメッシュ状の１つの区分（division）として、ゲート電圧Ｖｇは５Ｖ／ｄｉｖである。コレクタ−エミッタ間電圧Ｖｃｅは１００Ｖ／ｄｉｖであり、コレクタ電流Ｉｃは２００Ａ／ｄｉｖである。また、横軸の時間区分は、１μｓ／ｄｉｖである。

ポイントＰ１は、ゲート電圧ＶＧが０Ｖとなる原点位置を示している。ポイントＰ２は、コレクタ−エミッタ間電圧Ｖｃｅが０Ｖとなる原点位置を示し、さらに、コレクタ電流Ｉｃが０Ａとなる原点位置を示している。

〔ｔ０≦ｔ＜ｔ１〕ＩＧＢＴ１１ａがオンしている状態である。この状態では、ＩＧＢＴ１１ａのゲートには１５Ｖが印加されており、略５００Ａのコレクタ電流Ｉｃが流れている。また、コレクタ−エミッタ間電圧Ｖｃｅは、ＧＮＤ（０Ｖ）近傍に位置している。

〔ｔ＝ｔ１〕ＩＧＢＴ１１ａのターンオフ開始時刻である。オフ側トランジスタＭ１がオンする。
〔ｔ１＜ｔ＜ｔ２〕ゲート電圧Ｖｇはゆるやかに低下している。コレクタ電流Ｉｃと、コレクタ−エミッタ間電圧Ｖｃｅとには顕著な変化はない。

〔ｔ２≦ｔ＜ｔ３〕ゲート電圧Ｖｇはゆるやかに低下している。コレクタ−エミッタ間電圧Ｖｃｅの上昇が始まり、サージ電圧が立ち上がってきている。コレクタ電流Ｉｃの減少が始まる。

〔ｔ＝ｔ３〕ゲート電圧Ｖｇが１５Ｖから２Ｖ程度まで低下する。
〔ｔ３＜ｔ≦ｔ４〕ゲート電圧Ｖｇが閾値電圧２Ｖを下回る。コレクタ−エミッタ間電圧Ｖｃｅ（サージ電圧）は上昇し、時刻ｔ４ではピークが６２５Ｖになっている。コレクタ電流Ｉｃは、減少している。

〔ｔ４＜ｔ＜ｔ５〕ゲート電圧ＶｇはＧＮＤレベルまで低下している。コレクタ−エミッタ間電圧Ｖｃｅ（サージ電圧）は低下し、コレクタ電流は略０Ａに位置している。
〔ｔ＝ｔ５〕オフ保持トランジスタＭ２は、時刻ｔ４からΔｔ時間経過した時刻ｔ５でオンする。

〔ｔ５＜ｔ〕ゲート電圧Ｖｇは略０Ｖ（ＧＮＤ）に位置している。コレクタ−エミッタ間電圧Ｖｃｅ（サージ電圧）は低下し、振幅を繰り返しながら減少していく。コレクタ電流Ｉｃは略０Ａに位置している。

ここで、図３と図６のサージ電圧を比較すると、ＩＰＭ１０では、サージ電圧のピーク＝６５０Ｖに対して、ＩＰＭ１０ａでは、サージ電圧のピーク＝６２５Ｖになっており、２５Ｖ減少していることがわかる。また、図６の場合では、アンダーシュートが抑制されていることがわかる。

上記の例では、ＩＧＢＴ１１ａのゲート電圧Ｖｇが電圧Ｖ１に達してから、ゲートＶｇがＧＮＤレベル近傍を一定時間維持するまでの時間間隔Δｔの分、ＡＮＤ素子ＩＣ１の出力を遅延させて、オフ保持トランジスタＭ２をオンしている。

このように、ゲート電圧引抜き能力が強いオフ保持トランジスタＭ２が所定時間遅れてオンすることにより、図３に示したコレクタ電流のｄｉ／ｄｔよりも、図６に示したコレクタ電流のｄｉ／ｄｔを小さくすることができ、サージ電圧のピークを抑制することが可能になる。

また、オフ保持トランジスタＭ２によって、ＩＧＢＴ１１ａをオフさせるに十分な低電位レベルにゲート電圧Ｖｇを保持しているので、ＩＧＢＴ１１ａの誤動作についても抑制することが可能になる。

なお、図６の例では、ＩＧＢＴ１１ａのゲート電圧Ｖｇが電圧Ｖ１に達した時間から、ゲートＶｇがＧＮＤレベルを維持する時間まで遅延させるとしたが、コレクタ電流Ｉｃから見れば、ＩＧＢＴ１１ａのゲート電圧Ｖｇが電圧Ｖ１に達した時間から、ＩＧＢＴ１１ａに流れるコレクタ電流Ｉｃが０Ａに維持する時間まで遅延させるということでもある。

または、ゲート電圧Ｖｇが電圧Ｖ１に達した時間から、ＩＧＢＴ１１ａに発生するサージ電圧のピークが過ぎる時間まで遅延させてもよい。
すなわち、オフ側トランジスタＭ１だけのオンでサージ電圧がピークに到達するまで待ち、そのピークが過ぎてからオフ保持トランジスタＭ２をオンしても、サージ電圧のピークは、図３の場合と比べて低下することになる。したがって、ゲート電圧Ｖｇが電圧Ｖ１に達したときの時間から、サージ電圧のピークが過ぎる時間まで、ＡＮＤ素子ＩＣ１の出力である判別信号ｄ１を遅延させてもよい。

以上説明したように、本技術によれば、オフ側トランジスタのゲート電圧引抜き能力と、オフ保持トランジスタのゲート電圧引抜き能力とを十分に引き出すことができるので、サージ電圧のさらなる抑制と、誤動作の抑制とを図ることが可能になる。

また、オフ保持トランジスタのゲートに印加される制御信号のみを遅延させる構成としているので、他の制御系には影響を与えることがない。さらに回路規模を増大させることもなく、効率よく信号遅延を実施することが可能になる。

以上の説明においては、半導体スイッチとドライブ回路を組み合わせた構成の例について説明したが、本発明は、半導体スイッチを除いた構成である半導体スイッチに適用されるドライブ回路としても実施できるものである。この場合も同様の効果を持つ。

以上、実施の形態を例示したが、実施の形態で示した各部の構成は同様の機能を有する他のものに置換することができる。また、他の任意の構成物や工程が付加されてもよい。

１ 半導体装置
１ａ 半導体スイッチ
２ ドライブ回路
２ａ、２ｂ、２ｅ トランジスタ
２ｃ 比較回路
２ｄ 遅延回路
２ｆ 論理積回路
Ｖｇ ゲート電圧
Ｔ、Ｔ０、Ｔ１、Ｔ２ 時刻
Δｔ 遅延時間
ｃｔ１ 第１の制御信号
ｃｔ２ 第２の制御信号
ｄ１、ｄ２ 判別信号

Claims (8)

1. 半導体スイッチと、
   第１の制御信号にもとづいて、前記半導体スイッチのターンオフ時にオンして、第１の引抜き力で前記半導体スイッチのゲート電荷を引抜く第１のトランジスタと、前記半導体スイッチのゲート電圧と閾値レベルとを比較し、前記ゲート電圧が前記閾値レベルまで低下したことを判別すると第１の判別信号を出力する比較回路と、前記ゲート電圧と前記第１の判別信号とを入力とし出力として第２の判別信号を出力する論理積回路と、前記第２の判別信号を所定時間遅延させた第２の制御信号を出力する遅延回路と、前記第２の制御信号にもとづいて、前記第１のトランジスタがオンした後にオンして、前記第１の引抜き力よりも大きな第２の引抜き力で前記ゲート電荷を引抜く第２のトランジスタと、を含み前記半導体スイッチの駆動制御を行うドライブ回路と、
   を有することを特徴とする半導体装置。
2. 半導体スイッチを駆動するためのドライブ回路であって、
   第１の制御信号にもとづいて、前記半導体スイッチのターンオフ時にオンして、第１の引抜き力で前記半導体スイッチのゲート電荷を引抜くための第１のトランジスタと、
   前記半導体スイッチのゲート電圧と閾値レベルとを比較し、前記ゲート電圧が前記閾値レベルまで低下したことを判別すると第１の判別信号を出力するための比較回路と、前記ゲート電圧と前記第１の判別信号とを入力とし出力として第２の判別信号を出力する論理積回路と、
   前記第２の判別信号を所定時間遅延させた第２の制御信号を出力する遅延回路と、
   前記第２の制御信号にもとづいて、前記第１のトランジスタがオンした後にオンして、前記第１の引抜き力よりも大きな第２の引抜き力で前記ゲート電荷を引抜くための第２のトランジスタと、
   を有することを特徴とする半導体装置。
3. 前記遅延回路は、前記第２の判別信号によって前記第２のトランジスタをオンさせたときの前記半導体スイッチのコレクタ電流の第１の変化率よりも、前記第２の制御信号によって前記第２のトランジスタをオンさせたときのコレクタ電流の第２の変化率の方が小さくなるような時間遅延が設定されていることを特徴とする請求項１乃至２記載の半導体装置。
4. 前記遅延回路は、前記第２の判別信号を、前記ゲート電圧が前記閾値レベルに達した時間から、前記ゲート電圧がＧＮＤレベルを維持する時間まで遅延させることを特徴とする請求項１乃至３記載の半導体装置。
5. 前記遅延回路は、前記第２の判別信号を、前記ゲート電圧が前記閾値レベルに達した時間から、前記半導体スイッチのコレクタ電流がゼロを維持する時間まで遅延させることを特徴とする請求項１乃至３記載の半導体装置。
6. 前記遅延回路は、前記第２の判別信号を、前記ゲート電圧が前記閾値レベルに達した時間から、前記半導体スイッチに発生するサージ電圧のピークが過ぎる時間まで遅延させることを特徴とする請求項１乃至３記載の半導体装置。
7. 半導体スイッチのゲート電圧を制御するための半導体装置の制御方法において、
   第１の制御信号にもとづいて、前記半導体スイッチのターンオフ時にオンする第１のトランジスタであって、前記第１のトランジスタにより、第１の引抜き力で前記半導体スイッチのゲート電荷を引抜き、
   比較回路により、前記半導体スイッチのゲート電圧と閾値レベルとを比較し、前記ゲート電圧が前記閾値レベルまで低下したことを判別すると第１の判別信号を出力し、
   論理積回路により、前記ゲート電圧と前記第１の判別信号との論理積演算を行い出力として第２の判別信号を出力し、
   遅延回路により、前記第２の判別信号を所定時間遅延させた第２の制御信号を出力し、
   前記第２の制御信号にもとづいて、前記第１のトランジスタがオンした後にオンする第２のトランジスタであって、前記第２のトランジスタにより、前記第１の引抜き力よりも大きな第２の引抜き力で前記ゲート電荷を引抜く、
   ことを特徴とする半導体装置の制御方法。
8. 半導体スイッチのゲート電圧を制御するための半導体装置の制御方法であって、
   第１の制御信号にもとづいて、前記半導体スイッチのターンオフ時にオンするための第１のトランジスタであって、前記第１のトランジスタにより、第１の引抜き力で前記半導体スイッチのゲート電荷を引抜くよう動作し、
   比較回路により、前記半導体スイッチのゲート電圧が入力されるとそのゲート電圧と閾値レベルとを比較し、そのゲート電圧が前記閾値レベルまで低下したことを判別すると第１の判別信号を出力し、
   論理積回路により、前記ゲート電圧が入力されるとそのゲート電圧と前記第１の判別信号との論理積演算を行い出力として第２の判別信号を出力し、
   遅延回路により、前記第２の判別信号を所定時間遅延させた第２の制御信号を出力し、
   前記第２の制御信号にもとづいて、前記第１のトランジスタがオンした後にオンする第２のトランジスタであって、前記第２のトランジスタにより、前記第１の引抜き力よりも大きな第２の引抜き力で前記ゲート電荷を引抜く、
   ことを特徴とする半導体装置の制御方法。

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