JP2013172399A - ゲート駆動回路 - Google Patents

Abstract

【課題】本発明は、誤オンを抑制する絶縁ゲート型スイッチング素子の提供を目的とする。
【解決手段】本発明のゲート駆動回路は、絶縁ゲート型のスイッチング素子５を駆動するゲート駆動回路であって、スイッチング素子５の制御端子に所定のタイミングで駆動電圧を印加する制御駆動回路３と、制御駆動回路３の電源電圧である第１電圧ＶＣＣと、スイッチング素子５の制御端子を負バイアスする第２電圧ＶＣＣ２との両方を監視する電圧監視回路４ａ，４ｂとを備え、制御駆動回路３は、電圧監視回路４ａ，４ｂが監視する第１、第２電圧ＶＣＣ１，ＶＣＣ２の少なくとも一方が閾値を下回った場合に出力を遮断する。
【選択図】図３

Description

この発明は絶縁ゲート型半導体素子の駆動回路に関する。

一般的に、Ｓｉ半導体素子のゲート駆動制御においては、ターンオフ時にソース電位とゲート電位が同電位となるようにする。

しかし、ＳｉＣ−ＭＯＳのような絶縁ゲート型スイッチング素子では閾値電圧Ｖｔｈが低いため、ターンオフ時にソース電位とゲート電位を同電位としていると、電源立ち上がり時の駆動回路の出力電圧の僅かな上昇によって誤ってオンしてしまうおそれがある。

そこで、スイッチング素子の制御端子に負バイアスを印加し、オフ時に制御端子が主端子から見て負の電位となるようにすることで、誤オンを防止する構成が例えば特許文献１に開示されている。

特開平８−２９８７８６号公報

しかし、電源立ち上げ時にスイッチング素子の駆動回路の電源電圧が負バイアス電源よりも先に立上ると、その瞬間にはスイッチング素子の制御端子に負バイアスがかからないため、駆動回路の出力電圧がスイッチング素子の閾値電圧を超えるとＯＮしてしまうという問題があった。

本発明は上述の問題に鑑み、誤ったオン（誤オン）を抑制する絶縁ゲート型スイッチング素子の提供を目的とする。

本発明のゲート駆動回路は、絶縁ゲート型のスイッチング素子を駆動するゲート駆動回路であって、スイッチング素子の制御端子に所定のタイミングで駆動電圧を印加する駆動回路と、駆動回路の電源電圧である第１電圧と、制御端子を負バイアスする第２電圧との両方を監視する電圧監視回路とを備え、駆動回路は、電圧監視回路が監視する第１、第２電圧の少なくとも一方が閾値を下回った場合に出力を遮断する。

本発明のゲート駆動回路は、絶縁ゲート型のスイッチング素子を駆動するゲート駆動回路であって、スイッチング素子の制御端子に所定のタイミングで駆動電圧を印加する駆動回路と、駆動回路の電源電圧である第１電圧と、制御端子を負バイアスする第２電圧との両方を監視する電圧監視回路とを備え、駆動回路は、電圧監視回路が監視する第１、第２電圧の少なくとも一方が閾値を下回った場合に出力を遮断する。そのため、第２電圧が小さく負バイアスが十分でない間に第１電圧が大きくなることにより、スイッチング素子がターンオフ時に誤オンしてしまうことを防ぐ。

前提技術に係るゲート駆動回路を示す図である。 前提技術に係るゲート駆動回路を示す図である。 実施の形態１に係るゲート駆動回路を示す図である。 実施の形態１の変形例１に係るゲート駆動回路を示す図である。 実施の形態１の変形例２に係るゲート駆動回路を示す図である。 実施の形態１に係るゲート駆動回路を示す図である。 実施の形態１の変形例１に係るゲート駆動回路を示す図である。 実施の形態１の変形例３に係るゲート駆動回路を示す図である。 実施の形態１の変形例４に係るゲート駆動回路を示す図である。 実施の形態２に係るゲート駆動回路を示す図である。 実施の形態２の変形例１に係るゲート駆動回路を示す図である。 実施の形態３に係るゲート駆動回路を示す図である。 実施の形態３の変形例１に係るゲート駆動回路を示す図である。 実施の形態３の変形例２に係るゲート駆動回路を示す図である。

＜Ａ．前提技術＞
図１は、本発明の前提技術に係るＳｉ−ＭＯＳＦＥＴ５ａのゲート駆動回路１００である。なおゲート駆動回路は、半導体集積回路として形成されても良い。Ｓｉ−ＭＯＳＦＥＴ５は、絶縁ゲート型のスイッチング素子５ａの一例である。ゲート駆動回路１００は、Ｓｉ−ＭＯＳＦＥＴ５ａのゲート端子に駆動電圧を印加する制御駆動回路３と、制御駆動回路３の電圧を監視する電圧監視回路４を備えている。制御駆動回路は、電源１から電圧ＶＣＣを供給され、入力端子ＩＮからの入力信号に基づき、出力端子ＯＵＴからＳｉ−ＭＯＳＦＥＴ５ａのゲート端子に駆動電圧を印加する。

ここでＳｉ−ＭＯＳＦＥＴ５ａは、ターンオフ時にソース電位とゲート電位が同電位となるように制御される。もし駆動するスイッチング素子がＳｉＣ−ＭＯＳＦＥＴである場合には、閾値電圧Ｖｔｈが低いため僅かな駆動電圧でＯＮ状態になる。そのため、電源１を立ち上げる際に制御駆動回路３の出力電圧が僅かに上昇しただけでも、ターンオフ時に誤オンしてしまう可能性がある。

その対策として、図２に示すように電源１，２の２電源構成とし、電源２をＳｉＣ−ＭＯＳＦＥＴ５ｂのソース端子に接続する構成が考えられている。この構成によれば、電源２の電圧分、ゲート電位をソース電位に対して負バイアスとすることが出来るので、ＳｉＣ−ＭＯＳＦＥＴ５ｂの誤オンを抑制することが可能である。

しかしながら、電源１，２の立ち上げ時に、電源１の電圧ＶＣＣ１が電源２の電圧ＶＣＣ２より先に立上る場合は、ゲート端子に負バイアスがかからないので、閾値電圧Ｖｔｈ以上を出力してしまうとＳｉＣ−ＭＯＳＦＥＴ５ｂが誤オンしてしまうという問題がある。

そこで本発明の駆動回路では、上記のような場合にはゲート端子への出力を遮断することにより、誤オンを抑制する。

＜Ｂ．実施の形態１＞
図３は、実施の形態１に係るゲート駆動回路１０２の構成を示す回路図である。ＳｉＣ−ＭＯＳＦＥＴ５ｂを駆動するゲートを駆動するゲート駆動回路１０２は、制御駆動回路３と、第１電圧監視回路４ａと、第２電圧監視回路４ｂとを備える。制御駆動回路３は、入力端子ＩＮからの信号に基づくタイミングで、出力端子ＯＵＴからＳｉＣ−ＭＯＳＦＥＴ５ｂのゲート端子に駆動電圧ＶＣＣ１を印加する。制御駆動回路とＳｉＣ−ＭＯＳＦＥＴ５ｂのソース端子との間には電源１が接続され、制御駆動回路３に駆動電圧ＶＣＣ１を供給している。

ＳｉＣ−ＭＯＳＦＥＴ５ｂのソース端子とグランド（ＧＮＤ）の間には、負バイアス電源として電源２が接続されており、電源２からソース端子に電圧ＶＣＣ２を印加することにより、ゲート端子をソース端子に対して負バイアスとしている。また電源２は、制御駆動回路とグランドの間で電源１と直列接続している。

第１電圧監視回路４ａは電源１の両極間に設けられ、駆動電圧ＶＣＣ１を監視して監視結果を制御駆動回路３に入力する。第２電圧監視回路４ｂは電源２の両極間に設けられ、負バイアス電圧ＶＣＣ２を監視して監視結果を制御駆動回路３に入力する。

制御駆動回路３は、駆動電圧ＶＣＣ１と負バイアス電圧ＶＣＣ２の少なくとも一方が所定値以下となった場合に、出力を遮断する。これにより、十分な負バイアス電圧ＶＣＣ２がソース端子に印加されたときに限って制御駆動回路３から駆動電圧ＶＣＣ１がゲート端子に印加されるので、誤オンを防ぐことが出来る。

図４を用いて、ゲート駆動回路１０２の構成をより詳細に説明する。制御駆動回路３は、前段のＩＮ回路３ａと後段のドライブ回路３ｂで構成される。ＩＮ回路３ａは、外部からゲート駆動回路１０２の入力端子ＩＮに入力される信号をＡＮＤゲート１３に出力する。ドライブ回路３ｂは電源１の正極とＧＮＤの間に設けられ、ＡＮＤゲート１３からの入力に基づきＶＣＣ１を駆動電圧としてＳｉＣ−ＭＯＳＦＥＴ５ｂのゲート端子に印加する。ＡＮＤゲート１３は、ＩＮ回路３ａ、第１電圧監視回路４ａ、第２電圧監視回路４ｂの各出力の論理積をドライブ回路３ｂに出力する。

第１電圧監視回路４ａは、電源１の電圧ＶＣＣ１を分圧する分圧抵抗９ａ，９ｂ，９ｃと、分圧抵抗９ａまたは分圧抵抗９ｂによるＶＣＣ１の分圧を基準電圧と比較するコンパレータ７と、コンパレータ７の出力を反転するＮＯＴゲート１２を備えている。コンパレータ７の出力はＮＯＴゲート１１を介してフィードバックされ、分圧抵抗９ｂの両端に接続されたトランスミッションゲート１０ａ，１０ｂの一方を導通する。コンパレータ７の電源端子の一方はＧＮＤに接続され、他方は定電流源８を介して電源１に接続されている。

電源１の電圧ＶＣＣ１は、分圧抵抗９ａ，９ｂにより分圧され、当該分圧はトランスミッションゲート１０ａ，１０ｂの一方を介してコンパレータ７の非反転入力端子に印加され、反転入力端子に印加された基準電圧と比較される。ここでＶＣＣ１の分圧をとるのは、コンパレータ７の電源電圧範囲内に収めるためである。コンパレータ７に入力するＶＣＣ１の分圧が基準電圧より大きければ、コンパレータ７の出力はＧＮＤと同電位となり、ＮＯＴゲート１２を経てＡＮＤゲート１３にはＨ（Ｈｉｇｈ）レベルが入力される。

ＶＣＣ１の分圧が基準電圧より小さければ、コンパレータ７の出力電圧はＶＣＣ１となり、ＮＯＴゲート１２を経てＡＮＤゲート１３にはＬ（Ｌｏｗ）レベルが入力される。

第２電圧監視回路４ｂは第１電圧監視回路４ａと同様の構成であり、分圧抵抗１４ａ，１４ｂ，１４ｃ、トランスミッションゲート１５ａ，１５ｂ、コンパレータ１８、ＮＯＴゲート１６，１７を備えている。コンパレータ１８の電源端子の一方はＧＮＤに接続され、他方は定電流源１９を介して電源２に接続されている。分圧抵抗１４ａ，１４ｂによる負バイアス電圧ＶＣＣ２の分圧がコンパレータ１８の非反転入力端子に印加され、反転入力端子に印加された基準電圧と比較される。

第１電圧監視回路４ａと同様の動作により、ＶＣＣ２の分圧が基準電圧より大きい場合にはＡＮＤゲート１３にＨレベルが入力され、ＶＣＣ２の分圧が基準電圧より小さい場合にはＡＮＤゲート１３にＬレベルが入力される。

ＡＮＤゲート１３は、ＩＮ回路３ａ、第１電圧監視回路４ａ、第２電圧監視回路４ｂからの各入力の論理積をドライブ回路３ｂに出力する。ＩＮ回路からＯＮ信号が出力されたとしても、ＶＣＣ１とＶＣＣ２の少なくとも一方が所定値以下である場合には、ドライブ回路３ｂの制御端子にＬレベルが入力される。そのため、ゲート駆動回路１０２の出力は遮断され、誤オンを防止することが出来る。

なお、図３，４では駆動対象をＳｉＣ−ＭＯＳＦＥＴ５ｂとして説明したが、閾値の電圧の低い絶縁ゲート型のスイッチング素子であれば本発明の効果を奏する。

なお、図４に示した回路構成において、第２電圧監視回路４ｂにおけるコンパレータ１８の電源を最高電位にしても良い。図５に、かかる構成のゲート駆動回路１０３を示す。ゲート駆動回路１０３では、コンパレータ１８の電源端子の一方をグランドに接続し、他方を定電流源１９を介して電源１に接続している。それ以外の構成は、ゲート駆動回路１０２と同様である。このような構成のゲート駆動回路１０３も、ゲート駆動回路１０２と同様の効果を奏する。

＜Ｂ−１．変形例１＞
図６は、実施の形態１の変形例１に係るゲート駆動回路１０４の構成を示す回路図である。ゲート駆動回路１０４では、第１電圧監視回路４ａが電源１の正極とＧＮＤの間に接続されており、ＳｉＣ−ＭＯＳＦＥＴ５ｂの駆動電圧ＶＣＣ１ではなくＶＣＣ１と負バイアス電圧ＶＣＣ２の和を監視する。それ以外の構成はゲート駆動回路１０２と同様である。なお、変形例１を説明する以下の図において、図３，４に示したゲート駆動回路１０２の構成要素と同一の構成要素には同一の参照符号を付している。

図７は、ゲート駆動回路１０４の構成をより詳細に示した回路図である。第１電圧監視回路４ａにおいて、分圧抵抗９ａ，９ｂ，９ｃは電源１の正極とＧＮＤの間に接続されている。また、コンパレータ８の電源端子は一方がＧＮＤに、他方が定電流源８を介して電源１に接続されている。これ以外の構成は図４に示したゲート駆動回路１０２の構成と同様であるため、説明を省略する。以上の構成によって、コンパレータ８の非反転入力端子には（ＶＣＣ１＋ＶＣＣ２）の分圧が印加され、コンパレータ８ではこれを基準電圧と比較する。（ＶＣＣ１＋ＶＣＣ２）とＶＣＣ２のいずれかが所定値より小さい場合には、ゲート駆動回路１０４は出力を遮断するので、負バイアス電圧ＶＣＣ２が十分に印加されないまま駆動電圧ＶＣＣ１が立上ることによる誤オンを防ぐことが出来る。

なお、図７に示した回路構成において、第２電圧監視回路４ｂにおけるコンパレータ１８の電源を最高電位にしても良い。図８に、かかる構成のゲート駆動回路１０５を示す。ゲート駆動回路１０５では、コンパレータ１８の電源端子の一方をグランドに接続し、他方を定電流源１９を介して電源１に接続している。それ以外の構成は、ゲート駆動回路１０４と同様である。このような構成のゲート駆動回路１０５も、ゲート駆動回路１０４と同様の効果を奏する。

＜Ｂ−２．変形例２＞
変形例２に係るゲート駆動回路は、負バイアス用の電源を別途必要とせず単電源で動作し、単電源から負バイアス電圧を生成する機能を有するものである。

図９は、実施の形態１の変形例２に係るゲート駆動回路１０６の構成を示す回路図である。なお、変形例２を説明する以下の図において、図６，７に示したゲート駆動回路１０４の構成要素と同一の構成要素には同一の参照符号を付している。

ゲート駆動回路１０６は単一の電源１で動作する。制御駆動回路３は電源１から駆動電圧ＶＣＣ１を供給され、入力端子ＩＮからの入力信号に基づき、出力端子ＯＵＴからＳｉＣ−ＭＯＳＦＥＴ５ｂのゲート端子に駆動電圧ＶＣＣ１を印加する。

また、ゲート駆動回路１０６は電源１の正極とＧＮＤの間に、ＶＣＣ１を分圧する負バイアス用内部電源回路６を備えている。負バイアス用内部電源回路６でＶＣＣ１から分圧されたＶＲＥＧ１は、ＳｉＣ−ＭＯＳＦＥＴ５ｂのソース端子に印加されるため、ゲート端子はソース端子に対して負バイアスされる。

これ以外の構成はゲート駆動回路１０４と同様であるので、説明を省略する。なお、図９ではゲート駆動回路１０４の構成を一部変更して負バイアス用内部電源回路６を設けたが、ゲート駆動回路１０２の構成を一部変更して負バイアス用内部電源回路６を設けても良い。

＜Ｂ−３．効果＞
本実施の形態のゲート駆動回路１０２は、絶縁ゲート型のスイッチング素子（ＳｉＣ−ＭＯＳＦＥＴ５ｂ）を駆動するゲート駆動回路であって、ＳｉＣ−ＭＯＳＦＥＴ５ｂの制御端子に所定のタイミングで駆動電圧を印加する制御駆動回路３と、制御駆動回路３の電源電圧である第１電圧（駆動電圧）ＶＣＣ１と、前記制御端子を負バイアスする第２電圧（負バイアス電圧）ＶＣＣ２との両方を監視する電圧監視回路とを備える。また、制御駆動回路３は、電圧監視回路が監視する電圧ＶＣＣ１，ＶＣＣ２の少なくとも一方が閾値を下回った場合に出力を遮断する。よって、負バイアス電圧ＶＣＣ２が十分に印加されない状態で駆動電圧ＶＣＣ１が立上ることによる誤オンを防ぐことが出来る。

また、当該電圧監視回路は、駆動電圧ＶＣＣ１を第１監視電圧として監視する第１電圧監視回路４ａと、負バイアス電圧ＶＣＣ２を第２監視電圧として監視する第２電圧監視回路４ｂを備えるので、これらの監視電圧の少なくとも一方が閾値を下回った場合にはゲート駆動回路の出力を遮断することにより、誤オンを防ぐことが出来る。

本実施の形態の変形例１に係るゲート駆動回路１０４では、第１電圧監視回路４ａにおいて駆動電圧ＶＣＣ１と負バイアス電圧ＶＣＣ２の和を第１監視電圧として監視し、第２電圧監視回路４ｂにおいて負バイアス電圧ＶＣＣ２を第２監視電圧として監視するので、これらの監視電圧の少なくとも一方が閾値を下回った場合にはゲート駆動回路の出力を遮断することにより、誤オンを防ぐことが出来る。

また、ゲート駆動回路１０２，１０４では、ＳｉＣ−ＭＯＳＦＥＴ５ｂの制御端子−主端子間に接続された外部の第１電源（電源１）が駆動電圧ＶＣＣ１を供給し、ＳｉＣ−ＭＯＳＦＥＴ５ｂの主端子−グランド間に接続された外部の第２電源（電源２）が負バイアス電圧ＶＣＣ２を供給する。こうして供給される駆動電圧ＶＣＣ１，負バイアス電圧ＶＣＣ２の少なくとも一方が閾値を下回った場合にはゲート駆動回路の出力を遮断することにより、誤オンを防ぐことが出来る。

本実施の形態の変形例２に係るゲート駆動回路１０６では、ＳｉＣ−ＭＯＳＦＥＴ５ｂの制御端子−主端子間に接続された外部の単電源（電源１）が駆動電圧ＶＣＣ１を供給し、負バイアス電圧ＶＣＣ２は駆動電圧ＶＣＣ１の分圧として内部で生成される。こうして供給される駆動電圧ＶＣＣ１，負バイアス電圧ＶＣＣ２の少なくとも一方が閾値を下回った場合にはゲート駆動回路の出力を遮断することにより、誤オンを防ぐことが出来る。

ゲート駆動回路１０２，１０４，１０６において、第１電圧監視回路４ａは第１監視電圧を第１閾値と比較する第１コンパレータ（コンパレータ７）を備え、第２電圧監視回路４ｂは、第２監視電圧を第２閾値と比較する第２コンパレータ（コンパレータ１８）を備える。上記コンパレータ７，１８における比較に基づきゲート駆動回路の出力を遮断することにより、誤オンを防ぐことが出来る。

また、ゲート駆動回路１０３，１０５において、コンパレータ１８の電源電圧は、駆動電圧ＶＣＣ１と負バイアス電圧ＶＣＣ２の和である。コンパレータ１８の入力電圧が負バイアス電圧ＶＣＣ２の分圧であれば、電源電圧は負バイアス電圧ＶＣＣ２であっても、負バイアス電圧ＶＣＣ２と駆動電圧ＶＣＣ１の和であっても本発明の効果を奏する。

＜Ｃ．実施の形態２＞
図１０は、実施の形態２に係るゲート駆動回路１０７の構成を示す回路図である。図１０において、実施の形態１のゲート駆動回路１０２と同一の構成要素には同一の参照符号を付している。

ゲート駆動回路１０７は、実施の形態１のゲート駆動回路１０２における第２電圧監視回路４ｂの代わりに、負バイアス電圧ＶＣＣ２を監視する手段として、電源２の両端に接続される電源電流生成回路２０を備える。電源電流生成回路２０は、負バイアス電圧ＶＣＣ２が一定値以上に大きくなると電流を生成する回路である。電源電流生成回路２０で生成された電流は、第１電圧監視回路４ａのコンパレータ７の定電流源８側に電源電流として流れる。

これ以外の構成はゲート駆動回路１０２と同様であるので、説明を省略する。

電源電流生成回路２０から電源電流が流れない、すなわち負バイアス電圧ＶＣＣ２が所定値より小さい場合は、コンパレータ７の出力論理はＨとなり、ＮＯＴゲート１２を介した第１電圧監視回路４ａの出力は負論理となってゲート駆動回路１０７の出力は遮断される。こうして電源電流生成回路２０は、電源電流の生成によって負バイアス電圧ＶＣＣ２を監視する第２電圧監視回路として動作する。

電源電流生成回路２０から電源電流が供給される場合は、コンパレータ７は駆動電圧ＶＣＣ１の分圧を基準電圧と比較する。ＶＣＣ１の分圧が基準電圧より小さい場合にコンパレータ７はＨレベルを出力し、ＮＯＴゲート１２を介して第１電圧監視回路４ａの出力は負論理となる。ＶＣＣ１の分圧が基準電圧より大きい場合にはコンパレータ７はＬレベルを出力し、ＮＯＴゲート１２を介して第１電圧監視回路４ａの出力は正論理となる。

以上の動作によって、駆動電圧ＶＣＣ１と負バイアス電圧ＶＣＣ２の何れか一方でも所定値以下となった場合にはゲート駆動回路１０７の出力が遮断されるので、負バイアスＶＣＣ２が十分に印加しないまま駆動電圧ＶＣＣ１が立上ることによる誤オンを防ぐことが出来る。

＜Ｃ−１．変形例１＞
図１１は、実施の形態２の変形例１に係るゲート駆動回路１０８の構成を示す回路図である。図１１において、実施の形態１のゲート駆動回路１０２と同一の構成要素には同一の参照符号を付している。

ゲート駆動回路１０８は、実施の形態１のゲート駆動回路１０２における第１電圧監視回路４ｂの代わりに、駆動電圧ＶＣＣ１を監視する手段として、電源１の両端に接続される電源電流生成回路２１を備える。電源電流生成回路２１は、駆動電圧ＶＣＣ１が所定値以上になると電流を生成する回路である。電源電流生成回路２１で生成された電流は、第２電圧監視回路４ｂのコンパレータ１８の定電流源１９側に電源電流として流れる。これ以外の構成はゲート駆動回路１０２と同様であるので、説明を省略する。

電源電流生成回路２１から電源電流が流れない、すなわち駆動電圧ＶＣＣ１が所定値より小さい場合は、コンパレータ１８の出力論理はＨとなり、ＮＯＴゲート１７を介した第２電圧監視回路４ｂの出力は負論理となる。こうして電源電流生成回路２０は、電源電流の生成によって駆動電圧ＶＣＣ１を監視する第１電圧監視回路として動作する。

電源電流生成回路２１からバイアス電流が供給される場合は、コンパレータ１８は駆動電圧ＶＣＣ２の分圧を基準電圧と比較する。ＶＣＣ２の分圧が基準電圧より小さい場合にコンパレータ１８はＨレベルを出力し、ＮＯＴゲート１７を介して第１電圧監視回路４ｂの出力は負論理となる。ＶＣＣ２の分圧が基準電圧より大きい場合にはコンパレータ１８はＬレベルを出力し、ＮＯＴゲート１７を介して第１電圧監視回路４ｂの出力は正論理となる。

以上の動作によって、駆動電圧ＶＣＣ１と負バイアス電圧ＶＣＣ２の何れか一方でも所定値以下となった場合にはゲート駆動回路１０７の出力が遮断されるので、負バイアスＶＣＣ２が十分に印加しないまま駆動電圧ＶＣＣ１が立上ることによる誤オンを防ぐことが出来る。

＜Ｃ−２．効果＞
本実施の形態のゲート駆動回路１０７において、第１電圧監視回路４ａは、駆動電圧ＶＣＣ１を第１閾値と比較する第１コンパレータ（コンパレータ７）を備え、第２電圧監視回路（電源電流生成回路２０）は、コンパレータ７の電源電流を負バイアス電圧ＶＣＣ２で生成する。負バイアス電圧ＶＣＣ２が一定値以上となった時に電源電流を生成し、電源電流によってコンパレータ７を動作させることにより、ＶＣＣ２が一定値未満の場合はコンパレータ７が動作せず、駆動回路１０７の出力を遮断させることが可能である。

変形例１に係るゲート駆動回路１０８において、第２電圧監視回路４ｂは、負バイアス電圧を第２閾値と比較する第２コンパレータ（コンパレータ１８）を備え、第１電圧監視回路（電源電流生成回路２１）は、コンパレータ１８の電源電流を駆動電圧ＶＣＣ１で生成する。駆動電圧ＶＣＣ１が一定値以上となった時に電源電流を生成し、電源電流によってコンパレータ１８を動作させることにより、ＶＣＣ１が一定値未満の場合はコンパレータ１８が動作せず、駆動回路１０８の出力を遮断させることが可能である。

＜Ｄ．実施の形態３＞
図１２は、実施の形態３に係るゲート駆動回路１０９の構成を示す回路図である。ゲート駆動回路１０９は、実施の形態１の変形例１に係るゲート駆動回路１０４の構成において、第１電圧監視回路４ａに代えて第１電圧監視回路４ａ１を、第２電圧監視回路４ｂに代えて第２電圧監視回路４ｂ１を備えたものである。これら以外の構成はゲート駆動回路１０４と同様であるので、説明を省略する。

第１電圧監視回路４ａ１は、電極１の正極とＧＮＤの間に分圧抵抗９ａ，９ｂ，９ｃ，９ｄを備えている。コンパレータ７の非反転入力端子は、トランスミッションゲート１０ａを介して分圧抵抗９ａ，９ｂ間の分圧点Ｂと接続され、トランスミッションゲート１０ｂを介して分圧抵抗９ｂ，９ｃ間の分圧点Ｃと接続されている。これ以外の構成は、ゲート駆動回路１０４の第１電圧監視回路４ａと同様である。

第２電圧監視回路４ｂ１は、第１電圧監視回路４ａ１の分圧抵抗９ａ，９ｂ間のＡ点とゲート端子が接続されたｐＭＯＳＦＥＴ２３を備える。ｐＭＯＳＦＥＴ２３のソース端子は定電流源２２を介して電源２の正極と接続される。また、定電流源２２とｐＭＯＳＦＥＴ２３のソース端子の間には２段のＮＯＴゲート２４，２５が接続され、ＮＯＴゲート２５の他端は第２電圧監視回路４ｂ１の出力としてＡＮＤゲート１３の入力端子に接続される。

ｐＭＯＳＦＥＴ２３のゲート端子には、駆動電圧ＶＣＣ１と負バイアス電圧ＶＣＣ２の和のＡ点における分圧が印加される。ｐＭＯＳＦＥＴ２３はゲート電圧が閾値未満であればＯＮ状態であり、ＮＯＴゲート２４の入力がＧＮＤとなる。よって、ＮＯＴゲート２５の出力はＬレベルとなり、これが第２電圧監視回路４ｂ１の出力としてＡＮＤゲート１３に入力される。

また、ｐＭＯＳＦＥＴ２３はゲート電圧が閾値以上であればＯＦＦ状態となり、ＮＯＴゲート２４には負バイアス電圧ＶＣＣ２が印加される。ＶＣＣ２がＮＯＴゲート２４の閾値未満であればＮＯＴゲート２５の出力電圧はＬレベル、ＮＯＴゲート２４の閾値以上であればＮＯＴゲート２５の出力電圧はＨレベルとなる。これが第２電圧監視回路４ｂ１の出力としてＡＮＤゲート１３に入力される。

すなわち、第１電圧監視回路４ａ１は、駆動電圧ＶＣＣ１と負バイアス電圧ＶＣＣ２の和が所定値未満である場合にＡＮＤゲート１３にＬレベルを出力することにより、ＶＣＣ１＋ＶＣＣ２を監視する。

また、第２電圧監視回路４ｂ１は、駆動電圧ＶＣＣ１と負バイアス電圧ＶＣＣ２の和が所定値未満である場合にＡＮＤゲート１３にＬレベルを出力する他、ＶＣＣ１とＶＣＣ２の和が所定値以上でありＶＣＣ２が所定値以上である場合にも、ＡＮＤゲート１３にＬレベルを出力することにより、ＶＣＣ２を監視する。

以上の動作により、駆動電圧ＶＣＣ１と負バイアス電圧ＶＣＣ２の何れか一方でも所定値以下となった場合にはゲート駆動回路１０９の出力が遮断されるので、負バイアスＶＣＣ２が十分に印加しないまま駆動電圧ＶＣＣ１が立上ることによる誤オンを防ぐことが出来る。

＜Ｄ−１．変形例１＞
図１３は、実施の形態３の変形例１に係るゲート駆動回路１１０の構成を示す回路図である。ゲート駆動回路１１０は、ゲート駆動回路１０９の構成を一部変更して、単電源で動作するようにしたものである。ゲート駆動回路１１０は電圧ＶＣＣ１を供給する電源１で動作し、電源１の両端に負バイアス用内部電源回路６が接続される。

負バイアス用内部電源回路６は、電圧ＶＣＣ１を分圧してＶＲＥＧ１を生成し、これをＳｉＣ−ＭＯＳＦＥＴ５ｂのソース端子に印加する。ＳｉＣ−ＭＯＳＦＥＴ５ｂのゲート端子は、ソース端子に対してＶＲＥＧ１だけ負バイアスされる。

さらに負バイアス用内部電源回路６が生成したＶＲＥＧ１は、定電流源２２を介してｐＭＯＳＦＥＴ２３のソース端子にも印加される。これ以外の構成は、ゲート駆動回路１０９と同様であるので、説明を省略する。

ゲート駆動回路１１０は、ゲート駆動回路１０９と同様、駆動電圧ＶＣＣ１と負バイアス電圧ＶＲＥＧ１の何れか一方でも所定値以下となった場合に出力が遮断されるので、負バイアスＶＲＥＧ１が十分に印加しないまま駆動電圧ＶＣＣ１が立上ることによる誤オンを防ぐことが出来る。さらに、単電源１によってゲート駆動電圧ＶＣＣ１と負バイアス電圧ＶＲＥＧ１の両方を賄うことが可能である。

＜Ｄ−２．変形例２＞
図１４は、実施の形態３の変形例２に係るゲート駆動回路１１１の構成を示す回路図である。ゲート駆動回路１１１は、第１電圧監視回路４ａ１に代えて第１電圧監視回路４ａを備え、第２電圧監視回路４ｂに代えて第２電圧監視回路４ｂ２を備えており、その他はゲート駆動回路１００と同様の構成である。以下、第２電圧監視回路４ｂについて説明する。

第２電圧監視回路４ｂは２段のＮＯＴゲート２６，２７からなる。ＮＯＴゲート２６には負バイアス用内部電源回路６におけるＶＣＣ１の分圧ＶＲＥＧ１が印加され、ＶＲＥＧ１がＮＯＴゲート２６の閾値以上であればＮＯＴゲート２６はＨレベルを出力し、ＮＯＴゲート２７の出力はＬレベルとなる。また、ＶＲＥＧ１がＮＯＴゲート２６の閾値未満であればＮＯＴゲート２６はＬレベルを出力し、ＮＯＴゲート２７の出力はＨレベルとなる。ＮＯＴゲート２７の出力が第２電圧監視回路４ｂ２の出力としてＡＮＤゲート１３に入力される。以上の構成により、第２電圧監視回路４ｂ２では負バイアス電圧ＶＲＥＧ１が監視される。

以上の構成により、ＶＣＣ１が所定値未満である場合や、ＶＲＥＧ１が所定値未満である場合にゲート駆動回路１１１の出力が遮断されるので、負バイアスＶＲＥＧ１が十分に印加しないまま駆動電圧ＶＣＣ１が立上ることによる誤オンを防ぐことが出来る。

なお、図１４において第１電圧監視回路４ａは駆動電圧ＶＣＣ１を基準電圧と比較したが、駆動電圧ＶＣＣ１と負バイアス電圧ＶＲＥＧ１の差を基準電圧と比較する構成としても良い。

＜Ｄ−３．効果＞
本実施の形態のゲート駆動回路１０９，１１０において、第１電圧監視回路４ａ１は、駆動電圧ＶＣＣ１と負バイアス電圧ＶＣＣ２の和を閾値と比較するコンパレータ７を備え、第２電圧監視回路４ｂ１は、駆動電圧ＶＣＣ１と負バイアス電圧ＶＣＣ２の和の分圧が制御端子に印加され、主端子間に負バイアス電圧ＶＣＣ２が印加されるスイッチング素子（ｐＭＯＳＦＥＴ２３）と、ｐＭＯＳＦＥＴ２３の主端子に接続され負バイアス電圧ＶＣＣ２を２値化する２段のＮＯＴゲート２４，２５とを備える。第１電圧監視回路４ａ１においてＶＣＣ１とＶＣＣ２の和が監視される。また、ＶＣＣ１とＶＣＣ２の和がｐＭＯＳＦＥＴ２３の閾値電圧を超えると、ＮＯＴゲート２４，２５で負バイアス電圧ＶＣＣ２が監視される。よって、負バイアス電圧ＶＣＣ２が十分に印加しないまま駆動電圧ＶＣＣ１が立上ることによるＳｉＣ−ＭＯＳＦＥＴ５ｂの誤オンを防ぐことが出来る。

ゲート駆動回路１０９において、駆動電圧ＶＣＣ１は、ＳｉＣ−ＭＯＳＦＥＴ５ｂの制御端子−主端子間に接続された外部の第１電源（電源１）により供給され、負バイアス電圧ＶＣＣ２は、ＳｉＣ−ＭＯＳＦＥＴ５ｂの主端子とＧＮＤとの間に接続された外部の第２電源（電源２）により供給される。こうして供給される駆動電圧ＶＣＣ１，負バイアス電圧ＶＣＣ２の少なくとも一方が閾値を下回った場合にはゲート駆動回路１０９の出力を遮断することにより、ＳｉＣ−ＭＯＳＦＥＴ５ｂの誤オンを防ぐことが出来る。

ゲート駆動回路１１０において、駆動電圧ＶＣＣ１は、ＳｉＣ−ＭＯＳＦＥＴ５ｂの制御端子−主端子間に接続された外部の第１電源（電源１）により供給され、負バイアス電圧ＶＣＣ２は、駆動電圧ＶＣＣ１の分圧として内部で生成される。こうして供給される駆動電圧ＶＣＣ１，負バイアス電圧ＶＣＣ２の少なくとも一方が閾値を下回った場合にはゲート駆動回路１１０の出力を遮断することにより、ＳｉＣ−ＭＯＳＦＥＴ５ｂの誤オンを防ぐことが出来る。

変形例２に係るゲート駆動回路１１１において、第１電圧監視回路４ａは、第１監視電圧として、駆動電圧ＶＣＣ１、または駆動電圧ＶＣＣ１と負バイアス電圧ＶＲＥＧ１の差を閾値と比較するコンパレータ７を備え、第２電圧監視回路４ｂ２は、第２監視電圧を２値化する２段のＮＯＴゲート２６，２７を備える。

１，２ 電源、３ 制御駆動回路、３ａ ＩＮ回路、３ｂ ドライブ回路、４ 電圧監視回路、４ａ，４ａ１ 第１電圧監視回路、４ｂ，４ｂ１，４ｂ２ 第２電圧監視回路、５ａ Ｓｉ−ＭＯＳＦＥＴ、５ｂ ＳｉＣ−ＭＯＳＦＥＴ、６ 負バイアス用内部電源回路、７，１８ コンパレータ、８，１９，２２ 定電流源、９ａ，９ｂ，９ｃ，１４ａ，１４ｂ，１４ｃ 分圧抵抗、１０ａ，１０ｂ，１５ａ，１５ｂ トランスミッションゲート、１１，１２，１６，１７，２４，２５，２６，２７ ＮＯＴゲート、１３ ＡＮＤゲート、２０，２１ 電源電流生成回路、２３ スイッチング素子、１００，１０１，１０２，１０３，１０４，１０５，１０６，１０７，１０８，１０９，１１０，１１１ ゲート駆動回路。

Claims (13)

1. 絶縁ゲート型のスイッチング素子を駆動するゲート駆動回路であって、
   前記スイッチング素子の制御端子に所定のタイミングで駆動電圧を印加する制御駆動回路と、
   前記制御駆動回路の電源電圧である第１電圧と、前記制御端子を負バイアスする第２電圧との両方を監視する電圧監視回路とを備え、
   前記制御駆動回路は、前記電圧監視回路が監視する前記第１、第２電圧の少なくとも一方が閾値を下回った場合に出力を遮断する、
   ゲート駆動回路。
2. 前記電圧監視回路は、前記第１電圧を第１監視電圧として監視する第１電圧監視回路と、前記第２電圧を第２監視電圧として監視する第２電圧監視回路を備える、
   請求項１に記載のゲート駆動回路。
3. 前記電圧監視回路は、前記第１電圧と前記第２電圧の和を第１監視電圧として監視する第１電圧監視回路と、前記第２電圧を第２監視電圧として監視する第２電圧監視回路を備える、
   請求項１に記載のゲート駆動回路。
4. 前記第１電圧は、前記スイッチング素子の制御端子−主端子間に接続された外部の第１電源により供給され、
   前記第２電圧は、前記スイッチング素子の主端子−グランド間に接続された外部の第２電源により供給される、
   請求項２又は３に記載のゲート駆動回路。
5. 前記第１電圧は、前記スイッチング素子の制御端子−主端子間に接続された外部の単電源により供給され、
   前記第２電圧は前記第１電圧の分圧として内部で生成される、
   請求項２又は３に記載のゲート駆動回路。
6. 前記第１電圧監視回路は、前記第１監視電圧を第１閾値と比較する第１コンパレータを備え、
   前記第２電圧監視回路は、前記第２監視電圧を第２閾値と比較する第２コンパレータを備える、
   請求項２〜５のいずれかに記載のゲート駆動回路。
7. 前記第２コンパレータの電源電圧は、前記第１電圧と前記第２電圧の和である、
   請求項６に記載のゲート駆動回路。
8. 前記第１電圧監視回路は、前記第１電圧を第１閾値と比較する第１コンパレータを備え、
   前記第２電圧監視回路は、前記第１コンパレータの電源電流を前記第２電圧で生成する、
   請求項２，４，５のいずれかに記載のゲート駆動回路。
9. 前記第２電圧監視回路は、前記第２電圧を第２閾値と比較する第２コンパレータを備え、
   前記第１電圧監視回路は、前記第２コンパレータの電源電流を前記第１電圧で生成する、
   請求項２，４，５のいずれかに記載のゲート駆動回路。
10. 前記第１電圧監視回路は、前記第１電圧と前記第２電圧の和を閾値と比較するコンパレータを備え、
    前記第２電圧監視回路は、
    前記第１電圧と前記第２電圧の和の分圧が制御端子に印加され、主端子間に前記第２電圧が印加されるスイッチング素子と、
    前記スイッチング素子の主端子に接続され前記第２電圧を２値化する２段のＮＯＴゲートとを備える、
    請求項３に記載のゲート駆動回路。
11. 前記第１電圧は、前記スイッチング素子の制御端子−主端子間に接続された外部の第１電源により供給され、
    前記第２電圧は、前記スイッチング素子の主端子とグランドとの間に接続された外部の第２電源により供給される、
    請求項１０に記載のゲート駆動回路。
12. 前記第１電圧は、前記スイッチング素子の制御端子−主端子間に接続された外部の単電源により供給され、
    前記第２電圧は前記第１電圧の分圧として内部で生成される、
    請求項１０に記載のゲート駆動回路。
13. 前記第１電圧監視回路は、前記第１監視電圧を閾値と比較するコンパレータを備え、
    前記第２電圧監視回路は、前記第２監視電圧を２値化する２段のＮＯＴゲートを備える、
    請求項２〜５のいずれかに記載のゲート駆動回路。

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