KR101311690B1

KR101311690B1 - 단락 검출 회로 및 단락 검출 방법

Info

Publication number: KR101311690B1
Application number: KR1020120037496A
Authority: KR
Inventors: 쿠오-첸 차이; 웨이-룬 시에; 퉁-한 차이; 밍-춘 시아오
Original assignee: 리치테크 테크놀로지 코포레이션
Priority date: 2011-11-18
Filing date: 2012-04-10
Publication date: 2013-09-26
Also published as: US20130128395A1; TWI448699B; TW201321766A; KR20130055499A; US8643993B2

Abstract

본 발명은 단락 검출 회로와 단락 검출 방법에 관한 것이다. 단락 검출 회로는 출력 노드가 제 1 미리 결정된 레벨로 단락되었는지를 검출한다. 제어 신호에 의해 제어되는 제 1 스위치 회로는 출력 노드와 제 2 미리 결정된 레벨 사이에 연결된다. 단락 검출 회로는, 상기 출력 노드와 상기 제 2 미리 결정된 레벨 사이에 연결된 결정 회로로서, 상기 결정 회로가 인에이블될 때 상기 출력 노드가 제 1 미리 결정된 레벨로 단락되었는지에 따라 결정 신호를 생성하는 결정 회로와; 상기 결정 신호에 따라 단락 검출 신호를 생성하는 제 2 스위치 회로를 포함한다.

Description

단락 검출 회로 및 단락 검출 방법{SHORT-CIRCUIT DETECTION CIRCUIT AND SHORT-CIRCUIT DETECTION METHOD}

본 출원은 2011년 11월 18일에 출원된 TW100142182호에 대한 우선권을 청구한다.

본 발명은 단락 검출 회로 및 단락 검출 방법에 관한 것이다; 구체적으로, 본 발명은 용량성 부하 회로를 가지는 회로에 사용하기 위한 단락 검출 회로와 단락 검출 방법에 관한 것이다.

전력 공급 회로는 통상적으로 출력 노드를 위한 단락 보호 메커니즘으로서 온도 초과 방지 기능(OTP)과 출력 전류 제한 기능(OCL)을 제공한다.

그러나, OTP 메커니즘에 있어서, 실리콘 기판을 통해 열이 낮은 속도로 전달되므로, 보호 신호를 생성하여 보호 동작을 트리거(trigger)하는데 수 십 마이크로초(microsecond)가 걸린다. 출력 노드가 단락되었을 때, 회로는 OTP 메커니즘이 단락 방지 동작을 트리거하기 전에 이미 손상되었을 수 있다.

OCL 메커니즘이 더 빠르고 그리하여 출력 노드의 단락 보호 메커니즘으로 사용하기에는 더 좋다; 그러나, 이것은 OCL이 발생할 때 회로의 구동 능력을 즉시 제한한다. 그러므로, OCL 메커니즘이 출력 노드의 단락 보호 메커니즘으로 사용될 때, 특히 회로가 용량성 부하 회로를 구동하는데 더 높은 구동 능력을 요구하는 전력 공급 회로일 때, 바람직하지 않는 부작용이 발생할 수 있다.

상기 점을 감안하여 종래 기술의 단점을 해소하기 위해, 본 발명은 용량성 부하 회로를 구동하는데 더 높은 구동 능력을 요구하는 전력 공급 회로에서 사용될 수 있는 단락 검출 회로와 단락 검출 방법을 제안한다.

본 발명의 제 1 목적은 단락 검출 회로를 제안하는 것이다.

본 발명의 제 2 목적은 단락 검출 방법을 제공하는 것이다.

전술된 목적을 달성하기 위하여, 일 측면으로부터, 본 발명은, 출력 노드가 제 1 미리 결정된 레벨로 단락되었는지를 검출하기 위한 단락 검출 회로로서, 상기 출력 노드는 용량성 부하 회로에 연결되고, 상기 출력 노드는 또한 제어 신호에 의해 제어되는 제 1 스위치 회로를 통해 제 2 미리 결정된 레벨에 연결되는, 단락 검출 회로에 있어서, 상기 출력 노드와 상기 제 2 미리 결정된 레벨 사이에 연결된 결정 회로로서, 인에이블 될 때 상기 출력 노드가 상기 제 1 미리 결정된 레벨로 단락되었는지에 따라 결정 신호를 생성하는, 결정 회로와; 상기 결정 신호에 따라 단락 검출 신호를 생성하는 제 2 스위치 회로를 포함하는 것을 특징으로 하는 단락 검출 회로를 제공한다.

일 실시예에서, 상기 단락 검출 회로는 상기 결정 회로를 인에이블 시키기 위해 상기 제어 신호에 의해 제어되는 인에이블 스위치 회로를 더 포함한다.

단락 검출 회로의 다른 실시예에서, 상기 제 2 스위치 회로는 바람직하게는 상기 제 2 미리 결정된 레벨에 연결된 제 1 단부와, 상기 단락 검출 신호를 생성하는 제 2 단부를 구비하는 스위치를 포함하며, 상기 스위치는 상기 결정 신호에 의하여 제어된다. 상기 제 2 스위치 회로는 바람직하게는 상기 스위치와 상기 제 2 미리 결정된 레벨 사이에 연결된 저항 회로를 더 포함한다.

또 다른 실시예에서, 상기 결정 회로는 바람직하게는 직렬 연결된 제 1 저항 회로와 제 2 저항 회로를 포함하며, 상기 결정 신호는 상기 제 1 저항 회로와 상기 제 2 저항 회로 사이 노드에서의 분배 전압과 관련된다.

또 다른 실시예에서, 상기 단락 검출 회로는 바람직하게는 상기 단락 검출 신호로부터 노이즈를 제거하기 위한 디글리치 회로와, 상기 디글리치 회로에 연결되어 상기 단락 검출 신호의 레벨에 따라 단락 제어 신호를 생성하기 위한 비교 회로를 구비하는 비정상 상태 처리 회로를 더 포함한다. 그리고 상기 비정상 상태 처리 회로는 바람직하게는 상기 디글리치 회로에 연결되어 상기 단락 검출 신호가 전류 신호일 때 상기 단락 검출 신호에 따라 전압 신호를 생성하기 위한 전류-전압 변환 회로를 더 포함한다.

상기 실시예에서, 상기 비정상 상태 처리 회로는 바람직하게는 상기 비교 회로에 연결되어 생성된 단락 제어 신호가 미리 결정된 시간 기간 동안 지속하게 하는 타이머 회로를 더 포함한다.

또 다른 실시예에서, 상기 비정상 상태 처리 회로는 바람직하게는 제 1 스위치 회로를 제어하는 제어 신호를 생성하기 위해 동작 신호와 상기 단락 제어 신호에 따라 논리 동작을 수행하는 논리 회로를 더 포함하며, 상기 출력 노드가 상기 제 1 미리 결정된 레벨로 단락되지 않았을 때 제 1 스위치 회로는 상기 동작 신호에 의해 제어되고, 상기 출력 노드가 상기 제 1 미리 결정된 레벨로 단락되었을 때 상기 제 1 스위치 회로는 상기 단락 제어 신호에 의해 제어되어 턴오프된다.

다른 측면으로부터, 본 발명은, 출력 노드가 제 1 미리 결정된 레벨로 단락되었는지를 검출하는 단락 검출 방법으로서, 상기 출력 노드가 제어 신호에 의해 제어되는 제 1 스위치 회로를 통해 제 2 미리 결정된 레벨로 또한 연결되는, 단락 검출 방법에 있어서, 상기 제어 신호를 수신하고 상기 제어 신호에 따라서 상기 출력 노드를 상기 제 2 미리 결정된 레벨로 연결하거나 연결하지 않는 단계와; 상기 출력 노드와 상기 제 2 미리 결정된 레벨 사이의 전압 차에 따라 결정 신호를 생성하는 단계와; 상기 결정 신호에 따라 단락 검출 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 단락 검출 방법을 제공한다.

일 실시예에서, 상기 단락 검출 방법은 바람직하게는 단락 검출 신호가 전류 신호일 때 상기 단락 검출 신호를 전압 신호로 변환하는 단계를 더 포함한다.

다른 실시예에서, 상기 결정 신호를 생성하는 단계는 바람직하게는 상기 출력 노드와 상기 제 2 미리 결정된 레벨 사이에 직렬 연결된 제 1 저항 회로와 제 2 저항 회로를 구비하는 결정 회로를 연결하는 단계로서, 상기 결정 신호는 상기 제 1 저항 회로와 상기 제 2 저항 회로 사이 노드에서의 분배 전압과 관련된, 결정 회로를 연결하는 단계와; 상기 제어 신호에 따라 상기 결정 회로를 인에이블시킬지 여부를 결정하는 단계를 포함한다.

또 다른 실시예에서, 단락 검출 방법은 바람직하게는 상기 단락 검출 신호로부터 노이즈를 제거하는 단계와, 이를 기준 신호와 비교하여 단락 제어 신호를 생성하는 단계를 더 포함한다. 그리고, 상기 기준 신호와 상기 단락 검출 신호를 비교한 후, 단락 검출 방법은 바람직하게는 생성된 단락 제어 신호가 미리 결정된 시간 동안 지속하도록 상기 미리 결정된 시간을 카운트하는 단계를 더 포함한다.

본 발명의 목적, 기술적 상세, 특징 및 효과들은 아래 실시예의 상세한 설명을 통해 더 잘 이해될 수 있을 것이다.
도 1은 본 발명의 제 1 실시예를 도시하는 도면.
도 2는 본 발명의 제 2 실시예를 도시하는 도면.
도 3은 제 1 실시예에 있는 여러 노드에서의 신호 파형을 도시하는 도면.
도 4는 제 2 실시예에 있는 여러 노드에서의 신호 파형을 도시하는 도면.
도 5는 본 발명의 제 3 실시예를 도시하는 도면.
도 6은 본 발명의 제 4 실시예를 도시하는 도면.
도 7은 본 발명의 제 5 실시예를 도시하는 도면.
도 8은 본 발명의 제 6 실시예를 도시하는 도면.
도 9는 본 발명의 제 7 실시예를 도시하는 도면.
도 10은 본 발명의 제 8 실시예를 도시하는 도면.

도 1은 본 발명의 제 1 실시예를 도시한다. 도 1에 도시된 단락 검출 회로(10)는 출력 노드(OUT)가 제 1 미리 결정된 레벨로 단락(short-circuited)되었는지를 결정하기 위한 것이다. 제 1 미리 결정된 레벨은 예를 들어 접지 레벨(GND) 또는 매우 낮은 레벨이나 이로 제한되지 않는다. 제 1 트랜지스터(P1)를 포함하는 제 1 스위치 회로는 출력 노드(OUT)와 제 2 미리 결정된 레벨{예를 들어, 공급 레벨(VDD)이나 이로 제한되지 않는다} 사이에 연결된다. 제 1 트랜지스터(P1)는 용량성 부하 회로(C1)를 구동하기 위해 출력 노드(OUT)를 공급 레벨(VDD)에 전기적으로 연결하기 위해 제어 신호에 의해 동작된다. 단락 검출 회로(10)는 인에이블 스위치 회로(11), 결정 회로(13) 및 제 2 스위치 회로(15)를 포함한다. 인에이블 스위치 회로(11)는 전술된 제어 신호를 수신하고 제어 신호에 따라 결정 회로(13)를 인에이블시킬지 여부를 결정하는 제 2 트랜지스터(P2)를 포함한다. 결정 회로(13)는 공급 레벨(VDD)과 출력 노드(OUT) 사이에 연결된다. 이 실시예에서, 결정 회로(13)는 이 도면에서 도시된 바와 같이 직렬 연결된 제 1 저항 회로(Ld1)와 제 2 저항 회로(Ld2)를 포함한다. 제 1 저항 회로(Ld1)와 제 2 저항 회로(Ld2)는 예를 들어, 와이어, 저항, 전류 소스, 다이오드, 금속 산화물 반도체(MOS) 디바이스, 바이폴러 접합 트랜지스터(BJT) 디바이스 또는 이들 디바이스들 중 2개 이상의 조합을 포함하나 이로 제한되지 않는다. 정상 동작시, 즉 출력 노드(OUT)가 접지 레벨(GND) 또는 매우 낮은 레벨로 단락되지 않았을 때에는, 제 1 트랜지스터(P1)가 턴온되므로, 공급 레벨(VDD)이 용량성 부하 회로(C1)를 충전하며, 이에 따라 출력 노드(OUT)의 레벨이 VDD 레벨에 근접한다. 결정 회로(13) 양단의 전압은 매우 낮고, 이에 따라 노드(VGP)에서의 전압은 공급 레벨(VDD)에 매우 근접한다. 한편, 출력 노드(OUT)가 접지 레벨(GND) 또는 매우 낮은 레벨로 단락되었을 때에는, 제어 신호가 제 2 트랜지스터(P2)를 턴온하므로, 결정 회로(13) 양단의 전압은 정상 동작시의 전압보다 훨씬 더 높고, 이에 따라 노드(VGP)에서의 전압은 정상 동작시의 전압보다 상대적으로 더 낮다. 단락 상태에서와 정상 동작에서의 노드(VGP)에서의 전압 차는 제 2 스위치 회로(15)의 제 3 트랜지스터(P3)가 턴온되었는지 또는 턴온되지 않았는지를 결정하는데 사용될 수 있으며, 이에 단락 검출 신호가 생성될 수 있다 {제 3 트랜지스터(P3)가 P 타입의 디바이스인지 또는 N 타입의 디바이스인지에 따라, 단락 상태는 단락 검출 신호의 고레벨 또는 저레벨에 의해 표시되거나 또는 제 3 트랜지스터(P3)를 통해 전류가 흐르는지에 의해 표시될 수 있다} 제 3 트랜지스터(P3)는 예를 들어 제 3 트랜지스터(P3)가 전도성일 때 전류를 생성하기 위하여 제 3 저항 회로(Ld3)를 통해 공급 레벨(VDD)에 연결된다. 제 3 저항 회로(Ld3)는 예를 들어, 와이어, 저항, 전류 소스, 다이오드, MOS 디바이스, BJT 디바이스 또는 이들 디바이스 중 2개 이상의 조합이나 이로 제한되지 않는다. 다른 실시예에서, 제 3 저항 회로(Ld3)는 생략될 수 있고, 제 3 트랜지스터(P3)는, 단락 검출 신호가 (예를 들어 제 3 트랜지스터(P3)의 하부 단부에 연결된 미도시된 회로 또는 디바이스에 의해)적절히 생성되고 처리될 수 있는 한, 공급 레벨(VDD)에 직접 연결된다. 요약하면, 단락 상태와 정상 동작 사이에 노드(VGP)에서의 전압 차는 단락 검출 신호의 변화를 초래하며, 이러한 변화는 대응하는 조치를 취하도록 하는 단락 상태를 표시하는데 사용될 수 있다. 단락 검출 신호는 전류 신호이거나 전압 신호일 수 있다. 도 1에 도시된 단락 검출 신호는 전류 신호이지만, 그러나, 제 3 트랜지스터(P3)의 하부 단부(전류 유출 단부)가 저항 디바이스를 통해 미리 결정된 레벨에 연결된다면, 단락 검출 신호는 전압 신호로 변환될 수 있다.

전술된 실시예에서, 인에이블 스위치 회로(11)와 제 2 스위치 회로(15)의 트랜지스터들은 예를 들어 MOS 디바이스로 도시되어 있으나, 이들은 BJT 디바이스로 대체될 수 있다. 제 1, 제 2 및 제 3 트랜지스터(P1, P2, P3)는 PMOS 디바이스인 것으로 도시되어 있으나, 이들 각각은 NMOS 디바이스일 수도 있다.

도 2는 본 발명의 제 2 실시예를 도시한다. 이 실시예는 출력 노드(OUT)가 공급 레벨(VDD) 또는 매우 높은 레벨로 단락되었는지를 검출하기 위한 것이라는 점에서 제 1 실시예와 다르다. 이 도 2에서, 제 1 트랜지스터(N1), 제 2 트랜지스터(N2) 및 제 3 트랜지스터(N3)는 NMOS 디바이스로 도시되어 있으나, 이들 각각은 PMOS 디바이스일 수도 있다. 이 실시예의 동작 원리는 제 1 실시예와 유사하지만 제 1 미리 결정된 레벨은 공급 레벨(VDD)이고, 제 2 미리 결정된 레벨은 이 실시예에서 접지 레벨(GND)이다. 그리고 NMOS 디바이스가 사용되기 때문에, 단락 검출 신호와 제어 신호의 고레벨 및 저레벨의 의미 또는 기능은 제 1 실시예에 있는 단락 검출 신호와 제어 신호와는 반대이다. 도 2에 도시된 바와 같이, 제 1 트랜지스터(N1)는 출력 노드(OUT)와 접지 레벨(GND) 사이에 연결되며, 용량성 부하 회로(C1)를 구동하기 위해 출력 노드(OUT)를 접지 레벨(GND)에 전기적으로 연결하기 위해 제어 신호에 의해 제어된다. 단락 검출 회로(20)는 인에이블 스위치 회로(21), 결정 회로(23) 및 제 2 스위치 회로(25)를 포함한다. 인에이블 스위치 회로(21)는 결정 회로(23)를 인에이블할지 여부를 결정하기 위해 제어 신호를 수신하는 제 2 트랜지스터(N2)를 포함한다. 결정 회로(23)는 출력 노드(OUT)와 접지 레벨(GND) 사이에 연결되며, 이 결정 회로(23)는 예를 들어 이 도면에 도시된 바와 같이 직렬 연결된 제 4 저항 회로(Ld4)와 제 5 저항 회로(Ld5)를 포함하나 이로 제한되지 않는다. 결정 회로(23)는 노드(VGN)에서 분배 전압(division voltage)을 생성한다. 제 2 스위치 회로(25)는 노드(VGN)에서의 전압에 의해 제어되는 제 3 트랜지스터(N3)를 포함한다. 제 3 트랜지스터(N3)는 예를 들어 제 6 저항 회로(Ld6)를 통해 접지 레벨(GND)에 연결된다.

도 3은 그 동작을 설명하기 위해 제 1 실시예에 있는 여러 노드의 신호 파형의 예를 도시한다. 도 3에 도시된 바와 같이, 제어 신호가 저레벨에 있을 때, 제 1 트랜지스터(P1)는 전도성이며, 출력 노드(OUT)는 공급 레벨(VDD)에 전기적으로 연결된다. 회로에 의해 구동되는 부하는 트랜지스터(P1)의 전도 기간의 초기 단계에서는 용량성 부하 회로(C1)이므로, 충전 시간(t)은 공급 레벨(VDD)에 근접할 때까지 출력 노드(OUT)를 충전하는데 필요하다. 그러므로, 정상 동작시에, 즉 출력 노드(OUT)가 접지 레벨(GND) 또는 매우 낮은 레벨로 단락되지 않았을 때에는, 노드(VGP)에서 생성된 결정 신호가 충전 시간(t) 동안만 제 3 트랜지스터(P3)의 전도 상태를 변화시키는 것이 가능하지만 충전 시간(t) 후에는 가능하지 않다. 즉, 단락 검출 신호는 충전 시간(t) 후에는 생성될 수 없다. 그러므로, 충전 시간(t)에 노이즈가 필터링된다면, 출력 노드(OUT)는 접지 레벨(GND) 또는 매우 낮은 레벨로 단락되지 않는 것이 확인될 수 있다. 이와 반대로, 출력 노드(OUT)가 접지 레벨(GND) 또는 매우 낮은 레벨로 단락되었을 때 그리고 제어 신호가 제 2 트랜지스터(P2)를 턴온한 때에는 노드(VGP)에서 생성된 결정 신호는 제 3 트랜지스터(P3)의 전도 상태를 변화시켜 충전 시간(t) 후에도 지속하는 단락 검출 신호를 생성한다. 그러므로, 충전 시간(t) 동안 노이즈가 필터링되는 경우에도, 출력 노드(OUT)는 접지 레벨(GND) 또는 매우 낮은 레벨로 단락된 것이 확인될 수 있다.

도 3의 하부에 있는 최저 파형은, 본 발명에 따라 출력 노드(OUT)가 접지 레벨(GND) 또는 매우 낮은 레벨로 단락되었을 때, 제어 신호가 미리 결정된 시간(T) 동안 제 1 트랜지스터(P1)를 턴오프한 다음, 이 제 1 트랜지스터(P1)를 다시 턴온하고, 만약 단락 상태가 다시 검출되면, 제어 신호는 시간(T) 동안 다시 제 1 트랜지스터(P1)를 턴오프하도록 적절한 동작(이는 "비정상 상태 처리"라고 언급된다)이 취해질 수 있는 것을 도시한다. 이것은 회로가 즉시 턴오프되지 않아, 비정상 상태가 오직 과도 상태에서만 있고 단시간 내에 수리(fixed)된다면, 회로는 정상 동작을 신속히 재개할 수 있는 반면, 비정상 상태가 수리되기 전에는 회로는 비정상 상태 동안 낮은 전력 소비 때문에 손상으로부터 보호되는 잇점을 가지고 있다. 보다 구체적으로, 정상 동작에서 듀티 비율(duty ratio)은 1/2이고, 단락 상태에서 출력 전류는 IOUT이라고 가정하자. 본 발명에 따라, 출력 전력은 (1/2)*VDD*IOUT으로부터 [t/(T+t)]*VDD*IOUT으로 감소될 수 있다. 그러므로, t의 T에 대한 비율(예를 들어 1/1000이나 이로 제한되지 않는다)을 제어함으로써 회로는 손상으로부터 보호될 수 있고, 일단 비정상 상태가 수리되면 정상 동작을 바로 재개할 수 있다. 명확히, 출력 노드(OUT)가 접지 레벨(GND) 또는 매우 낮은 레벨로 단락된 것이 검출된다면 회로는 바로 턴오프되는 것은 또한 실제적으로 본 발명의 범위 내에 있다.

도 4는 제 2 실시예에 있는 여러 노드의 신호 파형을 도시하는 예이다. 이 파형은 트랜지스터들이 NMOS 디바이스이고 제 1 미리 결정된 레벨과 제 2 미리 결정된 레벨이 공급 레벨(VDD)과 접지 레벨(GND)로 각각 변하는 것을 제외하고는 도 3의 것과 유사하다.

도 5는 비정상 상태를 처리하는 예인 본 발명의 제 3 실시예를 도시한다. 도 5에 도시된 바와 같이 단락 검출 회로(10 또는 20)는 디글리치 회로(deglitch circuit)(31)와 비교 회로(33)를 포함하는 비정상 상태 처리 회로(30)를 더 포함할 수 있다. 디글리치 회로(31)는 단락 검출 신호를 수신하며 단락 검출 신호에 있는 노이즈를 필터링한다. 비교 회로(33)는 필터링된 단락 검출 신호와 기준 신호(Vth)를 비교하고 비교 결과에 따라서 단락 제어 신호를 생성한다. 일 실시예에서, 단락 제어 신호는 회로를 바로 턴오프하는데 사용될 수 있고, 또는 다른 실시예에서 이 도면에 도시된 바와 같이 단락 제어 신호는 도 1 또는 도 2에 도시된 제어 신호를 생성하기 위해 논리 회로(logic circuit)(35)에 의해 처리될 수 있다. 이 도면에 도시된 동작 신호는 펄스 폭 변조(PWM) 신호와 같은, 정상 동작에서 제 1 트랜지스터(P1 또는 N1)를 동작시키기 위한 신호이다. 논리 회로(35)는 단락 제어 신호와 동작 신호에 따라 논리 동작을 수행하며, 제 1 트랜지스터(P1 또는 N1)를 동작시키거나 턴오프하기 위해 제어 신호를 생성한다. 다시 말해, 정상 동작에서, 제 1 트랜지스터(P1 또는 N1)는 동작 신호에 의해 제어되며, 단락 상태에서 제 1 트랜지스터(P1 또는 N1)는 단락 제어 신호에 의해 턴오프된다. 디글리치 회로(31)와 비교 회로(33)의 상대적인 위치는 상호 교체될 수 있으며, 즉 본 발명의 범위 내에서 단락 검출 신호는 먼저 기준 신호(Vth)와 비교된 후에, 그 비교 결과로부터 노이즈가 필터링되어 단락 제어 신호를 생성할 수 있다는 것이 주지되어야 한다. 또한 비교 회로(33)는 스미스 트리거(Smith trigger)에 의해 대체될 수 있으며, 스미스 트리거는 미리 결정된 임계 레벨의 상태를 변화시켜서 미리 결정된 임계 레벨과 그 입력을 비교하기 때문에 비교 회로의 일 실시예로 고려될 수 있다는 것이 주지되어야 한다.

도 6은 본 발명의 제 4 실시예를 도시한다. 도 6에 도시된 바와 같이, 비정상 상태 처리 회로(40)는 디글리치 회로(41)에 연결된 전류-전압(I/V) 변환 회로(42)를 더 포함할 수 있다. I/V 변환 회로(42)는 단락 검출 신호를 전압 신호로 변환하고, 전압 신호는 비교 회로(43)에 입력되며, 비교 회로(43)는 제어 신호를 생성하기 위해 기준 신호(Vth)와 전압 신호를 비교한다. 이 실시예는 비정상 상태 처리 회로(40)가 논리 회로(35)를 포함하지 않고 단락 제어 신호를 직접 출력하는 예를 도시한다. 단락 제어 신호는 제 1 트랜지스터(P1 또는 N1)만을 턴오프하는 것이 아니라 예를 들어 전체 회로를 턴오프하는데 사용될 수 있다.

도 7은 본 발명의 제 5 실시예를 도시한다. 도 7에 도시된 바와 같이, 비정상 상태 처리 회로(50)는 디글리치 회로(51), I/V 변환 회로(52) 및 비교 회로(53) 이외에 타이머 회로(54)를 더 포함할 수 있다. 타이머 회로(54)는 비교 회로(53)에 연결되며, 타이머 회로(54)는 미리 결정된 시간 기간(T)을 카운트한다. 단락 제어 신호는 미리 결정된 시간 기간(T) 후에 상태를 변경시킨다; 즉 생성된 단락 제어 회로는 미리 결정된 시간 기간(T) 동안 지속한다.

도 8은 본 발명의 제 6 실시예를 도시한다. 이 도면에 도시된 바와 같이, 비정상 상태 처리 회로(60)는 디글리치 회로(61), I/V 변환 회로(62), 비교 회로(63) 및 타이머 회로(64) 이외에 논리 회로(65)를 더 포함할 수 있다. {논리 회로(65)는 반드시 이 도면에 도시된 OR 게이트이어야 하는 것은 아니며; 이 논리 회로(65)는 그 입력된 신호의 형태에 따라 다른 타입의 논리 회로일 수도 있다.} 논리 회로(65)는 타이머 회로(64)에 연결되며 동작 신호와 단락 제어 신호의 논리 동작을 수행하여 제어 신호를 생성한다. 전술된 바와 같이, 동작 신호는 정상 동작에서 제 1 트랜지스터(P1 또는 N1)를 동작시키기 위한 신호이며, 즉 출력 노드(OUT)가 단락되었을 때 제 1 트랜지스터(P1 또는 N1)를 제어하기 위한 신호이다. 단락 제어 신호와 동작 신호의 논리 동작은 출력 노드(OUT)의 단락 상태를 고려하며, 이에 따라 도 3 및 도 4의 최저 파형을 생성할 수 있다.

도 9는 본 발명의 제 7 실시예를 도시한다. 이 실시예는 인에이블 스위치 회로(11)를 생략하며 따라서 결정 회로(13)는 노드(VGP)에서 결정 신호를 항상 생성한다. 제 1 트랜지스터(P1)가 전도성일 때 결정 신호는 출력 노드(OUT)가 접지 레벨(GND) 또는 매우 낮은 레벨로 단락되었는지를 나타내며, 이 시간 기간에 생성된 단락 검출 신호는 의미가 있는 것이다. 제 1 트랜지스터(P1)가 전도성이 아닐 때, 결정 신호는 출력 노드(OUT)가 접지 레벨(GND) 또는 매우 낮은 레벨로 단락되었는지를 나타내지 않으며, 따라서, 이 시간 기간에 생성된 단락 검출 신호는 의미가 없다. 그러나, 단락 검출 신호는 단락 검출 신호의 이 의미 없는 기간이 회로의 올바른 동작에 영향을 미치지 않게 적절히 처리될 수 있다. 예를 들어, 단락 검출 신호를 수신하는 회로(비정상 상태 처리 회로와 같은 것)는 제 1 트랜지스터(P1)가 전도성일 때에만 인에이블될 수 있고 또는 논리 회로가 단락 검출 신호(예를 들어 디지털 전압 신호로 변환된 것)와 동작 신호에 논리 동작을 수행하기 위해 제공되어, 이후 논리 동작의 결과는 단락 검출 신호에 연결된 회로(비정상 상태 처리 회로와 같은 것) 등에 입력된다. 다른 관점으로부터, 도 9에 도시된 이 실시예에서, 출력 노드(OUT)가 비정상 상태에 있을 때 (예를 들어 단락되었을 때), 단락 검출 신호는 동일한 레벨로 유지되며; 출력 노드(OUT)가 정상 상태에 있을 때, 단락 검출 신호는 상이한 레벨들 사이를 스위칭한다. 따라서, 단락 검출 신호가 스위칭되었는지에 따라 출력 노드(OUT)가 단락되었는지 여부에 대한 결정이 이루어질 수 있다.

도 10은 본 발명의 제 8 실시예를 도시한다. 이 실시예는 인에이블 스위치 회로(21)가 생략되었다는 점에서 도 9와 유사하다. 회로의 나머지 세부 사항은 도 9의 실시예와 유사하며 그리하여 여기서 반복하지 않는다.

본 발명은 특정 바람직한 실시예를 참조하여 상당히 상세하게 기술되었다. 본 설명은 예시를 위한 것이며 본 발명의 범위를 제한하기 위한 것이 아니라는 것을 이해하여야 할 것이다. 이 기술 분야에 통상의 지식을 가진 자라면 본 발명의 사상 내에서 여러 변형과 변경을 용이하게 구상할 수 있을 것이다. 예를 들어, 신호의 기본 기능에 실질적으로 영향을 주지 않는 디바이스가 스위치와 같은 도시된 실시예에 있는 임의의 2개의 디바이스들 사이에 삽입될 수 있다. 다른 예로써, 비교기의 양 및 음의 입력 단자들은 상호 교체될 수 있고, 이 경우 이들 신호를 처리하는 회로 또한 이에 대응하여 수정될 수 있다. 또 다른 예로써, 디글리치 회로, I/V 변환 회로, 비교 회로 및 타이머 회로의 위치는 이 도면에 도시된 순서이나 이로 제한되지 않으며, 그 위치는 상호 변경될 수 있다. 또 다른 예로써, 제 2 저항 회로(Ld2)와 제 3 저항 회로(Ld3)는 반드시 필요한 것이 아니며, 이에 따라 이들 중 하나 또는 둘 모두는 생략될 수 있다. 전술된 상세한 설명을 참조하여 본 발명의 사상은 이하 청구범위 및 그 균등한 범위 내에 있는 것으로 해석되는 모든 이러한 그리고 다른 변형과 변경을 커버하는 것이다.

Claims

출력 노드가 제 1 미리 결정된 레벨로 단락되었는지를 검출하기 위한 단락 검출 회로로서, 상기 출력 노드는 용량성 부하 회로에 연결되고, 상기 출력 노드는 또한 제어 신호에 의해 제어되는 제 1 스위치 회로를 통해 제 2 미리 결정된 레벨에 연결되는, 단락 검출 회로에 있어서,
상기 출력 노드와 상기 제 2 미리 결정된 레벨 사이에 연결된 결정 회로로서, 인에이블 될 때 상기 출력 노드가 상기 제 1 미리 결정된 레벨로 단락되었는지에 따라 결정 신호를 생성하는, 결정 회로와;
상기 결정 신호에 따라 단락 검출 신호를 생성하는 제 2 스위치 회로
를 포함하는 것을 특징으로 하는 단락 검출 회로.
제 1 항에 있어서, 상기 결정 회로를 인에이블 시키기 위해 상기 제어 신호에 의해 제어되는 인에이블 스위치 회로를 더 포함하는 것을 특징으로 하는 단락 검출 회로.
제 1 항에 있어서, 상기 제 2 스위치 회로는 상기 제 2 미리 결정된 레벨에 연결된 제 1 단부와, 상기 단락 검출 신호를 생성하는 제 2 단부를 구비하는 스위치를 포함하며, 상기 스위치는 상기 결정 신호에 의하여 제어되는 것을 특징으로 하는 단락 검출 회로.
제 3 항에 있어서, 상기 제 2 스위치 회로는 상기 스위치와 상기 제 2 미리 결정된 레벨 사이에 연결된 저항 회로를 더 포함하는 것을 특징으로 하는 단락 검출 회로.
제 1 항에 있어서, 상기 결정 회로는 직렬 연결된 제 1 저항 회로와 제 2 저항 회로를 포함하며, 상기 결정 신호는 상기 제 1 저항 회로와 상기 제 2 저항 회로 사이 노드에서의 분배 전압과 관련된 것을 특징으로 하는 단락 검출 회로.
제 1 항에 있어서, 상기 단락 검출 신호로부터 노이즈를 제거하기 위한 디글리치 회로와, 상기 디글리치 회로에 연결되어 상기 단락 검출 신호의 레벨에 따라 단락 제어 신호를 생성하기 위한 비교 회로를 구비하는 비정상 상태 처리 회로를 더 포함하는 것을 특징으로 하는 단락 검출 회로.
제 6 항에 있어서, 상기 비정상 상태 처리 회로는 상기 디글리치 회로에 연결되어 상기 단락 검출 신호가 전류 신호일 때 상기 단락 검출 신호에 따라 전압 신호를 생성하기 위한 전류-전압 변환 회로를 더 포함하는 것을 특징으로 하는 단락 검출 회로.
제 6 항에 있어서, 상기 비정상 상태 처리 회로는 상기 비교 회로에 연결되어 생성된 단락 제어 신호가 미리 결정된 시간 기간 동안 지속하게 하는 타이머 회로를 더 포함하는 것을 특징으로 하는 단락 검출 회로.
제 6 항에 있어서, 상기 비정상 상태 처리 회로는 제 1 스위치 회로를 제어하는 제어 신호를 생성하기 위해 동작 신호와 상기 단락 제어 신호에 따라 논리 동작을 수행하는 논리 회로를 더 포함하며, 상기 출력 노드가 상기 제 1 미리 결정된 레벨로 단락되지 않았을 때 제 1 스위치 회로는 상기 동작 신호에 의해 제어되고, 상기 출력 노드가 상기 제 1 미리 결정된 레벨로 단락되었을 때 상기 제 1 스위치 회로는 상기 단락 제어 신호에 의해 제어되어 턴오프되는 것을 특징으로 하는 단락 검출 회로.
제 7 항에 있어서, 상기 비정상 상태 처리 회로는 상기 제 1 스위치 회로를 제어하기 위한 제어 신호를 생성하기 위해 동작 신호와 상기 단락 제어 신호에 따라 논리 동작을 수행하는 논리 회로를 더 포함하며, 상기 출력 노드가 제 1 미리 결정된 레벨로 단락되지 않았을 때, 상기 제 1 스위치 회로는 상기 동작 신호에 의해 동작되고, 상기 출력 노드가 상기 제 1 미리 결정된 레벨로 단락되었을 때 상기 제 1 스위치 회로는 상기 단락 제어 신호에 의해 제어되어 턴오프되는 것을 특징으로 하는 단락 검출 회로.
제 8 항에 있어서, 상기 비정상 상태 처리 회로는 상기 제 1 스위치 회로를 제어하기 위한 제어 신호를 생성하기 위해 동작 신호와 상기 단락 제어 신호에 따라 논리 동작을 수행하는 논리 회로를 더 포함하며, 상기 출력 노드가 상기 제 1 미리 결정된 레벨로 단락되지 않았을 때 상기 제 1 스위치 회로는 상기 동작 신호에 의해 제어되고, 상기 출력 노드가 상기 제 1 미리 결정된 레벨로 단락되었을 때에는 상기 제 1 스위치 회로는 상기 단락 제어 신호에 의해 제어되어 턴오프되는 것을 특징으로 하는 단락 검출 회로.
출력 노드가 제 1 미리 결정된 레벨로 단락되었는지를 검출하는 단락 검출 방법으로서, 상기 출력 노드가 제어 신호에 의해 제어되는 제 1 스위치 회로를 통해 제 2 미리 결정된 레벨로 또한 연결되는, 단락 검출 방법에 있어서,
상기 제어 신호를 수신하고 상기 제어 신호에 따라서 상기 출력 노드를 상기 제 2 미리 결정된 레벨로 연결하거나 연결하지 않는 단계와,
상기 출력 노드와 상기 제 2 미리 결정된 레벨 사이의 전압 차에 따라 결정 신호를 생성하는 단계와,
상기 결정 신호에 따라 단락 검출 신호를 생성하는 단계
를 포함하는 것을 특징으로 하는 단락 검출 방법.
제 12 항에 있어서, 상기 단락 검출 신호가 전류 신호일 때 상기 단락 검출 신호를 전압 신호로 변환하는 단계를 더 포함하는 것을 특징으로 하는 단락 검출 방법.
제 12 항에 있어서, 상기 결정 신호를 생성하는 단계는
상기 출력 노드와 상기 제 2 미리 결정된 레벨 사이에 직렬 연결된 제 1 저항 회로와 제 2 저항 회로를 구비하는 결정 회로를 연결하는 단계로서, 상기 결정 신호는 상기 제 1 저항 회로와 상기 제 2 저항 회로 사이 노드에서의 분배 전압과 관련된, 결정 회로를 연결하는 단계와;
상기 제어 신호에 따라 상기 결정 회로를 인에이블시킬지 여부를 결정하는 단계
를 포함하는 것을 특징으로 하는 단락 검출 방법.
제 12 항에 있어서, 상기 단락 검출 신호로부터 노이즈를 제거하는 단계와, 이를 기준 신호와 비교하여 단락 제어 신호를 생성하는 단계를 더 포함하는 것을 특징으로 하는 단락 검출 방법.
제 15 항에 있어서, 상기 기준 신호와 상기 단락 검출 신호를 비교한 후, 생성된 단락 제어 신호가 미리 결정된 시간 동안 지속하도록 상기 미리 결정된 시간을 카운트하는 단계를 더 포함하는 것을 특징으로 하는 단락 검출 방법.
제 15 항에 있어서, 상기 제어 신호를 생성하기 위해 동작 신호와 상기 단락 제어 신호에 따라 논리 동작을 수행하는 단계를 더 포함하는 것을 특징으로 하는 단락 검출 방법.
제 16 항에 있어서, 상기 제어 신호를 생성하기 위해 동작 신호와 단락 제어 신호에 따라 논리 동작을 수행하는 단계를 더 포함하는 것을 특징으로 하는 단락 검출 방법.