JP2002043916A - 電圧検出回路および半導体装置 - Google Patents
電圧検出回路および半導体装置Info
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- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0822—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in field-effect transistor switches
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Abstract
(57)【要約】
【課題】 電圧検出機能を内蔵したローサイドスイッチ
のオフ時における漏れ電流を低減する。 【解決手段】 負荷への電力供給を制御する第１スイッ
チ素子１と並列に接続され、且つ互いに直列に接続され
た第２スイッチ素子３と電圧検出部２１とを備え、第２
スイッチ素子は、第１スイッチ素子の高電位側に接続さ
れ、電圧検出部は、第２スイッチ素子の導通時に第１ス
イッチ素子の高電位電極５の電圧を検出する。
のオフ時における漏れ電流を低減する。 【解決手段】 負荷への電力供給を制御する第１スイッ
チ素子１と並列に接続され、且つ互いに直列に接続され
た第２スイッチ素子３と電圧検出部２１とを備え、第２
スイッチ素子は、第１スイッチ素子の高電位側に接続さ
れ、電圧検出部は、第２スイッチ素子の導通時に第１ス
イッチ素子の高電位電極５の電圧を検出する。
Description
【０００１】
【発明の属する技術分野】本発明は、ランプ、ＬＥＤ、
インダクタなどの負荷を駆動するローサイドスイッチに
関し、特にＯＦＦ時の漏れ電流を低減することが可能で
あるスイッチに関する。
インダクタなどの負荷を駆動するローサイドスイッチに
関し、特にＯＦＦ時の漏れ電流を低減することが可能で
あるスイッチに関する。
【０００２】
【従来の技術】従来、ランプやコイル等の負荷を駆動す
る手法として、図７に示すように負荷の低電位側にスイ
ッチを設け、そのスイッチのオン、オフにより、負荷を
駆動する方法は一般的によく用いられている。図７にお
いて、３１は電源、３２は例えばランプ、コイル等の負
荷、３０はスイッチを示す。スイッチ３０としては主に
トランジスタが用いられている。トランジスタの中で
も、ローサイドスイッチとして用いることもあり、Ｎ型
のパワーＭＯＳＦＥＴが用いられる場合が多い。
る手法として、図７に示すように負荷の低電位側にスイ
ッチを設け、そのスイッチのオン、オフにより、負荷を
駆動する方法は一般的によく用いられている。図７にお
いて、３１は電源、３２は例えばランプ、コイル等の負
荷、３０はスイッチを示す。スイッチ３０としては主に
トランジスタが用いられている。トランジスタの中で
も、ローサイドスイッチとして用いることもあり、Ｎ型
のパワーＭＯＳＦＥＴが用いられる場合が多い。
【０００３】また、上記システムを用いる場合に各種保
護機能を備えたものが一般的に用いられている。保護機
能の中で負荷ショート保護機能や過電流保護機能等を実
現するためには、負荷の低電位側の電圧、つまりＭＯＳ
ＦＥＴをスイッチに用いた場合はドレイン端子の電位を
検出する必要がある。図８に、スイッチとしてＭＯＳＦ
ＥＴを用い、ドレイン端子の電圧検出機能を内蔵した従
来例を示す。
護機能を備えたものが一般的に用いられている。保護機
能の中で負荷ショート保護機能や過電流保護機能等を実
現するためには、負荷の低電位側の電圧、つまりＭＯＳ
ＦＥＴをスイッチに用いた場合はドレイン端子の電位を
検出する必要がある。図８に、スイッチとしてＭＯＳＦ
ＥＴを用い、ドレイン端子の電圧検出機能を内蔵した従
来例を示す。
【０００４】図８において、３１は電源、３２は例えば
ランプ、コイル等の負荷、３４はシステムの入力端子で
ある。また、２１は負荷３２を駆動するためのスイッチ
の役割をするＭＯＳＦＥＴである。２５はＭＯＳＦＥＴ
２１のドレイン電極であり、ドレイン電極２５の電位を
ＶＤとする。また、２４はＭＯＳＦＥＴ２１のゲート電
極であり、ゲート電極２４の電位によってＭＯＳＦＥＴ
２１がオン、オフ制御される。２６はＭＯＳＦＥＴ２１
のソース電極であり、接地される。ここで、４０はスイ
ッチ部であり、それに含まれる要素は同一半導体基板で
構成することができる。
ランプ、コイル等の負荷、３４はシステムの入力端子で
ある。また、２１は負荷３２を駆動するためのスイッチ
の役割をするＭＯＳＦＥＴである。２５はＭＯＳＦＥＴ
２１のドレイン電極であり、ドレイン電極２５の電位を
ＶＤとする。また、２４はＭＯＳＦＥＴ２１のゲート電
極であり、ゲート電極２４の電位によってＭＯＳＦＥＴ
２１がオン、オフ制御される。２６はＭＯＳＦＥＴ２１
のソース電極であり、接地される。ここで、４０はスイ
ッチ部であり、それに含まれる要素は同一半導体基板で
構成することができる。
【０００５】スイッチ部４０において、ドレイン電極２
５とソース電極２６の間には、ＭＯＳＦＥＴ２１と並列
に電圧検出回路２２が接続される。電圧検出回路２２
は、ドレイン電圧検出用抵抗として抵抗素子２８（抵抗
値Ｒａ）と抵抗素子２９（抵抗値Ｒｂ）を直列に接続す
ることで、ドレイン電極２５の電位ＶＤを検出すること
が可能である。つまり、電圧検出回路２２の出力信号
（電圧検出信号）２３の電位Ｖｃをモニタすれば、ドレ
イン電極２５の電位ＶＤが検出できる。ＶＤとＶｃの関
係は以下のように表現できる。
５とソース電極２６の間には、ＭＯＳＦＥＴ２１と並列
に電圧検出回路２２が接続される。電圧検出回路２２
は、ドレイン電圧検出用抵抗として抵抗素子２８（抵抗
値Ｒａ）と抵抗素子２９（抵抗値Ｒｂ）を直列に接続す
ることで、ドレイン電極２５の電位ＶＤを検出すること
が可能である。つまり、電圧検出回路２２の出力信号
（電圧検出信号）２３の電位Ｖｃをモニタすれば、ドレ
イン電極２５の電位ＶＤが検出できる。ＶＤとＶｃの関
係は以下のように表現できる。
【０００６】Ｖｃ＝Ｒｂ／（Ｒａ＋Ｒｂ）×ＶＤ つまり、ＶＤ＝Ｖｃ×（Ｒａ＋Ｒｂ）／Ｒｂで表せる。
このようにドレイン電圧を検出し、それを負荷ショート
保護機能や過電流制限機能等の各種の制御に用いる。
このようにドレイン電圧を検出し、それを負荷ショート
保護機能や過電流制限機能等の各種の制御に用いる。
【０００７】また、２７は制御回路であり、電圧検出回
路２２から出力される電圧検出信号Ｖｃを受けてパワー
ＭＯＳＦＥＴ２１のゲート電極２４を制御する。
路２２から出力される電圧検出信号Ｖｃを受けてパワー
ＭＯＳＦＥＴ２１のゲート電極２４を制御する。
【０００８】
【発明が解決しようとする課題】しかしながら、従来例
では、パワーＭＯＳＦＥＴ２１がオフ状態の時、パワー
ＭＯＳＦＥＴ２１自体のリーク電流が小さくても、ドレ
イン−ソース間に接続された抵抗素子２８、２９を介し
て電流が流れるために、漏れ電流が流れる。流れる電流
としては、（電源電圧）／（負荷３２の抵抗値＋電圧検
出用抵抗素子２８、２９の合計抵抗値）程度の電流が流
れることになる。
では、パワーＭＯＳＦＥＴ２１がオフ状態の時、パワー
ＭＯＳＦＥＴ２１自体のリーク電流が小さくても、ドレ
イン−ソース間に接続された抵抗素子２８、２９を介し
て電流が流れるために、漏れ電流が流れる。流れる電流
としては、（電源電圧）／（負荷３２の抵抗値＋電圧検
出用抵抗素子２８、２９の合計抵抗値）程度の電流が流
れることになる。
【０００９】漏れ電流が大きいとシステムとしての消費
電流が大きくなるという問題や、負荷がＬＥＤである場
合、ＯＦＦ状態にもかかわらず点灯してしまうという問
題が発生する。
電流が大きくなるという問題や、負荷がＬＥＤである場
合、ＯＦＦ状態にもかかわらず点灯してしまうという問
題が発生する。
【００１０】漏れ電流を小さくするためには、電圧検出
用抵抗素子２８、２９の抵抗値を大きくする方法が安易
に考えられるが、電圧検出信号ＶｃをＭＯＳＦＥＴやト
ランジスタで受ける場合、電圧検出用抵抗素子２８、２
９の抵抗値を大きくしすぎると、電圧検出信号Ｖｃとし
て流れる電流が小さくなりすぎて、制御に不具合をきた
す可能性がある。また、抵抗を大きくするためには、チ
ップ面積も大きくなるというデメリットがある。
用抵抗素子２８、２９の抵抗値を大きくする方法が安易
に考えられるが、電圧検出信号ＶｃをＭＯＳＦＥＴやト
ランジスタで受ける場合、電圧検出用抵抗素子２８、２
９の抵抗値を大きくしすぎると、電圧検出信号Ｖｃとし
て流れる電流が小さくなりすぎて、制御に不具合をきた
す可能性がある。また、抵抗を大きくするためには、チ
ップ面積も大きくなるというデメリットがある。
【００１１】本発明は、上記の問題に鑑みてなされたも
のであり、その目的は、チップ面積を増大することなく
漏れ電流を低減し、負荷に対する各種保護機能を確実に
実施可能とした電圧検出回路および半導体装置を提供す
ることにある。
のであり、その目的は、チップ面積を増大することなく
漏れ電流を低減し、負荷に対する各種保護機能を確実に
実施可能とした電圧検出回路および半導体装置を提供す
ることにある。
【００１２】
【課題を解決するための手段】前記の目的を達成するた
め、本発明に係る電圧検出回路は、負荷への電力供給を
制御する第１スイッチ素子と並列に接続され、且つ互い
に直列に接続された第２スイッチ素子と電圧検出部とを
備え、前記第２スイッチ素子は、前記第１スイッチ素子
の高電位側に接続され、前記電圧検出部は、前記第２ス
イッチ素子の導通時に前記第１スイッチ素子の高電位電
極の電圧を検出することを特徴とする。
め、本発明に係る電圧検出回路は、負荷への電力供給を
制御する第１スイッチ素子と並列に接続され、且つ互い
に直列に接続された第２スイッチ素子と電圧検出部とを
備え、前記第２スイッチ素子は、前記第１スイッチ素子
の高電位側に接続され、前記電圧検出部は、前記第２ス
イッチ素子の導通時に前記第１スイッチ素子の高電位電
極の電圧を検出することを特徴とする。
【００１３】この電圧検出回路において、前記電圧検出
部は少なくとも２つの抵抗素子で構成され、前記抵抗素
子の抵抗分割比に基づいて前記第１スイッチ素子の高電
位電極の電圧を検出する。この場合、前記抵抗素子は前
記第１スイッチ素子と同一基板の酸化膜上に形成された
ポリシリコン抵抗であることが好ましい。
部は少なくとも２つの抵抗素子で構成され、前記抵抗素
子の抵抗分割比に基づいて前記第１スイッチ素子の高電
位電極の電圧を検出する。この場合、前記抵抗素子は前
記第１スイッチ素子と同一基板の酸化膜上に形成された
ポリシリコン抵抗であることが好ましい。
【００１４】または、前記電圧検出部は少なくとも２つ
のツェナーダイオードで構成される。
のツェナーダイオードで構成される。
【００１５】また、前記第２スイッチ素子はＮチャネル
ＭＯＳＦＥＴで構成される。この場合、前記Ｎチャネル
ＭＯＳＦＥＴのバックゲートがソースと同一電位にあ
る、あるいは接地電位にあることが好ましい。あるい
は、前記第２スイッチ素子は、バイポーラトランジス
タ、または高耐圧ＮチャネルＭＯＳＦＥＴで構成され
る。
ＭＯＳＦＥＴで構成される。この場合、前記Ｎチャネル
ＭＯＳＦＥＴのバックゲートがソースと同一電位にあ
る、あるいは接地電位にあることが好ましい。あるい
は、前記第２スイッチ素子は、バイポーラトランジス
タ、または高耐圧ＮチャネルＭＯＳＦＥＴで構成され
る。
【００１６】前記の目的を達成するため、本発明に係る
半導体装置は、負荷への電力供給を制御する第１スイッ
チ素子と、前記電圧検出回路と、外部からの制御信号に
応じて前記第１スイッチ素子を導通または遮断状態にす
るとともに、前記電圧検出回路から出力される電圧検出
信号に基づき、前記第１スイッチ素子を遮断状態にする
制御回路とを備えたことを特徴とする。
半導体装置は、負荷への電力供給を制御する第１スイッ
チ素子と、前記電圧検出回路と、外部からの制御信号に
応じて前記第１スイッチ素子を導通または遮断状態にす
るとともに、前記電圧検出回路から出力される電圧検出
信号に基づき、前記第１スイッチ素子を遮断状態にする
制御回路とを備えたことを特徴とする。
【００１７】この半導体装置において、前記電圧検出回
路の前記第２スイッチ素子は、外部からの前記制御信号
に応じて導通または遮断状態になる。
路の前記第２スイッチ素子は、外部からの前記制御信号
に応じて導通または遮断状態になる。
【００１８】また、前記第１スイッチ素子は、Ｎチャネ
ルＭＯＳＦＥＴ、絶縁ゲート型バイポーラトランジス
タ、またはバイポーラトランジスタで構成される。
ルＭＯＳＦＥＴ、絶縁ゲート型バイポーラトランジス
タ、またはバイポーラトランジスタで構成される。
【００１９】また、前記第１スイッチ素子、前記第２ス
イッチ素子、および前記電圧検出回路は同一の半導体基
板内に構成されることが好ましい。
イッチ素子、および前記電圧検出回路は同一の半導体基
板内に構成されることが好ましい。
【００２０】また、前記第１スイッチ素子は、Ｎ型シリ
コン基板をドレイン電極とする高耐圧Ｎチャネル縦型Ｍ
ＯＳＦＥＴで構成される。
コン基板をドレイン電極とする高耐圧Ｎチャネル縦型Ｍ
ＯＳＦＥＴで構成される。
【００２１】また、前記第１スイッチ素子と前記電圧検
出回路の前記第２スイッチ素子は共に、同一のＮ型シリ
コン基板をドレイン電極とする高耐圧Ｎチャネル縦型Ｍ
ＯＳＦＥＴで構成される。
出回路の前記第２スイッチ素子は共に、同一のＮ型シリ
コン基板をドレイン電極とする高耐圧Ｎチャネル縦型Ｍ
ＯＳＦＥＴで構成される。
【００２２】または、前記電圧検出回路の前記第２スイ
ッチ素子は、前記第１スイッチ素子に対して絶縁体によ
り電気的に絶縁された状態で、前記第１スイッチ素子と
同一の半導体基板上に構成される。
ッチ素子は、前記第１スイッチ素子に対して絶縁体によ
り電気的に絶縁された状態で、前記第１スイッチ素子と
同一の半導体基板上に構成される。
【００２３】上記の構成によれば、第１スイッチ素子と
してのパワーＭＯＳＦＥＴとは並列に、抵抗分割等でド
レイン電圧を検出する電圧検出部と、漏れ電流を低減す
るための第２スイッチ素子とを直列に接続した電圧検出
回路を設け、パワーＭＯＳＦＥＴのオフ時には第２スイ
ッチ素子をオフし、パワーＭＯＳＦＥＴがオン時には第
２スイッチ素子をオンすることで、パワーＭＯＳＦＥＴ
がオン時のドレイン電圧検出は正常に行われ、パワーＭ
ＯＳＦＥＴがオフ時には漏れ電流を低減することができ
る。
してのパワーＭＯＳＦＥＴとは並列に、抵抗分割等でド
レイン電圧を検出する電圧検出部と、漏れ電流を低減す
るための第２スイッチ素子とを直列に接続した電圧検出
回路を設け、パワーＭＯＳＦＥＴのオフ時には第２スイ
ッチ素子をオフし、パワーＭＯＳＦＥＴがオン時には第
２スイッチ素子をオンすることで、パワーＭＯＳＦＥＴ
がオン時のドレイン電圧検出は正常に行われ、パワーＭ
ＯＳＦＥＴがオフ時には漏れ電流を低減することができ
る。
【００２４】また、電圧検出部としては、抵抗分割の他
に、複数個のツェナーダイオードを用いることもでき
る。
に、複数個のツェナーダイオードを用いることもでき
る。
【００２５】また、パワーＭＯＳＦＥＴのゲート電極と
漏れ電流低減用スイッチ素子の制御電極は直接接続され
ておらず、漏れ電流低減用スイッチ素子の制御電極に
は、外部からの制御信号が直接供給され、パワーＭＯＳ
ＦＥＴのゲート電極には、電圧検出回路からの電圧検出
信号が入力される制御回路を介して制御信号が供給され
る。これにより、システムとして停止状態の時は、パワ
ーＭＯＳＦＥＴと漏れ電流低減用スイッチ素子はともに
オフ状態であるが、システムとして起動状態の時は、漏
れ電流低減用スイッチ素子は必ずオン状態にされるが、
パワーＭＯＳＦＥＴは、制御回路によって、通常はオン
状態にされるが、電圧検出回路からの電圧検出信号に基
づき保護機能を動作させる必要がある場合には、オフ状
態に制御される。
漏れ電流低減用スイッチ素子の制御電極は直接接続され
ておらず、漏れ電流低減用スイッチ素子の制御電極に
は、外部からの制御信号が直接供給され、パワーＭＯＳ
ＦＥＴのゲート電極には、電圧検出回路からの電圧検出
信号が入力される制御回路を介して制御信号が供給され
る。これにより、システムとして停止状態の時は、パワ
ーＭＯＳＦＥＴと漏れ電流低減用スイッチ素子はともに
オフ状態であるが、システムとして起動状態の時は、漏
れ電流低減用スイッチ素子は必ずオン状態にされるが、
パワーＭＯＳＦＥＴは、制御回路によって、通常はオン
状態にされるが、電圧検出回路からの電圧検出信号に基
づき保護機能を動作させる必要がある場合には、オフ状
態に制御される。
【００２６】また、パワーＭＯＳＦＥＴと漏れ電流低減
用スイッチ素子は同一の半導体基板上に形成される。素
子の構造としては、パワーＭＯＳＦＥＴはＮ型シリコン
基板上に形成された縦型のＮチャネルＭＯＳＦＥＴであ
り、漏れ電流低減用スイッチ素子はドレイン電極がパワ
ーＭＯＳＦＥＴのドレイン電極と共通となるシリコン基
板である縦型のＮチャネルＭＯＳＦＥＴであり、そのソ
ース電極はシリコン基板表面から取り出され、同一シリ
コン基板上に構成されるドレイン電圧検出用の抵抗素子
に接続される。
用スイッチ素子は同一の半導体基板上に形成される。素
子の構造としては、パワーＭＯＳＦＥＴはＮ型シリコン
基板上に形成された縦型のＮチャネルＭＯＳＦＥＴであ
り、漏れ電流低減用スイッチ素子はドレイン電極がパワ
ーＭＯＳＦＥＴのドレイン電極と共通となるシリコン基
板である縦型のＮチャネルＭＯＳＦＥＴであり、そのソ
ース電極はシリコン基板表面から取り出され、同一シリ
コン基板上に構成されるドレイン電圧検出用の抵抗素子
に接続される。
【００２７】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【００２８】（第１実施形態）図１は、本発明の第１実
施形態に係る半導体装置を用いた負荷駆動回路の一例を
示す回路図である。図１に示す半導体装置１０は、図７
に示すローサイドスイッチ３０に各種保護機能を内蔵し
たデバイスとして構成される。システムの用途として
は、図８の従来例と同様の使用方法となる。
施形態に係る半導体装置を用いた負荷駆動回路の一例を
示す回路図である。図１に示す半導体装置１０は、図７
に示すローサイドスイッチ３０に各種保護機能を内蔵し
たデバイスとして構成される。システムの用途として
は、図８の従来例と同様の使用方法となる。
【００２９】図１において、半導体装置１０は、負荷へ
の電力供給をオン／オフするパワースイッチ素子である
ＮチャネルＭＯＳＦＥＴ１（第１スイッチ素子）、Ｎチ
ャネルＭＯＳＦＥＴ１とは並列に接続され、そのドレイ
ン電圧を検出するための電圧検出回路２、および外部か
ら半導体装置１０の制御端子４に供給される制御信号と
電圧検出回路２から出力される電圧検出信号とが入力さ
れ、ＮチャネルＭＯＳＦＥＴ１を駆動制御し、負荷ショ
ート保護機能や過電流制限機能等を含む制御回路７とで
構成される。
の電力供給をオン／オフするパワースイッチ素子である
ＮチャネルＭＯＳＦＥＴ１（第１スイッチ素子）、Ｎチ
ャネルＭＯＳＦＥＴ１とは並列に接続され、そのドレイ
ン電圧を検出するための電圧検出回路２、および外部か
ら半導体装置１０の制御端子４に供給される制御信号と
電圧検出回路２から出力される電圧検出信号とが入力さ
れ、ＮチャネルＭＯＳＦＥＴ１を駆動制御し、負荷ショ
ート保護機能や過電流制限機能等を含む制御回路７とで
構成される。
【００３０】電圧検出回路２は、ＮチャネルＭＯＳＦＥ
Ｔ１がオフ状態の時にドレイン端子（電極）５からソー
ス端子（電極）６へ流れる漏れ電流を低減するための漏
れ電流低減用スイッチ素子３（第２スイッチ素子）、お
よび抵抗素子８と９が直列接続され、ドレイン電圧を抵
抗分割により電圧検出信号として出力する電圧検出部２
１から構成される。
Ｔ１がオフ状態の時にドレイン端子（電極）５からソー
ス端子（電極）６へ流れる漏れ電流を低減するための漏
れ電流低減用スイッチ素子３（第２スイッチ素子）、お
よび抵抗素子８と９が直列接続され、ドレイン電圧を抵
抗分割により電圧検出信号として出力する電圧検出部２
１から構成される。
【００３１】ここで、システムとしての停止状態の時、
つまり、制御端子４に論理“Ｌ”レベル信号が入力され
ている時は、ＮチャネルＭＯＳＦＥＴ１のゲート電極
に、制御回路７からの論理“Ｌ”レベル信号が供給され
ることで、ＮチャネルＭＯＳＦＥＴ１はオフ状態とな
り、電圧検出回路２の漏れ電流低減用スイッチ素子３の
ゲート電極には、制御端子４に印加された論理“Ｌ”レ
ベル信号が直接供給され、漏れ電流低減用スイッチ素子
３もオフ状態となることで、システムとして停止状態の
時に大きな漏れ電流が流れることなく、約１μＡ以下の
漏れ電流に抑制することが可能である。
つまり、制御端子４に論理“Ｌ”レベル信号が入力され
ている時は、ＮチャネルＭＯＳＦＥＴ１のゲート電極
に、制御回路７からの論理“Ｌ”レベル信号が供給され
ることで、ＮチャネルＭＯＳＦＥＴ１はオフ状態とな
り、電圧検出回路２の漏れ電流低減用スイッチ素子３の
ゲート電極には、制御端子４に印加された論理“Ｌ”レ
ベル信号が直接供給され、漏れ電流低減用スイッチ素子
３もオフ状態となることで、システムとして停止状態の
時に大きな漏れ電流が流れることなく、約１μＡ以下の
漏れ電流に抑制することが可能である。
【００３２】また、システムとしての起動状態の時、つ
まり、制御端子４に論理“Ｈ”レベル信号が入力されて
いる時は、漏れ電流低減用スイッチ素子３のゲート電極
には常に論理“Ｈ”レベル信号が供給され、漏れ電流低
減用スイッチ素子３はオン状態となる。この時、電圧検
出部部２１の抵抗素子８、９によりドレイン電圧を抵抗
分割した電圧検出信号１１が制御回路７へ出力され、各
種保護機能動作に用いられる。ＮチャネルＭＯＳＦＥＴ
１の状態としては、制御回路７の出力信号により、オン
とオフ両方の状態があり得る。
まり、制御端子４に論理“Ｈ”レベル信号が入力されて
いる時は、漏れ電流低減用スイッチ素子３のゲート電極
には常に論理“Ｈ”レベル信号が供給され、漏れ電流低
減用スイッチ素子３はオン状態となる。この時、電圧検
出部部２１の抵抗素子８、９によりドレイン電圧を抵抗
分割した電圧検出信号１１が制御回路７へ出力され、各
種保護機能動作に用いられる。ＮチャネルＭＯＳＦＥＴ
１の状態としては、制御回路７の出力信号により、オン
とオフ両方の状態があり得る。
【００３３】ここで、補足説明として、漏れ電流低減用
スイッチ素子３を電圧検出部２１の高電位側つまり、Ｎ
チャネルＭＯＳＦＥＴ１のドレイン電極側に接続する必
要があるのかを説明する。
スイッチ素子３を電圧検出部２１の高電位側つまり、Ｎ
チャネルＭＯＳＦＥＴ１のドレイン電極側に接続する必
要があるのかを説明する。
【００３４】例えば、図４に示すように、漏れ電流低減
用スイッチ素子３を電圧検出部２１とソース端子６との
間に接続した場合、システムとしての起動時には、ドレ
イン電圧検出機能は正常動作する。次に、システムとし
ての停止状態を考えた場合、制御端子４へは論理“Ｌ”
レベル信号が入力され、漏れ電流低減用スイッチ素子３
はオフとなるために、電圧検出部２１中の抵抗素子８と
９を通してドレイン端子５からソース端子６へは大きな
漏れ電流は流れない。
用スイッチ素子３を電圧検出部２１とソース端子６との
間に接続した場合、システムとしての起動時には、ドレ
イン電圧検出機能は正常動作する。次に、システムとし
ての停止状態を考えた場合、制御端子４へは論理“Ｌ”
レベル信号が入力され、漏れ電流低減用スイッチ素子３
はオフとなるために、電圧検出部２１中の抵抗素子８と
９を通してドレイン端子５からソース端子６へは大きな
漏れ電流は流れない。
【００３５】このとき、抵抗素子８と９の共通接続部か
ら出力される電圧検出信号１１の電位は、ドレイン端子
５の電位とほぼ同電位まで上昇する。また、通常、電圧
検出回路２の出力を受ける制御回路７の素子は低耐圧Ｍ
ＯＳＦＥＴのゲートであり、電圧検出回路２の出力と低
耐圧ＭＯＳＦＥＴのゲートが接続されるのが一般的であ
る。しかし、低耐圧ＭＯＳＦＥＴのゲート耐圧が低いた
めに、保護素子として低耐圧ＭＯＳＦＥＴのゲート耐圧
より低い耐圧のツェナーダイオード３５を接続する必要
がある。そうすると、ＮチャネルＭＯＳＦＥＴ１と漏れ
電流低減用スイッチ素子３が共にオフの時に、ドレイン
端子５の電位がツェナーダイオード３５の耐圧を越えた
時点から、ドレイン端子５→抵抗素子８→ツェナーダイ
オード３５→ソース端子６の経路で漏れ電流が流れてし
まうことになる。
ら出力される電圧検出信号１１の電位は、ドレイン端子
５の電位とほぼ同電位まで上昇する。また、通常、電圧
検出回路２の出力を受ける制御回路７の素子は低耐圧Ｍ
ＯＳＦＥＴのゲートであり、電圧検出回路２の出力と低
耐圧ＭＯＳＦＥＴのゲートが接続されるのが一般的であ
る。しかし、低耐圧ＭＯＳＦＥＴのゲート耐圧が低いた
めに、保護素子として低耐圧ＭＯＳＦＥＴのゲート耐圧
より低い耐圧のツェナーダイオード３５を接続する必要
がある。そうすると、ＮチャネルＭＯＳＦＥＴ１と漏れ
電流低減用スイッチ素子３が共にオフの時に、ドレイン
端子５の電位がツェナーダイオード３５の耐圧を越えた
時点から、ドレイン端子５→抵抗素子８→ツェナーダイ
オード３５→ソース端子６の経路で漏れ電流が流れてし
まうことになる。
【００３６】しかしながら、図１に示すように、漏れ電
流低減用スイッチ素子３を電圧検出部２１とドレイン端
子５の間に接続すれば、システムとしての停止状態時
に、図４に示す構成のように電圧検出回路２の電圧検出
信号１１の電位が高電位になることがないので、保護素
子としてのツェナーダイオードがなくとも良く、また、
保護素子としてのツェナーダイオードを接続していても
ドレイン電圧が高くなったときに漏れ電流が流れること
もない。
流低減用スイッチ素子３を電圧検出部２１とドレイン端
子５の間に接続すれば、システムとしての停止状態時
に、図４に示す構成のように電圧検出回路２の電圧検出
信号１１の電位が高電位になることがないので、保護素
子としてのツェナーダイオードがなくとも良く、また、
保護素子としてのツェナーダイオードを接続していても
ドレイン電圧が高くなったときに漏れ電流が流れること
もない。
【００３７】なお、第１実施形態では、パワースイッチ
素子としてＮチャネルＭＯＳＦＥＴを用いた例を示した
が、パワースイッチ素子としては、絶縁ゲート型バイポ
ーラトランジスタ（ＩＧＢＴ）や、通常のバイポーラト
ランジスタにより構成することも可能である。
素子としてＮチャネルＭＯＳＦＥＴを用いた例を示した
が、パワースイッチ素子としては、絶縁ゲート型バイポ
ーラトランジスタ（ＩＧＢＴ）や、通常のバイポーラト
ランジスタにより構成することも可能である。
【００３８】（第２実施形態）図２は、本発明の第２実
施形態に係る半導体装置を用いた負荷駆動回路の一例を
示す回路図である。なお、図２において、図１と同一構
成要素については同一記号を付してある。
施形態に係る半導体装置を用いた負荷駆動回路の一例を
示す回路図である。なお、図２において、図１と同一構
成要素については同一記号を付してある。
【００３９】第１実施形態では、漏れ電流低減用スイッ
チ素子のバックゲートをそのソース電極に接続したが、
第２実施形態では、漏れ電流低減用スイッチ素子のバッ
クゲートをソース端子６に接続し、システムの接地電位
に落としている点で異なっている。
チ素子のバックゲートをそのソース電極に接続したが、
第２実施形態では、漏れ電流低減用スイッチ素子のバッ
クゲートをソース端子６に接続し、システムの接地電位
に落としている点で異なっている。
【００４０】図２のように接続した場合、漏れ電流低減
用スイッチ素子３３のバックゲート電位は、システムの
接地電位になり動作により変動することがないので、シ
ステムとしての誤動作に強くなるという利点がある。
用スイッチ素子３３のバックゲート電位は、システムの
接地電位になり動作により変動することがないので、シ
ステムとしての誤動作に強くなるという利点がある。
【００４１】（第３実施形態）図３は、本発明の第３実
施形態に係る半導体装置を用いた負荷駆動回路の一例を
示す回路図である。なお、図３において、図１と同一構
成要素については同一記号を付してある。
施形態に係る半導体装置を用いた負荷駆動回路の一例を
示す回路図である。なお、図３において、図１と同一構
成要素については同一記号を付してある。
【００４２】第３実施形態と第１実施形態との相違点は
電圧検出部の構成にある。本実施形態は、電圧検出を複
数個（図３では２個）のツェナーダイオード１８、１９
の分割により決定する方式をとる。このような構成によ
れば、ドレイン電圧検出の精度をツェナーダイオードの
精度にまで確保できるという利点がある。
電圧検出部の構成にある。本実施形態は、電圧検出を複
数個（図３では２個）のツェナーダイオード１８、１９
の分割により決定する方式をとる。このような構成によ
れば、ドレイン電圧検出の精度をツェナーダイオードの
精度にまで確保できるという利点がある。
【００４３】（第４実施形態）図５は、本発明の第４実
施形態に係り、第１実施形態による半導体装置の回路構
成を同一の半導体基板で実現するための半導体構造を示
す断面図である。
施形態に係り、第１実施形態による半導体装置の回路構
成を同一の半導体基板で実現するための半導体構造を示
す断面図である。
【００４４】図５において、５１はパワーＭＯＳＦＥ
Ｔ、５２は電圧検出部、５３は漏れ電流低減用スイッチ
素子としてのＭＯＳＦＥＴを示す。パワーＭＯＳＦＥＴ
５１のドレイン電極はＮ型のシリコン基板６５の裏面
（ドレイン端子５５）となる。また、６１はパワーＭＯ
ＳＦＥＴ５１のゲート電極を示し、ソース電極５６は表
面に取り出され、接地される。また、漏れ電流低減用ス
イッチ素子としてのＭＯＳＦＥＴ５３のドレイン電極
は、パワーＭＯＳＦＥＴ５１のドレイン電極と同様、Ｎ
型のシリコン基板６５の裏面（ドレイン端子５５）とな
る。そのゲート電極５４は図の様に取り出され、システ
ムとしての制御端子へと接続される。また、ＭＯＳＦＥ
Ｔ５３のソース電極６２は電圧検出部を構成する抵抗５
８へと接続される。また、抵抗素子５８と抵抗素子５９
が図のように接続され、抵抗素子５９の他端は接地され
る。
Ｔ、５２は電圧検出部、５３は漏れ電流低減用スイッチ
素子としてのＭＯＳＦＥＴを示す。パワーＭＯＳＦＥＴ
５１のドレイン電極はＮ型のシリコン基板６５の裏面
（ドレイン端子５５）となる。また、６１はパワーＭＯ
ＳＦＥＴ５１のゲート電極を示し、ソース電極５６は表
面に取り出され、接地される。また、漏れ電流低減用ス
イッチ素子としてのＭＯＳＦＥＴ５３のドレイン電極
は、パワーＭＯＳＦＥＴ５１のドレイン電極と同様、Ｎ
型のシリコン基板６５の裏面（ドレイン端子５５）とな
る。そのゲート電極５４は図の様に取り出され、システ
ムとしての制御端子へと接続される。また、ＭＯＳＦＥ
Ｔ５３のソース電極６２は電圧検出部を構成する抵抗５
８へと接続される。また、抵抗素子５８と抵抗素子５９
が図のように接続され、抵抗素子５９の他端は接地され
る。
【００４５】ここで、抵抗素子５８、５９としては、フ
ィールド酸化膜上にポリシリコンで構成される抵抗素子
であることが望ましい。ポリシリコン抵抗を用いること
で、比較的容易に高耐圧、高抵抗の素子をパワーＭＯＳ
ＦＥＴ５１と同一の半導体基板に構成することができ
る。
ィールド酸化膜上にポリシリコンで構成される抵抗素子
であることが望ましい。ポリシリコン抵抗を用いること
で、比較的容易に高耐圧、高抵抗の素子をパワーＭＯＳ
ＦＥＴ５１と同一の半導体基板に構成することができ
る。
【００４６】抵抗素子５８と抵抗素子５９を接続する電
極６０から電圧検出部５２の出力信号である電圧検出信
号が取り出され、図１に示す制御回路３へ接続される。
極６０から電圧検出部５２の出力信号である電圧検出信
号が取り出され、図１に示す制御回路３へ接続される。
【００４７】なお、図５において、パワーＭＯＳＦＥＴ
５１のゲート電極６１と漏れ電流低減用スイッチ素子で
あるＭＯＳＦＥＴ５３のゲート電極５４とは直接接続さ
れていない。
５１のゲート電極６１と漏れ電流低減用スイッチ素子で
あるＭＯＳＦＥＴ５３のゲート電極５４とは直接接続さ
れていない。
【００４８】（第５実施形態）漏れ電流低減用スイッチ
素子は、パワースイッチ素子を形成する部分に対して絶
縁体、例えば酸化膜等で絶縁された箇所に形成しても良
い。パワースイッチ素子として図６に示すような縦型の
ＭＯＳＦＥＴを用いる場合、このＭＯＳＦＥＴのドレイ
ン電極の電圧を半導体表面に取り出し、漏れ電流低減用
スイッチ素子に接続する必要がある。この手法を本発明
に係る第５実施形態として図６に示す。なお、図６にお
いて、図５と同一の構成要素については同一の記号を付
してある。
素子は、パワースイッチ素子を形成する部分に対して絶
縁体、例えば酸化膜等で絶縁された箇所に形成しても良
い。パワースイッチ素子として図６に示すような縦型の
ＭＯＳＦＥＴを用いる場合、このＭＯＳＦＥＴのドレイ
ン電極の電圧を半導体表面に取り出し、漏れ電流低減用
スイッチ素子に接続する必要がある。この手法を本発明
に係る第５実施形態として図６に示す。なお、図６にお
いて、図５と同一の構成要素については同一の記号を付
してある。
【００４９】ＮチャネルのパワーＭＯＳＦＥＴ５１のド
レイン電極６１は半導体基板６５の裏面電極（ドレイン
端子５５）となっており、パワーＭＯＳＦＥＴ５１のド
レイン電圧を取り出すために、ドレイン電圧取り出し部
６６を設けている。ドレイン電圧取り出し部６６の出力
電極である電圧検出電極６８には、パワーＭＯＳＦＥＴ
５１のドレイン電圧と同一の電圧が出力され、パワーＭ
ＯＳＦＥＴ５１がオフ状態の時には、ドレイン電圧取り
出し部６６の周辺を濃いＰ層で囲み、なおかつＬＯＣＯ
Ｓ下をＰ層としないことで、耐圧はパワーＭＯＳＦＥＴ
５１の耐圧と同等もしくはそれ以上となるために電流リ
ークは発生しない。
レイン電極６１は半導体基板６５の裏面電極（ドレイン
端子５５）となっており、パワーＭＯＳＦＥＴ５１のド
レイン電圧を取り出すために、ドレイン電圧取り出し部
６６を設けている。ドレイン電圧取り出し部６６の出力
電極である電圧検出電極６８には、パワーＭＯＳＦＥＴ
５１のドレイン電圧と同一の電圧が出力され、パワーＭ
ＯＳＦＥＴ５１がオフ状態の時には、ドレイン電圧取り
出し部６６の周辺を濃いＰ層で囲み、なおかつＬＯＣＯ
Ｓ下をＰ層としないことで、耐圧はパワーＭＯＳＦＥＴ
５１の耐圧と同等もしくはそれ以上となるために電流リ
ークは発生しない。
【００５０】上記のようにして、電圧検出電極６８を厚
い酸化膜上に形成した漏れ電流低減用スイッチ素子に接
続する。また、漏れ電流低減用スイッチ素子を酸化膜で
分離された領域に形成しても良い。
い酸化膜上に形成した漏れ電流低減用スイッチ素子に接
続する。また、漏れ電流低減用スイッチ素子を酸化膜で
分離された領域に形成しても良い。
【００５１】
【発明の効果】以上説明したように、本発明によれば、
ドレイン電圧検出を行いつつ、システム停止時の漏れ電
流を低減した、各種保護機能を内蔵したローサイドスイ
ッチを実現することができるという効果がある。
ドレイン電圧検出を行いつつ、システム停止時の漏れ電
流を低減した、各種保護機能を内蔵したローサイドスイ
ッチを実現することができるという効果がある。
【００５２】また、同一の半導体基板にパワースイッチ
素子、漏れ電流低減用スイッチ素子、および電圧検出部
を形成することで、チップ面積を低減することができる
という効果がある。
素子、漏れ電流低減用スイッチ素子、および電圧検出部
を形成することで、チップ面積を低減することができる
という効果がある。
【図１】 本発明の第１実施形態に係る半導体装置を用
いた負荷駆動回路の一例を示す回路図
いた負荷駆動回路の一例を示す回路図
【図２】 本発明の第２実施形態に係る半導体装置を用
いた負荷駆動回路の一例を示す回路図
いた負荷駆動回路の一例を示す回路図
【図３】 本発明の第３実施形態に係る半導体装置を用
いた負荷駆動回路の一例を示す回路図
いた負荷駆動回路の一例を示す回路図
【図４】 本発明の第１実施形態に係る半導体装置の利
点を補足説明するための回路図
点を補足説明するための回路図
【図５】 本発明の第４実施形態に係る半導体装置の構
造を示す断面図
造を示す断面図
【図６】 本発明の第５実施形態に係る半導体装置の構
造を示す断面図
造を示す断面図
【図７】 従来の低電位スイッチによる負荷駆動回路の
概略図
概略図
【図８】 従来の半導体装置を用いた負荷駆動回路の一
例を示す図
例を示す図
１、５１ ＮチャネルパワーＭＯＳＦＥＴ（第１スイッ
チ素子） ２、２’、２” 電圧検出回路 ２１、２２、５２ 電圧検出部 ３ 制御回路 ４ 制御端子 ５ ドレイン端子 ６ ソース端子 ７、５３ 漏れ電流低減用スイッチ素子（第２スイッチ
素子） ８、９ 抵抗素子 １０、２０ 半導体装置 １１ 電圧検出信号 １８、１９ ツェナーダイオード ５４ 漏れ電流低減用ＭＯＳＦＥＴ５３のゲート電極 ５８、５９ ポリシリコン抵抗 ６０ 電圧検出電極 ６１ パワーＭＯＳＦＥＴ５１のゲート電極
チ素子） ２、２’、２” 電圧検出回路 ２１、２２、５２ 電圧検出部 ３ 制御回路 ４ 制御端子 ５ ドレイン端子 ６ ソース端子 ７、５３ 漏れ電流低減用スイッチ素子（第２スイッチ
素子） ８、９ 抵抗素子 １０、２０ 半導体装置 １１ 電圧検出信号 １８、１９ ツェナーダイオード ５４ 漏れ電流低減用ＭＯＳＦＥＴ５３のゲート電極 ５８、５９ ポリシリコン抵抗 ６０ 電圧検出電極 ６１ パワーＭＯＳＦＥＴ５１のゲート電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8234 Ｈ０３Ｋ 19/003 Ｅ 27/088 Ｈ０１Ｌ 27/04 Ｈ 21/8238 27/06 ３２１Ｇ 27/092 27/08 １０２Ａ 29/78 ６５６ １０２Ｊ ６５７ ３２１Ｌ Ｈ０３Ｋ 17/687 Ｂ Ｈ０３Ｋ 17/695 19/003 (72)発明者 ▲高▼田 浩司 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 Ｆターム(参考） 5F038 AV04 AV05 AV06 BH13 BH19 DF17 EZ20 5F048 AA01 AC06 AC07 AC10 BA02 BA06 BC03 BC12 BD07 BD09 BG12 BH01 CA03 CC01 CC06 CC08 CC10 CC16 CC18 CC20 5J032 AA02 AA06 AB02 AC18 5J055 AX34 AX53 AX64 BX16 CX13 DX22 DX65 EX07 EX12 EX21 EY01 EY12 EY21 EZ00 FX12 FX17 FX35 GX01 GX07
Claims (18)
- 【請求項１】 負荷への電力供給を制御する第１スイッ
チ素子と並列に接続され、且つ互いに直列に接続された
第２スイッチ素子と電圧検出部とを備え、前記第２スイ
ッチ素子は、前記第１スイッチ素子の高電位側に接続さ
れ、前記電圧検出部は、前記第２スイッチ素子の導通時
に前記第１スイッチ素子の高電位電極の電圧を検出する
ことを特徴とする電圧検出回路。 - 【請求項２】 前記電圧検出部は少なくとも２つの抵抗
素子で構成され、前記抵抗素子の抵抗分割比に基づいて
前記第１スイッチ素子の高電位電極の電圧を検出するこ
とを特徴とする請求項１記載の電圧検出回路。 - 【請求項３】 前記抵抗素子は前記第１スイッチ素子と
同一基板の酸化膜上に形成されたポリシリコン抵抗であ
ることを特徴とする請求項２記載の電圧検出回路。 - 【請求項４】 前記第２スイッチ素子はＮチャネルＭＯ
ＳＦＥＴで構成されることを特徴とする請求項１記載の
電圧検出回路。 - 【請求項５】 前記ＮチャネルＭＯＳＦＥＴのバックゲ
ートがソースと同一電位にあることを特徴とする請求項
４記載の電圧検出回路。 - 【請求項６】 前記ＮチャネルＭＯＳＦＥＴのバックゲ
ートが接地電位にあることを特徴とする請求項４記載の
電圧検出回路。 - 【請求項７】 前記第２スイッチ素子はバイポーラトラ
ンジスタで構成されることを特徴とする請求項１記載の
電圧検出回路。 - 【請求項８】 前記電圧検出部は少なくとも２つのツェ
ナーダイオードで構成されることを特徴とする請求項１
記載の電圧検出回路。 - 【請求項９】 前記第２スイッチ素子は高耐圧Ｎチャネ
ルＭＯＳＦＥＴであることを特徴とする請求項１記載の
電圧検出回路。 - 【請求項１０】 負荷への電力供給を制御する第１スイ
ッチ素子と、 請求項１記載の電圧検出回路と、 外部からの制御信号に応じて前記第１スイッチ素子を導
通または遮断状態にするとともに、前記電圧検出回路か
ら出力される電圧検出信号に基づき、前記第１スイッチ
素子を遮断状態にする制御回路とを備えたことを特徴と
する半導体装置。 - 【請求項１１】 前記電圧検出回路の前記第２スイッチ
素子は、外部からの前記制御信号に応じて導通または遮
断状態になることを特徴とする請求項１０記載の半導体
装置。 - 【請求項１２】 前記第１スイッチ素子はＮチャネルＭ
ＯＳＦＥＴで構成されることを特徴とする請求項１０記
載の半導体装置。 - 【請求項１３】 前記第１スイッチ素子は絶縁ゲート型
バイポーラトランジスタで構成されることを特徴とする
請求項１０記載の半導体装置。 - 【請求項１４】 前記第１スイッチ素子はバイポーラト
ランジスタで構成されることを特徴とする請求項１０記
載の半導体装置。 - 【請求項１５】 前記第１スイッチ素子、前記第２スイ
ッチ素子、および前記電圧検出回路は同一の半導体基板
内に構成されることを特徴とする請求項１０記載の半導
体装置。 - 【請求項１６】 前記第１スイッチ素子は、Ｎ型シリコ
ン基板をドレイン電極とする高耐圧Ｎチャネル縦型ＭＯ
ＳＦＥＴで構成されることを特徴とする請求項１０記載
の半導体装置。 - 【請求項１７】 前記第１スイッチ素子と前記電圧検出
回路の前記第２スイッチ素子は共に、同一のＮ型シリコ
ン基板をドレイン電極とする高耐圧Ｎチャネル縦型ＭＯ
ＳＦＥＴで構成されることを特徴とする請求項１０記載
の半導体装置。 - 【請求項１８】 前記電圧検出回路の前記第２スイッチ
素子は、前記第１スイッチ素子に対して絶縁体により電
気的に絶縁された状態で、前記第１スイッチ素子と同一
の半導体基板上に構成されることを特徴とする請求項１
０記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000228491A JP2002043916A (ja) | 2000-07-28 | 2000-07-28 | 電圧検出回路および半導体装置 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000228491A JP2002043916A (ja) | 2000-07-28 | 2000-07-28 | 電圧検出回路および半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002043916A true JP2002043916A (ja) | 2002-02-08 |
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ID=18721765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000228491A Pending JP2002043916A (ja) | 2000-07-28 | 2000-07-28 | 電圧検出回路および半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
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| JP (1) | JP2002043916A (ja) |
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