KR940008225B1 - 전력스위칭용모스트랜지스터 - Google Patents

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Abstract

내용 없음.

Description

전력 스위칭용 모스트랜지스터
제1도 및 제2도는 종래의 전력 스위칭용 MOS 트랜지스터에 대한 수직구조 및 그 문제점을 설명하는 단면도.
제2도는 본 발명의 실시예에 따른 전력 스위칭용 MOS트랜지스터에 대한 레이아웃도.
제4도는 본 발명의 실시예에 따른 전력 스위칭용 MOS트랜지스터에 대한 레이아웃도의 A-A'선을 따라 취해진 단면도.
제5도 및 제6도는 본 발명의 또 다른 실시예를 나타낸 단면도.
제7도는 본 발명 트랜지스터의 동작상태를 테스트하기 위한 측정회로 및 그 결과를 나타낸 그래프이다.
본 발명은 전력 스위칭용 MOS트랜지스터에 관한 것으로, 특히 유도성 부하로부터 유입되는 축적에너지의 영향을 배제할 수 있도록 개선된 전력 스위칭용 MOS 트랜지스터에 관한 것이다.
본 발명에서 대상으로 하고 있는 전력 스위칭 소자는, 예를 들면 이산소자로서 게이트로 구동되는 출력 MOS 트랜지스터, IGBT(Insulated Gate Bipolar Transistor) 또는 이들 소자로 구성되는 집적회로 등을 포함하고 있다.
이들 스위칭 소자에 있어, 예를 들어 전력용 MOS 트랜지스터의 경우, 통상은 일반적인 장치의 기본 특성개발에 중점을 두었으나 응용회로의 다양함과 이에 따른 스위칭 소자가 유도성 부하와 결부되어 있을 때 코일에 축적된 에너지가 스위칭 소자로 흡수되는데 소자를 보호하려는 측면에서의 상기와 같은 경우를 고려한 연구개발이 미흡하였던 관계로 종종 이런 경우 소자가 파괴되는 경우가 발생하였다. 이에 대한 보다 구체적인 예를 제1도를 참조하여 설명한다.
제1도는 전력 스위칭용 MOS 트랜지스터로서 VDMOS(Vertical diffused MOS)구조의 트랜지스터 단면과 이에 관련된 게이트전극을 패드가 연결된 전력 MOS트랜지스터의 단면을 도시한 것이다. 제1도전형 즉, n형 반도체 기판(100)상에 언급한 VDMOS 트랜지스터가 형성되는데 참조 부호를 설명하면, 101은 제1도전형과 반대되는 제2도전형 즉 P형 반도체 영역으로 웰을 형성하고 있는 영역이며 이 웰은 반도체 기판 내에 2개 이상의 분리된 영역으로 형성되어 있다. 이들의 P-웰 각각에는 n형 불순물 영역이 형성되어 소오스를 이룬다. 103은 게이트 살화막, 105는 게이트 폴리, 106은 층간 절연막, 107은 소스 전극용 금속층이며, 108은 윈도우로서 소오스 영역과 상기 금속층이 접촉하도록 형성된 영역을 지칭한다. 그리고 도면에는 비교적 넓은 면적의 게이트전극 패드(109)가 P웰 위의 2층으로 적층된 게이트 산화막 및 층간 절연층상에 침적 형성되어 있음이 도시되어 있다. 이 트랜지스터의 드레인은 기판에 연결되도록 하고 있는데 이 트랜지스터가 적당한 바이어스하에서 동작상태에 놓일 때 형성되는 채널은 도면에서 'C'로 지시된 영역상에 형성된다. n형의 소오스영역의 전자들은 n형 기판 또는 드레인영역과 채널을 통해 이어져 전류량은 게이트 폴리에 인가되는 전압의 크기에 따라 제어된다. 일반적으로 소오스 금속층과 완전히 분리된 게이트 전극패드 또는 어떤 다른 패드 아래에는 전력 MOS 트랜지스터의 웰 형성영역과 동일한 도전형의 층, 즉 본 도면과 같이 P형 불순물층이 놓이게 된다.
이러한 형태의 소자가 스위칭 동작시 온 상태에 있는 동안 이 소자에 연결된 부하가 유도성 부하일 때 이 소자에 흐르는 전류에 의해 유도성 부하에 일정량의 에너지가 축적된다. 그런데 이 소자가 오프상태로 되면 유도성 부하 즉 코일에 축적된 에너지는 이 소자를 통해 소모되는데 이 때 이 에너지는 과잉 반송자들에 의해 생성된 누설전류치가 소장내의 기생 바이폴라 트랜지스터의 베이스 층을 통해 전력 MOS 트랜지스터의 소오스로 흐르게 된다. 이는 제2도에 도시한 바와 같은데 제2도는 제1도의 'A'부분을 확대 도시한 것으로 언급한 기생 바이폴라 트랜지스터가 소오스영역, P웰영역 및 트레인영역에 걸쳐 NPN형으로 형성되고 있음을 회로 기호를 사용하여 도시하고 있다. 드레인영역과 P웰영역간에 발생한 과잉 반송자에 의한 전류는 P웰의 내부저항 즉 'RB'를 통해서 소오스 금속층으로 흐르게 되는데 이 때 이 내부저항에 일정수준의 전압강하가 발생케 되고 이 전압강하 레벨의 일정수준 이상이 되면 즉 기생 바이폴라 트랜지스터의 베이스와 에미터간 접합을 파괴할 만큼의 과잉 반송자에 의한 전류는 n형 소오스영역을 통해 금속층으로 흘러 소오스영역을 파괴시키기 때문에 MOS 트랜지스터는 고유의 기능을 상실하는 소자파괴의 원인이 되는 것이다.
따라서 본 발명은 이러한 문제점을 해결하고자 이루어진 것으로 전력 스위칭 MOS 트랜지스터의 회로 응용상 발생되는 유도성 부하 에너지를 흡수하므로써 소자파괴의 치명적인 경우를 방지하고자 개선된 전력 스위칭 MOS 트랜지스터를 제공함이 그 목적이다.
본 발명의 MOS 트랜지스터는 MOS 트랜지스터의 게이트 본댕패드 및 이 패드에 대응되고 절연층을 사이에 두고 기판상에 반도체 웰영역을 갖는 전력 스위칭용 MOS 트랜지스터에 대해 상기 패드와 웰간 개재된 절연층의 외곽 주변부를 따라 일정폭을 갖고 이어진 쉬트(sheet) 저항영역을 갖도록 구성하되, 이 저항영역은 상기 패드에 대응되는 웰과 전기적으로 분리되고 소오스전극에 대응하여 마련된 또 다른 웰에 연결되도록 형성된 것이 특징이다. 이에 대해 보다 상세한 내용은 이하 기술되는 바와 같다.
본 발명의 목적에 따라 형성된 전력 스위칭 MOS 트랜지스터의 단결구조가 제4도에 도시되었고 이 단면은 제3도의 레이아웃도에서 A-A'라인을 따라 취해진 것이다. 제3도와 제4도에서 동일부호는 상호 대응하는 구성요소이다. 또한 제1도의 참조부호와 동일한 부호 역시 동일 구성요소임을 의미한다.
제3도에서 알 수 있듯이 이 도시된 레이아웃 부분은 특히 게이트 본딩패드 및 그 주변부를 도시한 것이며 그의 단면도인 제4도 역시 이 부분에 대한 수직구조를 나타내는 것이다.
제4도의 단면구조는 제1도의 경우와 유사하나 제4도의 'B'부분에 대해서 상이하므로 그외 부분에 대해서는 설명을 생략한다.
제4도의 'B'부분은 제1도와 마찬가지로 기생 바이폴라 트랜지스터 형성영역과 게이트 본딩패드 부분을 지칭한다.
제1도의 P웰(101)은 게이트패드 및 소오스영역(102)에 걸쳐 공히 형성되었으나 본 발명의 목적에 관련한 해결수단에 따르면, 게이트 본딩패드(111)에 대응하는 P웰(116), 게이트(105) 및 소오스 금속층(107)에 분할되어 대응하여 각각 위치하고 있는 P웰(117)로 분할되어 형성된다. 그리고 이 P웰(117)내에는 어떠한 불순물 영역층도 존재하지 않는다. 그리고 게이트 패드(111)와 P웰(116)간에 개재된 2층의 절연층 좌우 양쪽 단부에는 2개의 절연층간에 삽입된 도전층이 마련되고 이 도전층 각각은 그 측단부가 소오스 전극 금속층(107) 및 분리된 소오스전극 금속층(112)에 연결된다.
이 도전층은 바람직하게는 폴리 실리콘으로 형성되어 쉬트(sheet) 저항이 된다.
여기서 분리된 소오스 금속층(112)이란 이에 대응하여 기판상에 형성된 P웰(115)과는 접속창을 통해 접속되어 있고 이 금속층은 제3도에서 보아 알 수 있듯이 접촉된 폴리 쉬트저항(110)을 통해 소오스 금속층(107)에 연결되도록 되어 있는 층을 말한다. 즉 배치상으로는 분리되어 있으나 내부적으로 연결되어 전기적으로 동일기능의 구성요소이다.
이러한 각 영역간 연결관계는 2의 레이아웃도인 제3도에서 명백해진다.
도면에서 금속층은 실선으로, 폴리층은 점선으로 그리고 접속부는 해칭이 있는 사각형으로 표시되어 있다. 그러나 웰영역과 확산층은 표시되어 있지 않으나 이것은 수직구조도에서 확인될 수 있다. 레이아웃도에서 볼 수 있듯이 폴리 쉬트저항 영역은 서로 연결될 수 있고 소오스 금속층(107)과 (112)가 또한 연결되어 있다.
이러한 부분을 포함하여 이루어지는 전력 스위칭 MOS 트랜지스터는 회로 응용을 위해 종속된 부품으로 사용되어 스위칭 작용시 온/오프에 따른 유도성 부하로부터 영향을 받는데 이에 대해 이하 설명한다.
스위칭 오프된 경우 이 소자의 기판과 웰영역(117)간에 과잉 반송자가 발생되는데 이 과잉 반송자는 연결된 본 발명에 따른 폴리 쉬트저항(110)을 통하여 흐르게 되어 전류통로를 이루게 된다. 그러면 게이트 본딩 패드(111)밑의 P웰영역(116)과 필드 산화막상의 P웰 영역의 과잉 반송자를 조기에 접지상태인 소오스 메탈(112) 및 (107)로 흐르게 하기 때문에 스위칭 소자의 파괴현상을 저지할 수 있게 된다.
다결정 실리콘과 같은 쉬트저항의 채용에 따라서 게이트 본딩패드 부분 및 가드링부분에서 생성된 과잉 반송자를 NPN형 기상 바이폴라 트랜지스터의 베이스인 P형 반도체를 통과시키지 않고, 상기 폴리 저항을 통해 소오스 메탈로 흐르게 하여 소자를 보호하는 것이다. 즉 종래와 같이 소오스영역(102)으로 과잉 반송자가 흐르는 일이 발생되지 않고 소오스 메탈로 흐르게 되기 때문에 트랜지스터가 보호될 수 있는 것이다.
여기서 중요한 것은 이와 같은 동작이 이루어지기 위해서 게이트 본딩패드 아래부분에 존재하는 P형 반도체영역(116)과 폴리 저항영역(110)은 항상 전기적으로 단락되도록 해야 하는 것이며 동시에 이 저항은 소오스메탈(112),(107)과 연결되도록 해야하는 것이다.
제7도의 (a)와(b)는 본 발명의 소자가 유도성 부하에 연결될 때 소자의 특성을 측정하기 위한 회로도이며, 도면에서 IL은 소오스측 전류이며, VDS는 드레인과 소오스간 전압이며, L은 유도성 부하이다. 그리고 이 트랜지스터(DUT)에는 게이트에 저항(RG)을 거쳐 펄스전압이 인가되도록 하여 온과 오프에 따른 VDS및 IL을 측정하는 것이다. 제7도(b)는 그 결과를 나타낸 것으로 BVDSS는 항복전압을 표시하는데 VDS전압은 이후 곧 VDD레벨로 즉 오프시 출력전압으로 안정화되고 있음을 보여주고 있다.
본 발명회로는 바람직한 실시예로서 제4도에 도시한 바와 같으며 본 발명은 또한 제5도 및 제6도와 같이 또 다른 양태의 변형된 구조를 포함한다.
제5도는 제4도와 유사하나 비교적 넓은 면적을 차지하는 게이트 본딩패드 밑에 위치하는 반도체 웰영역을 여러개의 작은영역으로 분할하여 현성시켜 이 영역에서 발생되는 과잉 반송자에 의한 전류밀도의 감소효과를 갖게한다. 그러나 구조적으로 필드 산화막(104)을 경계로 다수의 웰영역(118)들로 분리되었으나 다른 부분에서 전기적으로는 모두 연결되도록 한다.
마찬가지로 또 다른 변형예인 제6도의 경우에 있어서도 제4도에 동일한 구조이나 차이점은 기판 하부측에 기판과 동일 도전형의 고농도 반도체층(119)과 이 불순물층과는 반대 도전형의 고농도 반도체층을 갖도록 구성하고 있는 IGBT의 실시예이다.
2개의 서로 다른 도전형의 반도체층을 부가하여 또 다른 기생 PNP형 바이폴라 트랜지스터를 형성시켜 전류능력을 향상시킨 구조이다. 턴 오프시 과잉 캐리어에 대한 본 구조에 따른 동작은 웰을 통해 폴리 저항을 경유접지인 소오스 영역으로 흐르게 되므로 MOS 트랜지스터의 동작과 같게 되어 트랜지스터가 보호될 수 있다.
상기한 바와 같이 본 발명 전력 스위칭 MOS 트랜지스터는 회로 응용상 불가피하게 발생되는 유도성 부하로부터의 영향에 대해 효과적으로 보호될 수 있도록 구성된 고조를 갖으므로써 보다 신뢰성 있는 소자의 제공으로 응용쪽이 넓어지고 설계의 여유폭이 증가된다. VDMOS 구조에 대해 특히 설명이 되었으나 본 발명의 원리를 적용한 또 다른 스위칭 소자에 대해서도 이는 모두 본 발명에 포함된다.

Claims (4)

  1. 게이트, 소오스 및 드레인을 가지고 있으며, 기판에 반도체 웰영역이 형성되고 있고 상기 웰영역과 대응되도록 게이트 본딩패드가 형성되어 있으며, 상기 게이트 본딩패드와 상기 웰영역 사이에는 절연층이 형성되어 있는 전력 스위칭용 MOS 트랜지스터에 있어서, 상기 절연층의 주변부를 따라 일정폭을 가진 쉬트 저항영역이 형성되어 있으며, 상기 쉬트저항영역은, 상기 웰영역과 전기적으로 분리된 또다른 소오스 전극에 대응하는 웰에 연결되도록 형성됨을 특징으로 하는 전력 스위칭용 MOS 트랜지스터.
  2. 제1항에 있어서, 상기 쉬트저항영역은 폴리실리콘으로 형성됨을 특징으로 하는 전력 스위칭용 MOS 트랜지스터.
  3. 제1항에 있어서, 상기한 게이트 본딩패드에 대응하는 반도체 웰영역은 다수개로 분할되어 어느 한쪽에서 전기적으로 연결되도록 함을 특징으로 하는 전력 스위칭용 MOS 트랜지스터.
  4. 제1항에 있어서, 상기 소자 형성된 기판의 하부측에는 기판과 동일 도전형의 고농도 반도체층과 연이어 상기 고농도 반도체층과는 반대 도전형의 고농도 반도체층을 또한 포함하는 것을 특징으로 하는 전력 스위칭용 MOS 트랜지스터.
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