JP2023548547A - センサ配置を有する半導体デバイスのための保護構造 - Google Patents

センサ配置を有する半導体デバイスのための保護構造 Download PDF

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Abstract

Figure 2023548547000001
センサ配置を含む半導体デバイスのための保護構造が開示される。半導体デバイスは、センサ領域３４、例えば、デバイスの全能動エリアの一部分を占有する電流センサ領域を含む。電流センサ領域は、動作中のデバイス負荷電流のモニタリングを提供するように構成されることがある。本開示による半導体デバイスは、半導体デバイスがデバイス故障なしに過渡電圧事象に耐えることを可能にするように構成される１つ又は複数の保護構造を含む。保護構造は、半導体デバイスのデバイス領域３２とセンサ領域３４との間の遷移領域２６Ｔに設けられる絶縁性層５２を含む。絶縁性層は、ゲート絶縁性層４０の絶縁破壊電圧よりも高い絶縁破壊電圧を有することができる。

Description

この発明は、エネルギー省により授与された契約番号ＤＥ－ＥＥ０００６５２１のもとに政府資金を用いて行われた。米国政府は、この発明にある一定の権利を有する。
本開示は、半導体デバイスに関し、詳細にはセンサ配置を有する半導体デバイスのための保護構造に関する。
トランジスタ及びダイオードなどの半導体デバイスは、現代の電子デバイスでは至るところに存在する。窒化ガリウム（ＧａＮ）及び炭化ケイ素（ＳｉＣ）などのワイド・バンドギャップ半導体材料システムが、スイッチング速度、パワー取り扱い能力、及び熱伝導度などの分野ではデバイス性能の境界を押し広げるために半導体デバイスにおいてますます利用されてきている。実例は、金属－酸化物－半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、絶縁ゲート・バイポーラ・トランジスタ（ＩＧＢＴ）、ショットキー・バリア・ダイオード、ＰｉＮダイオード、高電子移動度トランジスタ（ＨＥＭＴ）などの個別デバイス、及び１つ又は複数の個別デバイスを含むモノリシック・マイクロ波集積回路（ＭＭＩＣ）などの集積回路を含む。
パワー・スイッチング用途のための半導体デバイスは、典型的には、場合によってエッジ終端領域によって囲まれることがある半導体ダイのデバイス領域を含む。デバイス領域は、能動部分又は能動領域を形成し、一方でエッジ終端領域は、低い逆電圧での絶縁破壊の防止のためデバイス・エッジに沿った電界の集中を減少させるように働くことができるパワー半導体デバイスの非能動部分を形成する。いくつかの半導体デバイスの能動領域は、デバイスに関する選択的電流伝導能力及び電圧ブロッキング能力を提供するために、１つ又は複数の電極間に相互に並列に電気的に結合される、多数のユニット・セルを含むことができる。
パワー・スイッチング用途のための半導体デバイスにおける電流センシングは、過電流又は短絡事象のような潜在的な故障メカニズムを検出し低減させるために動作負荷電流をモニタするための方法である。ＭＯＳＦＥＴ又は金属－絶縁体－半導体電界効果トランジスタ（ＭＩＳＦＥＴ）の実例では、電流センシングは、少数の能動領域ユニット・セル用に別のソース・コンタクトを設けることによって実現されることがある。別のソース・コンタクトが、比例的に少量の全デバイス負荷電流に対して別の経路を形成するように配置される。別の経路に沿った負荷電流の量が測定され、デバイスの残りの部分に沿った全負荷電流を計算するために使用されることがある。半導体デバイス内の電流センシング配置が提案されてきている一方で、従来の構造は、経験されることがある様々な不利な動作条件に耐えるために好適ではないことがある。
技術は、従来の半導体デバイスに関係する難題を克服することができる電流センシングを有する改良された半導体デバイスを探し求め続けている。
本開示は、半導体デバイスに関し、詳細にはセンサ配置を含む半導体デバイスのための保護構造に関する。半導体デバイスは、センサ領域、例えば、デバイスの全能動エリアの一部分を占有する電流センサ領域を含むことができる。電流センサ領域は、動作中のデバイス負荷電流のモニタリングを提供するように構成されてもよい。本開示による半導体デバイスは、半導体デバイスがデバイス故障なしに過渡電圧事象に耐えることを可能にするように構成される１つ又は複数の保護構造を含む。保護構造は、半導体デバイスのデバイス領域とセンサ領域との間の遷移領域に設けられる絶縁性層を含むことができる。絶縁ゲート半導体デバイスの実例では、保護構造の絶縁性層は、ゲート絶縁性層の絶縁破壊電圧よりも高い絶縁破壊電圧を有する材料を含むことができる。
１つの態様では、半導体デバイスは：ドリフト領域と、ドリフト領域の第１の部分を含むデバイス領域と、ドリフト領域の第２の部分を含むセンサ領域と、デバイス領域とセンサ領域との間に配置された遷移領域とを備え、遷移領域が：ゲート・コンタクトと、ゲート・コンタクトとドリフト領域との間に配置されたゲート絶縁性層と、ゲート・コンタクトとドリフト領域との間に配置された絶縁性層であって、ゲート絶縁性層の絶縁破壊電圧よりも高い絶縁破壊電圧を有する、絶縁性層とを備える。センサ領域が電流センサを形成できる。ある実施例では、ドリフト領域の第１の部分が、第１のコンタクトと第２のコンタクトとの間に電気的に接続され、ドリフト領域の第２の部分が、第１のコンタクトとセンサ・コンタクトとの間に電気的に接続される。ある実施例では、半導体デバイスが、金属－酸化物－半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を備え、第１のコンタクトがドリフト・コンタクトであり、第２のコンタクトがソース・コンタクトである。ある実施例では、遷移領域内のドリフト領域の上面には、絶縁性層がない。絶縁性層の絶縁破壊電圧が、ゲート絶縁性層の絶縁破壊電圧よりも少なくとも１．５倍高い、又は１．５倍高いから２００倍高いまでの範囲内、若しくはゲート絶縁性層の絶縁破壊電圧よりも１．５倍高いから２００倍高いまでの範囲内であってもよい。ある実施例では、絶縁性層の厚さが、ゲート絶縁性層の厚さよりも少なくとも１．５倍厚い、又はゲート絶縁性層の厚さよりも１．５倍厚いから１００倍厚いまでの範囲内である。ある実施例では、絶縁性層の厚さが、ゲート絶縁性層の厚さよりも少なくとも２倍厚い、又はゲート絶縁性層の厚さよりも２倍厚いから１００倍厚いまでの範囲内である。ある実施例では、絶縁性層が、センサ領域の横方向エッジの周りにリングを形成する。ある実施例では、絶縁性層の一部分が、絶縁性層の他の部分の厚さよりも厚い厚さを有する。ある実施例では、ドリフト領域が、遷移領域に位置合わせされるドープト領域を含み、ドープト領域が、ドリフト領域のドーピング型とは反対であるドーピング型を有する。ある実施例では、絶縁性層がドープト領域上にあり、絶縁性層の幅がドープト領域の幅よりも小さい。ある実施例では、絶縁性層がドープト領域上にあり、絶縁性層の幅がドープト領域の幅と同じである。
別の態様では、炭化ケイ素（ＳｉＣ）ＭＯＳＦＥＴデバイスは、デバイス領域と電流センサ領域とを備え、ＳｉＣ ＭＯＳＦＥＴデバイスが、少なくとも１０キロボルト／マイクロ秒（ｋＶ／μｓ）の経時的な電圧変化率（ｄＶ／ｄｔ）に耐えるように構成される。ある実施例では、ｄＶ／ｄｔが、少なくとも３０ｋＶ／μｓ、若しくは少なくとも５０ｋＶ／μｓ、若しくは少なくとも１００ｋＶ／μｓ、又は１０ｋＶ／μｓから１００ｋＶ／μｓまでの範囲内、若しくは１０ｋＶ／μｓから２００ｋＶ／μｓまでの範囲内である。ある実施例では、ＳｉＣ ＭＯＳＦＥＴデバイスが、１サイクルから１０００サイクルまでの範囲内のｄＶ／ｄｔに耐えるように構成される。ある実施例では、ＭＯＳＦＥＴデバイスは：電流センサ領域及びデバイス領域の一部を形成するドリフト領域であって、電流センサ領域が遷移領域によってデバイス領域から横方向に間隔を空けられる、ドリフト領域と、ゲート・コンタクト及びゲート絶縁性層であって、ゲート絶縁性層がゲート・コンタクトとドリフト領域との間にある、ゲート・コンタクト及びゲート絶縁性層と、遷移領域内の絶縁性層であって、ゲート・コンタクトとドリフト領域との間に配置され、ゲート絶縁性層の電圧よりも高い絶縁破壊電圧を有する、絶縁性層とをさらに備える。ある実施例では、絶縁性層の厚さが、ゲート絶縁性層の厚さよりも１．５倍厚いから５０倍厚いまでの範囲内である。
別の態様では、半導体デバイスは：ドリフト領域と、ドリフト領域の第１の部分を含むデバイス領域と、ドリフト領域の第２の部分を含むセンサ領域と、デバイス領域とセンサ領域との間に配置された遷移領域を備え、遷移領域が：ゲート・コンタクトと、ゲート・コンタクトとドリフト領域との間に配置されたゲート絶縁性層と、ゲート・コンタクトとドリフト領域との間に配置された絶縁性層であって、ゲート絶縁性層の厚さよりも厚い厚さを有する、絶縁性層とを備える。ある実施例では、絶縁性層の厚さが、ゲート絶縁性層の厚さよりも少なくとも１．５倍厚い、又はゲート絶縁性層の厚さよりも１．５倍厚いから１００倍厚いまでの範囲内である。ある実施例では、絶縁性層の厚さが、ゲート絶縁性層の厚さよりも少なくとも２倍厚い、又はゲート絶縁性層の厚さよりも２倍厚いから１００倍厚いまでの範囲内である。ある実施例では、センサ領域が電流センサを形成する。ある実施例では、ドリフト領域の第１の部分が、第１のコンタクトと第２のコンタクトとの間に電気的に接続され、ドリフト領域の第２の部分が、第１のコンタクトとセンサ・コンタクトとの間に電気的に接続される。ある実施例では、半導体デバイスが、ＭＯＳＦＥＴを備え、第１のコンタクトがドリフト・コンタクトであり、第２のコンタクトがソース・コンタクトである。
別の態様では、個々に若しくは一緒に前述の態様のうちのいずれか並びに／又は本明細書において説明されるような様々な別々の態様及び特徴は、さらなる利点のために組み合わせられてもよい。本明細書において開示したような様々な特徴及び要素のいずれかは、本明細書において反対に指示されない限り１つ又は複数の他の開示した特徴及び要素と組み合わせられてもよい。
当業者は、本開示の範囲を認識し、添付の描画図面に関連する好ましい実施例の下記の詳細な説明を読んだ後で本開示のさらなる態様を理解するであろう。
この明細書に組み込まれ、一部を形成する添付の描画図面は、開示の原理を説明するように働く記載とともに開示のいくつかの態様を図示する。
本開示の実施例による、例示的な半導体デバイスに関する上面視レイアウトの説明図である。 本開示の原理による、金属－酸化物－半導体電界効果トランジスタ（ＭＯＳＦＥＴ）又は金属－絶縁体－半導体電界効果トランジスタ（ＭＩＳＦＥＴ）配置例に関する電流センサの実装形態についての等価回路の図である。 本開示の原理による、ＭＯＳＦＥＴ又はＭＩＳＦＥＴ配置例に関する電流センサの実装形態についての別の等価回路の図である。 半導体デバイス内に組み込まれたセンサ・コンタクトを含む半導体デバイスの一部分の断面図である。 図３の半導体デバイスに類似しており、過渡電圧事象、欠陥、及び他の関連する損傷からゲート絶縁性層をシールドするために遷移領域に配置された保護構造をさらに含む半導体デバイスの一部分の断面図である。 本開示の実施例による、センサ・コンタクトに対する保護構造の配置を図示する半導体デバイスに関する上面視レイアウトの説明図である。 絶縁性層が平坦でない形状を形成する実施例に関する、図４の半導体デバイスに類似する半導体デバイスの一部分の断面図である。 絶縁性層が半導体デバイスの遷移領域に沿ったドリフト領域の上面のより大きな部分を覆うように形成される、実施例に関する図４の半導体デバイスに類似する半導体デバイスの一部分の断面図である。
下記に記述する実施例は、当業者が実施例を実行することを可能にするために必要な情報を表現し、実施例を実行する際の最良の形態を図解する。添付の描画図面を考慮して下記の説明を読むと、当業者は、開示の概念を理解し、本明細書では特に扱われていないこれらの概念の応用を認識するであろう。これらの概念及び応用が、本開示及び別記の特許請求の範囲の範囲内になることが理解されるはずである。
第１の、第２の、等の用語が、様々な要素を説明するために本明細書では使用されることがあるとはいえ、これらの要素は、これらの用語によって限定されるべきではないことを理解されたい。これらの用語は、１つの要素をもう１つとは区別するために使用されるに過ぎない。例えば、本開示の範囲から逸脱せずに、第１の要素は第２の要素と称されてもよく、同様に、第２の要素が第１の要素と称されてもよい。本明細書において使用するように、「及び／又は」という用語は、関連して列挙された項目のうちの１つ又は複数の任意の組み合わせ及びすべての組み合わせを含む。
層、領域、又は基板などのある要素が別の要素の「上に（ｏｎ）」ある又は「上へと（ｏｎｔｏ）」延びると称されるとき、他の要素の直接上にある若しくは直接上内に延びてもよいこと、又は介在する要素もまた存在してもよいことを理解されたい。対照的に、ある要素が別の要素の「直接上に」ある又は「直接上へと」延びると称されるとき、介在する要素が存在しない。同じように、層、領域、又は基板などのある要素が、別の要素の「上方に（ｏｖｅｒ）」ある、又は「上方に」延びると称されるとき、他の要素の直接上方にある、若しくは直接上方に延びてもよいこと、又は介在する要素もまた存在してもよいことを理解されたい。対照的に、ある要素がもう１つの要素の「直接上方に」ある、又は「直接上方に」延びると称されるとき、介在する要素が存在しない。ある要素が別の要素に「接続される（ｃｏｎｎｅｃｔｅｄ）」又は「結合される（ｃｏｕｐｌｅｄ）」と称されるとき、他の要素に直接接続される、若しくは結合されてもよいこと、又は介在する要素が存在してもよいこともまた理解されたい。対照的に、ある要素が別の要素に「直接接続される」又は「直接結合される」と称されるとき、介在する要素が存在しない。
「より下に（ｂｅｌｏｗ）」若しくは「より上に（ａｂｏｖｅ）」又は「上部に（ｕｐｐｅｒ）」若しくは「下部に（ｌｏｗｅｒ）」又は「水平に（ｈｏｒｉｚｏｎｔａｌ）」若しくは「垂直に（ｖｅｒｔｉｃａｌ）」などの相対的な用語は、図に図示したように１つの要素、層、又は領域の別の要素、層、又は領域に対する関係を記述するために本明細書では使用されることがある。これらの用語及び上に論じたものは、図に描かれた向きに加えてデバイスの違った向きを包含することを意図するものであることを理解されたい。
本明細書において使用される用語法は、単に特定の実施例を説明する目的のためであり、開示を限定することを意図するものではない。本明細書において使用されるように、「１つ（ａ）」、「１つ（ａｎ）」及び「その（ｔｈｅ）」という単数形は、文脈が明らかに別様に指示しない限り、同様に複数形を含むものである。本明細書において使用されるときに「備える（ｃｏｍｐｒｉｓｅｓ）」、「備えている（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」、及び／又は「含んでいる（ｉｎｃｌｕｄｉｎｇ）」という用語が、述べた特徴、整数、ステップ、操作、要素、及び／又は構成要素の存在を特定するが、１つ又は複数の他の特徴、整数、ステップ、操作、要素、構成要素、及び／又はこれらのグループの存在若しくは追加を排除しないことをさらに理解されたい。
別様に規定しない限り、本明細書において使用される（技術用語及び科学用語を含め）すべての用語は、この開示が属する技術分野において当業者によって一般に理解されるものと同じ意味を持つ。本明細書において使用される用語が、この明細書の文脈及び関連する技術分野におけるそれらの意味と整合する意味を持つように解釈されるべきであることがさらに理解され、本明細書において明示的にそのように規定されない限り、理想化された概念で又は過度に形式的な概念では解釈され得ないであろう。
実施例は、本明細書では開示の実施例の模式的説明図を参照して説明される。それはそうとして、層及び要素の実際の寸法が異なることがあり、例えば、製造技術及び／又は許容誤差の結果として説明図の形状からの変動が予想される。例えば、方形又は矩形として図示された又は説明された領域が、丸まった又は曲がった外形を持つことがあり、直線として示された領域が何らかの異形を有してもよい。このように、図に図示された領域は模式的であり、それらの形状は、デバイスの領域の正確な形状を図示することを意図するものではないし、開示の範囲を限定することを意図するものでもない。加えて、構造又は領域のサイズは、説明的な目的のために他の構造又は領域に比較して誇張されることがあり、したがって、本主題の一般的な構造を図解するために提供され、等尺で描かれることも描かれないこともある。複数の図間の共通の要素が、共通の要素番号を用いて本明細書において示されることがあり、その後には再び説明されないことがある。
本開示は、半導体デバイスに関し、詳細にはセンサ配置を含む半導体デバイスのための保護構造に関する。半導体デバイスは、センサ領域、例えば、デバイスの全能動エリアの一部分を占有する電流センサ領域を含むことができる。電流センサ領域は、動作中のデバイス負荷電流のモニタリングを提供するように構成されてもよい。本開示による半導体デバイスは、半導体デバイスがデバイス故障なしに過渡電圧事象に耐えることを可能にするように構成される１つ又は複数の保護構造を含む。保護構造は、半導体デバイスのデバイス領域とセンサ領域との間の遷移領域に設けられる絶縁性層を含むことができる。絶縁ゲート半導体デバイスの実例では、保護構造の絶縁性層は、ゲート絶縁性層の絶縁破壊電圧よりも高い絶縁破壊電圧を有する材料を含むことができる。
図１は、本開示の実施例による、例示的な半導体デバイス１０に関する上面視レイアウトの説明図である。例示のために、半導体デバイス１０は、ゲート・コンタクト１４及びいくつかのソース・コンタクト１６用の開口部を形成されたパッシベーション構造１２を含む縦型金属－酸化物－半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスである。ゲート・コンタクト１４及びソース・コンタクト１６はまた、それぞれゲート・コンタクト・パッド及びソース・コンタクト・パッドとも称されることがある。ＭＯＳＦＥＴが図示されているが、本開示の原理は、他の半導体デバイス、例えば、とりわけ、他のＭＯＳＦＥＴ、金属－絶縁体電界効果トランジスタ（ＭＩＳＦＥＴ）、ダイオード、ショットキー・ダイオード、ジャンクション・バリア・ショットキー（ＪＢＳ）ダイオード、ＰｉＮダイオード、及び絶縁ゲート・バイポーラ・トランジスタ（ＩＧＢＴ）に適用可能である。半導体デバイス１０は、ワイド・バンドギャップ半導体デバイス、例えば、炭化ケイ素（ＳｉＣ）系のデバイス、及びまださらに４Ｈ－ＳｉＣ系のデバイスを含むことができる。半導体デバイス１０は、ドレイン・コンタクト・パッド（図示せず）がデバイス１０の裏側に位置する縦型パワー・デバイスである。ゲート・コンタクト１４及びソース・コンタクト１６は、外部回路への半導体デバイス１０のカップリングのための表面として設けられてもよい。エッジ終端領域１８が、デバイス１０の外周に沿って配置されることがある。エッジ終端領域１８は、半導体デバイス１０の性能を向上させるため半導体デバイス１０のエッジの電界の集中を低減するために配置されることがある。例えば、エッジ終端領域１８は、半導体デバイス１０の絶縁破壊電圧を高めることができる、及び／又は経時的な半導体デバイス１０の漏れ電流を低減できる。実例として、エッジ終端領域１８は、１つ又は複数のガード・リング、接合終端エクステンション（ＪＴＥ）、及びこれらの組み合わせを含むことができる。
半導体デバイス１０は、センサ・コンタクト２０、又はセンサ・コンタクト・パッドをさらに備えることができる。センサ・コンタクト２０は、半導体デバイス１０内に少なくとも部分的に組み込まれる任意のタイプのセンサ、例えば、温度センサ、歪センサ、又は電流センサ用のコンタクトを提供できる。電流センサのケースでは、センサ・コンタクト２０に対応する電流センサ領域は、そうでなければ半導体デバイス１０用の能動領域１０’の一部を形成するはずの半導体デバイス１０のエリアを占有できる。図１の実例では、エッジ終端領域１８は、半導体デバイス１０の非能動領域１０”から半導体デバイス１０の能動領域１０’を線引きするように働くことができ、センサ・コンタクト２０は、そうでなければ能動領域１０’の一部を形成するはずの電流センサ領域を画定する。これに関して、センサ・コンタクト２０は、半導体デバイス１０の残りの能動領域のサイズよりも小さいサイズを一般に有することができる。センサ・コンタクト２０は、センサ・モニタリングのための１つ又は複数の外部回路素子へ、例えば、ワイアボンド又は他の電気的接続により電気的に接続されてもよいコンタクト・パッドを提供する。電流センサのケースでは、センサ・コンタクト２０は、センサ・コンタクト２０に電気的に結合される半導体デバイス１０のセンサ領域を流れる負荷電流の一部分をモニタリングするための１つ又は複数の外部回路素子に電気的に接続されることがある。
図２Ａ及び図２Ｂは、本開示の原理によるＭＯＳＦＥＴ又はＭＩＳＦＥＴ配置のための電流センサの実装形態に関する等価回路を表す。図２Ａは、図１のソース・コンタクト２０がセンス抵抗器（Ｒｓｅｎｓｅ）に電気的に結合される等価回路２２を図示する。図２Ａの破線の四角形が、図１の半導体デバイス１０を表し、等価回路２２の残りの部分が半導体デバイス１０の外部であることをともなう。別のソース・コンタクトとしてセンサ・コンタクト（図１の２０）を形成することにより、半導体デバイス１０は、これにより、共通ドレイン及び共通ゲートに接続されるデバイスＭＯＳＦＥＴ（ＭＤ）及びセンシングＭＯＳＦＥＴ（Ｍｓｅｎｓｅ）を含む。ＭＯＳＦＥＴ（ＭＤ及びＭＳ）の各々のためのソース接続部は、ドレインからの電流の流れ（ＩＤ）がＭＯＳＦＥＴ（ＭＤ及びＭｓｅｎｓｅ）の全体にわたって分割されてもよいように並列に結合される。デバイスＭＯＳＦＥＴのソースからの電流の流れのセンシングＭＯＳＦＥＴのソースからの電流の流れに対する比率は、能動領域により占有される半導体デバイス１０の面積のセンサ領域により占有される半導体デバイス１０の面積に対する比率に対応する。実例として、図２Ａは、電流の流れの比率が能動領域とセンサ領域との相対的な面積に基づいて１：２５０で設定される実施例を図示する。このようにして、１アンペア（Ａ）の電流が半導体デバイス１０を通り流れると、４ミリアンペア（ｍＡ）の電流がセンシングＭＯＳＦＥＴ（Ｍｓｅｎｓｅ）のソース経路から流れることになる。センシングＭＯＳＦＥＴ（Ｍｓｅｎｓｅ）からのソース経路に沿ってセンス抵抗器（Ｒｓｅｎｓｅ）を配置することによって、対応するセンス電圧（Ｖｓｅｎｓｅ）が測定され、上に説明した比率にしたがってデバイスＭＯＳＦＥＴ（ＭＤ）の負荷電流に相関付けられることがある。他の電流センシング構成が、半導体デバイス１０の配置を用いて可能である。例えば、図２Ｂは、半導体デバイス１０の外にある部分に対する仮想接地構成に関する等価回路２４を図示する。仮想接地センシングは、より高い値のセンス電圧（Ｖｓｅｎｓｅ）が必要とされる用途で使用されることがある。この構成では、演算増幅器（ＯＡ）及びフィードバック抵抗器（Ｒｆ）が、センシングＭＯＳＦＥＴ（Ｍｓｅｎｓｅ）からのソース経路に結合される。このようにして、センス電圧（Ｖｓｅｎｓｅ）は、フィードバック抵抗器（Ｒｆ）及び演算増幅器（ＯＡ）の出力に基づいて計算されてもよい。
図３は、図１のセンサ・コンタクト２０を含む半導体デバイス２６の一部分の断面図を図示する。実例として、半導体デバイス２６は、プレーナ型ＭＯＳＦＥＴとして配置されるが、本開示の原理は、とりわけ、トレンチ型ＭＯＳＦＥＴ、ＭＩＳＦＥＴ、ダイオード、ショットキー・ダイオード、ＪＢＳダイオード、ＰｉＮダイオード、及びＩＧＢＴを含め他の半導体デバイスに適用可能である。半導体デバイス２６は、基板２８及び基板２８上のドリフト領域３０を含む。ドリフト領域３０は、ワイド・バンドギャップ半導体材料、例えば、ＳｉＣの１つ又は複数のドリフト層を含むことができる。基板２８は、１×１０１７ｃｍ－３と１×１０２０ｃｍ－３との間のドーピング濃度を有することがある。様々な実施例では、基板２８のドーピング濃度は、１×１０１７ｃｍ－３と１×１０２０ｃｍ－３との間の任意の小範囲で用意されてもよい。例えば、基板２８のドーピング濃度は、１×１０１８ｃｍ－３と１×１０２０ｃｍ－３との間、１×１０１９ｃｍ－３と１×１０２０ｃｍ－３との間、１×１０１７ｃｍ－３と１×１０１９ｃｍ－３との間、１×１０１７ｃｍ－３と１×１０１８ｃｍ－３との間、及び１×１０１８ｃｍ－３と１×１０１９ｃｍ－３との間であってもよい。
ドリフト領域３０は、１×１０１４ｃｍ－３と１×１０１８ｃｍ－３との間のドーピング濃度を有することがある。様々な実施例では、ドリフト領域３０のドーピング濃度は、１×１０１４ｃｍ－３と１×１０１８ｃｍ－３との間の任意の小範囲で用意されてもよい。例えば、ドリフト領域３０のドーピング濃度は、１×１０１５ｃｍ－３と１×１０１８ｃｍ－３との間、１×１０１６ｃｍ－３と１×１０１８ｃｍ－３との間、１×１０１７ｃｍ－３と１×１０１８ｃｍ－３との間、１×１０１４ｃｍ－３と１×１０１７ｃｍ－３との間、１×１０１４ｃｍ－３と１×１０１６ｃｍ－３との間、１×１０１４ｃｍ－３と１×１０１５ｃｍ－３との間、１×１０１５ｃｍ－３と１×１０１７ｃｍ－３との間、１×１０１５ｃｍ－３と１×１０１６ｃｍ－３との間、及び１×１０１６ｃｍ－３と１×１０１７ｃｍ－３との間であってもよい。
縦の破線は、デバイス領域３２をセンサ領域３４から線引きする半導体デバイス２６の１つ又は複数の遷移領域２６Ｔを示すために設けられる。図１の上面図に図示されたような単一の統合されたセンサ・コンタクト２０を有する実施例に関して、図３では破線により示された遷移領域２６Ｔは、センサ・コンタクト２０を囲む連続的な遷移領域２６Ｔであってもよい。半導体デバイス２６は、図２Ａ及び図２Ｂの等価回路により図示されたように互いに並列に電気的に結合される両方のデバイス領域３２及びセンサ領域３４に多数のユニット・セルを含むことができる。図３では、各々のＭＯＳＦＥＴセルは、ドリフト領域３０に、具体的に基板２８とは反対のドリフト領域３０の上面３０Ａに設けられた一対の接合注入部３６を含む。接合注入部３６は、ドリフト領域３０のドーピング型とは反対のドーピング型を有する第１のウェル領域３６Ａ及びドリフト領域３０のドーピング型と同じであるドーピング型を有する第２のウェル領域３６Ｂを含む。接合注入部３６は、接合電界効果トランジスタ（ＪＦＥＴ）領域３８によって互いに分離されてもよい。ＪＦＥＴ領域３８は、ドリフト領域３０のドーピング型と同じドーピング型を有し、いくつかの実施例では、ドリフト領域３０のドーピング型よりも高いドーピング濃度を有する。多数のソース・コンタクト１６が、デバイス領域３２内のドリフト領域３０の上面３０Ａの接合注入部３６の全体にわたって設けられ、その結果、各々のソース・コンタクト１６が第１のウェル領域３６Ａ及び第２のウェル領域３６Ｂの一部分に接触する。類似の方式で、センサ・コンタクト２０が、センサ領域３４のドリフト領域３０の上面３０Ａ上の接合注入部３６の全体にわたって設けられ、その結果、各々のセンサ・コンタクト２０が対応する第１のウェル領域３６Ａの一部分及び第２のウェル領域３６Ｂと接触する。この点に関して、センサ・コンタクト２０は、センサ領域３４用の別のソース・コンタクトを形成できる。ある実施例では、ドリフト領域３０及び第２のウェル領域３６Ｂは、ｎ型ドーピングを含むことができ、一方で第２のウェル領域３６Ａがｐ型ドーピングを含むが、反対極性の構成もまた、本開示に適用可能である。
ゲート絶縁性層４０、又はデバイス・タイプによってはゲート酸化物層が、ＪＦＥＴ領域３８及び各々１つの接合注入部３６の一部の全体にわたって基板２８とは反対のドリフト領域３０の上面３０Ａに設けられ、その結果、ゲート絶縁性層４０が第２のウェル領域３６Ｂのうちの各々１つと部分的に重なる。ゲート絶縁性層４０は、ある実施例では、例えばゲート絶縁性層４０がゲート酸化物層と称されることがあるＭＯＳＦＥＴ構成では、二酸化シリコンの薄層を含むことができる。他の実施例では、ゲート絶縁性層４０は、非酸化物絶縁性材料及び二酸化シリコンを超える他の酸化物材料を含め、任意の絶縁性材料を含むことができる。ゲート・コンタクト４２が、ゲート絶縁性層４０上に設けられる。図示したように、ゲート・コンタクト４２及びゲート酸化物は、デバイス領域３２及びセンサ領域３４の両方のＭＯＳＦＥＴセルに対して、遷移領域２６Ｔを横切って設けられることがある。デバイス領域３２及びセンサ領域３４の両方のＭＯＳＦＥＴセルの各々に対するゲート・コンタクト４２は、図１の同じゲート・コンタクト・パッド１４に結合されることがある。代わりの構成では、半導体デバイス２６は、ゲート・コンタクト４２及びゲート絶縁性層４０の部分が本開示の原理から逸脱せずに、ドリフト領域３０のトレンチ内に存在できるトレンチ型ＭＯＳＦＥＴを具現化できる。パッシベーション層４４が、ソース・コンタクト１６及びセンサ・コンタクト２０との電気的絶縁を与えるためにゲート・コンタクト４２の上方に設けられる。ある実施例では、パッシベーション層４４は、金属間誘電体と称される１つ又は複数の誘電体層を含むことができる。ＭＯＳＦＥＴセルは、デバイス領域３２及びセンサ領域３４の至るところに並べられることがある、又は所望の機能を与えるために１つ又は複数の他の半導体デバイス（例えば、ダイオード）と所望のパターンに並べられることがある。
ドレイン・コンタクト４６が、ドリフト領域３０とは反対の基板２８の表面に設けられる。したがって、ドリフト領域３０の部分とデバイス領域３２に配置される対応するＭＯＳＦＥＴセルとは、ドレイン・コンタクト４６とソース・コンタクト１６との間に電気的に接続される。類似の方式で、ドリフト領域３０の部分とセンサ領域３４に配置される対応するＭＯＳＦＥＴセルとは、ドレイン・コンタクト４６とセンサ・コンタクト２０との間に電気的に接続される。少数のＭＯＳＦＥＴセルだけが図示されるが、センサ領域３４内のＭＯＳＦＥＴセルの数のデバイス領域３２内のＭＯＳＦＥＴセルの数に対する比率は、センサ領域３４に対する所望の電流比率に応じて１：１、又は１：１００、又は１：２５０、又は１：１，０００，０００の程度であってもよい。ある実施例では、センサ領域３４は、エッジ終端領域内にある半導体デバイス２６の利用可能な能動エリアの、高々２０％、又は高々１０％、又は高々５％を占有するように配置されてもよい。電流センシング用途に関して、センサ領域３４は、電流センサ領域と称されることがある。遷移領域２６Ｔに位置合わせされるドリフト領域３０のドープト領域４８が、設けられてもよい。ドープト領域４８は、第１のウェル領域３６Ａのドーピング型と同じであり、ドリフト領域３０のドーピング型とは反対であるドーピング型を有することがある。この点に関して、ドープト領域４８は、遷移領域２６Ｔを横切って延びるゲート・コンタクト４２の部分をシールドするように構成されてもよい。しかしながら、このレイアウトでは、半導体デバイス２６は、動作中及び／又はデバイス試験中に生じることがある過渡電圧事象に脆弱なことがある。特に、大きな経時的な電圧変化率（ｄＶ／ｄｔ）が、スイッチング事象中に誘起されることがある。大きいｄＶ／ｄｔは、遷移領域２６Ｔ内にあるゲート絶縁性層４０の絶縁破壊又は他の欠陥及び損傷を引き起こすことがある。
図４は、図３の半導体デバイス２６に類似しており、過渡電圧事象、欠陥、及び他の関連する損傷からゲート絶縁性層４０をシールドするために、遷移領域２６Ｔに配置された保護構造をさらに含む、半導体デバイス５０の一部分の断面図を図示する。絶縁性層５２が、ゲート絶縁性層４０に対する保護を与えるために、ドリフト領域３０の上面３０Ａに設けられる。絶縁性層５２は、上面３０Ａがドープト領域４８を含むエリア内のドリフト領域３０の上面３０Ａにさらに設けられることがある。ある実施例では、絶縁性層５２は、ゲート絶縁性層４０及びゲート・コンタクト４２が形成される前に、ドリフト領域３０上に形成されることがあり、これにより遷移領域２６Ｔ内のゲート・コンタクト４２とドリフト領域３０との間に絶縁性層５２を配置する。この点に関して、絶縁性層５２は、薄いゲート絶縁性層４０が遷移領域２６Ｔ内のドリフト領域３０の上面３０Ａを完全に覆うことを妨げ、その結果、上面３０Ａの少なくとも一部分には遷移領域２６Ｔ内ではゲート絶縁性層４０がない。加えて、ゲート絶縁性層４０が、遷移領域２６Ｔでは絶縁性層５２とゲート・コンタクト４２との間に設けられないことがあり、それによりゲート絶縁性層４０の全体的な存在を低減する。上に説明した配置のいずれでも、絶縁性層５２は、ゲート絶縁性層４０が損傷を最も受けやすい遷移領域２６Ｔに沿った過渡電圧事象の影響を低減するシールド又はバリアを提供する。特に、遷移領域２６Ｔに沿ったゲート絶縁性層４０とドリフト領域３０の上面３０Ａとの間の界面により形成されるウィーク・スポットが低減される。
ある実施例では、絶縁性層５２は、ゲート絶縁性層４０の絶縁破壊電圧よりも高い絶縁破壊電圧を有する構造を含む。例えば、絶縁性層５２の絶縁破壊電圧は、ゲート絶縁性層４０の絶縁破壊電圧よりも少なくとも１．５倍高い、若しくは少なくとも２倍高い、若しくは少なくとも３倍高い、若しくは少なくとも５倍高い、若しくは少なくとも１０倍高い、若しくは少なくとも５０倍高い、若しくは少なくとも１００倍高い、若しくは少なくとも２００倍高い、又は先の値のうちのいずれかにより規定される終点を有する任意の範囲であってもよい。例えば、絶縁性層５２の絶縁破壊電圧は、ゲート絶縁性層４０の絶縁破壊電圧よりも１．５倍高いから２００倍高いまでの範囲内、又は１．５倍高いから１００倍高いまでの範囲内、又は５倍高いから１００倍までの範囲内、又は５倍高いから２００倍高いまでの範囲内であってもよい。特定の実例では、絶縁性層５２は、６５０ボルト（Ｖ）から７５０Ｖまでの範囲内の絶縁破壊電圧を有し、一方でゲート絶縁性層４０は、４０Ｖから６０Ｖまでの範囲内の絶縁破壊電圧を有する。ある実施例では、絶縁性層５２は、ゲート絶縁性層４０の材料よりも高い絶縁破壊電圧を有する別の材料を含むことができる。そのような実施例では、絶縁性層５２及びゲート絶縁性層４０の厚さは、絶縁性層５２がより高い絶縁破壊電圧を有する限り同じであっても異なっていてもよい。他の実施例では、絶縁性層５２及びゲート絶縁性層４０は同じ材料を含むことができ、より高い絶縁破壊電圧が、ゲート絶縁性層４０の対応する厚さ又は高さよりも厚い、ドリフト領域３０からの厚さ又は高さを有する絶縁性層５２を設けることによって実現される。例えば、絶縁性層５２の厚さは、ゲート絶縁性層４０の厚さの少なくとも１．５倍、若しくは少なくとも２倍、若しくは少なくとも３倍、若しくは少なくとも１００倍、又はゲート絶縁性層４０の厚さの１．５倍から５０倍までの範囲内、若しくは１．５倍から１００倍までの範囲内、若しくは２倍から５０倍までの範囲内、若しくは２倍から１００倍までの範囲内であってもよい。特定の実例では、絶縁性層５２は、５５０ナノメートル（ｎｍ）から６５０ｎｍまでの範囲内の厚さを有し、ゲート絶縁性層４０は、３０ｎｍから５０ｎｍまでの範囲内の厚さを有する。ＭＯＳＦＥＴ用途に関して、ゲート絶縁性層４０は、ゲート酸化物を含むことができ、絶縁性層５２は、上に説明したように、より厚いフィールド酸化物層を含むことができる。そのような実施例では、ゲート絶縁性層４０及び絶縁性層５２の両者は、ＭＯＳＦＥＴ用途において使用される他のゲート酸化物の中で、二酸化シリコンを含むことができる。
絶縁性層５２により設けられる保護構造を有することによって、半導体デバイス５０の全体的な構造は、高速スイッチング中に引き起こされることがある１つ又は複数のｄＶ／ｄｔ事象を含め、過渡電圧事象を取り扱うことに対して、より強健である。例えば、本開示の絶縁性層５２を有するＳｉＣ ＭＯＳＦＥＴデバイスは、これによってデバイス故障なしに少なくとも１０キロボルト／マイクロ秒（ｋＶ／μｓ）のｄＶ／ｄｔに耐える又は定格化されるように構成され得る。その上さらなる実施例では、ＳｉＣ ＭＯＳＦＥＴデバイスは、少なくとも３０ｋＶ／μｓ、若しくは少なくとも５０ｋＶ／μｓ、若しくは少なくとも１００ｋＶ／μｓ、又は１０ｋＶ／μｓから１００ｋＶ／μｓまでの範囲内、若しくは１０ｋＶ／μｓから２００ｋＶ／μｓまでの範囲内、若しくは５０ｋＶ／μｓから１５０ｋＶ／μｓまでの範囲内、若しくは１００ｋＶ／μｓから２００ｋＶ／μｓまでの範囲内、又はデバイス故障なしに先の値のうちのいずれかにより決定される終点を有する任意の範囲に耐えるように構成される。その上さらなる実施例では、ＳｉＣ ＭＯＳＦＥＴデバイスは、単一のスイッチング・サイクルから少なくとも１０００スイッチング・サイクル以上にわたってのｄＶ／ｄｔ値のうちのいずれかに耐えることができる。上に説明した実施例のいずれかでは、例示的なＳｉＣ ＭＯＳＦＥＴは、４Ｈ－ＳｉＣ ＭＯＳＦＥＴデバイスを含むことができる。
図５は、本開示の実施例によるセンサ・コンタクト２０に対する、絶縁性層５２の保護構造配置を図示する、半導体デバイス５４に関する上面視レイアウトの説明図である。半導体デバイス５４の一部分が、説明図の左に分解図で与えられる。説明目的で、上に重なるセンサ・コンタクト２０、ソース・コンタクト１６、及びパッシベーション構造１２が、分解図の画像部分では省略される。それはそうとして、ドリフト領域３０へのオーミック・コンタクトを形成するセンサ・コンタクト２０の部分２０’、又はそのエクステンションが、先に説明したようにセンサ領域３４のユニット・セルのパーツを形成するアレイで図示される。同様の方式で、ドリフト領域３０へのオーミック・コンタクトを形成するソース・コンタクト１６の部分１６’、又はそのエクステンションが、デバイス領域３２のユニット・セルのパーツを形成するアレイで図示される。部分１６’はまた、パッシベーション構造１２の下にパターニングされ、ソース・コンタクト１６の外側のコンタクト金属を表すことができる。図示したように、絶縁性層５２は、センサ領域３４とデバイス領域３２との間の線引きを提供するためにセンサ・コンタクト２０及びセンサ領域３４の横方向エッジの周りに１つ又は複数の連続するリングを形成できる。
図６は、絶縁性層５２が平坦でない形状を形成する実施例に関する図４の半導体デバイス５０に類似する、半導体デバイス５６の一部分の断面図を図示する。図６では、絶縁性層５２のより厚い部分５２’が、絶縁性層５２の中心に沿って形成されて、ドリフト領域３０とは反対である絶縁性層５２の１つ又は複数の平坦でない表面を形成する。このようにして、絶縁性層５２によって与えられる保護構造の厚くなった量は、ドリフト領域３０に対する絶縁性層５２の横方向のフットプリントを大きくせずに、遷移領域２６Ｔ内に形成されることがある。絶縁性層５２の厚さの厚くなった部分５２’が絶縁性層５２の中央に図示されるが、厚さの厚くなった部分５２’は、実施例に応じてセンサ領域３４又はデバイス領域３２のいずれかの近くに配置されてもよい。さらなる実施例では、絶縁性層５２は、多数の厚さの厚くなった部分５２’で形成されてもよい。図６では、厚さの厚くなった部分５２’は、絶縁性層５２に関する階段的なプロファイルを形成する。他の実施例では、厚さの厚くなった部分５２’は、絶縁性層５２の横方向エッジに向かって、直線的な方式及び／又は湾曲した方式のうちの１つ又は複数で勾配を付けられるピークを形成してもよい。
図７は、絶縁性層５２がドリフト領域３０の上面３０Ａのより大きな部分を覆うように形成される実施例に関する、図４の半導体デバイス５０に類似する半導体デバイス５８の一部分の断面図を図示する。図示したように、絶縁性層５２は、ドリフト領域３０のドープト領域４８の横方向の幅に近い又は同じである横方向の幅で形成されることがある。このようにして、ゲート絶縁性層４０用の材料の量は、遷移領域２６Ｔに沿っている半導体デバイス５８のエリアをさらに低減することができる。ゲート絶縁性層４０が絶縁性層５２の上方に形成しない実施例に関して、ゲート絶縁性層４０は、これゆえに、過渡電圧事象からの影響をさらに低減させるために遷移領域２６Ｔからさらに遠く離れて間隔を空けられる。絶縁性層５２が図７ではドープト領域４８の横方向の幅と同じ横方向の幅で示される一方で、絶縁性層５２は、ドープト領域４８の幅よりも狭い、大きくなった幅で形成されることがある。例えば、絶縁性層５２は、様々な実施例では、ドープト領域４８の幅の少なくとも５０％、若しくは少なくとも７５％、若しくは少なくとも９０％で、又は５０％から１００％までの範囲内の幅で形成されてもよい。
本開示がＭＯＳＦＥＴを含む例示的な実施例を提供する一方で、本開示の原理はまた、他の半導体デバイス、例えば、とりわけ、ＭＯＳＦＥＴ、ダイオード、ショットキー・ダイオード、ＪＢＳダイオード、ＰｉＮダイオード、及びＩＧＢＴにも適用可能である。本開示の半導体デバイスは、ワイド・バンドギャップ半導体デバイス、例えばＳｉＣ系のデバイスを具現化できる。
前述の態様のうちのいずれか、並びに／又は本明細書において説明したような様々な別々の態様及び特徴が、追加の利点のために組み合わせられてもよいことが考えられる。本明細書において開示したような様々な実施例のうちのいずれかは、本明細書において逆に指示されない限り１つ又は複数の他の開示した実施例と組み合わせられてもよい。
当業者は、本開示の好ましい実施例への改善及び修正を認識するであろう。すべてのそのような改善及び修正は、本明細書において開示した概念及び後記の特許請求の範囲の範囲内であると考えられる。

Claims (34)

  1. ドリフト領域と、
    前記ドリフト領域の第１の部分を含むデバイス領域と、
    前記ドリフト領域の第２の部分を含むセンサ領域と、
    前記デバイス領域と前記センサ領域との間に配置された遷移領域と
    を備え、前記遷移領域が、
    ゲート・コンタクトと、
    前記ゲート・コンタクトと前記ドリフト領域との間に配置されたゲート絶縁性層と、
    前記ゲート・コンタクトと前記ドリフト領域との間に配置された絶縁性層であって、前記ゲート絶縁性層の絶縁破壊電圧よりも高い絶縁破壊電圧を有する、絶縁性層と
    を備える、半導体デバイス。
  2. 前記センサ領域が、電流センサを形成している、請求項１に記載の半導体デバイス。
  3. 前記ドリフト領域の前記第１の部分が、第１のコンタクトと第２のコンタクトとの間に電気的に接続され、前記ドリフト領域の前記第２の部分が、前記第１のコンタクトとセンサ・コンタクトとの間に電気的に接続されている、請求項１に記載の半導体デバイス。
  4. 金属－酸化物－半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を備え、前記第１のコンタクトが、ドリフト・コンタクトであり、前記第２のコンタクトが、ソース・コンタクトである、請求項３に記載の半導体デバイス。
  5. 前記遷移領域内の前記ドリフト領域の上面には、前記絶縁性層がない、請求項１に記載の半導体デバイス。
  6. 前記絶縁性層の前記絶縁破壊電圧が、前記ゲート絶縁性層の前記絶縁破壊電圧よりも少なくとも１．５倍高い、請求項１に記載の半導体デバイス。
  7. 前記絶縁性層の前記絶縁破壊電圧が、前記ゲート絶縁性層の前記絶縁破壊電圧よりも１．５倍高いから２００倍高いまでの範囲内である、請求項１に記載の半導体デバイス。
  8. 前記絶縁性層の前記絶縁破壊電圧が、前記ゲート絶縁性層の前記絶縁破壊電圧よりも５倍高いから２００倍高いまでの範囲内である、請求項１に記載の半導体デバイス。
  9. 前記絶縁性層の厚さが、前記ゲート絶縁性層の厚さよりも少なくとも１．５倍厚い、請求項１に記載の半導体デバイス。
  10. 前記絶縁性層の前記厚さが、前記ゲート絶縁性層の前記厚さよりも１．５倍厚いから１００倍厚いまでの範囲内である、請求項９に記載の半導体デバイス。
  11. 前記絶縁性層の厚さが、前記ゲート絶縁性層の厚さよりも少なくとも２倍厚い、請求項１に記載の半導体デバイス。
  12. 前記絶縁性層の前記厚さが、前記ゲート絶縁性層の前記厚さよりも２倍厚いから１００倍厚いまでの範囲内である、請求項１１に記載の半導体デバイス。
  13. 前記絶縁性層が、前記センサ領域の横方向エッジの周りにリングを形成している、請求項１に記載の半導体デバイス。
  14. 前記絶縁性層の一部分が、前記絶縁性層の他の部分の厚さよりも厚い厚さを有する、請求項１に記載の半導体デバイス。
  15. 前記ドリフト領域が、前記遷移領域に位置合わせされているドープト領域を含み、前記ドープト領域が、前記ドリフト領域のドーピング型とは反対であるドーピング型を有する、請求項１に記載の半導体デバイス。
  16. 前記絶縁性層が、前記ドープト領域上にあり、前記絶縁性層の幅が、前記ドープト領域の幅よりも小さい、請求項１５に記載の半導体デバイス。
  17. 前記絶縁性層が、前記ドープト領域上にあり、前記絶縁性層の幅が、前記ドープト領域の幅と同じである、請求項１５に記載の半導体デバイス。
  18. デバイス領域と電流センサ領域とを備える炭化ケイ素（ＳｉＣ）金属－酸化物－半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスであって、少なくとも１０キロボルト／マイクロ秒（ｋＶ／μｓ）の経時的な電圧変化率（ｄＶ／ｄｔ）に耐えるように構成されている、ＳｉＣ ＭＯＳＦＥＴデバイス。
  19. 前記ｄＶ／ｄｔが、少なくとも３０ｋＶ／μｓである、請求項１８に記載のＭＯＳＦＥＴデバイス。
  20. 前記ｄＶ／ｄｔが、少なくとも５０ｋＶ／μｓである、請求項１８に記載のＭＯＳＦＥＴデバイス。
  21. 前記ｄＶ／ｄｔが、少なくとも１００ｋＶ／μｓである、請求項１８に記載のＭＯＳＦＥＴデバイス。
  22. 前記ｄＶ／ｄｔが、１０ｋＶ／μｓから１００ｋＶ／μｓまでの範囲内である、請求項１８に記載のＭＯＳＦＥＴデバイス。
  23. 前記ｄＶ／ｄｔが、１０ｋＶ／μｓから２００ｋＶ／μｓまでの範囲内である、請求項１８に記載のＭＯＳＦＥＴデバイス。
  24. 前記ＳｉＣ ＭＯＳＦＥＴデバイスが、１サイクルから１０００サイクルまでの範囲内の前記ｄＶ／ｄｔに耐えるように構成されている、請求項１８に記載のＭＯＳＦＥＴデバイス。
  25. 前記電流センサ領域及び前記デバイス領域の一部を形成するドリフト領域であって、前記電流センサ領域が遷移領域によって前記デバイス領域から横方向に間隔を空けられる、前記ドリフト領域と、
    ゲート・コンタクト及びゲート絶縁性層であって、前記ゲート絶縁性層が前記ゲート・コンタクトと前記ドリフト領域との間にある、ゲート・コンタクト及びゲート絶縁性層と、
    前記遷移領域内の絶縁性層であって、前記ゲート・コンタクトと前記ドリフト領域との間に配置され、前記ゲート絶縁性層の絶縁破壊電圧よりも高い絶縁破壊電圧を有する、絶縁性層と
    をさらに備える、請求項１８に記載のＭＯＳＦＥＴデバイス。
  26. 前記絶縁性層の厚さが、前記ゲート絶縁性層の厚さよりも１．５倍厚いから５０倍厚いまでの範囲内である、請求項２５に記載のＭＯＳＦＥＴデバイス。
  27. ドリフト領域と、
    前記ドリフト領域の第１の部分を含むデバイス領域と、
    前記ドリフト領域の第２の部分を含むセンサ領域と、
    前記デバイス領域と前記センサ領域との間に配置された遷移領域と、
    を備え、前記遷移領域が、
    ゲート・コンタクトと、
    前記ゲート・コンタクトと前記ドリフト領域との間に配置されたゲート絶縁性層と、
    前記ゲート・コンタクトと前記ドリフト領域との間に配置された絶縁性層であって、前記ゲート絶縁性層の厚さよりも厚い厚さを有する、絶縁性層と
    を備える、半導体デバイス。
  28. 前記絶縁性層の前記厚さが、前記ゲート絶縁性層の前記厚さよりも少なくとも１．５倍厚い、請求項２７に記載の半導体デバイス。
  29. 前記絶縁性層の前記厚さが、前記ゲート絶縁性層の前記厚さよりも１．５倍厚いから１００倍厚いまでの範囲内である、請求項２８に記載の半導体デバイス。
  30. 前記絶縁性層の前記厚さが、前記ゲート絶縁性層の前記厚さよりも少なくとも２倍厚い、請求項２７に記載の半導体デバイス。
  31. 前記絶縁性層の前記厚さが、前記ゲート絶縁性層の前記厚さよりも２倍厚いから１００倍厚いまでの範囲内である、請求項３０に記載の半導体デバイス。
  32. 前記センサ領域が、電流センサを形成している、請求項２７に記載の半導体デバイス。
  33. 前記ドリフト領域の前記第１の部分が、第１のコンタクトと第２のコンタクトとの間に電気的に接続され、前記ドリフト領域の前記第２の部分が、前記第１のコンタクトとセンサ・コンタクトとの間に電気的に接続されている、請求項２７に記載の半導体デバイス。
  34. 金属－酸化物－半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を備え、前記第１のコンタクトが、ドリフト・コンタクトであり、前記第２のコンタクトが、ソース・コンタクトである、請求項３３に記載の半導体デバイス。
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