KR100197912B1 - 전원 집적회로 - Google Patents

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KR100197912B1
KR100197912B1 KR1019950067406A KR19950067406A KR100197912B1 KR 100197912 B1 KR100197912 B1 KR 100197912B1 KR 1019950067406 A KR1019950067406 A KR 1019950067406A KR 19950067406 A KR19950067406 A KR 19950067406A KR 100197912 B1 KR100197912 B1 KR 100197912B1
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쁘자니 로베르
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에시지에스-톰슨 마이크로일렉트로닉스 에스.에이
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Abstract

모놀리식 어셈블리는 제1전도성 형태의 약하게 도핑된 반도체 웨이퍼의 두께를 통해 형성된 수직 전원 반도체 구성소자를 포함한다. 그 하부표면은 금속층으로 균일하게 도포된다. 이른바 독립 구성 소자라 하는, 이러한 구성소자중 적어도 몇몇은 기판의 절연된 부분에 형성된다. 그 측면절연은 제2전도성 형태의 확산된 벽에 의해 제공되고, 그 하부는 금속층과 기판의 하부표면 사이에 삽입된 유전층을 통해 절연된다.

Description

전원 집적회로
제1a도 및 1b도는 각각 본 발명에 따라 구성된 여러가지 형태 다이오드의 단면도 및 개략도.
제2a도 및 2b도는 각각 본 발명에 따라 구성된 여러가지 형태 사이리스터의 단면도 및 개략도.
제3a도 및 3b도는 각각 본 발명에 따라 구성된 여러가지 형태의 NPN 트랜지스터의 단면도 및 개략도.
제4a도 및 4b도는 각각 본 발명에 따라 구성된 여러가지 형태의 PNP 트랜지스터의 단면도 및 개략도.
제5a도는 본 발명에 따라 모놀리식으로 집적될 수 있는 독립(autonomous) IGBT 트랜지스터의 예시적인 단면도.
제6도, 제7도, 제8도 및 제9도는 본 발명에 따라 모놀리식으로 구성될 수 있는 여러가지 형태의 구성소자를 일반적으로 나타낸 도면.
제10a도는 다이오드 브리지를 나타낸 도면.
제10b도 및 10c도는 각각 위와 같은 다이오드 브리지로 구성된 본 발명에 따른 실시예의 단면도 및 상부 개략도.
제11a, 11b, 11c도, 제12a, 12b도, 제13a, 13b도, 제14a도 및 14b는 과전압 및 과전류를 방지하는 정류브리지에 대한 본 발명의 응용을 예시한 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 6 : 확산벽
7 : 유전층 10, 11, 12, 13, 14 : 다이오드
20, 21, 22, 23 : 사이리스터 26 : 산화막 층
30, 31, 32 : 트랜지스터 31 : 중심벽
D1-D4 : 정류 브리지 M : 금속층
본 발명은 이하, 전원 구성소자라 언급되는 고전압에 견디며 및/ 또는 고전원을 전송할 수 있는 반도체 구성소자 분야에 관한 것이다. 이러한 구성소자는 약하게 도핑된 기판으로 부터 반도체 층의 전체두께위에 수직으로 배치됨으로써 높은 브레이크다운 전압을 가진다.
통상적으로, 위와 같은 전원 구성소자으로는 사이리스터(thyistors), 트라이액(triacs), 바이폴라 트랜지스터, 전원 MOS 트랜지스터, 절연게이트 바이폴라 트랜지스터(IGBT)등이 있다.
높은 전력을 제어하도록 설계된 구성소자는 열 에너지를 소산한다. 따라서, 이러한 구성소자의 하부표면은 금속이 입혀져 히트싱크위에 장착된다. 그 결과, 복수개의 전원 구성소자를 동일한 칩상에 형성하기를 원한다면, 이는 이러한 다양한 구성소자가 하나의 공통단자를 가지는 경우에만 가능하였다.
본 발명의 일목적은 전원 집적회로를 제조하는데 즉, 이러한 기판의 약하게 도핑된 부분으로 구성된 적어도 하나의 층을 가지는 동일한 기판의 수직 구성소자(vertical components)상에 군(群)을 이루도록 하는데 있다. 기판의 하부표면은 적절한 방식으로 히트싱크에 접속되거나 용접되도록 금속이 입혀진다.
상기 및 그 밖의 목적을 성취하기 위하여, 본 발명은 제1전도성 형태의 약하게 도핑된 반도체 웨이퍼의 두께에 걸펴 수직 전원 반도체 구성소자를 모놀리식으로 구성한다. 웨이퍼의 하부표면은 금속층으로 균일하게 도포된다. 이른바, "독립(autonomous)" 구성소자라 하는, 적어도 몇 개의 이러한 구성소자는 기판의 절연부분에 형성된다.
이러한 "절연부분"은 제2전도성 형태의 확산 벽에 의해 옆으로 절연되고 그 하부는 하부표면의 금속층과 기판의 하부표면사이에 삽입된 유전층으로 절연된다.
독립 구성소자의 하부표면 반도체영역이 제1전도성 형태로 구성되면, 제1전도성 형태의 과잉 도핑된 영역은 하부표면에 제공되며, 접촉부가 형성된, 제1전도성 형태의 과잉 도핑된 영역은 하부표면의 과잉 도핑된 영역의 적어도 일부분 위의 상부표면에 제공된다.
독립 구성소자의 하부표면 반도체영역이 제2전도성 형태로 구성되면, 이러한 영역은 절연벽까지 옆으로 연장되고, 접촉부는 절연벽의 상부표면으로 부터 다시 형성되고, 유전층은 절연벽의 하부 기저부 아래로 연장된다.
적어도 하나의 절연부분에는, 논리 구성소자가 형성된다.
본 발명은 모놀리식 다이오드 브리지의 제조에 또한 적용될 수 있다. 모놀리식 다이오드 브리지는 제1전도성 형태의 기판에서는, 공통 캐소드가 하부표면 금속층에 대응하는 2개 제1수직 다이오드를, 기판의 절연 부분에서는(절연된 부분이 제2전도성 형태의 절연벽에 의해 기판의 나머지 부분으로 부터 분리된), 하부표면에 형성된 제2전도성 형태의 층에 대응하는 2개의 수직 다이오드를 포함하며, 접촉부는 절연벽을 통해 상부표면으로 부터 형성되고, 이러한 2개의 다이오드의 하부표면은 반도체 웨이퍼 및 하부표면 금속층사이에 삽입된 절연층으로 도포된다.
본 발명은 단일위상 정류브리지를 형성하는 구성소자에 또한 적용된다. 단일위상 정류브리지는 a.c 서플라이 단자사이에 배치된 헤드-대-테일(head-to-tail) 접속 다이오드의 제1 및 제2쌍, d.c. 서플라이 단자를 구성하는 다이오드의 각 쌍의 다이오드사이에 접합 및, 제1쌍의 다이오드의 다이오드와 비-병렬(anti-parallel) 2개의 헤드-대-테일 쇼클리(Shockley) 다이오드를 포함한다. 쇼클리 다이오드와 제1쌍의 다이오드는 상부표면이 a.c. 서플라이 단자를 형성하는 2개의 제1금속층과, 하부표면이 제1의 2개의 다이오드의 접합에 대응하는, d.c. 서플라이 단자를 형성하는 제3금속층을 포함하는 반도체 기판에 수직으로 배치된다. 제2쌍의 다이오드는 d.c. 서플라이 단자를 형성하는 제4금속층과 a.c. 서플라이 단자를 형성하는 각 금속층 사이의 절연된 부분에 배치된다.
본 발명의 장점에 따라서, 다수의 수직 구성소자는 동일한 반도체 기판상에 형성될 수 있으며, 제1수직 구성소자는 하부표면 금속층에 의해 구성된 공통전극을 가지고, 제2구성소자는 독립적인 즉, 그 전극이 다른 구성소자의 여러 단자 또는 외부단자에 따로 따로 접속될 수 있다. 이러한 전극중 어느 것도 하부표면의 금속층으로 구성되지 않는다.
그 밖에, 독립 구성소자의 하부표면이 실리콘 산화막과 같은 얇은 절연층으로 보호되기 때문에, 하부표면 금속층으로 차례대로 도포되어, 하부표면이 전기적으로 절연되는 이러한 박층을 포함하지만 열적으로 전도성이 남아있는 구성소자의 경우에도, 양호한 열소산을 얻을 수 있다.
전원 집적회로, 가능한 관련 논리회로 및 그 응용제품을 형성하기 위하여 구성될 수 있는 단지 몇몇 특정 구성소자가 이하 공지되었지만, 본 발명은 이들 특정의 경우에 제한되지는 않는다. 본 기술분야에 숙련된 자는 본 발명에 따른 독립 구성소자 및 바이폴라 직접회로의 개별적인 구성소자 사이에 유사성을 주목해야 할 것이다. 사실상, 바이폴라 집적회로에 있어서, 집적회로의 대부분의 구성소자는 에피택셜 층에서 형성되며, 그 개별적인 구성소자는 에피택셜 층을 통한 깊은 확산층에 의해 상호 절연되고, 그 하부는 전도성 형태의 매몰층에 의해 절연된다. 본 발명에 따라서, 기판의 전체 두께는 에픽택셜 층과 동등하며, 하부 접합절연(매몰층)은 기판의 하부표면과 하부표면 금속층 사이에 삽입된 절연층으로 대체된다. 본 기술 분야에서 숙련된 자는 본 발명의 다른 변형물 및 응용물을 발견하기 위하여 이러한 유사성을 사용할 수 있다.
본 발명의 상기 및 그 밖의 목적, 특징, 양상 및 장점은 첨부된 도면을 참고로하는 본 발명의 후속하는 상세한 설명으로 부터 더욱 명백해질 것이다.
직접회로 표시에서 통상적인 바와 같이, 여러 도면은 동일한 크기로 도시한 것이 아니며, 특히, 단면도에 있어서, 여러 층의 상대적인 두께는 임의대로 도시한 것임에 주목해야 한다. 또한, 단면도에 있어서, 다양한 확산 영역은 사각형 모서리로 상징적으로 도시하였다.
그 밖에, 각각의 경우, 본 기술분야에서 숙련된 자는 다양한 영역의 상대적인 표면을 조정할 수 있으므로, 구성소자의 필요한 전원성능에 따른다.
본 발명은 단지 구성소자의 기본구조만을 예시한 것이며, 사실상 각 구성소자는 특정하게 요구되는 기능에 맞도록 변형되거나 개선될 수 있다는 것이 본 기술분야에서 숙련된 자에 의해 명백해질 것이다. 예를 들면, 트라이액이 아닌, 사이리스터만을 나타내었으며, 대부분의 도면에 있어서, 이러한 사이리스터의 캐소드 또는 애노드 단락은 도시하지 않았다.
제1a도는 동일한 N-타입 반도체 웨이퍼상에 구성된 여러가지 형태의 다이오드(10 내지 14)를 도시한 도면이다. 제1b도는 제1a도의 각 다이오드를 기호로 나타낸 도면이다. 구조는 약하게 도핑된 N-타입 기판(1)으로 형성된다. P-타입 확산층(2)은 상부표면은 물론 강하게 도핑된 N-타입 확산층(3)으로 부터 형성될 수 있다. 하부표면으로 부터, 강하게 도핑된 N-타입 확산층(4)과 강하게 도핑된 P-타입 `확산층(5)이 형성된다. 그 밖에, P-타입 절연벽(6)이 상부표면 확산층으로 부터 형성되고, 대향하는 하부표면 확산층으로 부터 형성된다. 전체 하부표면은 금속층(M)로 도포된다. 어떠한 곳에, 절연층(7)은 구성소자의 하부표면과 금속층(M) 사이에 삽입된다. 절연층(7)과 금속층(M)은 반도체 구성소자의 제조에 통상적으로 사용되는 복합물질 또는 어떤 적당한 물질로 제조될 수 있다.
이하, "절연된 부분"은 제2전도성 형태의 벽에 의해 측면으로 절연된 실리콘 웨이퍼의 일부를 나타내고 절연층(7)에 의해 절연되는 하부를 가지는 것으로 해석되어진다.
다이오드(10,11)는 전원 구성소자에 제공되는 통상적인 다이오드이다. 다이오드(10)는 수직으로, 상부에서 하부까지, P-타입 영역, 기판 부분 및 N-타입 영역을 포함한다. 그 상부표면 금속층은 그 애노드(10A)에 대응하고, 그 하부표면 금속층(M)은 그 캐소드(10K)와 대응한다. 다이오드(11)는 수직으로, 상부에서 하부까지, 강하게 도핑된 N-타입 영역, 기판의 일부 및 강하게 도핑된 P-타입 영역을 포함한다. 그 캐소드(11K)는 상부표면 금속층에 대응하고 그 애노드는 금속층(M)에 대응한다.
이러한 통상적인 다이오드(10,11)의 장치는 이러한 다이오드가 하나의 공통단자를 가지도록 한다. 그 밖에, 예를 들면, 대각선으로 대향되는 다이오드는 어떠한 공통단자도 구비하지 않는, 그러한 다이오드로 부터, 모놀리식 다이오드 브리지를 제조하는 것은 불가능하다.
다이오드(12,13)는 본 발명에 따른 절연된 부분에서 형성되는 "독립" 다이오드이다. 이는 수직으로 동작하고 회로의 다른 구성소자의 전극에 필수적으로 공통이 아닌 캐소드전극 및 애노드 전극을 가지는 장점이 있다.
다이오드(12)는 수직으로, 상부에서 하부까지, 그 애노드에 대응하는 p-타입 영역, 기판부분 및 그 캐소드에 대응하는 강하게 도핑된 N-타입 영역을 포함한다. 따라서, 다이오드(12)는 수직 다이오드이다.
그 밖에, N-타입 영역은 상부표면위에 형성되어, 캐소드 금속층(12K)을 접착한다.
다이오드(13)는 수직으로, 상부에서 하부까지, 그 캐소드(13K)에 대응하는 N-타입 영역, 기판부분 및 그 하부표면으로 부터 확산되는 P-타입 영역을 포함한다. 애노드 금속층(13A)은 다이오드(13)가 형성된 절연단면을 윤곽으로 그린, 절연벽의 상부표면위에 형성된다.
제1도의 오른쪽 부분은 절연단면에 또한 형성된 측면 다이오드(14)를 또한 나타낸다. 다이오드(14)는 기판(1)에서 확산되는 P-타입 웰에서 형성된, 캐소드 금속층(14K)을 접촉하는 N-타입 영역을 포함하며 애노드 금속층(14A)을 접촉한다. 다이오드(14)는 전원 구성소자가 아니다. 왜냐하면, 이것은 지선으로 동작하고, 하나 또는 그 이상의 전원 구성소자를 갖춘 동일 칩상에 관련된 논리회로의 소자를 형성할 수 있기 때문이다. 본 발명의 일양상은 또한 절연된 부분에 논리회로를 배치하는 것이다. 왜냐하면 이는 사실상, 거짓(spurious) 수직 사이리스터의 피할 수 없는 출현으로 인해 전원구조가 4층의 구성소자를 포함하는 경우 위와 같은 논리소자를 전원구조에 집적하는 것이 불가능하기 때문이다.
4층의 구성소자(사이리스터-타입)는 항상 동일 칩에 집적되는 구성소자에 대한 동작적인 문제점을 일으킨다는 것에 주목해야 한다. 사실상, 측면 커플링을 통해, 직접 다이오드 즉, 사이리스터는 다른층의 구조를 갖춘 거짓 사이리스터를 형성하고, 이로써 구조는 이러한 거짓 사이리스터의 동작개시에 응답하여 단락하게 되고 따라서 필요한 기능을 수행할 수 없다. 본 발명에 있어서, 측면 및 하부절연은 이러한 거짓 사이리스터를 방지하여, 다른 논리부 또는 전원 구성소자를 갖춘 사이리스터 구성소자의 안전한 집적을 허용한다.
제2a도 및 제2b도는 본 발명에 따라 사용될 수 있는 다양한 사이리스터 구조를 예시한 도면이다.
제2a도의 왼쪽 부분은 각각의 애노드와 캐소드가 하부표면 금속층에 접속된 통상적인 사이리스터(20,21)를 예시한 것이다.
사이리스터(20)는 캐소드(20K)에 대응하는 수직 N-타입 영역, 게이트 접촉부(20G)가 형성되는 P-타입 영역, 기판부분(1) 및 사이리스터의 애노드(20A)에 대응하는 금속층(M)을 접촉하는 P-타입 애노드영역을 포함한다. 또한, 제2a도와 제2b도는 이러한 사이리스터의 측면 절연벽을 도시한다. 그러나, 이 절연벽은 특정 경우에 있어서, 절연기능을 가지지 않지만, 높은 전압에 견딜 수 있는 웰- 타입 사이리스터를 형성하는데 통상적으로 사용된다.
사이리스터(21)는 본 출원인에게 양도된 미합중국 특허 제5,365,086호에 개시된 바와 같은 복잡한 구성소자이며, 본 발명이 단일 전원회로에서 사실상 어떠한 알려진 기본 구성소자를 구성하는 것이 가능하다는 것을 분명하게 입증하기 위해 기술된다.
제2a도의 오른쪽 부분은 절연단면에서 형성된 "독립" 사이리스터(22,23)를 나타낸다.
사이리스터(22)는 상부에서 하부까지, 캐소드 금속층(22K)을 형성하는 N-타입 영역, P-타입 영역, N-타입 기판부분 및 하부표면에 형성되어 애노드 금속층(22)가 취해지는 상부표면상에 절연벽(6)을 접촉하는 P-타입 영역을 포함하는 수직 전원 사이리스터이다.
사이리스터(23)는 논리회로의 부분일 수 있는 측면 사이리스터이다. 사이리스터(23)는 게이트 접촉부(23G)가 형성되는 P-타입 영역에서 형성되는 금속층(23K)을 접촉하는 N-타입 영역을 포함한다. 이러한 P-타입 영역은 기판에서 형성되어진다. 동일한 기판에는, 애노드 금속층(23A)을 접촉하는 P-타입 영역이 형성된다. 상술한 바와 같이, 위와 같은 측면 사이리스터를 웨이퍼의 절연된 부분에 배치하는 장점은 이러한 사이리스터를 구성하는 층이 다른 소자의 구조를 갖춘 거짓 소자를 구성하지 않는다는 것이다.
제3a도는 본 발명에 따라 제조되는 3개의 예시적인 NPN 트랜지스터(30)를 나타내는 도면이다.
트랜지스터(30)는 에미터 금속층(30E)을 접촉하는 N-타입 영역, 베이스 금속층(30B)을 접촉하는 P-타입 영역을 포함하는 통상적인 수직트랜지스터이다. 이러한 P-타입 영역은 기판 부분에 형성되고, 강하게 도핑된 N-타입 영역은 하부표면에 형성되고, 컬렉터에 대응하는 하부 표면을 접촉한다.
트랜지스터(30,31)는 기판의 절연된 단면에서 형성된다.
트랜지스터(31)는 트랜지스터(30)와 유사하지만, 그 상부표면에는, 하부표면의 N-타입 영역의 일부분을 마주하는 강하게 도핑된 N-타입 영역을 포함한다. 이러한 부가적인 N-타입 영역은 켈렉터 금속층(31C)에 접속된다.
트렌지스터(32)는 측면 트랜지스터이며 P 웰에 있어서, 베이스 금속층(32B)을 접촉하는 영역(P)과 함께 각각, 컬렉터 금속층(3C) 및 에미터 금속층(32E)을 접촉하는 N-타입 영역을 포함한다. 트랜지스터(32)는 하나 또는 그 이상의 전원 구성소자에 연결된 논리회로의 소자를 구성할 수 있다.
이와 유사하게, 제4a도는 본 발명에 따라 제조될 수 있는 3가지 형태의 PNP 트랜지스터(40,41,42)를 나타내고 있다.
PNP 트랜지스터(40)는 하부표면이 금속층(M)에 대응하고 기판의 상부표면에서는, 에미터 금속층(40E)을 접촉하는 P-타입 영역과 베이스 금속층(B)을 접촉하는 N-타입 영역을 포함하는 통상적인 전원 트랜지스터이다. 기판을 접촉하는 P-타입영역은 하부기판위에 형성된다. 이러한 P-타입 영역은 절연벽을 접촉하는 것이 바람직하다.
트랜지스터(41)는 절연된 단면에서 형성된다. 그 구조는 트랜지스터(40)의 구조와 같이 동일하지만, 컬렉터 접촉부(41C)는 측면 절연벽의 상부표면으로 부터 형성된다.
트랜지스터(42)는 또한, 절연된 부분위에 형성되어, 상기 공지된, 측면 트랜지스터 NPN(32)에 상보적인 PNP 측면 트랜지스터이다.
따라서, 제1도 내지 제4도에 예시한 구성소자는 소정의 설계에 따른 동일한 층에서 구성될 수 있는 논리 구성소자 또는 전원의 셀의 시리즈로 구성된 소자를 나타낸다.
소정의 요구에 좌우되어, 공통전극을 갖춘 전원 구성소자 또는 동일한 칩의 다른 구성소자과 별개인 전극을 갖춘 하나 또는 그 이상의 절연된 단면에 형성된 독립 구성소자가 있다.
물론, 제1도 내지 제4도의 구성소자는 사용될 수 있는 단지 예시적인 기본 구성소자이다. 어떤 통상적인 전원 구성소자라도 본 발명에 따른 모놀리식 집적 전원구조에서 효과적으로 사용될 수 있다. 예를 들면, 본 기술분야에서 숙련된 자는 제2도에 예시된, 사이리스터 구조를 트라이액 구조로 쉽게 변형할 수 있고, 애노드-게이트 사이리스터 및 캐소드-게이트 사이리스터를 모두 사용할 수 있다.
간단하게 하기 위하여, 모든 변형물을 본 설명에 나타내고 공지 하지는 않았다. 특히, 제2a도를 참고하여, 중간정도로 도핑된 N층은 전체적으로 사용되지는 않으며, 사실상, 부가적인 이른바 "애노드 게이트" 전극이 접속될 수 있는 것을 알 수 있다. 제조공정은 그다지 복잡하지는 않다. 왜냐하면, 이 층이 상부표면에 위에 어떻게든 나타나기 때문이다. 그러면, 각각의 사이리스터는 그 캐소드 게이트(도시하지 않음) 또는 이러한 애노드 게이트(도시하지 않음)를 통해 제어될 수 있다.
상기 설명은 일부러 간단하게 한 것이다. 몇몇의 경우, 동일한 웰(하부표면의 절연이 있거나 없이)에 여러 구성소자를 배치하는 것이 가능하고 바람직하다. 예시를 목적으로, 다이오드(11)는 사이리스터(21)와 같이 동일한 벽에 배치될 수 있다.
동일한 법칙의 경우, 저항 및 캐패시터와 같은 수동 소자는 본 발명에 따른 집적회로에 또한 부가될 수 있다.
더욱이, 주로 히트싱크를 갖춘 양호한 열 접속부를 제공하도록 설계된, 구성소자의 하부표면 금속층은 외부 단자에 필수적으로 접속되지 않으며, 단지 전원 집적회로의 기본 구성소자의 내부접합을 구성할 수 있다. 금속층은 또한 히트싱크 구조로 부터 전기적으로 절연될 수 있다.
단지 예시를 목적으로, 본 발명의 더욱 넓은 응용범위를 분명하게 도시하기 위하여, 제5도는 반도체 웨이퍼의 절연된 부분에서의 독립 구성소자의 형태로 본 발명에 따라 제조되는 IGBT 트랜지스터를 나타낸다.
제5도는 IGBT트랜지스터의 통상적인 구조를 다시 도시한 것으로, IGBT 트랜지스터는, 기판(1)의 상부표면에, P-타입 영역의 외주가까이에 연장된 N-타입 영역이 형성됨으로써 채널이 형성될 수 있는 지역을 한정하는, P-타입 영역을 포함한다. 이러한 지역의 상부표면은 게이트 금속층(G)로 절연되고 도포된다. 컬렉터 금속층(C)은 P-타입 영역의 중심의 과잉도핑된 부분과 N-타입 영역을 접촉한다. P-타입 영역(5)은 또한 기판의 하부표면으로 부터 형성된다. 통상적인 구조에 있어서, P-타입 영역(5)은 그 에미터를 구성하는 하부표면 기판의 금속층(M)을 접한다. 여기서, 독립 구성소자를 제공하기 위하여, 절연층(7)이 P-타입 영역과 금속층(M) 사이에서 형성되고, 구성소자는 P-타입 절연벽(6)에 의해 둘러싸인다. 에미터 접촉부(E)는 이러한 벽의 상부표면으로 부터 형성된다.
따라서, 본 발명으로서, 바이폴라 형태 및 MOS 형태의 구성소자가 동일한 전원 집적회로에 연결될 수 있다는 것에 주목해야 한다.
제6도 내지 제9도는 일반화된 개념상의 방식에 있어서, 본 발명에 따라 구성되고 모놀리식으로 제조될 수 있는 다양한 형태의 구성소자를 예시한 것이다.
제6도에 나타낸 바와 같이, 통상적인 수직 구성소자는 하부표면이 이러한 다양한 수직 구성소자의 공통전극에 대응하는 금속층으로 도포되는 N-타입 기판(1)에 직접 형성될 수 있다.
제7도에 나타낸 바와 같이, 독립 구성소자의 첫번째 범주는 기판의 절연된 부분에 형성될 수 있는 것이다. 이들 구성소자는 그 하부표면에, 기판에서와 같으나, 더욱 강하게 도핑된, 동일한 전도성 형태의 활성층(4)을 가진다. 이 층은 절연층(7)에 의해 하부표면 금속층(M)로 부터 분리되고, 이러한 층을 갖춘 접촉부는 기판의 상부표면위에 형성된 부가적인 강하게 도핑된 영역(3)을 통해 설정되는 바, 이는 기판과 같이 동일한 전도성 형태로 이루어지고 적어도 일부분의 층(4)을 마주한다. 물론, 이러한 경우, 영역(3,4) 사이에 기판의 두께 때문에 저항이 존재할 것이다. 그러므로, 이러한 형태의 구조는 높은 전압에 견딜 수 있지만 높은 전류밀도에는 견디도록 설계되지 않은 구성소자에 사용되는 것이 바람직하다.
제8a도에 나타낸 바와 같이, 독립 구성소자의 두번째 범주는 기판의 절연된 부분에 형성될 수 있다는 것이다. 이러한 구성소자는 그 하부표면상에, 기판의 전도성 형태와 반대인 전도성 형태로 구성된 활성층을 가지고 있다. 이러한 경우, 접촉부는 절연벽(6)을 통해 취해진다. 이러한 절연벽이 비교적 강하게 도핑될 수 있기 때문에, 위와 같은 구성소자는 높은 전원 구성소자으로서 사용될 수 있다. 이러한 경우, 절연층(7)은 구성소자의 하부표면 아래에 놓이고, 절연벽의 외부한계까지 연장된다.
제8b도는 하부표면의 P 영역이 사실상 기판 두께의 절반을 차지하고 상부표면으로 형성된 절연벽(6)을 접합하는 비교적 두꺼운 영역인 변형된 실시예를 나타낸다.
제9도에 나타낸 바와 같이, 독립 구성소자의 세번째 범주는 기판의 절연된 부분에 형성될 수 있다. 이러한 구성소자는 기판의 것과 마주하는 전도성 형태를 가지는 웰(10)에 형성된 논리회로 소자를 구성하도록 설계된다.
[다이오드 브리지]
본 발명에 따른 전원 구성소자의 모놀리식 구성모드의 예시적인 것으로 다이오드 브리지에 대하여 이하 공지하기로 한다. 제10a도에 나타낸, 다이오드 브리지는 4 개의 다이오드(D1-D4)를 포함한다. 다이오드(D2,D4)의 공통 애노드는 네거티브 브리지 단자(T-)를 구성하고, 다이오드(D1,D3)의 공통 캐소드는 포지티브 브리지 단자(T+)를 구성한다. 다이오드(D1-D2 및, D3-D4)의 접합은 브리지의 a.c. 서플라이 단자 (T1,T2)를 각각 구성한다.
제10b도는 제10a도의 다이오드 브리지의 본 발명에 따른 실시예의 단면도이다. 제10c도는 다이오드 브리지의 상부도이다. 제10b도는 제10c도의 B-B 선을 따라 취한 단면도이다.
제10b도와 제10c도에 예시한 바와 같이, 캐소드-접속 다이오드(D1,D3)는 통상적인 수직 다이오드이며, 약하게 도핑된 N-타입 기판(1)의 상부표면에는, P-타입 영역(P1)을 포함하고, 하부표면에는, 제10a도의 금속층(T+)인 약한 금속층(M)을 접촉하는 N+-타입 영역(N2)을 포함한다. 다이오드(D2,D4)는 통상적인 기술을 사용하는 상부 및 하부표면으로 부터 성취된 깊은 확산층으로 부터 얻어진 P-타입 웰(P3)에 의해 기판의 나머지로 부터 분리된 기판의 절연부분에서 형성된다. 이러한 절연된 영역의 하부표면과 벽(P3)의 하부표면은 실리콘 산화막과 같은 유전체 물질층(7)에 의해 보호된다. 다이오드(D2,D4) 각각은 그 상부표면에서, 기판(N)에 형성된 N+-타입 캐소드 영역(N4)을 포함한다. 이러한 영역(N4)은 다이오드(D2,D4) 각각에 대해 별개이다. 하부표면에서는, P-타입 영역(P5)이 다이오드(D2,D4)의 공통 애노드를 구성한다. 애노드 접촉부는 금속층(T-)로 부터 취해진다. 금속층(T1)은 영역(N4)과 영역(P1)을 접속하고, 반면, 금속층(T2)(제10c도에 언급)은 다이오드(D4)의 대응하는 영역에 다이오드(D3)의 대응하는 영역을 접속한다.
상면도에서, 금속층(T1,T2)이 반도체 기초지역을 접촉하는 지역이 교차선으로 표시되고, 이러한 금속층의 나머지 부분은 산화막 층에서 형성된다.
제11a도는 제10a도와 같이 접속된 4개의 다이오드(D1-D4)를 포함하는 정류 브리지를 예시한 것이다.
브리지의 다이오드 특히, 단자(T+, T-)에 접속될 수 있는 구성소자를 보호하기 위하여, 단자(T1,T2) 사이에 배치된 이중 쇼클리 다이오드(double Shokely diode)와 같은, 양방향성 보호 구성소자(S)이 일반적으로 사용된다. 이러한 보호 구성소자는 예를 들면, 전화선을 때리는 번개 또는, 전화선과 주선사이에 접촉부에 야기되는 과전압에 대한 보호를 허용한다.
제11a도에 나타난, 보호소자로서 이중 쇼클리 다이오드를 사용하는 회로는 정확하게 동작하지만, 몇몇 별개의 소자 즉, 이중 쇼클리 다이오드와 정류 브리지와 같은 것의 연결을 필요로 한다. 브리지는 또한, 2개의 실리콘 구성소자의 형태로 종종 제조될 수 있으며, 각각은 브리지의 브렌치를 집적화는 바, 이는 동일한 케이스내에 장착된다.
본 발명은 모놀리식 구성소자의 형태로 과전류 또는 과전압에 보호되는 브리지의 제조를 허용한다는 것을 보여준다.
본 발명은 제11a도의 회로의 분석을 기본으로 한다. 본 출원인은 모놀리식 형태로 회로를 제조하기 위하여 이 회로를 변형하였다. 특히, 본 출원인은 제11b도와 제11c도에 도시된 바와 같이 제11a도 회로의 변형 실시예를 제안한다.
제11b도의 회로에 있어서, 다이오드(S)는 단자(T1,T2) 사이에서 접속되는 2개의 헤드-대-테일 단방향 쇼클리 다이오드(S1,S3)로 교체된다. 그 공통 애노드는 다이오드(D2,D4)의 공통 캐소드에 접속된다.
제11c도의 회로에 있어서, 다이오드(S)는 단자(T1,T2) 사이에서 접속되는 2개의 헤드-대-테일 단방향 쇼클리 다이오드(S2,S4)로 교체된다. 그 공통 캐소드는 다이오드(D2,D4)의 공통 애노드에 접속된다.
제11b도와 제11c도에 있어서, 다이오드(D1-S1, D3-S3 및 D2-S2, D4-S4)는 각각, 이하 도시되어질 바와 같이, 모놀리식의 구성소자 형태로 제안된 실시예가 특히, 공통단자를 가지는 이들 다이오드를 결합하도록 서로 밀접하게 배치되었다.
제11b도의 회로를 실행하는 제12a도와 제12b도에 예시된 구성소자는, 약하게 도핑된 N-타입 실리콘 웨이퍼(1)를 사용하여 제조된다. 제12a도와 제12b도에 도시한 바와 같이, 쇼클리 다이오드(S1,S3)는 물론 병렬로 접속되지 않은 다이오드(S1,S3)는 물론 병렬로 접속되지 않은 다이오드(D1,D3)는 구성소자의 왼쪽 부분에 수직으로 배치되고, 다이오드(D2,D4)는 구성소자의 오른쪽 부분에서의 절연부분에 배치된다.
구성소자의 왼쪽 부분은 기판(1)의 상부표면으로 부터 형성된 2개의 P-타입 웰(10,11)을 포함한다. 웰(10,11) 각각의 표면의 사실상 절반에는, 쇼클리 다이오드(S1,S3)의 캐소드를 구성하는, N-타입 영역(12,13)이 각각 형성된다. 영역(12,13)은 통상적으로 불연속임으로써, 웰(10,11)의 물질의 일부분은 영역(12,13)에 제공된 개구부를 통해 위로 연장되어 이른바 에미터 단락을 형성한다. 영역(12,13) 각각의 아래는 실질적으로 기판의 하부표면으로 부터 P-타입 영역이 형성된다. 제12a도에는, 영역(12) 아래에 배치된 영역(14)만이 보인다. 이러한 P-타입 영역은 쇼클리 다이오드의 애노드를 구성한다. N-타입 영역(12,13)을 포함하지 않는 웰(10,11) 부분 아래에는 기판의 하부 표면으로 부터 N+-타입 영역이 형성되고, 다이오드(D1)의 캐소드에 대응하는 영역(16)만이 보인다. 영역(12)(및 대칭적으로 영역(13) 아래) 아래에는 영역(10)과 기판(1) 사이의 간섭에 있어서, 기판보다 강하게 도핑된 N-타입 영역(17)이 쇼클리 다이오드의 브레이크오버(breakover) 전압을 세트한다.
다이오드(D2,D4)는 제12a도와 제12b도의 오른쪽 부분에서 형성된다. 이들 다이오드는 절연된 부분에 배치된다. 제12도의 실시예에 있어서, 절연된 부분은 상부표면으로 부터 연장되고 하부표면으로 부터 형성된 깊은 P-확산층(20)을 접합하는 깊은 P-확산층(18)으로 부터 형성된다. 이들 P-타입 확산층(18,20)은 기판에 과잉도핑된 N+-타입 지역(24,25) 각각이 형성된 2개의 N-타입 웰의 윤곽을 그린다. N-타입 웰(23)과 P-타입 확산층(18,20) 사이의 접합은 다이오드(D4)에 대응한다.
P-타입의 확산층(20)의 하부영역은 대개 실리콘 산화막 층(26)인 절연층으로 도포된다. 이와 유사하게, 구성소자의 상부표면은 구성소자와 금속층의 지역사이에 접촉부를 설정하는 것이 바람직한 곳에서 식각된, 실리콘 산화막 층(27)으로 도포된다.
구성소자의 하부표면은 제11b도의 회로의 단자(T+)에 대응하는 금속층으로 균일하게 도포된다.
상면도를 참고로 하여, 금속층 윤곽은 제12b도에서 점선으로 도시된다. a.c. 서플라이 단자(T1)에 대응하는, 제1금속층은 웰(10)의 N-타입 영역(12)과 N-타입 영역(12)의 상부표면을 접촉한다. 제2 a.c. 서플라이 단자(T2)에 대응하는, 제2금속층(T2)은 층(13), 웰(11) 및 N+-타입 영역(25)의 상부표면위에 대칭적으로 놓여있다. P-타입의 깊게 확산된 영역(18)의 상부표면은 단자(T-)에 대응하는 금속층으로 도포된다.
제11c도의 회로에 대응하는 모놀리식 구성소자를 제조하기 위하여, 제12a도와 제12b도의 도면은 여러 층의 전도성 형태를 모두 반전함으로써 사용될 수 있다. 그러나, 사실상, 기술적인 이유로 인해, N-타입 반도체 기판으로 부터 모놀리식 구성소자를 제조하는 것이 가끔은 바람직하다.
제13a도와 제13b도는 각각, 제11c도의 회로에 대응하는 본 발명에 따른 모놀리식 구성소자의 일실시예의 단면도 및 상면도이다. 구성소자는 앞에서와 같이 도면부호 1로 표시된, N-타입 기판으로 부터 형성된다. 다이오드(S2,D2,S4,D4)는 도면의 오른쪽 부분에 배치되고, 다이오드(D1,D2)는 왼쪽 부분에 배치된다.
전체 구성소자는 하부 및 상부표면으로 부터 실현되는 감쇠 확산층 및 상승 확산층의 접합에 의해 형성된 P-타입 벽(30)에 의해 둘러싸인다. 동시에, 웨이퍼를 2개의 부분으로 분할하는 중심벽(31)이 형성된다. 부가적으로, 웰(32)은 다이오드(D1-D2) 및 다이오드(D4-S4)가 형성되는 영역을 분리한다.
제13a도의 단면도에서 보여지는, 쇼클리 다이오드(S2)는 기판의 상부표면으로 부터, P-타입 애노드 영역(40), N-타입 기판(1), 하부표면으로 부터 형성된 P-타입 영역(42)을 포함하고, P-타입 영역(42)에는 에미터 단락을 갖춘, 제12도의 영역(12)에서와 같이, 제공된 N-타입 영역(44)이 형성된다. N+-타입 영역(46)은 P-타입 영역(42)과 N-타입 기판의 간섭에서 형성되어 쇼클리 다이오드의 트리거 문턱값을 세트한다.
다이오드(D2)는 상부표면에서 하부표면까지, 다이오드(D2)에 인접하고, 다이오드(D2)의 캐소드를 구성하는 N+-타입 영역(50)을 포함한다. 또한 N-타입 기판과, 애노드에 대응하는 P-타입 영역(42)의 연장부를 또한 포함한다.
다이오드(S4,D4)는 다이오드(S2,D2)와 동일하다. 이는 영역(41,51)을 또한 도시하고 영역(40,50)에 각각 대응하는 제13b도에서의 상면도에서와 같이 나타난다.
다이오드(D1,D3)는 제13b도의 왼쪽 부분에 형성되는 바, 절연벽(30,31)에 의해 윤곽이 그려진다. 기판의 상부표면에는 다이오드(D1,D3)의 애노드에 각각 대응하는 P-타입 영역(52,53) 및 다이오드 (D1,D3)의 공통 캐소드에 대응하는 N+-타입 영역(54)이 형성된다. 절연벽(30,31)에 의해 윤곽이 그려지는 벽의 하부표면은 절연층(55)으로 도포된다.
금속층은 하부표면에 형성되며, 제11c도의 단자(T-)에 대응한다.
금속층은 N+-타입 영역(54)에 형성되며, 단자(T+)에 대응한다. 단자(T1)에 대응하는 금속층은 P-타입 영역(52), N+-타입 영역(50) 및, P-타입 영역(40)을 도포한다. 전극(T2)에 대응하는 금속층은 영역(53,51,41)을 도포한다.
제12b도와 제13b도의 상면도가 예시한 것만으로도, 본 기술분야에서 숙련된 자에 의해 더욱 명백해질 것이다. 이러한 상면도는 개략적이고, 본 기술분야에서 숙련된 자에 의해 다양한 형태가 선택될 수 있으며, 특히, 구성소자의 여러 소자의 활성영역의 선택의 경우, 소정의 전도성능을 제공한다.
다른 양상에 따라서, 본 발명은 모놀리식 형태로 또한 구현되는, 과전압에 대하여 보호되고, 과전류에 대하여도 보호되는 정류 브리지를 구성할 수 있는 구성소자를 제공한다.
제14a도는 위와 같은 기능을 제공하는 회로의 다이어그램이다.
쇼클리 다이오드는 저항(R)을 통해 이 사이리스터의 캐소드의 접합에 접속되고, 다이오드(D2,D4)의 애노드의 접합에 접속되는, 단자(T-)에 접속된 게이트를 가지는 사이리스터에 대응한다. 따라서, 구성소자(S2,S4)은 상술한 바와 같이, 과전압의 경우의 쇼클리 다이오드와 같거나, 또는 저항(R)의 전류 즉, 정류 브리지에서의 전류가 예정된 문턱값을 초과할때의 사이리스터와 같이 동작할 수 있다.
제14b도와 제14c도는 각각 제13a도와 제13b도의 구성소자으로 부터 발전된, 모놀리식 구성소자의 단면도와 상면도로서, 제14a도의 회로의 형성을 허용한다. 이러한 구성소자는 라인(a-a)의 왼쪽에는, 하부표면 금속층가 접속되지 않는 것을 제외하고는 제13a도와 제13b도에 예시한 구성소자와 일치한다. 몇몇 동일한 소자에는 동일한 도면부호를 부여하였으며, 제14b도와 제14c도의 왼쪽 부분에는 다시 도시하지 않을 것이다.
제14b도와 제14c도 구성소자의 왼쪽 부분에 있어서, 층(42)은 하부표면 금속층인 것과 같이, 연장된다. P-타입 영역(40)을 접촉하지 않는, 부가적인 P-타입 영역(60,61)은 P-타입 웰(30)까지 연장된다. N-타입 영역(62,63)은 각각, 영역(60,61)으로 확산된다.
단자(T-)에 접속된 금속층은 벽(30)과 마주하는 이 영역의 측면상에서 P-타입 영역(60,61)을 접촉하고, N-타입 확산층(62,63)는 이러한 금속층과 벽(30) 사이에 배치된다. 따라서, 이미 형성된 단자(T-)인 구성소자 하부표면은 이 경우, 벽(30)을 통해 단자(T-)에 접속된다. 각각의 값(2R)을 가지는 핀치 오프(pinched off) 저항은 N-타입 확산층(62,63) 아래에 배치된다. 외부 단자와 접속되지 않은 부가적인 금속층(64)은 영역(62,63) 및 벽(30)의 상부표면에 형성된다. 정상적인 동작하에서, 병렬 저항(2R)은 브리지의 입력단자와 브리지의 출력단자(T-) 사이에 접속된다.
과전압이 발생하여 예를 들면, 쇼클리 다이오드(S2)에 전도성을 준다면, 이러한 과전압은 금속층(T1), P-타입 영역(40), N-타입 기판, P-타입 영역(42), N-타입 영역(44), 하부표면 금속층, P-타입 영역(42), 기판(1) 및 금속층(T2)에 접속된 다이오드(D4)의 애노드 영역(51)을 포함하는 경로를 따라서 다이오드(S2,D4)를 통해 방출한다. 이러한 경로는 제14c도의 선(B-B)을 따라 도시된 제14b도의 단면도에 도시되지 않았다. 왜냐하면, 제14c도의 상부도의 하부부분을 포함하기 때문이다.
이제정류 브리지(D1-D4)의 정상 동작동안, 전류가 다이오드(D2)를 통해 단자(T-)와 단자(T) 사이에서 흐르고, 즉, 전류는 금속층(T-)을 향하여, 금속층(T1), 영역(50), 기판(1), 영역(42), 하부 금속층, 벽(30)으로 부터의 경로를 흐르는 동안 과전류가 일어난다고 가정한다. 벽(30)과 금속층(T-) 사이에서, 전류는 2부분으로 나뉘어진다. 나뉘어진 한 전류는 층(62) 아래에 층(60)을 통해 지나가고, 두번째 전류는 층(63) 아래에 층(61)을 통해 지나간다. 각 경로는 2R과 동일한 저항을 가진다. 그러면, 등가의 저항은 R과 동일하다. 확산된 영역(62,63) 아래에서 핀치오프된 저항에서의 전류가 예정된 값을 초과하고 이러한 저항을 가로지르는 전압강하가 0.7 볼트를 초과할 때, PN 접합(60-62,61-63)은 전도성이 된다. 접합(61-63)은 N-타입 영역(63)이 캐소드를 구성하고, P-타입 영역(61)이 캐소드 게이트 영역를 구성하고, 기판이 베이스를 구성하고, P-타입 영역(40 또는 41)이 애노드를 구성하는 사이리스터의 일부분이다. 그러면, 이러한 사이리스터는 전도성이 되고, 전하는 수직 쇼클리 다이오드(S4)를 트리거하는, 기판(1)에 주입된다. 그러면, 과전류는 쇼클리 다이오드(S4)와 다이오드(D2)통해 제14b도의 단면도에서 보이지 않는 경로로 방출된다.
상술한 경우는 단자(T2)가 단자(T1) 보다 포지티브인 동안 과전류가 발생하는 경우와 상응한다. 이 경우, 다이오드(S4,D2)가 앞서 나타낸 바와 같이, 전도되는 동안 단락이 일어난다. 단자(T1)가 단자(T2) 보다 더욱 포지티브이면, 동일한 구조가 쇼클리 다이오드(S2)를 트리거하고, 단락이 다이오드(D4,S2)를 통해 일어난다.
부가적으로, 앞서 공지한 경우에 있어서, 저항(R)(병렬로 접속된 2개의 저항(2R)에 의해 형성된)이 집적된다. 케이스의 외부에 있으며 조정가능한 값을 가지는 저항(R)을 제공하는 것이 가능한 바, 보호전류 문턱값의 산택을 허용한다.
본 기술분야에서 숙련된 자에 의해 명백해지는 바와 같이, 많은 변형물이 앞서 공지된 바람직한 실시예로 제조될 수 있다. 예를 들면, 다이오드(S2,S4,D2,D4)의 접합(제11c도) 또는 다이오드(S1,S3,D1,D3)의 접합(제11b도)이 부가적인 쇼클리 다이오드와 병렬이 아닌 상태로 접속된 부가적인 다이오드를 통해 외부단자에 접속될 수 있어서, 접지와 같은, 기준 전압에 대하여 보호를 한다. 그러면, 제12b도의 회로의 경우, 어셈블리(S1-D1) 또는 어셈블리(S3-D3)를 포함하는 수직구조를 복사하는 것이 바람직하며, 제13b도의 회로의 실시예에서는, 어셈블리(S2-D2) 또는 어셈블리(S4-D4)를 포함하는 수직패턴을 복사하는 것이 바람직하다.
이러한 예시적인 응용은 본 발명에 따른 고전압 전원 집적회로의 설계시 존재하는 수많은 가능성중 단지 하나만은 예시한 것으로 기판의 "절연된 부분"에 독립적인 전원 구성소자를 제조하는 것을 허용한다.
본 발명의 적어도 하나의 예시 실시예를 가지고, 많은 변형, 수정물 및 개선물이 본 기술분야에서 숙련된 자에 의해 쉽게 제조될 것이다. 위와 같은 변형, 수정 및 개선은 본 발명의 정신 및 범위내에 있을 것이다. 따라서, 앞서의 설명은 단지 예시를 목적으로 하는 것이며 본 발명을 제한하려는 것은 아니며, 본 발명은 후속하는 청구범위와 그 등가물에 정의된 것으로만 한정된다.

Claims (16)

  1. 하부표면과 상부표면을 가지는 제1전도성 형태의 약하게 도핑된 반도체 웨이퍼의 두께에 걸쳐 형성되는 수직 전원 반도체 구성소자의 모놀리식 어셈블리로서, 상기 하부표면은 금속층으로 균일하게 도포되고, 이른바 독립 구성소자라 하는, 상기 구성소자중 적어도 몇몇은 기판의 절연된 부분에서 형성되며, 그 측면절연은 제2전도성 형태의 확산된 벽(6)에 의해 제공되고 그 하부는 금속층(M)와 기판의 하부표면 사이에 삽입된 유전층(7)으로 절연되는 것을 특징으로 하는 모놀리식 어셈블리.
  2. 제1항에 있어서, 독립 구성소자의 하부표면의 반도체 영역이 제1전도성 형태이면, 상기 제1전도성 형태의 과잉 도핑된 영역은 상기 하부표면에 제공되고, 상기 하부표면의 상기 과잉 도핑된 영역의 적어도 일부분을 마주하여, 접촉이 형성되는 상기 제1전도성 형태의 과잉도핑된 영역은 상부표면에 형성되는 것을 특징으로 하는 모놀리식 어셈블리.
  3. 제1항에 있어서, 독립 구성소자의 하부표면의 반도체 영역이 제2전도성 형태로 구성되면, 상기 영역은 절연벽까지 측면으로 연장되고, 접촉부는 상기 절연벽의 상부표면위에서 형성되고, 상기 유전층은 상기 절연벽의 하부표면 아래로 연장되는 것을 특징으로 하는 모놀리식 어셈블리.
  4. 제1 항에 있어서, 상기 모놀리식 어셈블리는 논리 구성소자가 형성되는 적어도 하나의 절연된 부분에서 구성되는 것을 특징으로 하는 모놀리식 어셈블리.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 제1전도성 형태는 N인 것을 특징으로 하는 모놀리식 어셈블리.
  6. 제1전도성 형태로 구성된 기판에는, 공통 캐소드가 하부표면 금속층에 대응하는 2개의 제1수직 다이오드(D1,D2)와, 제2전도성 형태로 구성된 절연벽(63)에 의해 기판의 나머지 부분으로 부터 분리된, 기판의 절연된 부분에는, 공통 애노드가 하부표면에 형성된 제2전도성 형태의 층에 대응하는 2개의 제2수직 다이오드(D3,D4)를 포함하는 모놀리식 다이오드 브리지로서, 접촉부는 상기 절연벽(63)을 통해 상부표면으로 부터 형성되고, 상기 2개의 다이오드(D3,D4)의 하부표면의 부분은 반도체 웨이퍼와 하부표면 금속층 사이에 삽입된 절연층으로 도포되는 것을 특징으로 하는 모놀리식 다이오드 브리지.
  7. a.c 서플라이 단자(T1,T2) 사이에 배치된 헤드-대-테일 접속 다이오드의 제1쌍 및 제2쌍(D1,D3,D2,D4)을 포함하는 단일위상 정류 브리지와, 제1쌍의 다이오드의 다이오드와 비-병렬인 2개의 헤드-대-테일 쇼클리 다이오드(S1,S3,S2,S4)를 포함하며, 다이오드 각 쌍의 다이오드 사이에 접합은 d.c. 서플라이 단자(T+, T-)를 구성하며, 상기 쇼클리 다이오드와 다이오드의 제1쌍은 상부표면이 a.c. 서플라이 단자(T1,T2)를 형성하는 2개의 제1금속층을 포함하고, 하부 표면이 2개의 제1다이오드의 접합에 대응하여 d.c. 서플라이 단자(T-)를 형성하는 제3금속층을 포함하는 반도체 기판에 수직으로 배치되고, 제2쌍의 다이오드는 절연부분에 d.c. 서플라이 단자(T+)를 형성하는 제4금속층과 a.c. 서플라이 단자를 형성하는 금속층 각각을 배치하는 것을 특징으로 하는 구성소자.
  8. 제7항에 있어서, 상부 및 하부표면을 가지는 제1전도성 형태의 기판에 형성된 것으로, 상부표면에 있는, 제1전도성 형태의 2개의 제2영역(12,13)이 형성되어 있는 제2전도성 형태의 2개의 제1영역(10,11), 하부표면에 있는, 제2영역 아래에 배치된 제2전도성 형태(14)의 2개의 제3영역과, 제2영역을 포함하지 않는 제1영역 부분 아래에 배치된 제1전도성 형태(16)의 2개의 제4영역, 기판을 통해 연장되는 제2전도성 형태의 절연벽(18,20)에 의해 윤곽이 그려지는 제1전도성 형태(22,23)로 구성된 2개의 벽, 제1영역, 대응하는 제2영역 및 웰중 하나의 표면을 접촉하는 제1금속층(T1), 나머지 제1영역, 나머지 대응하는 제2영역 및 나머지 웰의 표면을 접촉하는 제2금속층(T2), 절연벽의 상부표면을 접촉하는 제3금속층(T+), 벽으로 윤곽이 그려지는 영역과 절연벽을 제외한 기판의 하부표면을 접촉하는 제4금속층(T-)로 구성되는 것을 특징으로 하는 구성소자.
  9. 제8 항에 있어서, 상기 제2영역은 불연속인 것을 특징으로 하는 구성소자.
  10. 제8항에 있어서, 절연벽의 하부부분은 웰 아래로 연장된 영역(20)에 의해 형성되는 것을 특징으로 하는 구성소자.
  11. 제8항에 있어서, 제4금속층은 상기 구성소자의 전체 하부표면을 도포하고, 절연벽의 하부표면과 이로써, 윤곽이 그려진 영역의 표면은 실리콘 산화막과 같은 절연층으로 도포되는 것을 특징으로 하는 구성소자.
  12. 제7항에 있어서, 상부 및 하부표면을 가지는 제1전도성 형태의 기판에 형성된 것으로, 제2전도성 형태의 절연벽(30,31,32)으로 윤곽이 그려지는 제1, 제2 및 제3기판부분, 상부기판의 측면에 있는, 제1 및 제2부분 각각에서의 제2전도성 형태(40,41)의 제1영역, 하부기판의 측면의, 제1 및 제2부분에는, 2개의 제1영역 각각의 아래에 제1전도성 형태의 2개의 제3영역(44)이 형성된 제2전도성 형태의 제2영역(42), 제3부분에는, 제2전도성 형태의 2개의 제4영역(52,53), 제1부분, 대응하는 제1영역 및 제4영역의 상부표면을 접촉하는 제1금속층(T1), 제2부분, 대응하는 제1영역 및 나머지 제4영역의 상부표면을 접촉하는 제2금속층(T2), 제3부분의 상부표면을 접촉하는 제3금속층, 제3부분에 대응하는 영역을 제외한 상기 구성소자의 하부표면을 접촉하는 제4금속층으로 구성되는 것을 특징으로 하는 구성소자.
  13. 제12항에 있어서, 상기 제3영역은 불연속인 것을 특징으로 하는 구성소자.
  14. 제12항에 있어서, 기판 상부표면의 제1, 제2 및 제3부분의 영역을 갖춘 접촉부는 제1전도성 형태의 과잉 도핑된 영역을 통해 보장되는 것을 특징으로 하는 구성소자.
  15. 제7항 내지 제14항중 어느 한 항에 있어서, 상기 구성소자는 과전류가 발생할 때 동작하는 트리거 수단을 포함하는 것을 특징으로 하는 구성소자.
  16. 제12항 또는 제15항에 있어서, 제1영역(40,41)에 인접한 제2전도성 타입의 제5영역(60,61), 절연벽으로 부터 떨어져 배치된 상기 제5영역의 지역을 접촉하는 제5금속층 및, 절연벽과 제6영역을 접촉하는 제6금속층을 포함하며, 제1영역은 절연벽을 접촉하며 상기 제5영역을 2개의 지역으로 분할하는 제1전도성 형태의 제6영역(62,63) 각각을 포함하는 것을 특징으로 하는 구성소자.
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