JP2843514B2 - 保護半導体コンポーネント - Google Patents

保護半導体コンポーネント

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JP2843514B2
JP2843514B2 JP6293365A JP29336594A JP2843514B2 JP 2843514 B2 JP2843514 B2 JP 2843514B2 JP 6293365 A JP6293365 A JP 6293365A JP 29336594 A JP29336594 A JP 29336594A JP 2843514 B2 JP2843514 B2 JP 2843514B2
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の分野】この発明は、保護対象の２つのラインと
接地との間に接続される過電圧保護コンポーネントに関
し、より特定的には、各々のライン間およびデルタ構成
に従う各々のラインと接地との間に双方向性ショックレ
ダイオードを構成するコンポーネントに関する。そのよ
うなコンポーネントは、たとえば落雷によってまたは高
電圧線との偶然の接触によって引起こされる過電圧に対
して電話線を保護するように設計される。
【０００２】ヨーロッパ特許出願第０，６００，８１０
号は、この種類のモノリシックなコンポーネントに関
し、より特定的には、電話線の２つの線が一般的に−４
８ボルトおよび−２ボルトの電圧でバイアスされること
を考慮に入れて、過電圧の後にコンポーネントのスイッ
チングオフによって引起こされる問題を解決するために
設計される。
【０００３】
【関連技術の説明】図１、図２および図３は、そのよう
なコンポーネントの構造を表わす。図１は上面図であ
り、図２は逆さまの底面図であり、図３は図１および図
２の線ＣＣに沿った断面図である。このコンポーネント
は、非常に低いドーピングレベル（Ｎ−）を有するＮ型
シリコン基板から製作される。２つのＰ型ウェル２およ
び３は、基板の上表面に拡散される。Ｎ型領域４はウェ
ル２内に拡散され、Ｎ型領域５はウェル３内に拡散され
る。領域４および５は、ウェル２および３の表面の実質
的に半分を占める。Ｐ型領域６は、コンポーネントの実
質的に全背面に拡散される。領域６内にＮ型領域７が拡
散され、この領域７は、投影面上において領域４および
５の表面と実質的に相補的関係にある表面を占める。
【０００４】メタライゼーションＭ１は、ウェル２およ
びその中に形成された領域４の上表面を被覆する。メタ
ライゼーションＭ２は、ウェル３およびその中に形成さ
れた領域５を被覆する。メタライゼーションＭ３は、コ
ンポーネントの背面を被覆する。
【０００５】さらに、前述の引用された特許出願におい
て開示されるように、領域４、５および７は、短絡ホー
ルによって引き起こされるエミッタ短絡（図示せず）を
備えており、すなわち、これらの領域は、下にあるウェ
ル部分が表面に現われるように局部的に遮断される。前
述の特許出願はまた、短絡ホールによって引き起こされ
るエミッタ短絡の濃度が最適化される方法を開示する。
【０００６】図４は、図１−３のコンポーネントの等価
回路を表わす。このコンポーネントは、ショックレダイ
オードまたはゲートのないサイリスタと通常呼ばれる、
交互の導電型を有する４つの層を含む６つの構造の結合
と等価である。
【０００７】第１のショックレダイオードＳ１は、メタ
ライゼーションＭ１とメタライゼーションＭ３との間に
形成され、メタライゼーションＭ１の側にそのアノード
がある。ダイオードＳ１は、Ｎ型領域４、Ｐ型ウェル
２、Ｎ型基板１、およびＰ型領域６を連続的に含む。
【０００８】ショックレダイオードＳ１に逆並列接続さ
れた第２のショックレダイオードＳ２はまた、メタライ
ゼーションＭ１とメタライゼーションＭ３との間に形成
される。ショックレダイオードＳ２は、ウェル２、基板
１、ウェル６、および領域７を連続的に含む。
【０００９】第３のショックレダイオードＳ３は、メタ
ライゼーションＭ２とメタライゼーションＭ３との間に
形成され、メタライゼーションＭ３の側にそのアノード
があり、領域５、ウェル３、基板１、およびウェル６を
連続的に含む。
【００１０】ショックレダイオードＳ３に逆並列接続さ
れた第４のショックレダイオードＳ４は、ウェル３、基
板１、ウェル６、および領域７を連続的に含む。
【００１１】横方向ショックレダイオードＳ５は、メタ
ライゼーションＭ１とメタライゼーションＭ２との間に
形成され、領域４、ウェル２、基板１、およびウェル３
を連続的に含む。
【００１２】ショックレダイオードＳ５に逆並列接続さ
れたショックレダイオードＳ６も横方向ショックレダイ
オードであり、ウェル２、基板１、ウェル３、および領
域５を連続的に含む。
【００１３】図５は、図４において示されるものと同じ
等価回路を表わすが、１対の、互いに逆並列接続された
ショックレダイオードＳ１−Ｓ２、Ｓ３−Ｓ４、および
Ｓ５−Ｓ６は、それぞれ双方向性ショックレダイオード
ＤＳ１、ＤＳ２およびＤＳ３として図示される。
【００１４】図６は、従来の双方向性ショックレダイオ
ードの電流−電圧曲線を表わす。双方向性ショックレダ
イオードにかかる電圧がアバランシまたは降伏電圧ＶＢ
Ｒより低い間は、ダイオードはブロックされ、すなわ
ち、ショックレダイオードを流れる電流は、実際上はゼ
ロである。ショックレダイオードにかかる電圧がＶＢＲ
より高くなるとすぐ、電流は急速に増加し、一方電圧は
ゆっくり増加する。ショックレダイオードにかかる電圧
がいわゆるブレークオーバ電圧値ＶＢＯに達すると、シ
ョックレダイオードにかかる電圧は急速に降下し、電流
は回路の特性の関数として確立される。その端子を流れ
る電流が保持電流ＩＨより低くなると、デバイスは再び
ブロックされる。その対称性がそれらの層のいくつかの
ドーピングにおける差によってまたはそれらの短絡ホー
ルの濃度における差によって影響され得るコンポーネン
トが、効果的に対称的に配置されると、この特性は、原
点に対して実質的に対称的になる。電話線の保護への適
用において、保持電流は、コンポーネントが過電圧の終
りで再びブロックされることを可能にするように比較的
高くなければならない（２００−４００ｍＡ）。これ
は、短絡ホールが幾分高濃度であることを必要とし、そ
の結果、アバランシ電圧の値ＶＢＲとブレークオーバ電
圧ＶＢＯとの間に比較的大きい差があることを必要とす
る。
【００１５】その構造および動作が前に開示された、前
述の引用された出願に記載されるコンポーネントは、主
要な所望の機能を満たす。しかし、そのためにこれらの
コンポーネントが設計される電話ネットワークは、ます
ます徹底的な保護基準が規定される。これらの基準の１
つによれば、接地に関する過電圧が電話線の２つの線に
同時に起こる場合において、双方向性ショックレダイオ
ードＤＳ１およびＤＳ２は、同じブレークオーバ電圧を
有しなければならない。より特定的には、基準に従う
と、デバイスは、保護コンポーネントが１０の参照符号
を付けられる図７の回路によって規定されるテストをう
まく満たさなければならない。コンポーネント１０の端
子Ｍ１およびＭ２は、それぞれ同一の抵抗器Ｒ１および
Ｒ２を介して交流電源１２の同じ端子１１に接続され
る。交流電源１２、たとえば±５００ボルト電源、の接
地端子１３は、コンポーネント１０の端子Ｍ３に接続さ
れる。さらに、抵抗器Ｒ３は、端子Ｍ１と端子Ｍ２との
間に接続される。基準は、抵抗器Ｒ３を横切る電圧サー
ジ限界を規定する。同時過電圧が両方のダイオードに起
こると、これらの限界は、実際には２つの双方向性ショ
ックレダイオードＤＳ１およびＤＳ２の同時トリガを強
いる。
【００１６】正の過電圧がメタライゼーションＭ１およ
びＭ２に起こるとき、２つのショックレダイオードＳ２
およびＳ４は活性状態にある。２つのショックレダイオ
ードＳ２およびＳ４のブロッキング接合は、下方ウェル
６と基板１との間の接合に対応する。それは、遮断され
ない接合であるため、アバランシが接合の一点に起こる
とすぐに、接合全体が導通し、２つのショックレダイオ
ードＳ２およびＳ４は、実際上は同時に導通する。
【００１７】対照的に、負の過電圧がメタライゼーショ
ンＭ１およびＭ２に同時に起こると、２つのショックレ
ダイオードＳ１およびＳ３は活性状態になる。ショック
レダイオードのブロッキング接合は、それぞれ、ウェル
２と基板１との間の接合およびウェル３と基板１との間
の接合である。理論的には、これらの接合は同一であ
り、普通は同時に降伏する。しかし、実際には、より特
定的には、前で示されるように、ＶＢＯがＶＢＲよりは
るかに高いと、同じアバランシ電圧ＶＢＲを実質的に有
するにもかかわらず、これらの接合は同じブレークオー
バ電圧値ＶＢＯを有しない。こうして、図７を参照して
先に規定されるテスト条件を満たすため、製作されたコ
ンポーネントの大部分は、捨てられることになり、実際
には分類作業を構成することになり、コンポーネントを
多大に無駄にすることになる。
【００１８】
【発明の概要】この発明の目的は、この欠点を避け、か
つ保護対象の各々のラインと接地との間に接続された双
方向性ショックレダイオードが、双方向性ショックレダ
イオードを横切る電圧極性と無関係に同時トリガまたは
実質的に同時トリガを有する保護コンポーネントを提供
することである。
【００１９】これらの目的を達成するために、この発明
は、半導体基板と、半導体基板の前面上に形成され、か
つ互いに分離された第１および第２の前面メタライゼー
ションと、半導体基板の背面上に形成された共通の背面
メタライゼーションと、第１の前面メタライゼーション
と共通の背面メタライゼーションとの間で半導体基板内
に形成された、互いに逆並列接続された主要ショックレ
ダイオードの第１の対と、第２の前面メタライゼーショ
ンと共通の背面メタライゼーションとの間で半導体基板
内に形成された、互いに逆並列接続された主要ショック
レダイオードの第２の対と、半導体基板の前面側の、第
１の前面メタライゼーションと第２の前面メタライゼー
ションとの間の領域に形成され、半導体基板とでブロッ
キング接合を形成する独立した前面ウェルと、前面ウェ
ルのブロッキング接合を含む第１および第２の補助ショ
ックレダイオードとを備えた保護半導体コンポーネント
を提供する。第１の補助ショックレダイオードは、第１
の対の主要ショックレダイオードのうち、同一極性を有
する一方と並列に電気的に接続され、第１の補助ショッ
クレダイオードは、一方の主要ショックレダイオードの
トリガしきい値より低いトリガしきい値を有している。
第２の補助ショックレダイオードは、第２の対の主要シ
ョックレダイオードのうち、同一極性を有する一方と並
列に電気的に接続され、第２の補助ショックレダイオー
ドは、一方の主要ショックレダイオードのトリガしきい
値より低いトリガしきい値を有している。第１および第
２の補助ショックレダイオードの一方のトリガが、対応
する主要ショックレダイオードのおよび他方の補助ショ
ックレダイオードのトリガを引き起こす。
【００２０】言い換えれば、この発明は、過電圧保護半
導体コンポーネントを提供し、同コンポーネントは、上
表面および下表面を有する、第１の導電型の半導体基板
または第１の領域と、上表面上にあって各々コンポーネ
ントの表面の半分を実質的に占める、第２の導電型の第
２および第３の領域と、各々第２および第３の領域内に
短絡ホールを含みかつ第２または第３の領域の表面の実
質的に半分を占める、第１の導電型の第４および第５の
領域と、下表面にあってコンポーネントの実質的に全表
面を占める第６の領域と、短絡ホールを備えかつ第６の
領域内に形成され、投影面上において第４および第５の
領域と実質的に相補的関係にある表面を占める、第１の
導電型の第７の領域と、第２および第４の領域に接続さ
れた第１の接点と、第３および第５の領域に接続された
第２の接点と、第６および第７の領域に接続された第３
の接点とを含み、第１および第２の、互いに逆並列接続
されたショックレダイオードが、第１の接点と第３の接
点との間に形成され、第３および第４の、互いに逆並列
接続されたショックレダイオードが、第２の接点と第３
の接点との間に形成され、第１のショックレダイオード
は、第４、第２、第１および第６の領域に対応し、第２
のショックレダイオードは、第２、第１、第６および第
７の領域に対応し、第３のショックレダイオードは、第
５、第３、第１および第６の領域に対応し、第４のショ
ックレダイオードは、第３、第１、第６および第７の領
域に対応する。この発明に従うと、第１および第３のシ
ョックレダイオードの優先トリガ構造が提供される。
【００２１】この発明の実施例に従うと、優先トリガ構
造は、第２および第３の領域の間に、第２および第３の
領域からある間隔をおいて配置された、第２の導電型の
第８の領域と、第８の領域内に配置された、短絡ホール
なしの、第１の導電型の第９および第１０の領域とを含
み、第９および第１０の領域は、それぞれ第２および第
３の領域に接続される。
【００２２】この発明の実施例に従うと、過電圧保護半
導体コンポーネントは、第２の領域と第８の領域との間
で基板の上表面に形成された、第２の導電型の１つの第
１１の領域をさらに含み、１つの第１１の領域はその中
に形成された、第１の導電型の１つの第１２の領域を有
し、過電圧保護半導体コンポーネントはさらに、第３の
領域と第８の領域との間で基板の上表面に形成された、
第２の導電型のもう１つの第１１の領域を含み、もう１
つの第１１の領域はその中に形成された、第１の導電型
のもう１つの第１２の領域を有し、第２の領域と１つの
第１２の領域との間の接続および１つの第１１の領域と
第９の領域との間の接続は、中間の接点を介して行なわ
れ、これにより、１つの第１１の領域および１つの第１
２の領域は、第１および第２のショックレダイオードを
構成する第２の領域と、第９の領域とを接続する１つの
ツェナダイオードを構成し、第３の領域ともう１つの第
１２の領域との間の接続およびもう１つの第１１の領域
と第１０の領域との間の接続は、中間の接点を介して行
なわれ、これにより、もう１つの第１１の領域およびも
う１つの第１２の領域は、第３および第４のショックレ
ダイオードを構成する第３の領域と、第１０の領域とを
接続するもう１つのツェナダイオードを構成する。
【００２３】この発明の実施例に従うと、基板よりも高
度にドープされた、第１の導電型の第１３の領域は、第
８の領域と基板との間のインタフェースに配置される。
【００２４】この発明の実施例に従うと、第８の領域
は、第２および第３の領域よりも低いドーピングレベル
を有する２つのサブ領域に分割され、２つのサブ領域
は、第２および第３の領域よりも高度にドープされた、
第２の導電型の領域によって分けられる。
【００２５】この発明の実施例に従うと、第８の領域
は、第２および第３の領域よりも低いドーピングレベル
を有する２つのサブ領域に分割され、２つのサブ領域
は、基板よりも高度にドープされた、第１の導電型の領
域によって分けられる。
【００２６】この発明の実施例に従うと、第８の領域
は、第２および第３の領域よりも低いドーピングレベル
を有する２つのサブ領域に分割され、その対面する領域
は、第２および第３の領域と同じドーピングレベルを有
する、第２の導電型の領域を含む。
【００２７】この発明の実施例に従うと、第６の領域
は、第８の領域に対面して突出した部分を含み、突出し
た部分は、第６の領域の他の部分よりも深さにおいて深
くかつドーピングレベルにおいて高い。
【００２８】この発明の実施例に従うと、優先トリガ構
造は、第２の領域内に第４の領域からある間隔をおいて
配置された、短絡ホールなしの、第１の導電型の第９の
領域と、第３の領域内に第５の領域からある間隔をおい
て配置された、短絡ホールなしの、第１の導電型の第１
０の領域とを含み、優先トリガは、基板よりも高いドー
ピングレベルを有する、第１の導電型の第１４の領域に
よって与えられ、第１４の領域は、第９および第１０の
領域の下の、第２および第３の領域と基板との間のイン
タフェースに配置される。
【００２９】この発明の先のおよび他の目的、特徴、局
面および利点は、添付の図面と関連して、この発明の次
の詳細な説明からより明らかになるであろう。
【００３０】集積回路の図解において慣例であるよう
に、１つの図に対して、または１つの図から別の図へ、
種々の図面が同じ割合で描かれていず、特に種々の層の
厚さが図面を見やすくするために任意に描かれているこ
とに注意されたい。
【００３１】
【詳細な説明】図８および図９は、図１−３のコンポー
ネントに関してこの発明に従って修正されたコンポーネ
ントの線Ｂ−Ｂに沿ったそれぞれ上面図および断面図で
ある。これらの図において、同じ参照符号は、図１−３
の参照符号と同様の部分を示す。図８および図９は、基
板１、ウェル２、３、および６、領域４および５、なら
びにメタライゼーションＭ１、Ｍ２、およびＭ３を再び
示す。領域７は、これらの図面に示されないが、図８の
コンポーネントの底面図が図２において表わされる底面
図と同一であることは注目されるべきである。
【００３２】この発明は、ショックレダイオードＳ１お
よびＳ３、すなわち、それぞれ層および領域２、４、
１、６および５、３、１、６に対応するショックレダイ
オードへ優先トリガ領域を加えることによって前述の開
示されたコンポーネントを修正する。この優先トリガ領
域の実施例は、図８の上部分および図９の中央において
表わされる。この優先トリガ領域は、ウェル２および３
の領域４および５の近くで、ウェル２とウェル３との間
に配置された小型のＰ型ウェル２０を含む。２つのＮ型
領域２２および２３は、ウェル２０内に形成され、それ
ぞれメタライゼーションＭ４およびＭ５を介してウェル
２および３に接続される。ウェル２０は、負の過電圧が
メタライゼーションＭ１およびＭ２に起こるとき、ウェ
ル２０と基板１との間のブロッキング接合がウェル２お
よび３各々と基板１との間のブロッキング接合の前にア
バランシするように設計される。ショックレダイオード
Ｓ１およびＳ３は次に、そのそれぞれのＰ領域２および
３が、領域６−１−２０−２２および６−１−２０−２
３に対応するそれぞれの補助ショックレダイオードＳ７
およびＳ８の導通によって給電されるゲート領域を構成
するサイリスタのように作用する。言い換えれば、ショ
ックレダイオードＳ１およびＳ３は、ゲート電流を受け
るとすぐに非常に急速にブレークオーバする増幅ゲート
サイリスタのように作用する。
【００３３】当業者は、主要ショックレダイオードＳ１
およびＳ３に対して補助ショックレダイオードＳ７およ
びＳ８の感度を増加する種々の方法を知っている。
【００３４】図８および図９で図示される例示のデバイ
スにおいて、この感度の増加は、領域２２および２３
が、短絡ホールによって引き起こされるエミッタ短絡を
含まず、一方では領域４および５が、短絡ホールによっ
て引き起こされるエミッタ短絡（図示されない）を含む
という事実に起因する。領域２２および２３が、短絡ホ
ールによって引き起こされるエミッタ短絡を含まないた
めに、補助ショックレダイオードは、主要ショックレダ
イオードＳ１およびＳ３よりも低い保持電流を有する。
しかし、これは、主要ショックレダイオードＳ１および
Ｓ３が導通するとすぐに、補助ショックレダイオードＳ
７およびＳ８が自動的にオフとなるために、欠点ではな
い。さらに、２つの補助ショックレダイオードの導通
は、それらのブロッキング接合がウェル２０と基板１と
の間の同じ接合に対応するために、実際上は同時に起こ
る。この実際上は同時に起こる導通は、増幅効果に応じ
て、主要ショックレダイオードＳ１およびＳ３の実際上
は同時の導通を引き起こす。
【００３５】図９はまた、ウェル２０の周囲のＮ+ 領域
２５を表わす。Ｎ+ 領域２５は、従来のストップチャネ
ル機能を有し、システムに適用できる電圧を増加するよ
うに設計される。
【００３６】図１０および図１１は、優先トリガ領域の
代替の実施例を表わす。図１０の実施例において、短絡
ホールによってエミッタ短絡が引き起こされる領域は、
Ｎ型領域４および５内に表わされる。上で示されるよう
に、そのような短絡ホールによって引き起こされるエミ
ッタ短絡が、この発明のすべての図において図示される
Ｎ型領域４および５内に存在することは明らかである。
さらに、図１０において、ウェル２０は、２つのサブウ
ェル３１および３２に分割され、その中に領域２２およ
び２３がそれぞれ形成される。２つのサブウェル３１お
よび３２は、ウェル２および３よりも高いドーピングレ
ベルを有する、高度に（Ｐ＋）ドープされたＰ型領域３
３によって分けられる。さらに、２つのサブウェル３１
および３２は、好ましくはウェル２および３ほどドープ
されない。こうして、トリガは、好ましくは基板１と領
域３３との間のＮＰ＋接合で起こる。領域３１および３
２の低いドーピングレベルは、ショックレダイオードの
トリガに関係した、ＮＰＮトランジスタ２２−３１−１
および２３−３２−１の利得が増加することを引き起こ
す。
【００３７】図１１の変形において、ウェル２０はま
た、２つのサブウェル３５および３６に分割される。２
つのサブウェル３５および３６は、Ｎ型領域３７によっ
て分けられ、そのドーピングレベルは、少なくとも種々
のＮ型領域４、５、２２、２３と同じくらい高い。この
場合、領域３７が基板１よりも高度にドープされるため
に、トリガは、接合２−１および３−１より先に壊れる
ＰＮ接合３５−３７または３６−３７で起こる。
【００３８】こうして図８および図９において表わされ
るコンポーネント、または図１０および図１１において
図示されるその変形は、所望の機能を満たし、すなわ
ち、２つのラインで同時に起こる過電圧の極性に関係な
く、２つのラインと接地との間に接続された２つの双方
向性ショックレダイオードを同時にトリガする。しか
し、そのような構造は、接地に対して１つのラインのみ
に過電圧が起こるとき、デバイスの動作を害するかもし
れない。この場合、２つのラインの間の双方向性ショッ
クレダイオードＤＳ３より先に（または、少なくとも後
ではなく）、このラインと接地との間の双方向性ショッ
クレダイオードＤＳ１またはＤＳ２（図５を参照）が動
作することが望ましい。これは、図４を参照すると、シ
ョックレダイオードＳ５およびＳ６のアバランシ電圧
が、ショックレダイオードＳ１−Ｓ４のアバランシ電圧
と少なくとも同等でなければならないことを意味する。
これは、ショックレダイオードＳ５およびＳ６のブロッ
キング接合がウェル２および３のどちらか１つと基板１
との間の接合に対応する図１−３の構造で得られる。対
照的に、この発明に従うと、メタライゼーションＭ４お
よびＭ５の存在に起因して、このブロッキング接合は、
領域２２または２３とウェル２０または対応するサブウ
ェルとの間の接合になる。
【００３９】この欠点を避けるために、この構造を、こ
の発明に従う優先トリガエリアの部分図である図１２に
おいて図示されるように修正することができる。図１２
の右および左部分は、ウェル２および３と、ウェル内に
拡散され、かつメタライゼーションＭ１およびＭ２で被
覆される領域４および５とを示す。図１２はまた、図８
−図１１に関して前述で説明された実施例の１つに対応
する、点線で描かれ、４０と参照符号を付けられた領域
内に拡散されるＮ型領域２２および２３を示す。しか
し、領域２２および２３は、ウェル２および３と直接に
接続されないが、その中にＮ型領域４２が拡散される中
間のＰ型ウェル４１を介して後者に接続される。Ｎ型領
域２２は、それぞれ、第１のウェル４１に接続された第
１のメタライゼーションＭ４を介して、次に第１の領域
４２と次のウェル４１との間の第２のメタライゼーショ
ンＭ６を介して、以下同様に（メタライゼーションＭ８
を介し）ウェル２に接続される。同様に、領域２３は、
連続するメタライゼーションＭ５、Ｍ７、およびＭ９を
介してウェル３に接続される。好ましくは、ウェル４１
は、ウェル２および３よりも低いドーピングレベルを有
する。これは、ウェル２および３の各々をデバイスの降
伏電圧を高めるツェナダイオード４３を介して領域２２
および２３に接続することになる。
【００４０】図１３は、この発明の別の代替の実施例を
表わす。単一のウェル２０の代わりに、優先トリガ領域
は、メタライゼーションＭ４およびＭ５を介してＰウェ
ル２および３に接続されるＮ型領域５２および５３がそ
れぞれその中に配置される２つのＰ型ウェルを含む。ウ
ェル５０および５１が互いに非常に接近しているため、
ウェル５０または５１の１つと基板との間の接合のトリ
ガは、電荷を発生させ、この電荷が隣接したウェルの対
応する接合のトリガを直ちに引起こす。この構造は、シ
ョックレダイオードＳ５およびＳ６の降伏電圧に関する
前述の問題を解決する。
【００４１】図１３は、図８の実施例において用いるこ
ともできるこの発明の他の変形を図示する。より特定的
には、図１３において、基板よりも高度にドープされる
Ｎ型領域５４および５５は、それぞれ、ウェル５０およ
び５１の下に設けられている。優先トリガを高める別の
方法は、基板の下側に、基板の全下表面にわたって延び
るＰ型領域６よりも高いドーピングレベルを有するより
深いＰ型エリア５６を同時にまたは分けて用いることで
ある。これは、協働して補助ショックレダイオードをト
リガするＰＮＰトランジスタ５６−１−５０および５６
−１−５１のベース幅を減少させ利得を増加させる。エ
リア５６は、Ｎ型リング５７によって領域６から分ける
ことができる。
【００４２】図１４は、図１０または図１３の実施例と
比較できるこの発明のさらなる代替の実施例を表わす。
領域２２および２３も、ウェル２および３よりも低いド
ーピングレベルを有する別個のウェル６０および６１内
に拡散される。ウェル２および３と同じ拡散から得られ
るそれぞれの拡散された領域６２および６３は、ウェル
６０および６１と面するエリア内に形成される。この場
合、前述で示されるように、領域２２および２３内にエ
ミッタ短絡を引き起こす短絡ホールがなく、かつ領域６
０および６１がより低いドーピングレベルを有する事実
によって、優先トリガが引き起こされ、ＮＰＮトランジ
スタ２２−６０−１および２３−６３−１の利得を増加
させる。領域６２および６３が互いに接近し、かつ互い
に面する事実に起因して、一方の領域がトリガされると
電荷の注入に応じて他方の直接トリガが直ちに引き起こ
される。
【００４３】図１５は、Ｎ型領域２２および２３が別個
のウェルに形成されるのではなく、ウェル２および３の
領域内に形成される、この発明のさらに別の代替の実施
例を表わす。優先トリガは、基板よりも高度にドープさ
れるＮ型層５４および５５の存在に起因して起こること
になる。層５４および５５は、領域２２および２３の下
のウェル２および３と基板との間のインタフェースに配
置される。優先トリガはまた、領域２２および２３が、
領域４および５と異なり、短絡ホールによるエミッタ短
絡を含まない事実から起こる。ここで再び、補助ショッ
クレダイオード６−１−５４−２−２２または６−１−
５５−３−２３の一方のトリガは、それらがともに接近
している事実に起因し、かつ結果として生じる電荷拡散
に起因して、他方のショックレダイオードのトリガを引
き起こす。
【００４４】保護コンポーネントおよびサイリスタの分
野における当業者には明らかであるように、この発明を
特定の実施例を参照して説明したが、前述の開示された
好ましい実施例には、特に、詳細に説明していないコン
ポーネントの絶縁手段および周辺部に関して、種々の修
正が行なわれてもよい。たとえば、コンポーネントは、
プレーナ、ウェル型等ではなくメサ型でもよい。さら
に、この発明に従う保護コンポーネントの種々の代替の
実施例は、ともに組合せてもよいし、前述の引用された
特許出願に記載された代替の実施例と組合せてもよい。
【００４５】この発明の１つの特定の実施例をこのよう
に説明したが、種々の変更、修正、および改良は、当業
者には容易に思いつくであろう。そのような変更、修
正、および改良は、この開示の一部であると意図され、
この発明の精神および範囲内であると意図される。した
がって先の説明は単に例示するものであり、制限するも
のとしては意図されない。この発明は前掲の特許請求の
範囲およびその均等物に規定されるものとしてのみ制限
される。
【図面の簡単な説明】
【図１】ヨーロッパ特許第０，６００，８１０号におい
て開示されるコンポーネントの上面図である。
【図２】ヨーロッパ特許第０，６００，８１０号におい
て開示されるコンポーネントの逆さまの底面図である。
【図３】ヨーロッパ特許第０，６００，８１０号におい
て開示されるコンポーネントの断面図である。
【図４】図１−図３のコンポーネントの等価回路の図で
ある。
【図５】図１−図３のコンポーネントの等価回路の図で
ある。
【図６】双方向性ショックレダイオードの電流−電圧曲
線の図である。
【図７】保護コンポーネントをテストするための方法の
図である。
【図８】この発明に従うコンポーネントの線Ｂ−Ｂに沿
った上面図である。
【図９】この発明に従うコンポーネントの線Ｂ−Ｂに沿
った断面図である。
【図１０】この発明に従うコンポーネントの代替の実施
例の断面図である。
【図１１】この発明に従うコンポーネントの代替の実施
例の断面図である。
【図１２】この発明に従うコンポーネントの代替の実施
例の断面図である。
【図１３】この発明に従うコンポーネントの代替の実施
例の断面図である。
【図１４】この発明に従うコンポーネントの代替の実施
例の断面図である。
【図１５】この発明に従うコンポーネントの代替の実施
例の断面図である。
【符号の説明】
Ｍ１ 前面メタライゼーション Ｍ２ 前面メタライゼーション Ｍ３ 背面メタライゼーション Ｓ１ 主要ショックレダイオード Ｓ２ 主要ショックレダイオード Ｓ３ 主要ショックレダイオード Ｓ４ 主要ショックレダイオード Ｓ７ 補助ショックレダイオード Ｓ８ 補助ショックレダイオード
フロントページの続き (56)参考文献 特表 平５−505062（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/87 H01L 21/822 H01L 27/04 H01L 29/74

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】 保護半導体コンポーネントであって、 半導体基板（１）と、 前記半導体基板の前面上に形成され、かつ互いに分離さ
    れた第１および第２の前面メタライゼーション（Ｍ１，
    Ｍ２）と、 前記半導体基板の背面上に形成された共通の背面メタラ
    イゼーション（Ｍ３）と、 前記第１の前面メタライゼーション（Ｍ１）と前記共通
    の背面メタライゼーション（Ｍ３）との間で前記半導体
    基板内に形成された、互いに逆並列接続された主要ショ
    ックレダイオードの第１の対（Ｓ１，Ｓ２）と、 前記第２の前面メタライゼーション（Ｍ２）と前記共通
    の背面メタライゼーション（Ｍ３）との間で前記半導体
    基板内に形成された、互いに逆並列接続された主要ショ
    ックレダイオードの第２の対（Ｓ３，Ｓ４）と、 前記半導体基板の前面側の、前記第１の前面メタライゼ
    ーション（Ｍ１）と前記第２の前面メタライゼーション
    （Ｍ２）との間の領域に形成され、前記半導体基板とで
    ブロッキング接合を形成する独立した前面ウェル（２
    ０）と、 前記前面ウェルの前記ブロッキング接合を含む第１およ
    び第２の補助ショックレダイオード（Ｓ７，Ｓ８）とを
    備え、 前記第１の補助ショックレダイオード（Ｓ７）は、前記
    第１の対の前記主要ショックレダイオードのうち、同一
    極性を有する一方（Ｓ１）と並列に電気的に接続され、
    前記第１の補助ショックレダイオード（Ｓ７）は、前記
    一方の主要ショックレダイオード（Ｓ１）のトリガしき
    い値より低いトリガしきい値を有し、 前記第２の補助ショックレダイオード（Ｓ８）は、前記
    第２の対の前記主要ショックレダイオードのうち、同一
    極性を有する一方（Ｓ３）と並列に電気的に接続され、
    前記第２の補助ショックレダイオード（Ｓ８）は、前記
    一方の主要ショックレダイオード（Ｓ３）のトリガしき
    い値より低いトリガしきい値を有し、 前記第１および第２の補助ショックレダイオードの一方
    のトリガが、対応する主要ショックレダイオードのおよ
    び他方の補助ショックレダイオードのトリガを引き起こ
    す、保護半導体コンポーネント。
  2. 【請求項２】 上表面および下表面を有する、第１の導
    電型の半導体基板または第１の領域（１）と、 上表面の、第２の導電型の第２の領域（２）および第３
    の領域（３）とを含み、各々の領域は、コンポーネント
    の表面の約半分を占め、さらに 各々第２および第３の領域内の、短絡ホールを含む第１
    の導電型の第４の領域（４）および第５の領域（５）を
    含み、各々は、第２または第３の領域の表面の実質的に
    半分を占め、さらに 下表面にあって、コンポーネントの実質的に全表面を占
    める第６の領域（６）と、 短絡ホールを備えかつ第６の領域内に形成され、投影面
    上において第４および第５の領域と実質的に相補的関係
    にある表面を占める、第１の導電型の第７の領域（７）
    と、 第２および第４の領域に接続された第１の接点（Ｍ１）
    と、 第３および第５の領域に接続された第２の接点（Ｍ２）
    と、 第６および第７の領域に接続された第３の接点（Ｍ３）
    とを含み、 互いに逆並列接続された第１および第２のショックレダ
    イオード（Ｓ１、Ｓ２）は、第１の接点と第３の接点と
    の間に形成され、互いに逆並列接続された第３および第
    ４のショックレダイオード（Ｓ３、Ｓ４）は、第２の接
    点と第３の接点との間に形成され、第１のショックレダ
    イオード（Ｓ１）は、第４、第２、第１および第６の領
    域に対応し、第２のショックレダイオード（Ｓ２）は、
    第２、第１、第６および第７の領域に対応し、第３のシ
    ョックレダイオード（Ｓ３）は、第５、第３、第１およ
    び第６の領域に対応し、第４のショックレダイオード
    （Ｓ４）は、第３、第１、第６および第７の領域に対応
    し、さらに 第１および第３のショックレダイオードの優先トリガの
    ための構造を含む、過電圧保護半導体コンポーネント。
  3. 【請求項３】 優先トリガ構造は、第２および第３の領
    域の間に、第２および第３の領域からある間隔をおいて
    配置された、第２の導電型の第８の領域（２０）と、第
    ８の領域内に配置された、短絡ホールなしの、第１の導
    電型の第９の領域（２２）および第１０の領域（２３）
    とを含み、第９および第１０の領域は、それぞれ第２お
    よび第３の領域（２、３）に接続される、請求項２に記
    載のコンポーネント。
  4. 【請求項４】 第２の領域（２）と第８の領域（４０）
    との間で基板の上表面に形成された、第２の導電型の１
    つの第１１の領域（４１）をさらに含み、１つの第１１
    の領域（４１）はその中に形成された、第１の導電型の
    １つの第１２の領域（４２）を有し、 第３の領域（３）と第８の領域（４０）との間で基板の
    上表面に形成された、第２の導電型のもう１つの第１１
    の領域（４１）をさらに含み、もう１つの第１１の領域
    （４１）はその中に形成された、第１の導電型のもう１
    つの第１２の領域（４２）を有し、 第２の領域（２）と１つの第１２の領域（４２）との間
    の接続および１つの第１１の領域（４１）と第９の領域
    （２２）との間の接続は、中間の接点（Ｍ４、Ｍ６、Ｍ
    ８）を介して行なわれ、これにより、１つの第１１の領
    域（４１）および１つの第１２の領域（４２）は、第１
    および第２のショックレダイオード（Ｓ１、Ｓ２）を構
    成する第２の領域（２）と、第９の領域（２２）とを接
    続する１つのツェナダイオード（４３）を構成し、 第３の領域（３）ともう１つの第１２の領域（４２）と
    の間の接続およびもう１つの第１１の領域（４１）と第
    １０の領域（２３）との間の接続は、中間の接点（Ｍ
    ５、Ｍ７、Ｍ９）を介して行なわれ、これにより、もう
    １つの第１１の領域（４１）およびもう１つの第１２の
    領域（４２）は、第３および第４のショックレダイオー
    ド（Ｓ３，Ｓ４）を構成する第３の領域（３）と、第１
    ０の領域（２３）とを接続するもう１つのツェナダイオ
    ード（４３）を構成する、請求項３に記載のコンポーネ
    ント（図１２）。
  5. 【請求項５】 基板よりも高度にドープされた、第１の
    導電型の第１３の領域（５４、５５）は、第８の領域
    （２０）と基板（１）との間のインタフェースに配置さ
    れる、請求項３に記載のコンポーネント（図１３）。
  6. 【請求項６】 第８の領域は、第２および第３の領域よ
    りも低いドーピングレベルを有する２つのサブ領域（３
    １、３２）に分割され、２つのサブ領域は、第２および
    第３の領域よりも高度にドープされた、第２の導電型の
    領域（３３）によって分けられる、請求項３に記載のコ
    ンポーネント（図１０）。
  7. 【請求項７】 第８の領域は、第２および第３の領域よ
    りも低いドーピングレベルを有する２つのサブ領域（３
    ５、３６）に分割され、２つのサブ領域は、基板よりも
    高度にドープされた、第１の導電型の領域（３７）によ
    って分けられる、請求項３に記載のコンポーネント（図
    １１）。
  8. 【請求項８】 第８の領域は、第２および第３の領域よ
    りも低いドーピングレベルを有する２つのサブ領域（６
    ０、６１）に分割され、その対面する領域は、第２およ
    び第３の領域と同じドーピングレベルを有する、第２の
    導電型の領域（６２、６３）を含む、請求項３に記載の
    コンポーネント（図１４）。
  9. 【請求項９】 第６の領域（６）は、第８の領域（５
    ０，５１）に対面して突出した部分（５６）を含み、こ
    の突出した部分（５６）は、第６の領域の他の部分より
    も深さにおいて深くかつドーピングレベルにおいて高
    い、請求項３に記載のコンポーネント（図１３）。
  10. 【請求項１０】 優先トリガ構造は、第２の領域（２）
    内に第４の領域（４）からある間隔をおいて配置され
    た、短絡ホールなしの、第１の導電型の第９の領域（２
    ２）と、第３の領域（３）内に第５の領域（５）からあ
    る間隔をおいて配置された、短絡ホールなしの、第１の
    導電型の第１０の領域（２３）とを含み、優先トリガ
    は、基板よりも高いドーピングレベルを有する、第１の
    導電型の第１４の領域（５４、５５）によって与えら
    れ、前記第１４の領域は、第９および第１０の領域の下
    の、第２および第３の領域と基板との間のインタフェー
    スに配置される、請求項２に記載のコンポーネント（図
    １５）。
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