JPH0282533A - バイポーラ・トランジスタ - Google Patents
バイポーラ・トランジスタInfo
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- JPH0282533A JPH0282533A JP1205557A JP20555789A JPH0282533A JP H0282533 A JPH0282533 A JP H0282533A JP 1205557 A JP1205557 A JP 1205557A JP 20555789 A JP20555789 A JP 20555789A JP H0282533 A JPH0282533 A JP H0282533A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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- Bipolar Transistors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ドープされた半導体基板を備える集積回路
の過電圧に対する保護素子としてのバイポーラ・トラン
ジスタに関するものである。
の過電圧に対する保護素子としてのバイポーラ・トラン
ジスタに関するものである。
C従来の技術〕
集積回路はその動作中の外にその組込み前にも過電圧に
さらされる。その場合MO3)ランジスタはその容量が
小さく、又MOSゲートの絶縁抵抗が高くて僅かな電荷
量でも高い電圧を示すことから特に危険が大きい、この
理由から特にMO3回路と0M03回路の場合、回路の
入力側と出力側の接続端が集積された保護構造により過
電圧に対して保護される。
さらされる。その場合MO3)ランジスタはその容量が
小さく、又MOSゲートの絶縁抵抗が高くて僅かな電荷
量でも高い電圧を示すことから特に危険が大きい、この
理由から特にMO3回路と0M03回路の場合、回路の
入力側と出力側の接続端が集積された保護構造により過
電圧に対して保護される。
集積保護構造の動作原理は、電圧■。、(給it圧)又
はVsi(基準電位)に対するいわゆるクランプ素子と
呼ばれているものの低抵抗電流路を通して過電圧を打消
すことである。クランプ素子としてはダイオード、MO
S)ランジスタ、寄生バイポーラ・トランジスタ又はそ
の他の半導体デバイスが使用される。現在の技術では入
力側保護構造の製作に2つのクランプ素子がその間に挿
入された直列抵抗と共に必要である。この直流抵抗は第
2のクランプ素子の電流を制限し、この素子と共に1つ
の分圧回路を構成して発生した過電圧を非臨界値に制限
する。動作電圧値範囲内ではクランプ素子は高抵抗であ
り、過電圧に対しては低い微分抵抗を示さなければなら
ない、集積保護構造とクランプ素子は文献「巳O3/E
SD Sya+p、 Proc、1983」191ペー
ジおよびrEO3/ES D Symp、 Proc、
1980 J 173ページに記載されている。MO
SならびにCMO3保護構造においてクランプ素子とし
て使用されたデバイスは、直接pn接合を通すかあるい
は寄生バイポーラ・トランジスタを通して基板電流を発
生し得る拡散区域が常に基板又は皿形領域内に存在して
いるという欠点を持つ、動作中発生した基板電流はCM
O3回路中にラッチ・アップを解放し、安全に対する大
きな危険となる。上記の文献にはこの問題が避けられる
CMOS技術による保護構造は記載されていない。
はVsi(基準電位)に対するいわゆるクランプ素子と
呼ばれているものの低抵抗電流路を通して過電圧を打消
すことである。クランプ素子としてはダイオード、MO
S)ランジスタ、寄生バイポーラ・トランジスタ又はそ
の他の半導体デバイスが使用される。現在の技術では入
力側保護構造の製作に2つのクランプ素子がその間に挿
入された直列抵抗と共に必要である。この直流抵抗は第
2のクランプ素子の電流を制限し、この素子と共に1つ
の分圧回路を構成して発生した過電圧を非臨界値に制限
する。動作電圧値範囲内ではクランプ素子は高抵抗であ
り、過電圧に対しては低い微分抵抗を示さなければなら
ない、集積保護構造とクランプ素子は文献「巳O3/E
SD Sya+p、 Proc、1983」191ペー
ジおよびrEO3/ES D Symp、 Proc、
1980 J 173ページに記載されている。MO
SならびにCMO3保護構造においてクランプ素子とし
て使用されたデバイスは、直接pn接合を通すかあるい
は寄生バイポーラ・トランジスタを通して基板電流を発
生し得る拡散区域が常に基板又は皿形領域内に存在して
いるという欠点を持つ、動作中発生した基板電流はCM
O3回路中にラッチ・アップを解放し、安全に対する大
きな危険となる。上記の文献にはこの問題が避けられる
CMOS技術による保護構造は記載されていない。
ランチ・アップ効果を理解するため次の半導体構造、即
ち皿形半導体領域内に置かれた第1チヤネル型の電界効
果トランジスタの1つの接続端と、この領域の外で半導
体基板上に置かれた第2チヤネル型の電界効果トランジ
スタの1つの接続端との間に一般に4つの半導体層が導
電型を交替しながら順次に重ねられているものを出発点
とする。
ち皿形半導体領域内に置かれた第1チヤネル型の電界効
果トランジスタの1つの接続端と、この領域の外で半導
体基板上に置かれた第2チヤネル型の電界効果トランジ
スタの1つの接続端との間に一般に4つの半導体層が導
電型を交替しながら順次に重ねられているものを出発点
とする。
この構造において最初に挙げたトランジスタの1つの接
続区域は第1半導体層、皿形半導体領域は第2半導体層
、半導体基板は第3半導体層、最後のトランジスタの1
つの接続区域は第4半導体層を形成する。この構成に基
づき1つの寄生バイポーラpnp )ランジスタと1つ
のnpn トランジスタが作られる。pnp)ランジス
タのコレクタはnpnトランジスタのベースに対応し、
pnpトランジスタのベースはnpnトランジスタのコ
レクタに対応する。この構造はサイリスタと同様な4層
ダイオードpnpnを形成する。半導体基板が正バイア
スのとき第3と第4の半導体層の間のpn接合は順方向
にバイアスされ、上記のトランジスタ接続端の間に電流
路が作られる。この電流路はこの4層構造内部の寄生的
なサイリスタ作用に帰せられるものである。この場合こ
の電流路は集積回路を熱的に過負荷し、進んでは集積回
路の破壊に導くものである。
続区域は第1半導体層、皿形半導体領域は第2半導体層
、半導体基板は第3半導体層、最後のトランジスタの1
つの接続区域は第4半導体層を形成する。この構成に基
づき1つの寄生バイポーラpnp )ランジスタと1つ
のnpn トランジスタが作られる。pnp)ランジス
タのコレクタはnpnトランジスタのベースに対応し、
pnpトランジスタのベースはnpnトランジスタのコ
レクタに対応する。この構造はサイリスタと同様な4層
ダイオードpnpnを形成する。半導体基板が正バイア
スのとき第3と第4の半導体層の間のpn接合は順方向
にバイアスされ、上記のトランジスタ接続端の間に電流
路が作られる。この電流路はこの4層構造内部の寄生的
なサイリスタ作用に帰せられるものである。この場合こ
の電流路は集積回路を熱的に過負荷し、進んでは集積回
路の破壊に導くものである。
この発明の課題は、バイポーラ・トランジスタを保護素
子としてできるだけ簡単な保護構造を実現し、それによ
って集積回路を入力端と出力端において過電圧に対して
保護し、その際ラッチ・アップを起こす基板msが発生
しないようにすることにある。
子としてできるだけ簡単な保護構造を実現し、それによ
って集積回路を入力端と出力端において過電圧に対して
保護し、その際ラッチ・アップを起こす基板msが発生
しないようにすることにある。
この課題は特許請求の範囲の請求項1に特徴として挙げ
た構成とすることによって達成される。
た構成とすることによって達成される。
特許請求の範囲の請求項2ないし8にはこの発明の有利
な実施態様と展開が示されている。
な実施態様と展開が示されている。
この発明によって達成される利点は、入力側保護構造の
実現に対して1つの半導体デバイスだけを必要とするこ
とである。このデバイスはMOS又はCMOS技術の外
にバイポーラ・CMO3複合技術に使用することができ
る。又この半導体デバイスは別の半導体技術においても
使用可能であり、集積回路を正と負の過電圧に対して保
護する。
実現に対して1つの半導体デバイスだけを必要とするこ
とである。このデバイスはMOS又はCMOS技術の外
にバイポーラ・CMO3複合技術に使用することができ
る。又この半導体デバイスは別の半導体技術においても
使用可能であり、集積回路を正と負の過電圧に対して保
護する。
この発明の3つの実施例とその実現法を第1図ないし第
6図に示し、以下それについて詳細に説明する。
6図に示し、以下それについて詳細に説明する。
第7図に従来使用されているクランプ素子の構成を示す
、この素子はダイオードDIとバイポーラ・トランジス
タB1から成る。この種の素子の2つが、第1素子の入
力端EINと第2素子の入力端の間に挿入された抵抗と
共に入力側保護構造を構成する。保護すべき入力又は出
力導線は適当な個所で切断され、抵抗はその両方の接続
端をもって切断された入力又は出力導線に接続される。
、この素子はダイオードDIとバイポーラ・トランジス
タB1から成る。この種の素子の2つが、第1素子の入
力端EINと第2素子の入力端の間に挿入された抵抗と
共に入力側保護構造を構成する。保護すべき入力又は出
力導線は適当な個所で切断され、抵抗はその両方の接続
端をもって切断された入力又は出力導線に接続される。
始めに述べたようにこの抵抗は第2クランプ素子の電流
を限定するもので、この素子と共に1つの分圧回路を形
成して発生する過電圧を非臨界値に限定する。クランプ
素子はp型ドープ基板P□。
を限定するもので、この素子と共に1つの分圧回路を形
成して発生する過電圧を非臨界値に限定する。クランプ
素子はp型ドープ基板P□。
内部に構成され、その第117”型ドープ接続端P1が
基準電位VSSに結ばれる0回路記号で示されているダ
イオードD1は入力又は出力導線を負の過電圧に対して
保護する。そのためダイオードDIの陰極側はp型ドー
プ基板PSub内部の第2n’型ドープ接続端Nlにな
っているのに対して、その陽極接続端としてはp型ドー
プ基板P□、が利用される。第7図には更にn導電型皿
形半導体領域N8が半導体基板P□、内部に示されてい
る。
基準電位VSSに結ばれる0回路記号で示されているダ
イオードD1は入力又は出力導線を負の過電圧に対して
保護する。そのためダイオードDIの陰極側はp型ドー
プ基板PSub内部の第2n’型ドープ接続端Nlにな
っているのに対して、その陽極接続端としてはp型ドー
プ基板P□、が利用される。第7図には更にn導電型皿
形半導体領域N8が半導体基板P□、内部に示されてい
る。
この領域は第3のn゛型Vブ接続端N2を通して給電電
圧V。Dに接続される。n1Et型皿形半導体碩域N−
にはこの外にp゛型にドープされた第4の接続端P2が
あり、この接続端P2はp型ドープ半導体基板PSub
内のn導電型皿形半導体領域N。と共に1つのバイポー
ラ・pnp )ランジスタB1を構成する。このトラン
ジスタB1は正の過電圧に際して作用し、この過電圧を
半導体基板PSubを通して排出する。このバイポーラ
・pnpトランジスタP1もダイオードDlと同様に回
路記号で示されている。ダイオードDIとバイポーラ・
トランジスタPIはいずれも一方の側即ちDlでは第2
接続端N1を通し、B1では第4接続@P2を通してク
ランプ素子の共通入力端EINに結ばれている。ここで
使用されている両デバイスには常に拡散区域が半導体基
板Psub内又は皿形半導体領域N。内に存在し、直接
pn接合を通すか寄生バイポーラ・トランジスタを通し
て基板電流発生の可能性があるという欠点をもっ6動作
中発生した基板電流は冒頭に述べたようにCMOS回路
中にラッチ・アップを起こし、集積回路に対して大きな
危険となるものである。
圧V。Dに接続される。n1Et型皿形半導体碩域N−
にはこの外にp゛型にドープされた第4の接続端P2が
あり、この接続端P2はp型ドープ半導体基板PSub
内のn導電型皿形半導体領域N。と共に1つのバイポー
ラ・pnp )ランジスタB1を構成する。このトラン
ジスタB1は正の過電圧に際して作用し、この過電圧を
半導体基板PSubを通して排出する。このバイポーラ
・pnpトランジスタP1もダイオードDlと同様に回
路記号で示されている。ダイオードDIとバイポーラ・
トランジスタPIはいずれも一方の側即ちDlでは第2
接続端N1を通し、B1では第4接続@P2を通してク
ランプ素子の共通入力端EINに結ばれている。ここで
使用されている両デバイスには常に拡散区域が半導体基
板Psub内又は皿形半導体領域N。内に存在し、直接
pn接合を通すか寄生バイポーラ・トランジスタを通し
て基板電流発生の可能性があるという欠点をもっ6動作
中発生した基板電流は冒頭に述べたようにCMOS回路
中にラッチ・アップを起こし、集積回路に対して大きな
危険となるものである。
第1図にこの発明に従って接続されたクランプ素子とし
てのバイポーラ・トランジスタB2を示す、第2図の断
面図から分かるようにこのバイポーラ・トランジスタは
p型ドープ半導体基板P luhに対して絶縁されてい
る。絶縁されたnpnバイポーラ・トランジスタB2の
エミッタEは人力又は出力端E/Aと結ばれ、ベースB
は基準電位(npnトランジスタの場合Vss)に置か
れる。トランジスタB2のコレクタCはこの場合正の給
電電圧■、に接続すると有利である。バイポーラnpn
トランジスタB2がp導電型半導体基板P、□内に挿入
されている情況を第2図に示す、ここでもバイポーラ・
トランジスタB2はコレクタ接続端C、ヘース接続端B
およびエミッタ接続端Eを含む回路記号で示されている
。n型にドープされp導電型半導体基板P Sub内部
に挿入された第1皿形半導体碩域N、、は、p型ドープ
半導体基板と共に絶縁性のpn接合を構成する。この第
1皿形半導体領域N、41内部にはp型にドープされた
第2皿形半導体領域Pti、が設けられ、バイポーラn
pnトランジスタB2のベース接続端Bを形成する。
てのバイポーラ・トランジスタB2を示す、第2図の断
面図から分かるようにこのバイポーラ・トランジスタは
p型ドープ半導体基板P luhに対して絶縁されてい
る。絶縁されたnpnバイポーラ・トランジスタB2の
エミッタEは人力又は出力端E/Aと結ばれ、ベースB
は基準電位(npnトランジスタの場合Vss)に置か
れる。トランジスタB2のコレクタCはこの場合正の給
電電圧■、に接続すると有利である。バイポーラnpn
トランジスタB2がp導電型半導体基板P、□内に挿入
されている情況を第2図に示す、ここでもバイポーラ・
トランジスタB2はコレクタ接続端C、ヘース接続端B
およびエミッタ接続端Eを含む回路記号で示されている
。n型にドープされp導電型半導体基板P Sub内部
に挿入された第1皿形半導体碩域N、、は、p型ドープ
半導体基板と共に絶縁性のpn接合を構成する。この第
1皿形半導体領域N、41内部にはp型にドープされた
第2皿形半導体領域Pti、が設けられ、バイポーラn
pnトランジスタB2のベース接続端Bを形成する。
最後にエミッタ接続端Eが第2皿形半導体領域P@1内
のn0型ドープ接続端N3の上にとりつけられる。
のn0型ドープ接続端N3の上にとりつけられる。
次にクランプ素子として加えられたバイポーラnpnト
ランジスタB2の動作中の機能について説明する*Pn
Pバイポーラ・トランジスタの場合電圧の極性をそれぞ
れ交換しなければならない。
ランジスタB2の動作中の機能について説明する*Pn
Pバイポーラ・トランジスタの場合電圧の極性をそれぞ
れ交換しなければならない。
入力又は出力導線E/Aの電圧従ってエミフタEにおい
ての電圧が基準電位VSXより負になると、バイポーラ
・トランジスタB2は順方向動作となりエミッタ電流が
コレクタ電流として流れる。この場合p型ドープ半導体
基板P□、はn導電型皿形半導体領域Nw+ 7!:
P i4電型半導体基板P、。の間のpn接合によって
電気絶縁されているので、基板電流は流れない0皿形半
導体闘域Nwlのコレクタ通路抵抗においての電圧降下
に基づき、バイポーラ・npnl−ランジスタが飽和状
態にまで駆動されたときに始めて基板電流分が発生する
。このことはトランジスタ諸量の適当な選定によって避
けることができる。これに反してバイポーラnpnhラ
ンジスタB2のエミッタにおいての電圧、従って保護す
べき集積回路の入力又は出力端已/Aにおいての電圧が
ベース接続端Bの電位よりも正従って基準電位VSSよ
り正になると、エミッタ・ベース降伏電圧値に達したと
き始めて電流が流れる。このエミッタ電流はベース接続
端Bを通して流れ出し、その際ベース自体はn導電型皿
形半導体領域N、11によって基板から絶縁されている
。
ての電圧が基準電位VSXより負になると、バイポーラ
・トランジスタB2は順方向動作となりエミッタ電流が
コレクタ電流として流れる。この場合p型ドープ半導体
基板P□、はn導電型皿形半導体領域Nw+ 7!:
P i4電型半導体基板P、。の間のpn接合によって
電気絶縁されているので、基板電流は流れない0皿形半
導体闘域Nwlのコレクタ通路抵抗においての電圧降下
に基づき、バイポーラ・npnl−ランジスタが飽和状
態にまで駆動されたときに始めて基板電流分が発生する
。このことはトランジスタ諸量の適当な選定によって避
けることができる。これに反してバイポーラnpnhラ
ンジスタB2のエミッタにおいての電圧、従って保護す
べき集積回路の入力又は出力端已/Aにおいての電圧が
ベース接続端Bの電位よりも正従って基準電位VSSよ
り正になると、エミッタ・ベース降伏電圧値に達したと
き始めて電流が流れる。このエミッタ電流はベース接続
端Bを通して流れ出し、その際ベース自体はn導電型皿
形半導体領域N、11によって基板から絶縁されている
。
p導電型半導体領域P。1内部のベース通路抵抗におい
ての電圧降下が給電電圧v0゜よりも大きくなったとき
始めて、ベース接続端B、コレクタ接続端Cおよびp型
ドープ半導体基板PSubの間に存在する寄生バイポー
ラ・トランジスタが導通し基板1ifLが成立する。エ
ミッタ・ベース降伏電圧は原則として給電電圧Vll1
1より僅かに大きいだけであるから、保護効果の成立に
対しては最適値に置かれる。バイポーラ・トランジスタ
B2の組込みによりバイポーラ・トランジスタB2が飽
和にまで駆動されない限り基板電流が流れることはない
。
ての電圧降下が給電電圧v0゜よりも大きくなったとき
始めて、ベース接続端B、コレクタ接続端Cおよびp型
ドープ半導体基板PSubの間に存在する寄生バイポー
ラ・トランジスタが導通し基板1ifLが成立する。エ
ミッタ・ベース降伏電圧は原則として給電電圧Vll1
1より僅かに大きいだけであるから、保護効果の成立に
対しては最適値に置かれる。バイポーラ・トランジスタ
B2の組込みによりバイポーラ・トランジスタB2が飽
和にまで駆動されない限り基板電流が流れることはない
。
従ってトランジスタ諸量の適当な選定によりラッチ・ア
ップが避けられる。更にnpnバイポーラ・トランジス
タB2はクランプ素子として正と負の過電圧に対して保
護し、その際両方向の保護作用は動作電圧範囲のすぐ外
側で開始される。&ll込まれていないかあるいは接続
されていない状態では個々のクランプ素子が正と負の過
電圧ならびに正と負の給電電圧接続端(■。。又はV。
ップが避けられる。更にnpnバイポーラ・トランジス
タB2はクランプ素子として正と負の過電圧に対して保
護し、その際両方向の保護作用は動作電圧範囲のすぐ外
側で開始される。&ll込まれていないかあるいは接続
されていない状態では個々のクランプ素子が正と負の過
電圧ならびに正と負の給電電圧接続端(■。。又はV。
)に対して保護する。この場合保護作用は動作中許され
ている電圧のすぐ上の電圧値において開始される。
ている電圧のすぐ上の電圧値において開始される。
第1図と第2図に示したクランプ素子に対して上記の利
点を保持しながら保護作用を更に改善する第3図ないし
第5図に示した変更が可能である。
点を保持しながら保護作用を更に改善する第3図ないし
第5図に示した変更が可能である。
第3図にこの発明によるバイポーラ・トランジスタの接
続の第1の変更を示す、ここではnpnバイポーラ・ト
ランジスタB3が2つのエミッタE、とEx、ベース接
続端Bならびにコレクタ接続端Cを備える。ベース接続
端B、コレクタ接続端Cおよび第1エミッタ接続端E1
に関してのnρnバイポーラ・トランジスタB3の接続
は、第1図においてのnpnバイポーラ・トランジスタ
B!の接続にl1412したものであって第1図と同じ
符号がここでも使用されている。しかしnpnバイポー
ラ・トランジスタB3は第2のエミッタを置載E2分だ
け拡張され、両エミッタE、とE、の間に追加されたM
OSゲートによってMOS)ランジスタMO3が形成さ
れている。第1図から分かるように第2エミッタ領域E
t とベース接続端Bは基準電位V。に結ばれ、ゲート
は保護すべき入力又は出力mE/Aに結ばれる。人力又
は出力端E/Aの電圧がMOS)ランジスタのカットオ
フ電圧値に達するとこのトランジスタが導通し、MOS
トランジスタのソース接続端とドレン接続端を通して横
方向電流が流れる。カットオフ電圧値以下であるゲート
電圧も両エミッタEl、Et間の降伏に導いて保護機能
を遂行する。第4図に示したnpnバイポーラ・トラン
ジスタB3の構成は、多くの部分が第2図のバイポーラ
・トランジスタB3のそれに対応するからここでも同じ
記号が使用されている。しかしp導電型皿形半導体領域
P。、の内部では第2図と異なり2つのn°型ドープ半
導体接続端N4とN5が挿入され、それぞれnpnバイ
ポーラ・トランジスタB3のエミッタ接続端E+、Et
の一方を形成する。
続の第1の変更を示す、ここではnpnバイポーラ・ト
ランジスタB3が2つのエミッタE、とEx、ベース接
続端Bならびにコレクタ接続端Cを備える。ベース接続
端B、コレクタ接続端Cおよび第1エミッタ接続端E1
に関してのnρnバイポーラ・トランジスタB3の接続
は、第1図においてのnpnバイポーラ・トランジスタ
B!の接続にl1412したものであって第1図と同じ
符号がここでも使用されている。しかしnpnバイポー
ラ・トランジスタB3は第2のエミッタを置載E2分だ
け拡張され、両エミッタE、とE、の間に追加されたM
OSゲートによってMOS)ランジスタMO3が形成さ
れている。第1図から分かるように第2エミッタ領域E
t とベース接続端Bは基準電位V。に結ばれ、ゲート
は保護すべき入力又は出力mE/Aに結ばれる。人力又
は出力端E/Aの電圧がMOS)ランジスタのカットオ
フ電圧値に達するとこのトランジスタが導通し、MOS
トランジスタのソース接続端とドレン接続端を通して横
方向電流が流れる。カットオフ電圧値以下であるゲート
電圧も両エミッタEl、Et間の降伏に導いて保護機能
を遂行する。第4図に示したnpnバイポーラ・トラン
ジスタB3の構成は、多くの部分が第2図のバイポーラ
・トランジスタB3のそれに対応するからここでも同じ
記号が使用されている。しかしp導電型皿形半導体領域
P。、の内部では第2図と異なり2つのn°型ドープ半
導体接続端N4とN5が挿入され、それぞれnpnバイ
ポーラ・トランジスタB3のエミッタ接続端E+、Et
の一方を形成する。
エミッタE、とE、の間にMOSゲートGが追加される
ことにより、第1エミンタ接続端、ベース接続端Bおよ
び第2エミッタ接続端の間に形成された横方向バイポー
ラ・トランジスタに並列にMOS)ランジスタが形成さ
れる。第3図と第4図に示されたクランプ素子の機能は
第1図又は第2図に示されたものの機能に対応する。保
護される入力又は出力端E/Aに加えられた電圧が基準
電位VSSより正であるときは、発生したベース電流が
p型ドープされた半導体領域P1内部のベース通路抵抗
に電位降下を生じ、この電圧が第1エミッタ接続端E、
とベース接続端B又は第2エミッタ接続端E2の間の電
圧を高める0両エミッタE1.82間の電圧はこれらの
エミッタ間に付加的な降伏効果(パンチ・スルー)が生
ずるまで上昇する。@、流の大部分は第2エミッタE2
を通して基準電位VSSに向かって流れる。この効果は
クランプ素子の微分抵抗を低下させ保護作用を改善する
。入力又は出力端E/Aにおける正の過電圧に対しては
MO3電界効果トランジスタMO3がバイポーラ・トラ
ンジスタB3と共に投入され、それを通して負の給電電
圧VSSに向かっての過電圧の流れ去りが可能となる。
ことにより、第1エミンタ接続端、ベース接続端Bおよ
び第2エミッタ接続端の間に形成された横方向バイポー
ラ・トランジスタに並列にMOS)ランジスタが形成さ
れる。第3図と第4図に示されたクランプ素子の機能は
第1図又は第2図に示されたものの機能に対応する。保
護される入力又は出力端E/Aに加えられた電圧が基準
電位VSSより正であるときは、発生したベース電流が
p型ドープされた半導体領域P1内部のベース通路抵抗
に電位降下を生じ、この電圧が第1エミッタ接続端E、
とベース接続端B又は第2エミッタ接続端E2の間の電
圧を高める0両エミッタE1.82間の電圧はこれらの
エミッタ間に付加的な降伏効果(パンチ・スルー)が生
ずるまで上昇する。@、流の大部分は第2エミッタE2
を通して基準電位VSSに向かって流れる。この効果は
クランプ素子の微分抵抗を低下させ保護作用を改善する
。入力又は出力端E/Aにおける正の過電圧に対しては
MO3電界効果トランジスタMO3がバイポーラ・トラ
ンジスタB3と共に投入され、それを通して負の給電電
圧VSSに向かっての過電圧の流れ去りが可能となる。
負の過電圧に対しては第3図の回路においてそこに示さ
れているバイポーラ・トランジスタB3が専ら使用され
る。
れているバイポーラ・トランジスタB3が専ら使用され
る。
第5図にこの発明によるクランプ素子としてのバイポー
ラ・トランジスタの採用の第2変形を示す。冒頭に述べ
たように保護構造には多くの場合電流制限のため抵抗が
組込まれる。この抵抗はポリシリコン通路か拡散通路と
して実現する。ポリシリコン通路は電気的に絶縁されて
いるという利点があるが(基板電流が流れない)、熱絶
縁のため軽負荷に限定される。従来のCMO3技術によ
る拡散抵抗にはいくらか基板ii流が流れる。第5図に
よればnpnバイポーラ・トランジスタB4のベース接
続端Bは基準電位■。に、同じトランジスタのコレクタ
接続端Cは給wit圧■。。に接続され、第1図のよう
な1つのエミッタ接続端の代わりに2つのエミッタ接続
端E+′、E8′が設けられる。拡散抵抗Rは第5図に
示すように両方のエミッタ接続端E、′、Ex’の間に
拡がるように設けられている。更に抵抗Rは保護する入
力又は出力導線E/Aに接続され、装置全体が従来の技
術では2つのクランプ素子とその間に接続された抵抗R
によって達成される保護機能を遂行する。
ラ・トランジスタの採用の第2変形を示す。冒頭に述べ
たように保護構造には多くの場合電流制限のため抵抗が
組込まれる。この抵抗はポリシリコン通路か拡散通路と
して実現する。ポリシリコン通路は電気的に絶縁されて
いるという利点があるが(基板電流が流れない)、熱絶
縁のため軽負荷に限定される。従来のCMO3技術によ
る拡散抵抗にはいくらか基板ii流が流れる。第5図に
よればnpnバイポーラ・トランジスタB4のベース接
続端Bは基準電位■。に、同じトランジスタのコレクタ
接続端Cは給wit圧■。。に接続され、第1図のよう
な1つのエミッタ接続端の代わりに2つのエミッタ接続
端E+′、E8′が設けられる。拡散抵抗Rは第5図に
示すように両方のエミッタ接続端E、′、Ex’の間に
拡がるように設けられている。更に抵抗Rは保護する入
力又は出力導線E/Aに接続され、装置全体が従来の技
術では2つのクランプ素子とその間に接続された抵抗R
によって達成される保護機能を遂行する。
このことは第6図の構成によって明瞭に示されている。
ここには抵抗Rが集積されているnpnバイポーラ・ト
ランジスタB4の構成が再現されている。p型ドープ半
導体基板P□、の内部にはn導電型皿形半導体領域N。
ランジスタB4の構成が再現されている。p型ドープ半
導体基板P□、の内部にはn導電型皿形半導体領域N。
1が挿入され、コレクタ接続端Cを形成する。この領域
Nw+の内部には第2のp導電型半導体領域PWIが設
けられ、npnバイポーラ・トランジスタB4のベース
接続端Bとなる。更にこの領域の内部には別の皿形半導
体領域N。が設けられる。この領域はn°型にドープさ
れ、その両端にはそれぞれエミッタ接続端E、E:′の
1つが設けられる。既に第5図に示したようにnpnバ
イポーラ・トランジスタB4は抵抗Rと共に2つのクラ
ンプ素子と1つの拡散通路抵抗を含む保護構造の機能を
遂行する。この場合第1クランプ素子は第1エミッタE
1゛、ベース接続端Bおよびコレクタ接続端Cの間の半
導体構造によって形成され、第2クランプ素子は第2エ
ミッタ接続端E2′、ベース接続端Bおよびコレクタ接
続端Cの間の半導体構造によって形成される。一方拡散
通路抵抗は第1と第2のエミッタ接続端E+’、Ex′
の間に作られている。
Nw+の内部には第2のp導電型半導体領域PWIが設
けられ、npnバイポーラ・トランジスタB4のベース
接続端Bとなる。更にこの領域の内部には別の皿形半導
体領域N。が設けられる。この領域はn°型にドープさ
れ、その両端にはそれぞれエミッタ接続端E、E:′の
1つが設けられる。既に第5図に示したようにnpnバ
イポーラ・トランジスタB4は抵抗Rと共に2つのクラ
ンプ素子と1つの拡散通路抵抗を含む保護構造の機能を
遂行する。この場合第1クランプ素子は第1エミッタE
1゛、ベース接続端Bおよびコレクタ接続端Cの間の半
導体構造によって形成され、第2クランプ素子は第2エ
ミッタ接続端E2′、ベース接続端Bおよびコレクタ接
続端Cの間の半導体構造によって形成される。一方拡散
通路抵抗は第1と第2のエミッタ接続端E+’、Ex′
の間に作られている。
この発明は皿形領域の導電型(n型又はP型皿影領域、
npn又はpnp)ランジスタ)に関係無く、又バイポ
ーラ・トランジスタの型式(例えばイオン注入されたバ
イポーラ・トランジスタ又はポリ・エミッタ・バイポー
ラ・トランジスタ)に関係無く総ての絶縁されたバイポ
ーラ・トランジスタを使用するバイポーラCMO3技術
に通用されるものである。
npn又はpnp)ランジスタ)に関係無く、又バイポ
ーラ・トランジスタの型式(例えばイオン注入されたバ
イポーラ・トランジスタ又はポリ・エミッタ・バイポー
ラ・トランジスタ)に関係無く総ての絶縁されたバイポ
ーラ・トランジスタを使用するバイポーラCMO3技術
に通用されるものである。
第1図と第2図はこの発明によるバイポーラ・トランジ
スタの接続とその構成を示し、第3図と第4図は第1図
と第2図のバイポーラ・トランジスタの第1の変形、第
5図と第6図は同じく第2の変形を示し、第7図は従来
のクランプ素子の構成を示す。 P sub・・・p型ドープ半導体基板B!・・・クラ
ンプ素子としてのバイポーラ・トランN、1・・・第1
n導電型皿形半導体領域Pill・・・第1p導電型皿
形半導体領域N、・・・n導電型半導体接続端 E、BSC・・・エミッタ、ベースおよびコレクタ接続
端 ジスタ FIGI FIo 3 I05 FIo 2 FIo4 I06 IG7
スタの接続とその構成を示し、第3図と第4図は第1図
と第2図のバイポーラ・トランジスタの第1の変形、第
5図と第6図は同じく第2の変形を示し、第7図は従来
のクランプ素子の構成を示す。 P sub・・・p型ドープ半導体基板B!・・・クラ
ンプ素子としてのバイポーラ・トランN、1・・・第1
n導電型皿形半導体領域Pill・・・第1p導電型皿
形半導体領域N、・・・n導電型半導体接続端 E、BSC・・・エミッタ、ベースおよびコレクタ接続
端 ジスタ FIGI FIo 3 I05 FIo 2 FIo4 I06 IG7
Claims (1)
- 【特許請求の範囲】 1)ドープされた半導体基板(P_S_U_D)を備え
る集積回路の過電圧保護素子としてのバイポーラ・トラ
ンジスタにおいて、バイポーラ・トランジスタ(B2)
のベース接続端(B)が第1電圧(V_S_S)に、バ
イポーラ・トランジスタ(B2)のコレクタ接続端(C
)が第2電圧(V_D_D)に、そのエミッタ接続端(
E)が集積回路の入力又は出力端(E/A)に結ばれて
いること、バイポーラ・トランジスタ(B2)が集積回
路に対して絶縁して設けられていることを特徴とするバ
イポーラ・トランジスタ。 2)第1導電型にドープされた半導体基板(P_S_U
_D)内にコレクタ接続端(C)のための第2導電型皿
形半導体領域(N_W_1)が設けられ、この領域がバ
イポーラ・トランジスタと集積回路の間の絶縁を形成す
ること、第2導電型皿形半導体領域(N_W_1)内に
別の第1導電型皿形半導体領域(P_W_1)がベース
接続端(B)のために設けられ、この第1導電型皿形半
導体領域(P_W_1)内に高濃度にドープされた第1
導電型の接続端(N3)がエミッタ接続端のために挿入
されていることを特徴とする請求項1記載のバイポーラ
・トランジスタ。 3)バイポーラ・トランジスタが第1と第2のエミッタ
接続端(E_1、E_2)を備えていること、第1と第
2のエミッタ接続端の間にMOSFET(MOS)が設
けられていること、MOSFET(MOS)の1つのゲ
ート接続端(G)と第1エミッタ接続端(E_1)とが
集積回路の入又は出力端(E/A)に結ばれ、第2エミ
ッタ接続端(E_2)に第1電圧(V_S_S)が接続
されていることを特徴とする請求項1記載のバイポーラ
・トランジスタ。 4)第1導電型にドープされた半導体基板(P_S_U
_D)内に第2導電型の皿形半導体領域(N_W_1)
がコレクタ接続端(C)のために設けられ、この領域が
バイポーラ・トランジスタと集積回路の間の絶縁を形成
すること、第2導電型の皿形半導体領域(N_W_1)
内に第1導電型の別の皿形半導体領域(P_W_1)が
ベース接続端(B)のために設けられ、この半導体領域
(P_W_1)内に高濃度にドープされた2つの第2導
電型接続端(N4、N5)が第1と第2のエミッタ接続
端(E_1、E_2)のために挿入されていること、第
1と第2の接続端(N4、N5)の間でその上方にMO
SFETのゲート接続端(G)が設けられていること、
ゲート接続端(G)が薄い絶縁層によって 2つの接続端と別の皿形半導体領域(P_W_1)から
分離されていることを特徴とする請求項3記載のバイポ
ーラ・トランジスタ。 5)バイポーラ・トランジスタが第1と第2のエミッタ
接続端(E_1′、E_2′)を備える抵抗素子(R)
を含むこと、抵抗素子(R)がその第1と第2のエミッ
タ接続−(E_1′、E_2′)をもって集積回路の入
又は出力端(E/A)に接続されていることを特徴とす
る請求項1記載のバイポーラ・トランジスタ。 6)第1導電型にドープされた半導体基板(P_S_U
_D)内に第2導電型の第1皿形半導体領域(N_W_
1)がコレクタ接続端(C)のために設けられ、バイポ
ーラ・トランジスタと集積回路間の絶縁を形成すること
、第2導電型の第1皿形半導体領域(N_W_1)内に
第1導電型の第2皿形半導体領域(P_W_1)がベー
ス接続端(B)のために挿入され、第1導電型の第21
形半導体領域(P_W_1)内には抵抗素子(R)のた
めに高濃度ドープされた第2導電型の第3皿形半導体領
域(N_W_2)が第1と第2のエミッタ接続端(E_
1′、E_2′)をもって挿入されていることを特徴と
する請求項5記載のバイポーラ・トランジスタ。 7)バイポーラ・トランジスタがnpnバイポーラ・ト
ランジスタであり、MOS電界効果トランジスタがnチ
ャネルMOS電界効果トランジスタであること、第1導
電型の半導体領域(P_W_1)と半導体基板(P_S
_U_D)がp型ドープされ、第2導電型の半導体領域
(N_W_1、N_W_2)と接続端(N3、N4、N
5)がn型ドープされていること、第1電圧(V_S_
S)が第2電圧(V_D_D)より低いことを特徴とす
る請求項2、4又は6のいずれか1つに記載のバイポー
ラ・トランジスタ。 8)バイポーラ・トランジスタがpnpバイポーラ・ト
ランジスタであり、MOS電界効果トランジスタがpチ
ャネルMOS電界効果トランジスタであること、第1導
電型の半導体基板(P_S_U_D)と半導体領域(P
_W_1)がn型ドープされ、第2導電型の半導体領域
(N_W_1、N_W_2)と接続端(N3、N4、N
5)がp型ドープされていること、第1電圧(V_S_
S)が、第2電圧(V_D_D)より高いことを特徴と
する請求項2、4又は6のいずれか1つに記載のバイポ
ーラ・トランジスタ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE3827801 | 1988-08-16 | ||
DE3827801.4 | 1988-08-16 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0282533A true JPH0282533A (ja) | 1990-03-23 |
JP2834485B2 JP2834485B2 (ja) | 1998-12-09 |
Family
ID=6360967
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1205557A Expired - Lifetime JP2834485B2 (ja) | 1988-08-16 | 1989-08-08 | バイポーラ・トランジスタ |
Country Status (4)
Country | Link |
---|---|
US (1) | US5148250A (ja) |
EP (1) | EP0355501B1 (ja) |
JP (1) | JP2834485B2 (ja) |
DE (1) | DE58906972D1 (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
IT1240103B (it) * | 1990-05-18 | 1993-11-27 | Texas Instruments Italia Spa | Circuito di protezione mos-bip compatibile con la tecnologia cmos std 2 um. |
US5543650A (en) * | 1995-01-12 | 1996-08-06 | International Business Machines Corporation | Electrostatic discharge protection circuit employing a mosfet device |
US5565367A (en) * | 1995-03-24 | 1996-10-15 | Hualon Micro Electronic Corporation | Protective device for an integrated circit and manufacturing method thereof |
US6587320B1 (en) | 2000-01-04 | 2003-07-01 | Sarnoff Corporation | Apparatus for current ballasting ESD sensitive devices |
JP3707680B2 (ja) * | 2002-01-25 | 2005-10-19 | 松下電器産業株式会社 | 駆動電圧制御装置 |
US6731488B2 (en) * | 2002-04-01 | 2004-05-04 | International Business Machines Corporation | Dual emitter transistor with ESD protection |
DE102004009981B4 (de) * | 2004-03-01 | 2005-12-29 | Infineon Technologies Ag | ESD-Schutzschaltkreis mit Kollektorstrom-gesteuerter Zündung für eine monolithisch integrierte Schaltung |
JP4519716B2 (ja) * | 2005-06-02 | 2010-08-04 | 富士通セミコンダクター株式会社 | 整流回路用ダイオードを有する半導体装置 |
FR2904473B1 (fr) * | 2006-07-27 | 2009-01-16 | St Microelectronics Sa | Dispositif de protection d'un circuit integre contre les decharges electrostatiques |
DE102018113145B4 (de) * | 2018-06-01 | 2020-06-04 | Infineon Technologies Ag | Gleichrichtereinrichtung |
US11611211B2 (en) | 2021-04-19 | 2023-03-21 | Analog Devices, Inc. | Multiple trigger electrostatic discharge (ESD) protection device for integrated circuits with multiple power supply domains |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US3673428A (en) * | 1970-09-18 | 1972-06-27 | Rca Corp | Input transient protection for complementary insulated gate field effect transistor integrated circuit device |
US4176372A (en) * | 1974-03-30 | 1979-11-27 | Sony Corporation | Semiconductor device having oxygen doped polycrystalline passivation layer |
JPS5534582B2 (ja) * | 1974-06-24 | 1980-09-08 | ||
JPS56165356A (en) * | 1980-05-26 | 1981-12-18 | Hitachi Ltd | Mos semiconductor device |
NL8100347A (nl) * | 1981-01-26 | 1982-08-16 | Philips Nv | Halfgeleiderinrichting met een beveiligingsinrichting. |
JPS57165369A (en) * | 1981-04-06 | 1982-10-12 | Teijin Ltd | Pyrazole derivative and its preparation |
JPS583285A (ja) * | 1981-06-30 | 1983-01-10 | Fujitsu Ltd | 半導体集積回路の保護装置 |
JPS6053070A (ja) * | 1983-09-02 | 1985-03-26 | Nec Corp | Mos−fet集積回路装置 |
US4605980A (en) * | 1984-03-02 | 1986-08-12 | Zilog, Inc. | Integrated circuit high voltage protection |
US4626882A (en) * | 1984-07-18 | 1986-12-02 | International Business Machines Corporation | Twin diode overvoltage protection structure |
JPS62165969A (ja) * | 1986-01-17 | 1987-07-22 | Sanyo Electric Co Ltd | Cmos半導体装置 |
FR2613131B1 (fr) * | 1987-03-27 | 1989-07-28 | Thomson Csf | Circuit integre protege contre des surtensions |
US4789917A (en) * | 1987-08-31 | 1988-12-06 | National Semiconductor Corp. | MOS I/O protection using switched body circuit design |
JPH01253267A (ja) * | 1988-03-31 | 1989-10-09 | Sharp Corp | 半導体装置のための入力保護回路 |
JPH0242759A (ja) * | 1988-08-01 | 1990-02-13 | Toshiba Corp | 半導体入力保護回路 |
US4996626A (en) * | 1988-10-14 | 1991-02-26 | National Semiconductor Corp. | Resistorless electrostatic discharge protection device for high speed integrated circuits |
-
1989
- 1989-08-01 EP EP89114215A patent/EP0355501B1/de not_active Expired - Lifetime
- 1989-08-01 DE DE89114215T patent/DE58906972D1/de not_active Expired - Lifetime
- 1989-08-08 JP JP1205557A patent/JP2834485B2/ja not_active Expired - Lifetime
-
1991
- 1991-03-18 US US07/671,151 patent/US5148250A/en not_active Expired - Lifetime
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---|---|
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US5148250A (en) | 1992-09-15 |
EP0355501A2 (de) | 1990-02-28 |
EP0355501A3 (en) | 1990-10-17 |
EP0355501B1 (de) | 1994-02-16 |
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