JP4519716B2

JP4519716B2 - 整流回路用ダイオードを有する半導体装置

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Publication number: JP4519716B2
Application number: JP2005162094A
Authority: JP
Inventors: 英明鈴木; 秀俊杉山
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2005-06-02
Filing date: 2005-06-02
Publication date: 2010-08-04
Anticipated expiration: 2025-06-02
Also published as: DE602005027669D1; EP1729345A2; US20060273403A1; JP2006339393A; EP1729345B1; US7750437B2; EP1729345A3

Description

本発明は，AC-DC整流回路用ダイオードを有する半導体集積回路に関し，特に，整流回路動作中に基板内に電流が発生して基板内の他の集積回路に対してノイズ源になるのを防止することができる半導体装置に関する。

近年普及しつつある非接触ＩＣカードは，電源を内蔵せず，外部からの電波により電力供給を受けて内蔵回路を動作させる。かかる非接触ＩＣカードでは，一般に１３．５６ＭＨｚの交流磁界を外部から供給し，内蔵する整流回路によりＤＣ電源に整流して内部電源とする。内蔵整流回路は，通常，４個のダイオードによるブリッジ回路からなり，コイルなどのインダクタンス素子からなるアンテナに供給された磁界に対して，インダクタンス素子が誘導電流を発生し，その誘導電流がブリッジ回路に供給される。誘導電流の極性は磁界の極性反転に伴って反転するＡＣ電流であるので，ブリッジ回路からなる整流回路によりＤＣ電流に整流する必要がある。ブリッジ回路による整流回路については，以下の特許文献１に記載されている。

一方で，整流回路を構成するダイオードは，Ｐ型基板内に形成したＰ型ウエル領域内のＰＮ接合により構成される。このＰ型ウエル領域は，Ｐ型基板と電気的に分離する目的で更にＮ型ウエル領域内に形成される。つまり，ダイオードが形成されるＰ型ウエル領域はＰ基板内に形成したＮ型ウエル領域内に形成されたトリプルウエル構造になる。Ｐ型基板表面には，ＣＭＯＳトランジスタを形成するためにＰチャネルトランジスタ用のＮ型ウエル領域とＮチャネルトランジスタ用のＰ型ウエル領域とが形成されるが，それに加えて，更に別のＰ型ウエル領域をＮ型ウエル領域内に形成してＰ型基板と電気的に分離する。この基板から分離されたＰ型ウエル領域内には，基板電位の影響を受けないトランジスタやダイオードが形成される。

一般にＰ型基板は，グランド電位に接続され安定した電位になるように構成されている。そして，トリプルウエル構造の場合，Ｎ型ウエル領域をグランドより高い電位またはＰ型基板と同じ電位にしてその間のＰＮ接合がオンしないようにしている。
特開平１０−２０１２３９号公報伊藤清男著，「超ＬＳＩメモリ」培風館，２６０〜２６４頁

しかしながら，上記トリプルウエル構造のＰ型ウエル領域内のダイオードで整流回路を構成すると，アンテナ端子に接続されるＮ型ウエル領域に負電位が印加されることがありＰ型基板との間のダイオードがオンすることがある。このような電流パスの形成による電流は基板電流となり，基板内の他の集積回路に対してノイズ源となる。上記の特許文献１によれば，小数キャリアである電子がＰ型基板内に注入されると電子のシリコン基板内の拡散長は１００μｍ以上にもなり，整流回路から離間して設けられている他の集積回路のトランジスタなどの素子に影響を与えて誤動作を招くことが報告されている。

そのため，トリプルウエル構造内に形成したダイオードによる整流回路を有する半導体装置では，Ｎ型ウエル領域が負電位になる期間中にＰ型基板内に電流が発生し，基板電位を変動させ，他の回路の誤動作を招くことになる。

そこで，本発明の目的は，整流回路の動作による基板電流の発生を抑制した半導体装置を提供することにある。

上記の目的を達成するために，本発明の第１の側面によれば，第１導電型半導体基板内に整流回路と集積回路とを有する半導体装置において，前記第１導電型半導体基板内に形成された第２導電型の第１のウエル領域と，前記第１のウエル領域内に形成された第１導電型の第２のウエル領域と，前記第２のウエル領域内に形成され当該第２のウエル領域とダイオードを構成する第２導電型のダイオード領域とを有し，複数の前記ダイオードにより前記整流回路が構成される。そして，正電位及び負電位に変化する入力電源端子が，第１の前記ダイオードの第２のウエル領域及び第１のウエル領域と，第２の前記ダイオードのダイオード領域とに接続され，さらに，前記第１のダイオードの第１のウエル領域の，前記集積回路が形成されている領域とは反対側の近傍に，前記半導体基板に接続され所定の電源に接続されて，前記入力電源端子が負電位の時に前記第１のウエル領域と半導体基板との間のＰＮ接合に電流を供給する電流供給端子を有する。

上記の第１の側面によれば，整流回路に接続される電源端子が負電位になった時に，電流供給端子から第１のウエル領域と半導体基板との間のＰＮ接合に電流を供給するので，集積回路が形成されている領域の半導体基板に電流ノイズが発生するのを抑制することができる。

上記の第１の側面において，より好ましい態様によれば，前記電流供給端子は，前記第１のダイオードの第１のウエル領域の周囲であって，前記集積回路が形成されている領域とは反対側に前記第１のウエル領域から第１の距離を隔てて配置された第１の電流供給端子領域と，前記集積回路が形成されている領域側に前記第１のウエル領域から前記第１の距離より長い第２の距離を隔てて配置されている第２の電流供給端子領域とを有する。

これらの好ましい態様によれば，電流供給端子から流れる電流は，集積回路形成領域とは反対側で主に流れるので，集積回路形成領域の半導体基板への電流ノイズは抑制される。

上記の第１の側面において，より好ましい態様によれば，前記電流供給端子は，前記第１のダイオードの第１のウエル領域の周囲を囲むように配置されていることを特徴とする。さらに，前記第１のダイオードの第１のウエル領域と前記集積回路領域との間であって，当該集積回路領域側に設けられた前記電流供給端子と前記集積回路領域との間に，前記半導体基板に接続され前記所定の電源に接続されたトラップ端子が設けられていることを特徴とする。また，前記半導体基板に接続され前記所定の電源に接続されたトラップ端子が，前記電流供給端子の周囲を囲むように設けられていることを特徴とする。

上記の好ましい態様において，さらに，前記第１のダイオードの第１のウエル領域と，前記第２の電流供給端子領域との間に，前記入力電源端子に接続される保護ダイオードが配置されていることを特徴とする。あるいは，前記第１のダイオードの第１のウエル領域と，前記集積回路領域側の電流供給端子領域との間に，前記入力電源端子に接続される保護ダイオードが配置されていることを特徴とする。

上記の目的を達成するために，本発明の第２の側面によれば，第１導電型半導体基板内に整流回路と集積回路とを有する半導体装置において，
前記第１導電型半導体基板内に形成された第２導電型の第１のウエル領域と，
前記第１のウエル領域内に形成された第１導電型の第２のウエル領域と，
前記第２のウエル領域内に形成され当該第２のウエル領域とダイオードを構成する第２導電型のダイオード領域とを有し，
１対の第１の前記ダイオードと１対の第２の前記ダイオードにより前記整流回路が構成され，
正電位及び負電位に変化する１対の電源端子が，それぞれ，前記第１のダイオードの第２のウエル領域及び第１のウエル領域と，前記第２の前記ダイオードのダイオード領域とに接続され，
さらに，前記１対の第１のダイオードの第１のウエル領域の近傍に，それぞれ，前記半導体基板に接続され所定の電源に接続されて，前記入力電源端子が負電位の時に前記第１のウエル領域と半導体基板との間のＰＮ接合に電流を供給する電流供給端子を有することを特徴とする。

本発明によれば，整流回路を構成するダイオードが形成されるウエル領域に基板電流が流れて，集積回路が形成される領域でノイズが発生することを抑制することができる。

以下，図面にしたがって本発明の実施の形態について説明する。但し，本発明の技術的範囲はこれらの実施の形態に限定されず，特許請求の範囲に記載された事項とその均等物まで及ぶものである。

図１は，本実施の形態における整流回路とその動作波形例を示す図である。図１（Ａ）の回路図に示すとおり，インダクタンスＬ１からなるアンテナの両端子ＰＷＲＰ，ＰＷＲＭは，外部からの交流磁界により発生する交播誘導電流を供給する入力電源端子であり，この１対の入力電源端子ＰＷＲＰ，ＰＷＲＭが，ダイオードＤ１〜Ｄ４からなる整流回路に接続されている。また，整流回路には，内部電源端子ＶＤＤＡとグランド端子ＧＮＤが接続され，それらの端子の間には平滑化コンデンサＣ１が設けられている。電源入力端子ＰＷＲＰが正極性，電源入力端子ＰＷＲＭが負極性になるときは，ダイオードＤ１とＤ４が導通して内部電源端子ＶＤＤＡの電位を上昇させ，逆に電源入力端子ＰＷＲＰが負極性，電源入力端子ＰＷＲＭが正極性になるときは，ダイオードＤ２，Ｄ３が導通して内部電源端子ＶＤＤＡの電位を上昇させる。

図１（Ｂ）の動作波形図に示されるとおり，入力電源端子ＰＷＲＰは正極性と負極性とに交互に変化し，入力電源端子ＰＷＲＭはその逆極性で変化する。そして，整流回路により生成される内部電源電圧ＶＤＤＡは，多少の脈流を伴うものの常に正の電圧に制御される。

図１（Ａ）には示されていないが，１対のアンテナ端子ＰＷＲＰ，ＰＷＲＭとの間には複数のダイオードを直列接続した保護ダイオード回路が設けられ，端子間に高い電圧が印加されたときに整流回路のダイオードが破壊されないようにしている。

図２は，整流回路の断面図である。図１（Ａ）には入力電力端子ＰＷＲＰが正極性の時の電流経路が破線で示され，図１（Ｂ）には入力電力端子ＰＷＲＰが負極性の時の電流経路が破線で示されている。両断面図は同じ構造であり，整流回路のダイオードＤ１とＤ２の構造が示されている。ダイオードＤ３，Ｄ４もこれと同じ構造である。

まず，Ｐ型の半導体基板１０はグランドＧＮＤに接続され，基板１０の表面には，Ｎ型の第１のウエル領域１２と，その中に形成されたＰ型の第２のウエル領域１４が形成されている。そして，第２のウエル領域１４内にはＮ型のダイオード領域１６とＰ型コンタクト領域１８とが形成され，Ｐ型の第２のウエル領域１４とＮ型のダイオード領域１６との間のＰＮ接合によりダイオードＤ１が構成される。第１のウエル領域１２にはＮ型コンタクト領域２０が設けられている。

同様に，基板１０の表面に，Ｎ型の第１のウエル領域２２と，その中に形成されたＰ型の第２のウエル領域２４が形成され，第２のウエル領域２４内にはＮ型のダイオード領域２６とＰ型コンタクト領域２８とが形成され，Ｐ型の第２のウエル領域２４とＮ型のダイオード領域２６との間のＰＮ接合によりダイオードＤ２が構成される。また，第１のウエル領域２２にはＮ型コンタクト領域３０が設けられている。

そして，ダイオードＤ１のダイオード領域１６は内部電源端子ＶＤＤＡに接続され，Ｎ型の第１のウエル領域１２とＰ型の第２のウエル領域１４とが入力電源端子ＰＷＲＰに接続されている。また，ダイオードＤ２のダイオード領域２６は内部電源端子ＶＤＤＡに接続され，Ｎ型第１ウエル領域２２とＰ型第２ウエル領域２４とがグランドＧＮＤに接続されている。

図１（Ａ）に示されるように，入力電源端子ＰＷＲＰが正極性になると，ダイオードＤ１が導通して破線のように入力電源端子ＰＷＲＰから内部電源端子ＶＤＤＡに電流が流れ，ダイオードＤ２は逆バイアスとなり非導通のままとなる。一方，図１（Ｂ）に示されるように，入力電源端子ＰＷＲＰが負極性になると，ダイオードＤ２が導通して破線のようにグランド端子ＧＮＤから入力電源端子ＰＷＲＰに電流が流れ，ダイオードＤ１は逆バイアスとなり非導通のままとなる。

ところが，Ｐ型半導体基板１０とＮ型第１のウエル領域１２との間のＰＮ接合からなる寄生ダイオードＰＤは，入力電源端子ＰＷＲＰの負極性により導通し，基板１０から第１のウエル領域１２及び入力電源端子ＰＷＲＰに電流Ｉｓｕｂが発生する。この寄生ダイオードＰＤは基板と第１のウエル領域との間の接合であるため，ダイオードＤ２よりも不純物濃度が低く，よって，寄生ダイオードＰＤの順方向電圧はダイオードＤ２よりも低く，ダイオードＤ２よりも先に寄生ダイオードＰＤが導通する。

整流回路構造において，ダイオードＤ１とＤ３が形成されたＰ型第２ウエル領域１４を基板１０から電気的に分離するために第１ウエル領域１２が形成され，第１，第２のウエル領域１２，１４間のＰＮ接合を順バイアスにしないために第１，第２ウエル領域１２，１４が同電位にされる。そして，両ウエル領域１２，１４に負電位になるアンテナ端子ＰＷＲＰ，ＰＷＲＭが接続されている。そのために，アンテナ端子が負電位になるときに第１ウエル領域１２と基板１０間の寄生ダイオードＰＤが順バイアスとなり上記の基板電流Ｉｓｕｂが発生する。

図３は，整流回路により発生する基板電流の影響を示す断面図である。この断面図では，Ｐ型半導体基板１０の表面にＰ型エピタキシャル層１０Ｅが形成され，そのエピタキシャル層１０ＥにダイオードＤ１とＤ２と，同じ半導体基板１０上に形成される集積回路用のＰ型ウエル領域４２とが形成されている。ダイオードＤ１，Ｄ２の位置は，図２とは左右逆になっている。

そして，入力電源端子ＰＷＲＰが負電位になったとき，グランド電位のＰ型基板１０及びエピタキシャル層１０ＥとＮ型第１ウエル領域１２との間のＰＮ接合からなる寄生ダイオードＰＤが順バイアスとなり，ダイオードＤ２よりも先に導通し，基板電流Ｉｓｕｂが発生する。この基板電流Ｉｓｕｂは，Ｐ型基板１０にグランド電位を供給するコンタクト４６及びコンタクト領域４４から供給されることになり，しかも，エピタキシャル層１０Ｅよりも比較的低抵抗のＰ型基板１０内にこの基板電流Ｉｓｕｂが主に流れる。このコンタクト４６及びコンタクト領域４４は，同じ基板内に形成される集積回路の領域４２に形成されているため，基板電流Ｉｓｕｂの発生は集積回路に基板電流ノイズを招き，集積回路（アナログ回路及び論理回路）の誤動作の原因となる。

図４は，整流回路により発生する基板電流を説明するための断面図である。この断面図には，ダイオードＤ１が形成されるウエル構造と，同じ基板内に形成される集積回路の領域のＰ型ウエル４２とが示されている。今仮に，Ｐ型エピタキシャル層１０Ｅの膜厚が５μｍとし，Ｎ型第１ウエル領域１２の深さが２μｍとする。この場合，エピタキシャル層１０Ｅと第１ウエル領域１２との間のＰＮ接合ＰＤに流れる電流拡散は，同じ抵抗値をもつＰ型エピタキシャル層１０Ｅ内を均等に拡がり，図中１００のように拡がる。そして，この面１００が低抵抗のＰ型基板１０に達すると，Ｐ型エピタキシャル層での広がりが激減し横方向の電流拡散は少なくなり，もっぱら低抵抗のＰ型基板１０内に電流拡散が拡がる。Ｐ型基板１０は低抵抗であるため，そこに電流拡散が拡がると，同じ基板内の集積回路領域まで達する基板電流となる。

図５は，本実施の形態の原理構成を示す断面図である。図４と同様に，ダイオードＤ１が形成されるウエル構造と，同じ基板内に形成される集積回路の領域のＰ型ウエル領域４２とが示されている。本実施の形態では，ダイオードＤ１が形成されるＮ型第１ウエル領域１２の近傍に，電流供給端子５４とそのＰ型コンタクト領域５２とを設ける。そして，この電流供給端子５４から入力電源端子ＰＷＲＰが負電位の時に寄生ダイオードＰＤに流れる電流Ｉｓｕｂ１を供給させる。この電流供給端子５４は，第１ウエル領域１２からエピタキシャル層１０Ｅの厚み５μｍより短い距離に設けることが望ましい。また，電流供給端子５４は，安定した電位を有するグランド電源ＧＮＤに接続される。このように第１ウエル領域１２のごく近傍に電流供給端子５４を設けることで，寄生ダイオードＰＤのＰＮ接合から拡がる電流拡散を図中１０２のように狭く抑えることができ，低抵抗のＰ型基板１０まで電流拡散が生じないようにすることができる。

さらに，Ｎ型第１ウエル領域１２と集積回路領域（Ｐ型ウエル領域４２）との間にも，トラップ端子５８とＰ型コンタクト領域５６とを設ける。このトラップ端子５８もグランド電源ＧＮＤに接続されている。そして，トラップ端子５８は，第１ウエル領域１２から電流供給端子５４よりも遠い距離離間して設けられ，且つ，第１ウエル領域１２と集積回路領域（Ｐ型ウエル領域４２）との間に設けられる。それにより，電流供給端子５４だけで電流供給が不十分の場合でも，トラップ端子５８から電流供給（Ｉｓｕｂ２）を補うことができ，集積回路領域４２への基板電流を抑制することができる。

したがって，第１のウエル領域１２に近接する電流供給端子５４からは多くの基板電流Ｉｓｕｂ１が流れ，トラップ端子５８からはそれより少ない基板電流Ｉｓｕｂ２が流れることが予測される。

電流供給端子５４を第１ウエル領域１２に対して集積回路領域４２とは反対側に設けてもよい。電流供給端子５４を集積回路領域４２とは反対側に設けて，比較的大きな基板電流Ｉｓｕｂ１を集積回路領域４２からより離れた位置に発生させることで，集積回路領域への基板電流によるノイズの影響をより確実に抑えることができる。また，第１ウエル領域１２の周囲に電流供給端子５４を設けても良い。その場合は，第１ウエル領域１２の寄生ダイオードＰＤに流れる電流を，周囲に囲まれた電流供給端子５４から供給して，基板電流によるノイズの発生を抑えることができる。

図６は，第１の実施の形態における半導体装置の断面図及び平面図である。断面図は，平面図中のＸ−Ｘの断面である。断面図には，Ｐ型基板１０上にＰ型エピタキシャル層１０Ｅが形成され，そのエピタキシャル層１０Ｅ内に整流回路のダイオードの第１ウエル領域１２と集積回路領域のＰ型ウエル領域４２とが形成されている。前述したのと同様に，Ｎ型第１ウエル領域１２内にはＰ型第２ウエル領域１４が形成され，その中にＮ型ダイオード領域１６が形成されている。なお，エピタキシャル層１０Ｅは基板１０と同じＰ型領域であり，両者合わせてＰ型基板と見なすことができる。

そして，断面図に示されるように，Ｎ型第１ウエル領域１２から距離Ｌ１を隔てて電流供給端子５４ＡとそのＰ型コンタクト領域５２Ａとが形成されている。また，Ｎ型第１ウエル領域１２から距離Ｌ２（＞Ｌ１）を隔てて電流供給端子５４ＢとそのＰ型コンタクト領域５２Ｂとが形成されている。この電流供給端子５４Ａ，５４Ｂは，Ｐ型コンタクト５２Ａ，５２Ｂに接続される金属層であり，平面図に示される斜線パターン領域が電流供給端子を構成する金属層パターンである。平面図に示されるように，電流供給端子は第１ウエル領域１２の周囲を囲むように形成されている。但し，電流供給端子５４Ａ，５４Ｂは，集積回路領域４２とは反対側で短い距離Ｌ１を隔てて配置され，集積回路領域４２と同じ側でそれより長い距離Ｌ２を隔てて配置されている。この短い距離Ｌ１は，例えばデザインルール上の最小距離にすることが望ましい。さらに，電流供給端子５４Ａはより大きな面積の金属層で構成されている。これにより，入力電源端子ＰＷＲＰが負電位の時に寄生ダイオードＰＤからＮ型コンタクト領域２０に流れる基板電流は，電流供給端子５４Ａ側からより大きな電流Ｉｓｕｂ１が流れ，電源供給端子５４Ｂ側からはそれより小さい電流Ｉｓｕｂ２が流れる。また，第１ウエル領域１２の上下に近接して配置された電流供給端子５４Ｃ，５４Ｄからも比較的大きな電流が流れる。

第１ウエル領域１２に対して，集積回路領域４２とは反対側の位置に，より近接して（距離Ｌ１）より大きな面積で電流供給端子５４Ａを形成することで，寄生ダイオードＰＤを流れる基板電流Ｉｓｕｂ１による集積回路領域４２への影響をより抑えることができる。

この実施の形態では，電流供給端子５４Ａ，５４Ｂ，５４Ｃ，５４Ｄに加えて，それと集積回路領域４２との間に，トラップ端子５８とそのＰ型コンタクト領域５６とが設けられる。このトラップ端子５８もＰ型コンタクト領域５６に接続される金属層である。このトラップ端子５８により，電流供給端子５４では不十分であった基板電流が供給され，集積回路領域４２に基板電流が拡がるのを抑制することができる。

図７は，第２の実施の形態における半導体装置の断面図及び平面図である。断面図は，平面図中のＸ−Ｘの断面である。断面図に示されている各領域，端子は，図６と同じである。この実施の形態において，図６に示された第１の実施の形態と異なるところは，Ｎ型第１ウエル領域１２の周囲に等距離離れて電流供給端子５４Ａ，５４Ｂが形成されていることと，電流供給端子５４Ａ，５４Ｂの周囲にトラップ端子５８Ａ，５８Ｂが形成されていることである。これらの端子は，いずれもグランド電源ＧＮＤに接続されている。

かかる構成により，入力電源端子ＰＷＲＰが負電位になったときに寄生ダイオードＰＤに流れる基板電流Ｉｓｕｂは，第１ウエル領域１２を囲む電流供給端子５４Ａ，５４Ｂからほぼ均等に流れる。さらに，その電流供給端子では不十分な場合には，それを囲むトラップ端子５８Ａ，５８Ｂからもほぼ均等に流れる。このように，寄生ダイオードＰＤが導通するときの電流を供給する端子領域を，第１ウエル領域１２を囲むように二重に設けることで，同じ基板内の集積回路領域への基板電流によるノイズの影響をできるだけ少なくすることができる。

図８は，第３の実施の形態における半導体装置の断面図及び平面図である。この断面図及び平面図は図６とほぼ同じである。異なるところは，電流供給端子５４Ａ，５４Ｂは，スイッチＳＷを介してグランド電源ＧＮＤに接続される構成が追加されていることだけである。このスイッチは，不正解析を防止するための内部スイッチである。この半導体装置に対して何らかの不正な解析により内蔵するメモリの情報を入手しようとされる場合に，温度センサ，周波数センサ，電圧センサなど何らかの感知手段によりそれが検出されると，内部スイッチＳＷが開放状態にされ，グランド電源ＧＮＤから切り離される。これにより，整流回路動作により発生する基板電流が電流供給端子５４から流れず集積回路領域４２に流れてノイズを発生させ，集積回路に誤動作を起こさせることになる。つまり，内部の整流動作による集積回路誤動作防止機能を停止させて，不正解析を防止するものである。

図９は，第４の実施の形態における半導体装置の平面図である。この例では，基板１０からなるチップ２００の全体レイアウトが示されている。チップ２００の上辺ＳＤ１に隣接して整流回路のダイオードＤ１〜Ｄ４と保護ダイオードＤＸとが設けられる整流回路領域２０２が配置され，チップ２００の下辺ＳＤ２に隣接して論理回路やアナログ回路さらにメモリ回路などを含む集積回路領域２０４が配置される。この集積回路領域２０４は，図６〜８で示した集積回路領域４２と同じである。

整流回路領域２２には，整流回路ブリッジを構成するダイオードＤ１とＤ２とが隣接して配置され，さらにダイオードＤ３とＤ４とが隣接して配置されている。さらに，ダイオードＤ１，Ｄ２の周りに保護ダイオードＤＸが配置され，ダイオードＤ３，Ｄ４の周りにも保護ダイオードＤＸが配置されている。特に，ダイオードＤ１と集積回路領域２０４との間には保護ダイオードＤＸが配置され，同様にダイオードＤ３と集積回路領域２０４との間にも保護ダイオードＤＸが配置されている。そして，整流回路領域２０２を囲むように電流供給端子５４Ａ，５４Ｂが形成され，電流供給端子５４Ｂと集積回路領域２０２との間にはトラップ端子５８が形成されている。また，電流供給端子５４Ｃは，ダイオードＤ１，Ｄ３に近接してそれらの間の領域に配置されている。

つまり，図９のノイズ源となるダイオードＤ１，Ｄ３と，電流供給端子５４Ａ，５４Ｂ，５４Ｃ及びトラップ端子５８と，集積回路領域２０４との位置関係は，図６に示した第１の実施の形態と同じである。ダイオードＤ１，Ｄ３に近接して第１の電流供給端子５４Ａ，第３の電流供給端子５４Ｃが配置され，ダイオードＤ１，Ｄ３から距離Ｌ２だけ離間して第２の電流供給端子５４Ｂが配置されている。しかも，第１の電流供給端子５４Ａは，チップ２００の上辺に沿って配置され，整流回路領域２０２に対して集積回路領域２０２とは反対側に配置されている。そして，ダイオードＤ１，Ｄ３と第２の電流供給端子５４Ｂとの間のスペースには，保護ダイオードＤＸが配置されている。また，領域５５は，金属層は形成されているもののＰ型基板とのコンタクトは設けられていない。したがって，領域５５の金属層からは寄生ダイオードへの電流供給はない。

このレイアウトによれば，第１に寄生ダイオードが導通する時の基板電流は，主に，チップ２００の上辺ＳＤ１に沿って配置された第１の電流供給端子５４Ａから供給される。よって，そのチップ２００の上辺ＳＤ１と対向する下辺ＳＤ２側に配置されている集積回路領域２０４に対して基板電流によるノイズの影響を極めて小さくすることができる。また，領域５５のように基板へのコンタクトのない領域を設けることで，基板電流は，チップの上辺ＳＤ１に沿った第１の電流供給端子５４Ａに集中して流れる。そして，距離Ｌ２の離間に伴って生成されるスペースに保護ダイオードＤＸを配置することで，スペース効率を高めることができる。さらに，第２の電流供給端子５４Ｂと，トラップ端子５８とにより，第１の電流供給端子５４Ａで回収できなかった基板電流を回収することができ，集積回路領域２０４への基板電流ノイズをさらに少なくすることができる。

図９に示されるとおり，整流回路を構成するダイオードＤ１，Ｄ４をチップの上辺ＳＤ１に近接して配置し，そのダイオードと上辺ＳＤ１との間にダイオードと最小距離隔てて第１の電流供給端子５４Ａを配置し，入力電源端子が負電位になるときに流れる基板電流をチップ上辺ＳＤ１側の電流供給端子５４Ａから主に供給する。それにより，ダイオードを有する整流回路領域２０２とは反対側に配置された集積回路領域２０４への基板電流の発生を抑制し，基板電流によるノイズ及びそれによる誤動作を回避することができる。

図１０は，第５の実施の形態における半導体装置の平面図である。このレイアウトにおいて，図９の第４の実施の形態と異なるところは，第２の電流供給端子５４Ｂとトラップ端子５８とが共通の金属層で構成されている点である。それ以外は図９と同じである。このように，第２の電流供給端子５４Ｂとトラップ端子５８とを共通化して大面積の金属パターンで構成しても良い。この場合も，ダイオードＤ１，Ｄ３に最も近接した第１の電流供給端子５４Ａから主に基板電流が供給される。

図１１は，第６の実施の形態における半導体装置の平面図である。このレイアウトにおいて，図１０の第５の実施の形態と異なるところは，領域５５にも第３の電流供給端子５４Ｃの基板コンタクトを有する金属層が形成されている点である。それ以外は図１０と同じである。このように，第３の電流供給端子５４Ｃを拡張することで，ダイオードＤ１，Ｄ３のＮ型第１ウエル領域から流れる電流をチップ上辺ＳＤ１に近接する領域から十分に供給することができる。

以上の実施の形態をまとめると，次の付記のとおりである。

（付記１）第１導電型半導体基板内に整流回路と集積回路とを有する半導体装置において，
前記第１導電型半導体基板(10,10E)内に形成された第２導電型の第１のウエル領域(12)と，
前記第１のウエル領域内に形成された第１導電型の第２のウエル領域(14)と，
前記第２のウエル領域内に形成され当該第２のウエル領域とダイオードを構成する第２導電型のダイオード領域(16)とを有し，
複数の前記ダイオードにより前記整流回路が構成され，
正電位及び負電位に変化する入力電源端子(PWRP)が，第１の前記ダイオードの第２のウエル領域(14)及び第１のウエル領域(12)と，第２の前記ダイオードのダイオード領域(26)とに接続され，
さらに，前記第１のダイオードの第１のウエル領域(12)の，前記集積回路が形成されている領域とは反対側の近傍に，前記半導体基板(10)に接続され所定の電源に接続されて，前記入力電源端子が負電位の時に前記第１のウエル領域と半導体基板との間のＰＮ接合(PD)に電流を供給する電流供給端子(54)を有することを特徴とする半導体装置。

（付記２）付記１において，
前記電流供給端子は，前記第１のダイオードの第１のウエル領域の周囲であって，前記集積回路が形成されている領域とは反対側に前記第１のウエル領域から第１の距離を隔てて配置された第１の電流供給端子領域(54A)と，前記集積回路が形成されている領域側に前記第１のウエル領域から前記第１の距離より長い第２の距離を隔てて配置されている第２の電流供給端子領域(54B)とを有することを特徴とする半導体装置。

（付記３）付記１において，
前記電流供給端子は，前記第１のダイオードの第１のウエル領域の周囲を囲むように配置されていることを特徴とする半導体装置。

（付記４）付記２または３において，
更に，前記第１のダイオードの第１のウエル領域と前記集積回路領域との間であって，当該集積回路領域側に設けられた前記電流供給端子と前記集積回路領域との間に，前記半導体基板に接続され前記所定の電源に接続されたトラップ端子(58)が設けられていることを特徴とする半導体装置。

（付記５）付記３において，
前記半導体基板に接続され前記所定の電源に接続されたトラップ端子が，前記電流供給端子の周囲を囲むように設けられていることを特徴とする半導体装置。

（付記６）付記２において，
前記第１のダイオードの第１のウエル領域と，前記第２の電流供給端子領域との間に，前記入力電源端子に接続される保護ダイオードが配置されていることを特徴とする半導体装置。

（付記７）付記３において，
前記第１のダイオードの第１のウエル領域と，前記集積回路領域側の電流供給端子領域との間に，前記入力電源端子に接続される保護ダイオードが配置されていることを特徴とする半導体装置。

（付記８）付記１において，
前記電流供給端子と前記所定の電源との間にスイッチが設けられ，通常動作と異なる状態が検出された時に当該スイッチが開放状態にされることを特徴とする半導体装置。

（付記９）付記１において，
前記整流回路は，１対の前記第１のダイオード(D1,D3)と１対の第２のダイオード(D2,D4)とがブリッジ接続され，１対の前記入力電源端子が前記第１のダイオードと第２のダイオードとの接続点にそれぞれ接続されて構成されていることを特徴とする半導体装置。

（付記１０）第１導電型半導体基板内に整流回路と集積回路とを有する半導体装置において，
前記第１導電型半導体基板内に形成された第２導電型の第１のウエル領域と，
前記第１のウエル領域内に形成された第１導電型の第２のウエル領域と，
前記第２のウエル領域内に形成され当該第２のウエル領域とダイオードを構成する第２導電型のダイオード領域とを有し，
１対の第１の前記ダイオードと１対の第２の前記ダイオードにより前記整流回路が構成され，
正電位及び負電位に変化する１対の電源端子が，それぞれ，前記第１のダイオードの第２のウエル領域及び第１のウエル領域と，前記第２の前記ダイオードのダイオード領域とに接続され，
さらに，前記１対の第１のダイオードの第１のウエル領域の近傍に，それぞれ，前記半導体基板に接続され所定の電源に接続されて，前記入力電源端子が負電位の時に前記第１のウエル領域と半導体基板との間のＰＮ接合に電流を供給する電流供給端子を有することを特徴とする半導体装置。

（付記１１）付記１０において，
前記電流供給端子は，前記第１のダイオードの第１のウエル領域の近傍であって，前記集積回路が形成されている領域とは反対側の近傍に設けられていることを特徴とする半導体装置。

（付記１２）付記１０において，
前記電流供給端子は，前記第１のダイオードの第１のウエル領域の周囲であって，前記集積回路が形成されている領域とは反対側に前記第１のウエル領域から第１の距離を隔てて配置され，前記集積回路が形成されている領域側に前記第１のウエル領域から前記第１の距離より長い第２の距離を隔てて配置されていることを特徴とする半導体装置。

（付記１３）付記１０において，
前記電流供給端子は，前記第１のダイオードの第１のウエル領域の周囲を囲むように配置されていることを特徴とする半導体装置。

（付記１４）付記１０において，
前記整流回路を構成するダイオードが設けられた第１及び第２のウエル領域は，チップの第１の辺に近接して配置され，当該チップの第１の辺と対向する第２の辺側に前記集積回路が配置され，
前記電流供給端子が，前記第１の辺と前記整流回路のダイオード配置領域との間と，前記集積回路が配置された領域と前記整流回路のダイオード配置領域との間とにそれぞれ設けられていることを特徴とする半導体装置。

本実施の形態における整流回路とその動作波形例を示す図である。整流回路の断面図である。整流回路により発生する基板電流の影響を示す断面図である。整流回路により発生する基板電流を説明するための断面図である。本実施の形態の原理構成を示す断面図である。第１の実施の形態における半導体装置の断面図及び平面図である。第２の実施の形態における半導体装置の断面図及び平面図である。第３の実施の形態における半導体装置の断面図及び平面図である。第４の実施の形態における半導体装置の平面図である。第５の実施の形態における半導体装置の平面図である。第６の実施の形態における半導体装置の平面図である。

符号の説明

１０，１０Ｅ:Ｐ型半導体基板１２，２２：Ｎ型第１ウエル領域
１４，２４：Ｐ型第２ウエル領域１６，２６：ダイオード領域
ＰＷＲＰ．ＰＷＲＭ：入力電源端子（アンテナ端子）
５４Ａ：第１の電流供給端子５４Ｂ：第２の電流供給端子
５８：トラップ端子
４２，２０２：集積回路領域（Ｐウエル領域）

Claims

第１導電型の半導体基板上に整流回路と集積回路とを有する半導体装置において，
前記半導体基板上の該半導体基板の抵抗よりも高い抵抗を有する第１導電型の半導体層と，
前記半導体層に形成された第２導電型の第１のウエル領域と，
前記第１のウエル領域内に形成された第１導電型の第２のウエル領域と，
前記第２のウエル領域内に形成され当該第２のウエル領域とダイオードを構成する第２導電型のダイオード領域とを有し，
複数の前記ダイオードにより前記整流回路が構成され，
正電位及び負電位に変化する入力電源端子が，第１の前記ダイオードの第２のウエル領域及び第１のウエル領域と，第２の前記ダイオードのダイオード領域とに接続され，
さらに，前記第１のダイオードの第１のウエル領域から前記半導体層の厚みより短い距離を隔てて配置され，前記半導体基板に接続され所定の電源に接続されて，前記第１のウエル領域と前記半導体層との間のＰＮ接合が順バイアスになる電位に前記入力電源端子の電位がなる時に、前記ＰＮ接合に電流を供給する電流供給端子を有することを特徴とする半導体装置。
請求項１において，
前記電流供給端子は，前記第１のダイオードの第１のウエル領域の周囲であって，前記集積回路が形成されている領域とは反対側に前記第１のウエル領域から第１の距離を隔てて配置された第１の電流供給端子領域と，前記集積回路が形成されている領域側に前記第１のウエル領域から前記第１の距離より長い第２の距離を隔てて配置されている第２の電流供給端子領域とを有することを特徴とする半導体装置。
請求項１において，
前記電流供給端子は，前記第１のダイオードの第１のウエル領域の周囲を囲むように配置されていることを特徴とする半導体装置。
請求項３において，
前記半導体基板に接続され前記所定の電源に接続されたトラップ端子が，前記電流供給端子の周囲を囲むように設けられていることを特徴とする半導体装置。
請求項２または３において，
更に，前記第１のダイオードの第１のウエル領域と前記集積回路領域との間であって，当該集積回路領域側に設けられた前記電流供給端子と前記集積回路領域との間に，前記半導体基板に接続され前記所定の電源に接続されたトラップ端子が設けられていることを特徴とする半導体装置。
請求項２において，
前記第１のダイオードの第１のウエル領域と，前記第２の電流供給端子領域との間に，前記入力電源端子に接続される保護ダイオードが配置されていることを特徴とする半導体装置。
請求項１において，
前記電流供給端子と前記所定の電源との間にスイッチが設けられ，通常動作と異なる状態が検出された時に当該スイッチが開放状態にされることを特徴とする半導体装置。
第１導電型の半導体基板上に整流回路と集積回路とを有する半導体装置において，
前記半導体基板上の該半導体基板の抵抗よりも高い抵抗を有する第１導電型の半導体層と，
前記半導体基板に形成された第２導電型の第１のウエル領域と，
前記第１のウエル領域内に形成された第１導電型の第２のウエル領域と，
前記第２のウエル領域内に形成され当該第２のウエル領域とダイオードを構成する第２導電型のダイオード領域とを有し，
１対の第１の前記ダイオードと１対の第２の前記ダイオードにより前記整流回路が構成され，
正電位及び負電位に変化する１対の電源端子が，それぞれ，前記第１のダイオードの第２のウエル領域及び第１のウエル領域と，前記第２の前記ダイオードのダイオード領域とに接続され，
さらに，前記１対の第１のダイオードの第１のウエル領域から前記半導体層の厚みより短い距離を隔てて配置され，それぞれ，前記半導体基板に接続され所定の電源に接続されて，前記第１のウエル領域と前記半導体層との間のＰＮ接合が順バイアスになる電位に前記入力電源端子がなる時に、前記ＰＮに電流を供給する電流供給端子を有することを特徴とする半導体装置。
請求項８において，
前記電流供給端子は，前記第１のダイオードの第１のウエル領域の周囲であって，前記集積回路が形成されている領域とは反対側に前記第１のウエル領域から第１の距離を隔てて配置され，前記集積回路が形成されている領域側に前記第１のウエル領域から前記第１の距離より長い第２の距離を隔てて配置されていることを特徴とする半導体装置。
請求項１または８において，
前記整流回路を構成するダイオードが設けられた第１及び第２のウエル領域は，チップの第１の辺に近接して配置され，当該チップの第１の辺と対向する第２の辺側に前記集積回路が配置され，
前記電流供給端子が，前記第１の辺と前記整流回路のダイオード配置領域との間と，前記集積回路が配置された領域と前記整流回路のダイオード配置領域との間とにそれぞれ設けられていることを特徴とする半導体装置。
請求項１または８において，
前記第１の導電型がｐ型で且つ前記第２の導電型がｎ型であることを特徴とする半導体装置。
請求項２において，
前記第１の電流供給端子領域が、前記第２の電流供給端子領域より大きいことを特徴とする半導体装置。
請求項９において，
前記電流供給端子の前記反対側の領域が, 前記電流供給端子の前記領域側の領域より大きいことを特徴とする半導体装置。