JP2006313880A - 静電気放電回路及びこれを有する集積回路 - Google Patents

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Abstract

【課題】低いトリガ電圧を有する静電気放電保護回路を提供する。
【解決手段】静電気放電保護回路は、２つのノード間に連結され、ＥＳＤイベントが発生する時、第１トランジスタをターンオンさせる連結負荷と、アバランシェ降伏による電流を発生させる第２トランジスタとを含み、アバランシェ降伏による電流によってラッチアップ電流が発生する。
【選択図】 図３

Description

本発明は、集積回路のように敏感な電気装置のための保護分野に係り、より詳細には、静電気放電状況のような過度電圧防止分野に関する。
半導体技術が発展すると共に、集積回路の集積度が大幅増加している。集積回路の集積度が増加するほど、集積回路を静電気放電（ＥｌｅｃｔｒｏＳｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ；以下、「ＥＳＤ」と称する）から保護する必要性がより増加されている。
静電気放電保護回路の一つとして、ＧＧＭＯＳ（Ｇａｔｅ Ｇｒｏｕｎｄｅｄ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）が使用された。ＧＧＭＯＳは、保護対象集積回路に電源を供給するＶｄｄ端子にドレイン端子が連結され、保護対象集積回路を接地させるＶｓｓ端子にソース端子が連結され、ゲートとソースとが連結されたＭＯＳで実現される。
Ｖｄｄ端子とＶｓｓ端子との間のＭＯＳは、逆方向バイアスされたダイオードのような動作をするので、保護対象集積回路に通常の電源が供給される場合には、ターンオフ状態になる。しかし、Ｖｓｓ端子の電圧がＶｄｄ端子の電圧より急に高くなる場合に、ＭＯＳはターンオンされ、Ｖｓｓ端子の正電荷（或いは、Ｖｄｄ端子の負電荷）をＶｄｄ端子（或いは、Ｖｓｓ端子）に排出させることにより、集積回路を保護する。
Ｖｄｄ端子の電圧が急に高くなるか、Ｖｓｓ電圧が急に低くなる場合に、大きい逆方向バイアス電圧によってＭＯＳはブレイクダウンされ、Ｖｄｄ端子の正電荷（又は、端子の負電荷）はＶｓｓ端子（又は、Ｖｄｄ端子）に排出される。ＧＧＭＯＳ静電気放電保護回路は、低いトリガ電圧を有するが、基本的にＭＯＳの動作特性に従うので、静電気放電の効率が高くはない。
一方、より効率的な静電気放電のための保護装置として、サイリスタ又はシリコン制御整流器（以下、「ＳＣＲ」と称する）が考案された。しかし、初期ＳＣＲは、高いトリガ電圧を有していて、トリガ電圧以下の電圧で動作されないという問題点があった。このようなＳＣＲの高いトリガ電圧を低くしたＬＶＴＳＣＲ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｔｒｉｇｇｅｒ ＳＣＲ）についての研究があり、特許文献１にはＬＶＴＳＣＲが開示されている。これについては、図１及び図２を参照して説明する。
米国特許６，９３９，６１６号
図１は従来の静電気放電保護装置の断面図で、図２は図１の静電気放電保護装置の等価回路図である。
図１を参照すると、静電気放電保護回路３１は、Ｐタイプで低くドーピングされた基板３０内に形成される。Ｎタイプで低くドーピングされたＮ−ウェル３２が基板３０内に形成され、Ｎタイプで高くドーピングされた領域３４とＰタイプで高くドーピングされた領域３６とがＮ−ウェル３２内に形成される。２つの領域３４、３６は、静電気放電保護回路３１を含む集積回路のパッド３８と連結される。Ｎタイプで高くドーピングされた領域４２は、Ｎ−ウェル３２と基板３０との間にかけて形成される。抵抗４４の一端側はパッド３８と連結され、他端側はＮタイプで高くドーピングされた領域４２と連結される。Ｐタイプで高くドーピングされた領域４０は、Ｎ−ウェル３２の側面から遠く離れており、接地又は基準電位に連結される。
図１及び図２を参照すると、トランジスタ５２は、領域３６によって提供されるエミッタ、領域３２によって提供されるベース、及び領域３０によって提供されるコレクタを有するように形成される。トランジスタ５４は、領域３２によって提供されるコレクタ、基板３０によって提供されるベース、及び領域４０によって提供されるエミッタを有するように形成される。トランジスタ６０は、領域４２によって提供されるコレクタ、基板３０によって提供されるベース、及び領域４０によって提供されるエミッタを有するように形成される。
抵抗５６は、Ｎタイプで高くドーピングされた領域３４からＰタイプで高くドーピングされた領域３６の境界に沿って延長された低くドーピングされたＮ−ウェル３２の抵抗特性によって提供される。抵抗５８は、基板３０から接地への連結点（図示せず）間の基板３０の抵抗によって提供される。抵抗４６は、Ｎタイプで低くドーピングされたＮ−ウェル３２の抵抗特性によって提供される。抵抗４４は、トランジスタ５２のエミッタとトランジスタ６０のコレクタとを連結する。
トランジスタ６０は、低いアバランシェ臨界トリガトランジスタとして機能する。Ｎ＋でドーピングされた領域４２とＰタイプでドーピングされた基板４０との間の急な接合のために、トランジスタ６０はトランジスタ５４より低い電圧でアバランシェ条件に到達する。トランジスタ６０が導電されると、トランジスタ６０はトランジスタ５４のベースにバイアス電流を供給し、トランジスタ５４はトランジスタ５２にベース電流を供給してトランジスタ５２をターンオンさせる。従って、静電気放電保護回路３１は、抵抗５６及び抵抗５８を介して流れる電流がトランジスタ５２、５４のためのバイアス電圧降下を供給するに足りないまで導電される。
このようなＬＶＴＳＣＲは、少ない面積で多くの電流を排出させることができる初期ＳＣＲの特性を有しているのみならず、初期ＳＣＲに対して低いトリガ電圧でも動作することができる長所を有する。このような長所にもかかわらず、ＬＶＴＳＣＲには次のような限界点もある。
ＬＶＴＳＣＲは、使用中に電気過負荷（Ｅｌｅｃｔｒｉｃａｌ Ｏｖｅｒ Ｓｔｒｅｓｓ；以下、「ＥＯＳ」と称する）、即ち、高電圧パルスが発生する場合に、ラッチアップが発生する虞がある。従って、ＬＶＴＳＣＲを設計する場合には、ＥＯＳ性サージによってラッチアップが発生することを防止する手段を必要とする。又、ＬＶＴＳＣＲは、Ｎ−ウェル３２の角に図１の領域４２のようなＮ＋又はＰ＋タップを挿入する追加工程を必要とする。このような追加工程は、集積回路生産コストを上昇させる要因になる。その他、領域４２の付近に電界が集中し、温度が上昇するという問題点が発生する虞もある。
前述したように、従来の静電気放電保護回路は一定の限界を有している。従って、従来のＬＶＴＳＣＲのように、低いトリガ電圧でも動作し、高い効率を有しながらも、ＥＯＳ性サージに強く、追加工程を最小化することができる静電気放電保護回路を必要とする。
本発明は、前記課題を解決するためのもので、低いトリガ電圧で動作し、又、ラッチアップに対する強い特性を有する静電気放電保護回路を提供することを目的とする。
又、本発明は、低いトリガ電圧で動作し、又、ラッチアップに対する強い特性を有する静電気放電保護回路を含む集積回路を提供することも目的とする。
前記のような目的を達成するための本発明の一実施例による第１ノード及び第２ノード間を連結する静電気放電保護装置は、第１導電型の第１不純物で低くドーピングされた基板と、基板内の第１表面位置に形成されている第２導電型の第２不純物で低くドーピングされた第１領域と、第１領域内の第２表面位置に形成されており、第１ノードと連結された第２導電型の第３不純物で高くドーピングされた第２領域と、第１領域内の第３表面位置に第２領域と離れて形成されている第１導電型の第４不純物で高くドーピングされた第３領域と、第１領域内の第４表面位置に第３領域と離れて形成されており、第１ノードと連結された第１導電型の第４不純物で高くドーピングされた第４領域と、基板内の第５表面位置に第１領域と離れて形成されており、第２ノードと連結された第２導電型の第５不純物で高くドーピングされた第５領域と、基板内の第６表面位置に第５領域と離れて形成されており、第３領域と連結された第２導電型の第５不純物で高くドーピングされた第６領域と、基板内の第７表面位置に第６領域と離れて形成されており、第２ノードと連結された第１導電型の第６不純物で高くドーピングされた第７領域と、第３領域と第４領域との間に位置して、基板表面上に形成された第１絶縁層と、第５領域と第６領域との間に位置して、基板表面上に形成された第２絶縁層と、第１絶縁層上に形成された第１ゲートと、第２絶縁層上に形成され、第１ゲートと連結された第２ゲートと、第１端子は第１ノードと連結され、第２端子は第１ゲートと連結された連結負荷と、を含む。
前記のような目的を達成するための本発明の他の実施例による第１ノード及び第２ノード間を連結する静電気放電保護装置は、第１導電型の第１不純物で低くドーピングされた基板と、基板内の第１表面位置に形成されている第２導電型の第２不純物で低くドーピングされた第１領域と、第１領域内の第２表面位置に形成されており、第１ノードと連結された第２導電型の第３不純物で高くドーピングされた第２領域と、第１領域内の第３表面位置に第２領域と離れて形成されている第１導電型の第４不純物で高くドーピングされた第３領域と、第１領域内の第４表面位置に第３領域と離れて形成されており、第１ノードと連結された第１導電型の第４不純物で高くドーピングされた第４領域と、基板内の第５表面位置に第１領域と離れて形成されており、第２ノードと連結された第２導電型の第５不純物で高くドーピングされた第５領域と、基板内の第６表面位置に第５領域と離れて形成されており、第３領域と連結された第２導電型の第５不純物で高くドーピングされた第６領域と、基板内の第７表面位置に第６領域と離れて形成されており、第２ノードと連結された第１導電型の第６不純物で高くドーピングされた第７領域と、第３領域と第４領域との間に位置して、基板表面上に形成された第１絶縁層と、第５領域と第６領域との間に位置して、基板表面上に形成された第２絶縁層と、第１絶縁層上に形成された第１ゲートと、第２絶縁層上に形成され、第１ゲートと連結された第２ゲートと、第１端子は第２ノードと連結され、第２端子は第１ゲートと連結された連結負荷と、を含む。
前記のような目的を達成するための本発明の更に他の実施例による集積回路は、保護対象回路と、保護対象回路の一つの端子と連結された第１ノードと、保護対象回路の他の端子と連結された第２ノードと、第１導電型の第１不純物で低くドーピングされた基板と、基板内の第１表面位置に形成されている第２導電型の第２不純物で低くドーピングされた第１領域と、第１領域内の第２表面位置に形成されており、第１ノードと連結された第２導電型の第３不純物で高くドーピングされた第２領域と、第１領域内の第３表面位置に第２領域と離れて形成されている第１導電型の第４不純物で高くドーピングされた第３領域と、第１領域内の第４表面位置に第３領域と離れて形成されており、第１ノードと連結された第１導電型の第４不純物で高くドーピングされた第４領域と、基板内の第５表面位置に第１領域と離れて形成されており、第２ノードと連結された第２導電型の第５不純物で高くドーピングされた第５領域と、基板内の第６表面位置に第５領域と離れて形成されており、第３領域と連結された第２導電型の第５不純物で高くドーピングされた第６領域と、基板内の第７表面位置に第６領域と離れて形成されており、第２ノードと連結された第１導電型の第６不純物で高くドーピングされた第７領域と、第３領域と第４領域との間に位置して、基板表面上に形成された第１絶縁層と、第５領域と第６領域との間に位置して、基板表面上に形成された第２絶縁層と、第１絶縁層上に形成された第１ゲートと、第２絶縁層上に形成され、第１ゲートと連結された第２ゲートと、第１端子は第１ノードと連結され、第２端子は第１ゲートと連結された連結負荷と、を含む。
前記のような目的を達成するための本発明の更に他の実施例による集積回路は、保護対象回路と、保護対象回路の一つの端子と連結された第１ノードと、保護対象回路の他の端子と連結された第２ノードと、第１導電型の第１不純物で低くドーピングされた基板と、基板内の第１表面位置に形成されている第２導電型の第２不純物で低くドーピングされた第１領域と、第１領域内の第２表面位置に形成されており、第１ノードと連結された第２導電型の第３不純物で高くドーピングされた第２領域と、第１領域内の第３表面位置に第２領域と離れて形成されている第１導電型の第４不純物で高くドーピングされた第３領域と、第１領域内の第４表面位置に第３領域と離れて形成されており、第１ノードと連結された第１導電型の第４不純物で高くドーピングされた第４領域と、基板内の第５表面位置に第１領域と離れて形成されており、第２ノードと連結された第２導電型の第５不純物で高くドーピングされた第５領域と、基板内の第６表面位置に第５領域と離れて形成されており、第３領域と連結された第２導電型の第５不純物で高くドーピングされた第６領域と、基板内の第７表面位置に第６領域と離れて形成されており、第２ノードと連結された第１導電型の第６不純物で高くドーピングされた第７領域と、第３領域と第４領域との間に位置して、基板表面上に形成された第１絶縁層と、第５領域と第６領域との間に位置して、基板表面上に形成された第２絶縁層と、第１絶縁層上に形成された第１ゲートと、第２絶縁層上に形成され、第１ゲートと連結された第２ゲートと、第１端子は第２ノードと連結され、第２端子は第１ゲートと連結された連結負荷と、を含む。
前記のような目的を達成するための本発明の更に他の実施例による第１ノード及び第２ノード間を連結する静電気放電保護回路は、第１ノードとソースとが連結され、第１タイプを有する第１トランジスタと、第２ノードとソースとが連結され、ドレインが第１トランジスタのドレインと連結され、ゲートが第１トランジスタのゲートと連結され、第２タイプを有する第２トランジスタと、第１端子が第１ノードと連結され、第２端子は第１トランジスタのゲートと連結された連結負荷と、を含む。
前記のような目的を達成するための本発明の更に他の実施例による第１ノード及び第２ノード間を連結する静電気放電保護装置は、第１ノードとソースとが連結され、第１タイプを有する第１トランジスタと、第２ノードとソースとが連結され、ドレインが第１トランジスタのドレインと連結され、ゲートが第１トランジスタのゲートと連結され、第２タイプを有する第２トランジスタと、第１端子が第２ノードと連結され、第２端子は第１トランジスタのゲートと連結された連結負荷と、を含む。
前記のような目的を達成するための本発明の更に他の実施例による集積回路は、保護対象回路と、保護対象回路の一つの端子と連結された第１ノードと、保護対象回路の他の端子と連結された第２ノードと、第１ノードとソースとが連結され、第１タイプを有する第１トランジスタと、第２ノードとソースとが連結され、ドレインが第１トランジスタのドレインと連結され、ゲートが第１トランジスタのゲートと連結され、第２タイプを有する第２トランジスタと、第１端子が第１ノードと連結され、第２端子は第１トランジスタのゲートと連結された連結負荷と、を含む。
前記のような目的を達成するための本発明の更に他の実施例による集積回路は、保護対象回路と、保護対象回路の一つの端子と連結された第１ノードと、保護対象回路の他の端子と連結された第２ノードと、第１ノードとソースとが連結され、第１タイプを有する第１トランジスタと、第２ノードとソースとが連結され、ドレインが第１トランジスタのドレインと連結され、ゲートが第１トランジスタのゲートと連結され、第２タイプを有する第２トランジスタと、第１端子が第２ノードと連結され、第２端子は第１トランジスタのゲートと連結された連結負荷と、を含む。
以下、本発明の好ましい実施例による電圧制御発振器を添付図面を参照して詳細に説明する。
図３は、本発明の一実施例による静電気放電保護回路の回路図である。
静電気放電保護回路は、第１ノード３４０と第２ノード３５０とを連結し、連結負荷３１０と２つのトランジスタ３２０、３３０とを含む。
第１ノード３４０と第２ノード３５０とは、静電気に損傷されやすいメモリ回路、マイクロプロセッサ、ロジック回路等のような集積回路に電源を供給するＶｄｄパッドやＶｓｓパッドでも良く、データ入出力パッドでも良い。
第１トランジスタ３２０と第２トランジスタ３３０とは、ＣＭＯＳインバータ構造で連結される。即ち、第１トランジスタ３２０のソース３２２は第１ノード３４０に連結され、第２トランジスタ３３０のソース３３３は第２ノード３５０に連結される。第１トランジスタ３２０及び第２トランジスタ３３０のドレイン３２３、３３２は互いに連結され、第１トランジスタ３２０及び第２トランジスタ３３０のゲート３２１、３３１も互いに連結される。
連結負荷３１０は、第１及び第２トランジスタ３２０、３３０のゲート３２１、３３１の連結ノード３６０に第１ノード３４０の電圧を伝達する。連結負荷３１０は抵抗で構成することもできるが、ＭＯＳトランジスタで実現する場合に、ＣＤＭ（Ｃｈａｒｇｅ Ｄｅｖｉｃｅ Ｍｏｄｅｌ）特性が良くなる。図３に図示された連結負荷３１０は、ソース３１２が第１ノード３４０に連結され、ゲート３１１及びドレイン３１３が第１及び第２トランジスタ３２０、３３０のゲート３２１、３３１と連結されたＰＭＯＳトランジスタである。
図３の静電気放電保護回路の動作を説明するために、便宜上、第１ノード３４０と第２ノード３５０とをそれぞれ集積回路に電源を供給するＶｄｄパッドとＶｓｓパッドと仮定する。
第１ノード３４０と第２ノード３５０とにそれぞれ通常的なＶｄｄとＶｓｓとが入力される場合に、連結負荷３１０は第１連結ノード３６０をハイ状態にプルアップさせる。連結ノード３６０がハイ状態にプルアップされると、第１トランジスタ３２０はターンオフされ、第２トランジスタ３３０はターンオンされる。従って、第２連結ノード３７０はロー状態になる。第１トランジスタ３２０がターンオフ状態であるので、第１ノード３４０と第２ノード３５０との間にはチャンネルが生じない。即ち、正常的な電源が第１ノード３４０と第２ノード３５０とに供給される時、静電気放電保護回路は動作しない。
一方、第１ノード３４０に過電圧が入力されると、連結負荷３１０を介して第１連結ノード３６０はハイ状態になる。第１連結ノード３６０がハイ状態であると、第２トランジスタ３３０はターンオンされ、第２連結ノード３７０はロー状態になる。この場合、第１トランジスタ３２０のソース３２２とドレイン３２３との間に高い電圧が印加され、その結果、アバランシェ降伏が発生する。一方、第１及び第２トランジスタ３２０、３３０を図３に示すようにＣＭＯＳインバータ構造で基板上に形成すると、寄生バイポーラ接合トランジスタ（以下、「ＢＪＴ」と称する）が生じる。ＣＭＯＳインバータの寄生ＢＪＴはＳＣＲ構造を有するが、これについては図４を参照して後述する。アバランシェ降伏によって第１トランジスタ３２０で発生された電流は、寄生ＢＪＴで形成されたＰＮＰＮ構造のＳＣＲのベースに電流を供給し、その結果、静電気放電保護回路にはラッチアップ現象が発生する。ラッチアップ状態は、印加された静電気が放電されると、中断される。
一方、ＥＯＳ性サージが発生する時、従来のＬＶＴＳＣＲの場合にＥＯＳ性サージが除去されても、ラッチアップ現象が継続維持される可能性があるが、ＣＭＯＳインバータは、初期にその構造を開発する当時に、このようなラッチアップ問題を充分に考慮したため、ラッチアップ現象が発生しない。一方、ＣＭＯＳインバータ構造を利用して静電気放電保護回路を作る時、従来のＬＶＴＳＣＲと異なり、ウェルと基板との間にかかる領域を形成する工程等が不要である。
図４は、図３の静電気放電保護回路の動作を説明するための概念図である。
静電気放電保護回路は、第１ノード４４０又は第２ノード４５０に静電気によって印加される過電圧が発生する時、静電気を放電して集積回路を保護する。便宜上、第１ノード４４０はＶｄｄパッドで、第２ノード４５０はＶｓｓパッドであると仮定して説明する。
図３の第１トランジスタ３２０は、ゲート４２１と絶縁層４２６と領域４２２、４２３、４２５とによって実現することができ、第２トランジスタ３３０は、ゲート４３１と絶縁層４３６と領域４３２、４３３とによって実現することができる。
詳細に調べると、静電気放電保護回路は、連結負荷４１０とＣＭＯＳインバータ構造を有する２つのトランジスタとを含む。ＣＭＯＳインバータ構造を有する２つのトランジスタは次のような構造で形成される。
Ｐタイプで低くドーピングされた基板４００の表面位置にＮタイプで低くドーピングされたＮ−ウェル４２５が形成され、基板４００の表面位置のＮ−ウェル４２５内にＮタイプで高くドーピングされた領域４２４とＰタイプで高くドーピングされた領域４２２、４２３とが形成される。
そして、基板４００の表面位置のＮ−ウェル４２５と離れた位置にＮタイプで高くドーピングされた領域４３２、４３３とＰタイプで高くドーピングされた領域４３４とが形成される。
絶縁層４２６は、基板４００の表面上の領域４２２と領域４２３との間に形成され、その上にゲート４２１が形成される。絶縁層４３６は、基板４００の表面上の領域４３２と領域４３３との間に形成され、その上にゲート４３１が形成される。
領域４２４及び領域４２２は第１ノード４４０に連結され、領域４３３と領域４３４とは第２ノード４５０に連結される。ゲート４２１とゲート４３１とは、連結負荷４１０の一側端子に連結され、連結負荷４１０の他側端子は、第１ノード４４０に連結される。領域４２３は領域４３２と連結される。ここで「連結」とは、２つのノード（端子）が物理的に連結されるか、導電体を介して電気的に連結され、２つのノード（端子）が等電位又は実質的に等電位となることを意味する。以下において、「連結」の意味は同じである。
領域４２４は、Ｎ−ウェル４２５の電位を第１ノード４４０の電位に維持する役割を果たし、領域４３４は、基板４００の電位を第２ノード４５０の電位に維持する役割を果たす。
このようなＣＭＯＳインバータ構造では、寄生ＢＪＴによってＳＣＲが形成され得る。ＳＣＲを形成する寄生ＢＪＴは、次のようにモデリングすることができる。ＰＮＰタイプのＢＪＴ（Ｑ１）は、領域４２２によってエミッタ、Ｎ−ウェル４２５によってベース、そして、領域４２３にコレクタが提供される。ＮＰＮタイプのＢＪＴ（Ｑ２）は、領域４３３によってエミッタ、基板４００によってベース、そして、Ｎ−ウェル４２５によってコレクタが提供される。ＰＮＰタイプのＢＪＴ（Ｑ３）は、領域４２２によってエミッタ、Ｎ−ウェル４２５によってベース、そして、基板４００によってコレクタが提供される。ＮＰＮタイプのＢＪＴ（Ｑ４）は、領域４３２によってエミッタ、基板４００によってベース、そして、Ｎ−ウェル４２５によってコレクタが提供される。抵抗Ｒ１は低くドーピングされたＮ−ウェル４２５によって提供され、抵抗Ｒ２は低くドーピングされた基板４００によって提供される。
領域４２２は、Ｎ−ウェル４２５と基板４００との境界から距離Ｌ１（例えば、０．３５）だけ離れており、領域４３３は、Ｎ−ウェル４２５と基板４００との境界から距離Ｌ２（例えば、０．３６）だけ離れている。この間隔によって、静電気放電保護回路の特性が変わる。従って、間隔Ｌ１と間隔Ｌ２とは、保護対象回路で要求される条件、集積回路工程の設計規則、工程方式等によって調整する必要がある。
正のＥＳＤイベントが第１ノード４４０に発生すると、連結負荷４１０を介してゲート４３１の下で領域４３２と領域４３３との間にチャンネルが形成される。即ち、図３で第２トランジスタがターンオンされる。チャンネルが形成されると、領域４３２は、第２ノード４５０の電圧を有する領域４３３と実質的に同じ電圧を有する。領域４３２は、領域４２３と連結されているので、同じ電圧を有する。即ち、第２連結ノード４７０は、第２ノードと実質的に同じ電圧を有していて、低い電圧状態にある。
一方、第１ノード４４０に印加された高電圧は、領域４２４と領域４２２とに伝達される。即ち、領域４２４と領域４２２とに伝達された高電圧によってＮ−ウェル４２５は高電圧状態になる。この際、Ｎ−ウェル４２５と領域４２３との付近には、高い電界が形成されアバランシェ降伏現象が発生する。アバランシェ降伏によって発生した電子は、「Ａ」付近で領域４２３からＮ−ウェル４２５を経て領域４２４に流れ出す。この際、Ｎ−ウェル４２５の抵抗成分Ｒ１によって電圧降下が発生するが、これによってＢＪＴ（Ｑ１）とＢＪＴ（Ｑ３）がターンオンされる。
従来のＰＮＰＮ構造を有するＳＣＲは、アバランシェ降伏がＮ−ウェル４２５と基板４００との間、即ち、「Ｂ」付近で発生する。「Ａ」付近でＰＮ接合は、高くドーピングされたＰと低くドーピングされたＮによる接合であるが、「Ｂ」付近でＰＮ接合は、低くドーピングされたＮ及び低くドーピングされたＰの接合である。前者の場合に後者より低い電圧でブレイクダウンが発生され得る。従って、本発明の実施例による静電気放電保護回路は、低いトリガ電圧（アバランシェ降伏を発生させるのに必要な電圧）を有する。
アバランシェ降伏によってＢＪＴ（Ｑ１）とＢＪＴ（Ｑ３）とがターンオンされると、次いでＢＪＴ（Ｑ２）とＢＪＴ（Ｑ４）とがターンオンされる。ＢＪＴ（Ｑ２）とＢＪＴ（Ｑ４）とがターンオンされることによってラッチアップ電流が形成され、静電気放電が終了すると、ラッチアップ現象が中断される。
正のＥＳＤイベントが第２ノード４５０に発生した場合の動作は、次のように説明することができる。領域４３４と基板４００とはＰ型で、Ｎ−ウェル４２５と領域４２４とはＮ型なので、ＰＮ接合ダイオード構造になる。正のＥＳＤイベントが第２ノード４５０に発生する場合に、ＰＮ接合ダイオードには順方向バイアスが生じ、従って、電流は第２ノード４５０から領域４３４と基板４００とＮ−ウェル４２５と領域４２４とを経て第１ノード４４０に流れ出す。負のＥＳＤイベントが第１ノード４４０で発生した場合にもダイオードに順方向バイアスが生じる。
一方、負のＥＳＤイベントが第２ノード４５０に発生した場合に第２ノード４５０の電圧は、領域４３４を介して基板４００に伝達される。この場合に、ゲート４３１と基板４００との電圧差異によって領域４３３と領域４３２との間にチャンネルが形成される。従って、領域４３３を介して印加された第２ノードの電圧は、領域４３２を経て領域４２３に伝達される。一方、第１ノード４４０の電圧は、領域４２４及び領域４２２を介してＮ−ウェル４２５に伝達される。この際、領域４２３とＮ−ウェル４２５との間に強い電界が生じるが、これによってアバランシェ降伏が発生する。アバランシェ降伏以後の動作は、前述した正のＥＳＤイベントが第１ノード４４に発生した場合と同じである。
図５は、図３の静電気放電保護回路を実現した例を示す断面図である。
第１ノード５４０と第２ノード５５０とを連結する静電気放電保護装置は、ＣＭＯＳ構造を有する。具体的に、基板５００の表面位置に形成されたＮ−ウェル５２５内に第１ノードの電圧を提供する領域５２４と、図３の第１トランジスタ３２０のソースとドレインとに該当する領域５２２と領域５２３とが形成される。Ｎ−ウェル５２５と離れた位置に第２ノードの電圧を提供する領域５３４と図３の第２トランジスタ３３０のソースとドレインとに該当する領域５３３と領域５３２とが形成される。領域５２２は、第１ノード５４０に連結され、領域５３３は第２ノード５５０に連結される。そして、領域５２３と領域５３２とは第２連結ノード５７０に連結される。絶縁層５２６、５３６上のゲート５２１、５３１は第１連結ノード５６０に連結される。以上の各領域とノードとは、図４の該当部分と同一である。
図３の連結負荷３１０は、ＰＭＯＳ構造で図５に示すように実現することができる。基板５００の表面位置に形成されたＮ−ウェル５１５内に第１ノードの電圧を提供する領域５１４と図３のソースとドレインとに該当する領域５１２と領域５１３とが形成される。領域５１２と領域５１３との間に基板５００上に絶縁層５１６が形成され、絶縁層５１６上にゲート５１１が形成される。ゲート５１１と領域５１３とは第１連結ノード５６０を介してゲート５２１及びゲート５３１と連結される。そして、領域５１２は第１ノード５４０と連結される。
このように図３の連結負荷３１０と第１トランジスタ３２０とは、互いに異なるＮ−ウェルを有するＰＭＯＳで実現することができるが、Ｎ−ウェルを共有するＰＭＯＳで実現することもできる。
図６は、図３の静電気放電保護回路を実現した他の例を示す断面図である。
第１ノード６４０と第２ノード６５０とを連結する静電気放電保護装置は、ＣＭＯＳ構造を有する。具体的に、基板６００の表面位置に形成されたＮ−ウェル６２５の内に第１ノードの電圧を提供する領域６２４と、図３の第１トランジスタ３２０のソースとドレインとに該当する領域６２２と領域６２３及び図３の連結負荷３１０のソースとドレインとに該当する領域６１２と領域６１３とが形成される。Ｎ−ウェル６２５と離れた位置に第２ノードの電圧を提供する領域６３４と図３の第２トランジスタ３３０のソースとドレインとに該当する領域６３３と領域６３２とが形成される。領域６２２と領域６１２とは第１ノード６４０に連結され、領域６３３は第２ノード６５０に連結される。そして、領域６２３と領域６３２とは第２連結ノード６７０に連結される。絶縁層６１６、６２６、６３６上のゲート６１１、６２１、６３１及び領域６１３は第１連結ノード６６０に連結される。
図７及び図８は、図３の静電気放電保護回路の動作過程をシミュレーションして得られた結果を示す図である。
基板７００の領域７３４、７３２、７３３、７２２、７２３、７２４、Ｎ−ウェル７２５、絶縁層７３６、７２６、ゲート７３１、７２１、及び連結負荷７１０は全部図４の各該当部分と同一である。トランジスタ間の干渉を減少させるために、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）７０２、７０３が形成される。図７を参照すると、Ｖｄｄ端子に３．０Ｖが印加される時、アバランシェ降伏による電流がＮ−ウェル７２５内に流れることがわかる。図８は、図７が発生された後の状態を示す図であって、図８を参照すると、アバランシェ降伏による電流によってラッチアップ電流が流れることがわかる。
図９は、本発明の他の実施例による静電気放電保護回路の回路図である。
静電気放電保護回路は、第１ノード８４０と第２ノード８５０とを連結し、連結負荷８１０と２つのトランジスタ８２０、８３０とを含む。
第１ノード８４０と第２ノード８５０とは、静電気によって損傷されやすいメモリ回路、マイクロプロセッサ、ロジック回路等のような集積回路に電源を供給するＶｄｄパッドやＶｓｓパッドでも良く、データ入出力パッドでも良い。
第１トランジスタ８２０と第２トランジスタ８３０とは、ＣＭＯＳインバータ構造で連結される。即ち、第１トランジスタ８２０のソース８２２は第１ノード８４０に連結され、第２トランジスタ８３０のソース８３３は第２ノード８５０に連結される。第１トランジスタ８２０及び第２トランジスタ８３０のドレイン８２３、８３２は互いに連結され、第１トランジスタ８２０及び第２トランジスタ８３０のゲート８２１、８３１も互いに連結される。
連結負荷８１０は、第１及び第２トランジスタ８２０、８３０のゲート８２１、８３１の第１連結ノード８６０に第２ノード８５０の電圧を伝達する。連結負荷８１０は抵抗で構成することもできるが、ＭＯＳトランジスタで実現する時、ＣＤＭ（Ｃｈａｒｇｅ Ｄｅｖｉｃｅ Ｍｏｄｅｌ）特性が良くなる。図９に図示された連結負荷８１０は、ソース８１２が第２ノード８５０に連結され、ゲート８１１及びドレイン８１３が第１及び第２トランジスタ８２０、８３０のゲート８２１、８３１と連結されたＮＭＯＳトランジスタである。
図９の静電気放電保護回路の第１トランジスタ８２０と第１トランジスタ８３０とは、図５、図６と同様に実現することができ、連結負荷８１０は基板上にＮタイプで高くドーピングさせた２つの領域と絶縁層及びゲートとで実現することができる。
図９の静電気放電保護回路の動作を説明するために、便宜上、第１ノード８４０と第２ノード８５０とをそれぞれ集積回路に電源を供給するＶｄｄパッドとＶｓｓパッドと仮定する。第１ノード８４０と第２ノード８５０とにそれぞれ通常的なＶｄｄとＶｓｓとが入力される場合に、連結負荷８１０は第１連結ノード８６０をロー状態にプルダウンさせる。第１連結ノード８６０がロー状態にプルダウンされると、第１トランジスタ８２０はターンオンされ、第２トランジスタ８３０はターンオフされる。従って、第２連結ノード８７０はハイ状態になる。第２トランジスタ８３０がターンオフ状態にあるので、第１ノード８４０と第２ノード８５０との間にはチャンネルが発生しない。即ち、正常的な電源が第１ノード８４０と第２ノード８５０とに供給される時、静電気放電保護回路は動作しない。
次に、第２ノード８５０に負のＥＳＤイベントが発生した場合の動作を説明する。第２ノード８５０に負の電圧が印加されると、連結負荷８１０を介して第１連結ノード８６０はロー状態になる。連結ノード８６０がロー状態にあると、第１トランジスタ８２０はターンオンされ、第２連結ノード８７０はハイ状態になる。この場合に、第２トランジスタ８３０のソース８３３とドレイン８３２との間に高い電圧が印加され、その結果、アバランシェ降伏が発生する。一方、第１及び第２トランジスタ８２０、８３０を図９に示すように、ＣＭＯＳインバータ構造で基板上に形成すると、寄生ＢＪＴが発生する。ＣＭＯＳインバータの寄生ＢＪＴはＳＣＲ構造を有するが、これは図４の説明を参照する。アバランシェ降伏によって第２トランジスタ８３０で発生した電流は、寄生ＢＪＴで形成されたＰＮＰＮ構造のＳＣＲにベースに電流を供給し、その結果、静電気放電保護回路にはラッチアップ現象が発生する。ラッチアップ状態は、印加された静電気が放電されると、中断される。第１ノード８４０に正のＥＳＤイベントが発生した場合にも、同様に第２トランジスタ８３０がアバランシェ降伏し、結果的に寄生ＢＪＴで構成されたＳＣＲをラッチアップさせる。
一方、正のＥＳＤイベントが第２ノード８５０に発生した場合、又は負のＥＳＤイベントが第１ノード８４０で発生した場合には、寄生ダイオードに順方向バイアスが発生し、順方向バイアスされたダイオード電流として静電気が放電される。
図１０は、本発明の一実施例による静電気放電保護回路によって保護される集積回路を示す簡略図である。
静電気放電保護回路９０１は、保護対象回路９８０を連結する２つのノード９４０、９５０に保護対象回路９８０と並列に連結される。例えば、第１ノード９４０は、Ｖｄｄ電圧を供給するパッドでも良く、第２ノード９５０はＶｓｓ電圧を供給するパッドでも良い。正常的なＶｄｄとＶｓｓとが供給される時、静電気放電保護回路９０１は動作しないが、ＥＳＤイベントが発生する時に静電気放電保護回路９０１が動作して、保護対象回路９８０が損傷されることを防止する。このような静電気放電保護回路９０１も図３乃至図９を参照して前述したいかなる静電気放電保護回路にもなることができる。
一方、第１ノード９４０と第２ノード９５０のうち、いずれか一つのノードがデータノードであるか、全部がデータノードでも良く、この場合にもＥＳＤイベントが発生する時に保護対象回路をＥＳＤイベントによる損傷から保護する。勿論、一つのチップが複数の静電気放電保護回路を含むように実現することもできる。
以上では、Ｐタイプの基板に実現した静電気放電保護回路や静電気放電保護回路を含む集積回路を基準として説明したが、本発明の属する技術分野における通常の知識を有する者は、Ｎタイプの基板にも静電気放電保護回路や静電気放電保護回路を含む集積回路を実現することができる。従って、以上で説明した実施例は例示的なもので、限定的なものではない。
本発明の実施例によると、静電気放電保護回路は、低いトリガ電圧を有することができる。又、ＣＭＯＳインバータ構造を採択することによって、静電気放電保護回路はラッチアップについての強い特性を有する。
本発明の実施例によると、低いトリガ電圧とラッチアップについての強い特性を有する静電気放電保護回路を集積回路に含ませて、集積回路がＥＳＤイベントによって損傷されることを防止することができる。
以上、本発明を実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。
従来の静電気放電保護装置の断面図である。 図１の静電気放電保護装置の等価回路図である。 本発明の一実施例による静電気放電保護回路の回路図である。 図３の静電気放電保護回路の動作を説明するための概念図である。 図３の静電気放電保護回路を実現した例を示す断面図である。 図３の静電気放電保護回路を実現した他の例を示す断面図である。 図３の静電気放電保護回路の動作過程をシミュレーションして得られた結果を示す図である。 図３の静電気放電保護回路の動作過程をシミュレーションして得られた結果を示す図である。 本発明の他の実施例による静電気放電保護回路の回路図である。 本発明の一実施例による静電気放電保護回路によって保護される集積回路を示す概略的なブロック図である。
符号の説明
３１０ 連結負荷
３２０ 第１トランジスタ
３３０ 第２トランジスタ
３４０ 第１ノード
３５０ 第２ノード

Claims (32)

  1. 第１ノード及び第２ノード間を連結する静電気放電保護回路において、
    第１導電型の第１不純物で低くドーピングされた基板と、
    前記基板内の第１表面位置に形成されている第２導電型の第２不純物で低くドーピングされた第１領域と、
    前記第１領域内の第２表面位置に形成されており、前記第１ノードと連結された第２導電型の第３不純物で高くドーピングされた第２領域と、
    前記第１領域内の第３表面位置に前記第２領域と離れて形成されている第１導電型の第４不純物で高くドーピングされた第３領域と、
    前記第１領域内の第４表面位置に前記第３領域と離れて形成されており、前記第１ノードと連結された第１導電型の前記第４不純物で高くドーピングされた第４領域と、
    前記基板内の第５表面位置に前記第１領域と離れて形成されており、前記第２ノードと連結された第２導電型の第５不純物で高くドーピングされた第５領域と、
    前記基板内の第６表面位置に前記第５領域と離れて形成されており、前記第３領域と連結された第２導電型の前記第５不純物で高くドーピングされた第６領域と、
    前記基板内の第７表面位置に前記第６領域と離れて形成されており、前記第２ノードと連結された第１導電型の第６不純物で高くドーピングされた第７領域と、
    前記第３領域と前記第４領域との間に位置して、前記基板表面上に形成された第１絶縁層と、
    前記第５領域と前記第６領域との間に位置して、前記基板表面上に形成された第２絶縁層と、
    前記第１絶縁層上に形成された第１ゲートと、
    前記第２絶縁層上に形成され、前記第１ゲートと連結された第２ゲートと、
    第１端子は前記第１ノードと連結され、第２端子は前記第１ゲートと連結された連結負荷と、を含む静電気放電保護回路。
  2. 前記第１導電型はＰタイプで、前記第２導電型はＮタイプであることを特徴とする請求項１記載の静電気放電保護回路。
  3. 前記連結負荷は前記第１端子がソースで、前記第２端子はドレインで、前記ドレインとゲートとが連結されたＰＭＯＳトランジスタであることを特徴とする請求項１記載の静電気放電保護回路。
  4. 第１ノード及び第２ノード間を連結する静電気放電保護回路において、
    第１導電型の第１不純物で低くドーピングされた基板と、
    前記基板内の第１表面位置に形成されている第２導電型の第２不純物で低くドーピングされた第１領域と、
    前記第１領域内の第２表面位置に形成されており、前記第１ノードと連結された第２導電型の第３不純物で高くドーピングされた第２領域と、
    前記第１領域内の第３表面位置に前記第２領域と離れて形成されている第１導電型の第４不純物で高くドーピングされた第３領域と、
    前記第１領域内の第４表面位置に前記第３領域と離れて形成されており、前記第１ノードと連結された第１導電型の前記第４不純物で高くドーピングされた第４領域と、
    前記基板内の第５表面位置に前記第１領域と離れて形成されており、前記第２ノードと連結された第２導電型の第５不純物で高くドーピングされた第５領域と、
    前記基板内の第６表面位置に前記第５領域と離れて形成されており、前記第３領域と連結された第２導電型の前記第５不純物で高くドーピングされた第６領域と、
    前記基板内の第７表面位置に前記第６領域と離れて形成されており、前記第２ノードと連結された第１導電型の第６不純物で高くドーピングされた第７領域と、
    前記第３領域と前記第４領域との間に位置して、前記基板表面上に形成された第１絶縁層と、
    前記第５領域と前記第６領域との間に位置して、前記基板表面上に形成された第２絶縁層と、
    前記第１絶縁層上に形成された第１ゲートと、
    前記第２絶縁層上に形成され、前記第１ゲートと連結された第２ゲートと、
    第１端子は前記第２ノードと連結され、第２端子は前記第１ゲートと連結された連結負荷と、を含む静電気放電保護回路。
  5. 前記第１導電型はＰタイプで、前記第２導電型はＮタイプであることを特徴とする請求項４記載の静電気放電保護回路。
  6. 前記連結負荷は前記第１端子がソースで、前記第２端子はドレインで、前記ドレインとゲートとが連結されたＮＭＯＳトランジスタであることを特徴とする請求項４記載の静電気放電保護回路。
  7. 保護対象回路と、
    前記保護対象回路の一つの端子と連結された第１ノードと、
    前記保護対象回路の他の端子と連結された第２ノードと、
    第１導電型の第１不純物で低くドーピングされた基板と、
    前記基板内の第１表面位置に形成されている第２導電型の第２不純物で低くドーピングされた第１領域と、
    前記第１領域内の第２表面位置に形成されており、前記第１ノードと連結された第２導電型の第３不純物で高くドーピングされた第２領域と、
    前記第１領域内の第３表面位置に前記第２領域と離れて形成されている第１導電型の第４不純物で高くドーピングされた第３領域と、
    前記第１領域内の第４表面位置に前記第３領域と離れて形成されており、前記第１ノードと連結された第１導電型の前記第４不純物で高くドーピングされた第４領域と、
    前記基板内の第５表面位置に前記第１領域と離れて形成されており、前記第２ノードと連結された第２導電型の第５不純物で高くドーピングされた第５領域と、
    前記基板内の第６表面位置に前記第５領域と離れて形成されており、前記第３領域と連結された第２導電型の前記第５不純物で高くドーピングされた第６領域と、
    前記基板内の第７表面位置に前記第６領域と離れて形成されており、前記第２ノードと連結された第１導電型の第６不純物で高くドーピングされた第７領域と、
    前記第３領域と前記第４領域との間に位置して、前記基板表面上に形成された第１絶縁層と、
    前記第５領域と前記第６領域との間に位置して、前記基板表面上に形成された第２絶縁層と、
    前記第１絶縁層上に形成された第１ゲートと、
    前記第２絶縁層上に形成され、前記第１ゲートと連結された第２ゲートと、
    第１端子は前記第１ノードと連結され、第２端子は前記第１ゲートと連結された連結負荷と、を含む集積回路。
  8. 前記第１導電型はＰタイプで、前記第２導電型はＮタイプであることを特徴とする請求項７記載の集積回路。
  9. 前記連結負荷は前記第１端子がソースで、前記第２端子はドレインで、前記ドレインとゲートとが連結されたＰＭＯＳトランジスタであることを特徴とする請求項７記載の集積回路。
  10. 保護対象回路と、
    前記保護対象回路の一つの端子と連結された第１ノードと、
    前記保護対象回路の他の端子と連結された第２ノードと、
    第１導電型の第１不純物で低くドーピングされた基板と、
    前記基板内の第１表面位置に形成されている第２導電型の第２不純物で低くドーピングされた第１領域と、
    前記第１領域内の第２表面位置に形成されており、前記第１ノードと連結された第２導電型の第３不純物で高くドーピングされた第２領域と、
    前記第１領域内の第３表面位置に前記第２領域と離れて形成されている第１導電型の第４不純物で高くドーピングされた第３領域と、
    前記第１領域内の第４表面位置に前記第３領域と離れて形成されており、前記第１ノードと連結された第１導電型の前記第４不純物で高くドーピングされた第４領域と、
    前記基板内の第５表面位置に前記第１領域と離れて形成されており、前記第２ノードと連結された第２導電型の第５不純物で高くドーピングされた第５領域と、
    前記基板内の第６表面位置に前記第５領域と離れて形成されており、前記第３領域と連結された第２導電型の前記第５不純物で高くドーピングされた第６領域と、
    前記基板内の第７表面位置に前記第６領域と離れて形成されており、前記第２ノードと連結された第１導電型の第６不純物で高くドーピングされた第７領域と、
    前記第３領域と前記第４領域との間に位置して、前記基板表面上に形成された第１絶縁層と、
    前記第５領域と前記第６領域との間に位置して、前記基板表面上に形成された第２絶縁層と、
    前記第１絶縁層上に形成された第１ゲートと、
    前記第２絶縁層上に形成され、前記第１ゲートと連結された第２ゲートと、
    第１端子は前記第２ノードと連結され、第２端子は前記第１ゲートと連結された連結負荷と、を含む集積回路。
  11. 前記第１導電型はＰタイプで、前記第２導電型はＮタイプであることを特徴とする請求項１０記載の集積回路。
  12. 前記連結負荷は前記第１端子がソースで、前記第２端子はドレインで、前記ドレインとゲートとが連結されたＮＭＯＳトランジスタであることを特徴とする請求項１０記載の集積回路。
  13. 第１ノード及び第２ノード間を連結する静電気放電保護回路において、
    前記第１ノードとソースとが連結され、第１タイプを有する第１トランジスタと、
    前記第２ノードとソースとが連結され、ドレインが前記第１トランジスタのドレインと連結され、ゲートが前記第１トランジスタのゲートと連結され、第２タイプを有する第２トランジスタと、
    第１端子が前記第１ノードと連結され、第２端子は前記第１トランジスタのゲートと連結された連結負荷と、を含む静電気放電保護回路。
  14. 前記第１タイプはＰＭＯＳタイプで、前記第２タイプはＮＭＯＳタイプであることを特徴とする請求項１３記載の静電気放電保護回路。
  15. 前記連結負荷は前記第１端子がソースで、前記第２端子はドレインで、前記ドレインとゲートとが連結されたＰＭＯＳトランジスタであることを特徴とする請求項１３記載の静電気放電保護回路。
  16. 前記第２トランジスタは、前記第１ノードに印加される高電圧に応答してターンオンされ、前記第１トランジスタのドレイン電圧が前記第２ノードの電圧と実質的に同様にすることを特徴とする請求項１３記載の静電気放電保護回路。
  17. 前記第１トランジスタは、前記第２トランジスタがターンオンされると、アバランシェ降伏によって電流を発生させて、第１及び第２トランジスタの寄生ＢＪＴによるＳＣＲをラッチアップさせることを特徴とする請求項１６記載の静電気放電保護回路。
  18. 第１ノード及び第２ノード間を連結する静電気放電保護回路において、
    前記第１ノードとソースとが連結され、第１タイプを有する第１トランジスタと、
    前記第２ノードとソースとが連結され、ドレインが前記第１トランジスタのドレインと連結され、ゲートが前記第１トランジスタのゲートと連結され、第２タイプを有する第２トランジスタと、
    第１端子が前記第２ノードと連結され、第２端子は前記第１トランジスタのゲートと連結された連結負荷と、を含む静電気放電保護回路。
  19. 前記第１タイプはＰＭＯＳタイプで、前記第２タイプはＮＭＯＳタイプであることを特徴とする請求項１８記載の静電気放電保護回路。
  20. 前記連結負荷は前記第１端子がソースで、前記第２端子はドレインで、前記ドレインとゲートとが連結されたＮＭＯＳトランジスタであることを特徴とする請求項１８記載の静電気放電保護回路。
  21. 前記第１トランジスタは、前記第１ノードに印加される低電圧に応答してターンオンされ、前記第２トランジスタのドレイン電圧が前記第１ノードの電圧と実質的に同様にすることを特徴とする請求項１８記載の静電気放電保護回路。
  22. 前記第２トランジスタは、前記第１トランジスタがターンオンされると、アバランシェ降伏によって電流を発生させて、第１及び第２トランジスタの寄生ＢＪＴによるＳＣＲをラッチアップさせることを特徴とする請求項２１記載の静電気放電保護回路。
  23. 保護対象回路と、
    前記保護対象回路の一つの端子と連結された第１ノードと、
    前記保護対象回路の他の端子と連結された第２ノードと、
    前記第１ノードとソースとが連結され、第１タイプを有する第１トランジスタと、
    前記第２ノードとソースとが連結され、ドレインが前記第１トランジスタのドレインと連結され、ゲートが前記第１トランジスタのゲートと連結され、第２タイプを有する第２トランジスタと、
    第１端子が前記第１ノードと連結され、第２端子は前記第１トランジスタのゲートと連結された連結負荷と、を含む集積回路。
  24. 前記第１タイプはＰＭＯＳタイプで、前記第２タイプはＮＭＯＳタイプであることを特徴とする請求項２３記載の集積回路。
  25. 前記連結負荷は前記第１端子がソースで、前記第２端子はドレインで、前記ドレインとゲートとが連結されたＰＭＯＳトランジスタであることを特徴とする請求項２３記載の集積回路。
  26. 前記第２トランジスタは、前記第１ノードに印加される高電圧に応答してターンオンされ、前記第１トランジスタのドレイン電圧が前記第２ノードの電圧と実質的に同様にすることを特徴とする請求項２３記載の集積回路。
  27. 前記第１トランジスタは、前記第２トランジスタがターンオンされると、アバランシェ降伏によって電流を発生させて、第１及び第２トランジスタの寄生ＢＪＴによるＳＣＲをラッチアップさせることを特徴とする請求項２６記載の集積回路。
  28. 保護対象回路と、
    前記保護対象回路の一つの端子と連結された第１ノードと、
    前記保護対象回路の他の端子と連結された第２ノードと、
    前記第１ノードとソースとが連結され、第１タイプを有する第１トランジスタと、
    前記第２ノードとソースとが連結され、ドレインが前記第１トランジスタのドレインと連結され、ゲートが前記第１トランジスタのゲートと連結され、第２タイプを有する第２トランジスタと、
    第１端子が前記第２ノードと連結され、第２端子は前記第１トランジスタのゲートと連結された連結負荷と、を含む集積回路。
  29. 前記第１タイプはＰＭＯＳタイプで、前記第２タイプはＮＭＯＳタイプであることを特徴とする請求項２８記載の集積回路。
  30. 前記連結負荷は前記第１端子がソースで、前記第２端子はドレインで、前記ドレインとゲートとが連結されたＮＭＯＳトランジスタであることを特徴とする請求項２８記載の集積回路。
  31. 前記第１トランジスタは、前記第２ノードに印加される低電圧に応答してターンオンされ、前記第２トランジスタのドレイン電圧が前記第１ノードの電圧と実質的に同様にすることを特徴とする請求項２８記載の集積回路。
  32. 前記第２トランジスタは、前記第１トランジスタがターンオンされると、アバランシェ降伏によって電流を発生させて、第１及び第２トランジスタの寄生ＢＪＴによるＳＣＲをラッチアップさせることを特徴とする請求項３１記載の集積回路。
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