JP2008172216A - ウェル電位トリガによるｅｓｄ保護 - Google Patents

Abstract

【課題】ＥＳＤ保護を可能にするための集積回路を提供すること。
【解決手段】集積回路は、基板領域、ソース、ドレイン、およびソース領域とドレイン領域の間に配設されたチャネル領域上に形成されたゲート領域を有する少なくとも１つのインターリーブされたフィンガーを有するトランジスタ・デバイスを含む。トランジスタ・デバイスはさらに、基板領域の電位を測定するためのソース領域に隣接して形成された少なくとも１つの高濃度ドープ接合を含む。集積回路はさらに、少なくとも１つの高濃度ドープ接合に結合されたスイッチング回路を含み、電位をスイッチング回路に転送して、全ＥＳＤ電流を流すよう、または全ＥＳＤ電流が流れるようにトリガするようになっている。
【選択図】図１

Description

本発明は一般に静電気放電（ＥＳＤ）保護回路の分野に関し、より詳細には出力保護の改良を提供する。本発明はまた、デバイス帯電モデル（ＣＤＭ）のストレスまたは同様のストレスの場合におけるコアトランジスタの保護の助けにもなる。

本出願は２００６年１２月１１日に出願された米国仮特許出願第６０／８６９，３６４号の利益を主張し、参照によってその内容を援用する。
集積回路（ＩＣ）および他の半導体デバイスは、ＥＳＤイベントとの接触によって発生することのある高電圧によって非常に損傷を受けやすい。このことから集積回路には静電気放電（ＥＳＤ）保護回路が必要不可欠である。ＥＳＤイベントは多くの場合、高電圧電位（一般に数キロボルト）の放電によって生じ、短時間（一般に１００ナノ秒）に高電流（数アンペア）のパルスを発生する。ＥＳＤイベントは、例えばＩＣのリードに人間が接触することによって、または帯電した機械がＩＣの他のリードで放電することによってＩＣ内部で発生する。集積回路を製品に取り付ける際、これらの静電気放電がＩＣの機能を破壊または損傷する可能性があり、それに伴い製品には高価格の修理が必要となるが、これはＩＣが受けるであろう静電気放電を散逸するための機構を設けることによって回避することができる。チップがアースされている間のＥＳＤイベントをシミュレートするために、３つのモデルが現在使用されている。人体モデル（ＨＢＭ）および機械モデル（ＭＭ）は２ピン試験である（１つのピンをアースし、他方のピンに正または負のストレスを加える）。ＩＣそのものが帯電すると、一方のピンを通して放電を行うことができる。このタイプのストレスはデバイス帯電モデル（ＣＤＭ）でモデル化される。

ＩＣをＥＳＤから保護するために、特定の保護回路がチップ上に追加される。ボンドパッドに直接結合されたすべての回路は、限られた量のＥＳＤストレスに耐えることができなければならない。したがって、これらのパッドにはＥＳＤ保護回路が設置されている。しかし、ＩＣのコア内部でもＥＳＤ破壊が起きる可能性がある。特に、入力および出力ピンは、これらの回路がボンドパッドに接続されていることから、追加的な保護が必要である。入力および出力の両方の保護に同じ保護回路を使用することができるように、同じボンドパッドを使用して入力を結合することができることに留意されたい。

従来技術では、ＥＳＤから出力を保護するための様々な方法が提案されている。第１の例では、出力が自己保護式に作成される。これは多くの場合、全ＥＳＤ電流に対処するためにダミーフィンガーを追加する必要があり、そのためドライバ領域が非常に多くなるという欠点がある。さらに、多くの技術ではドレインおよび／またはソース側にバラストを追加する必要があり、このことによっても必要な領域が大きくなり、オン抵抗も大きくなる。いくつかの技術では、ドライバがＥＳＤ電流に対して本来脆弱であることから、この方法は不可能である。

第２の例では、デュアルダイオードによる方法が、場合によってはＥＳＤ時にドライバをオフ状態に維持するための回路と組み合わせて使用される。ＥＳＤ電流はダイオードおよびパワークランプのうちの一方を通して方向が変更され、ドライバが安全に維持されるようになっている。この場合、ドライバは十分なシリサイド化を維持することができ（すなわち、バラストを使用しない）、最小限のサイズ（すなわち、通常動作に必要なサイズ）を維持することができる。この解決法による主な利益はサイズが最小限に抑えられることであるが、ドライバを保護するためにトリガ電圧を非常に小さくする必要があることから、パワークランプのトリガの必要条件は非常に厳密である。

第３の解決例では、第１および第２の例が組み合わされる。この場合、アイソレーション抵抗が配置され、ドライバは一部のＥＳＤ電流に対処するように頑強に作製されるが、これは多くの場合、バラストが追加され、場合によってはダミーフィンガーが追加されることを意味する。アイソレーション抵抗は、ＥＳＤ時にいくらかの電圧を抵抗に蓄積させることを可能にすることによって、パワークランプをより高い電圧でトリガすることができるように計算される。

第４の解決例では局所的な保護が追加される。この局所的な保護（パワークランプの場合と同様）は、電圧、ＲＣまたは電流トリガのいずれかとすることができる。この場合も、十分に低い電圧でクランプをトリガすることは困難である。
米国仮特許出願第６０／８６９，３６４号

したがって、当技術分野では、従来技術の短所を克服してＥＳＤ回路のための出力保護を改良することが必要とされている。

本発明の一実施形態では、静電気放電（ＥＳＤ）保護回路が提供される。回路は第１の導電型の低濃度ドープ領域を有する基板領域および基板領域上に形成された少なくとも１つのインターリーブされたフィンガーを含む。少なくとも１つのインターリーブされたフィンガーは、第２の導電型の少なくとも１つのソース領域、第２の導電型の少なくとも１つのドレイン領域、およびソース領域とドレイン領域の間に配設されたチャネル領域上に形成された少なくとも１つのゲート領域を含む。回路はさらに、少なくとも１つのインターリーブされたフィンガーのソース領域に隣接して形成された第１の導電型の少なくとも１つの高濃度ドープ接合を含む。少なくとも１つの高濃度ドープ接合は基板領域の電位を測定する機能を有する。

本発明の別の実施形態では、ＥＳＤ保護を可能にするための集積回路が提供される。回路は第１の導電型の低濃度ドープ領域を含む基板領域を有するＭＯＳトランジスタを含み、基板領域上に少なくとも１つのインターリーブされたフィンガーが形成されている。少なくとも１つのインターリーブされたフィンガーは、第２の導電型の少なくとも１つのソース領域、第２の導電型の少なくとも１つのドレイン領域、およびソース領域とドレイン領域の間に配設されたチャネル領域上に形成された少なくとも１つのゲート領域を含む。回路はまた、少なくとも１つのインターリーブされたフィンガーのソース領域に隣接して形成された第１の導電型の少なくとも１つの高濃度ドープ接合も含む。少なくとも１つの高濃度ドープ接合は基板領域の電位を測定する機能を有する。回路はさらに、トリガ電位を受けるための少なくとも１つの高濃度ドープ接合に接続されたスイッチング回路を含む。

本発明は出力ノードの保護に関する。より詳細には、本発明はＥＳＤ保護をトリガするためにウェル電位を使用する手段を提案する。「ウェル」とはＮウェル、Ｐウェル、バルク、ボディ、基板、または層内にトランジスタを形成することができるように十分低ドープである他の層を意味することができることを理解されたい。また、本発明の実施形態および図の多くはＰ型基板を使用するバルクＣＭＯＳ技術のＮＭＯＳに関する発明を説明しているが、本発明はこの例に限定されないことを理解されたい。当業者であれば、この説明をＰＭＯＳの例にも容易に解釈することができ、本発明を他の技術（ＳＯＩ、複数ウェル技術、高電圧等）に使用することも可能である。さらに、本発明では、トランジスタはチップの周辺部で保護されると仮定されているが、本明細書に開示されている手段を使用してコアトランジスタを保護することもできる。

図１Ａを参照すると、本発明の一実施形態によるＥＳＤ保護を提供するためのＥＳＤ保護回路１００の断面図が示されている。回路１００は低濃度ドープ領域、好ましくは第１の導電型のＰ型基板１０２を含む。回路１００はさらに、Ｐ型基板１０２内に例示的なＭＯＳＦＥＴが図示されているように、トランジスタなどの半導体デバイス１０４も含む。トランジスタ１０４は好ましくは、第２の導電型Ｎ＋ １０４ａの第１の高濃度ドープ領域（ドレイン）、第２の導電型Ｎ＋ １０４ｂの第２の高濃度ドープ領域（ソース）およびゲート１０４ｃを含む。一般に、好ましくは第１の導電型Ｐ＋の高濃度ドープ領域を有するバルク領域１０６は、好ましくはソース１０４ｂ（図１Ｂ）またはアース（図示せず）のいずれかに接続されている。回路１００はさらに、図１Ａおよび１Ｂに示すように、前記Ｐ型基板内の電位を測定することができるように、好ましくは第１の導電型Ｐ＋の高濃度ドープ領域を有する接合（追加接合）１０８がＰ型基板１０２内に追加されている。

好ましくは、コンタクトを配置するときにショットキー・ダイオードの形成を回避するためにも高濃度ドープ領域１０８が追加されることを理解されたい。一般に、プロセス設計基準では基板１０２内に直接（すなわち、高濃度ドープ領域を追加せずに）コンタクトを配置することは禁止されている。しかし、所与の技術にあてはまらない場合、高濃度ドープ領域を追加せずにウェル内に直接コンタクトを配置することができる。

抵抗器のソース１０４ｂおよび追加接合１０８は、間にアイソレーション１１０を配置することによって電気的に分離しなければならないことを理解されたい。アイソレーション１１０は好ましくは、ソース１０４ｂと追加接合１０８の間に浅いトレンチ絶縁（ＳＴＩ）、または深いトレンチ絶縁（ＤＴＩ）または部分トレンチ絶縁（ＰＴＩ）の形成を可能にすることによって形成することができる。あるいは、シリサイド化プロセスの場合はシリサイド・ブロック（ＳＢ）によって、またはソース１０４ｂと追加接合１０８の間にポリゲートを配置することによって形成することもできる。同様に、ＳＴＩ、ＤＴＩ、ＰＴＩ、ＳＢまたはポリを使用して、追加接合１０８とバルク領域１０６の間にバルク抵抗を制御するためのアイソレーション１１０を形成することができる。

とりわけ、いくつかのもっとも重要な本発明のパラメータは、アバランシェのドレイン１０４ａ、ソース１０４ｂ（すなわち、バイポーラのコレクタ）、追加接合１０８およびバルク接続１０６間の距離である。これらの距離を制御することによって、所与のドレイン−ソース電圧で追加接合１０８における電圧が制御される。一般に、所与のドレイン−ソース電圧では、追加接合１０８とバルク接続１０６の間の距離が大きいほど、追加接合１０８での電圧は高い。同様に、所与のドレイン−ソース電圧では、ソース１０４ａと追加接合１０８の間の距離が小さいほど、追加接合での電圧は高い。電圧の範囲は一般に００〜０．７ボルトであり、０．７ボルトはバイポーラモードでドライバをトリガするのに必要となるバルク−ソース間の電圧である。このトリガは回避するべきであることから、ウェル内のすべての電圧は好ましくは０．７ボルトより低く抑えられるべきである。しかし、場合によってはこの０．７ボルト制限を取り除くために、電位転送回路および／または電圧シフタ回路を追加することができる。そのような場合でも、一般的な電圧は数ボルトを超えないようにすべきである。適用される距離はプロセス設計基準によって左右される。各プロセスには接合間の距離に関する最小設計基準がある。本発明では、一般的な距離は最小設計基準の１〜５倍の範囲である。例えば、６５ｎｍのＣＭＯＳ技術では、この最小設計基準は０．１ｕｍのオーダーである。本発明はこの距離範囲に限定されるものではないことを理解されたい。

ここで図２Ａから２Ｃを参照すると、本発明に従って、追加接合１０８を含むマルチフィンガー・トランジスタ・デバイス１０４のＥＳＤ保護回路２００のいくつかの異なる実装の断面図が示されている。図２Ａでは、接合１０８がデバイスの側面のみに追加されたマルチフィンガーＮＭＯＳデバイス１０４が示されている。図２Ｂでは、接合１０８がトランジスタ１０４の各ソース１０４ｂ接合の隣に追加されている。図２Ｃでは、接合１０８がトランジスタ１０４の中間ソース領域１０４ｂのみに追加されている。本発明は図２Ａ、２Ｂおよび２Ｃに示すように追加接合１０８の実装を開示しているが、接合の追加には他にも多くの可能な実装が存在することが当業者には明らかである、ということを理解されたい。

追加接合１０８によって測定された電位は好ましくはスイッチング回路（後述）に転送され、全ＥＳＤ電流を流すことができ、または全ＥＳＤ電流を流すための別のスイッチング回路をトリガすることができる。この実施形態の動作原理を説明するために、ＭＯＳデバイスのバイポーラ動作はウェル電位が１回のダイオード降下（約０．７ボルト）によってソース電位を局所的に超えるときに開始されることを考慮しなければならない。一般にこれはドレインでの高電界によって生成されたアバランシェ電流がウェル抵抗を通って流れ、ウェル電位が増加することによって達成される。必要なアバランシェ電流が大きすぎる場合、または高いアバランシェ電流が非常に長時間流れる必要がある場合、アバランシェによって発生する熱によってデバイスが損傷する。したがって、アバランシェの必要量を制限することが重要である。トリガのためのウェル電位を本発明の追加接合１０８を介して転送することによって、クランプを低電圧で切り替えることが可能である。この電圧を低くすることはまた、ドレインでの電界の低下、したがって熱の発生の減少も意味する。

図３Ａは、本発明による図１Ａおよび１Ｂに示すＥＳＤ保護スキーム１００を、図に示すようにトランジスタ１０４と並列の追加のスイッチング回路３０２とともに使用するブロック図３００の概略図である。上述のように、追加接合１０８によって測定された電位は好ましくはスイッチング回路３０２に転送され、全ＥＳＤ電流を流すことができ、または全ＥＳＤ電流を流すための別のスイッチング回路をトリガすることができる。２つのスイッチング回路を使用する場合、第１の回路を「トリガ」と呼び、第２の回路を「クランプ」と呼ぶ。１つのスイッチング回路のみを使用する場合、このデバイスは「クランプ」と呼ばれる。トリガおよび／またはクランプは、１つまたは複数のデバイスからなることができる。これらのデバイスはとりわけ、１つまたは複数のダイオード、ＳＣＲ、トランジスタ（ＭＯＳ、バイポーラまたは他のタイプ）、キャパシタンス、抵抗器、インダクタ、またはこれらの素子の組合せとすることができる。

図３Ａでは、ノードＡおよびＥは別個または共通とすることができることを理解されたい。同様に、ノードＢおよびＦも別個または共通とすることができる。多くの実装では、ノードＥは出力であり、ノードＢおよびＦはアースであり、ノードＡおよびＥは出力またはＶｄｄのいずれかである。別の実装では、トランジスタ１０４がＰＭＯＳであるとき、ノードＡおよびＥはＶｄｄであり、ノードＦは出力であり、ノードＢおよびＦは出力またはアースのいずれかである。

図３Ｂを参照すると、本発明の１つの代替実施形態によるブロック図３００の概略的な回路図が示されている。この実施形態では、スイッチング回路３０２は好ましくは、追加接合１０８によって電位が転送されるとＥＳＤ電流をすべて流すＳＣＲクランプ３０４のみを含む。ＳＣＲ３０４をトリガするためにＧ１ノードで必要な電圧は０．７ボルト以下であり、バイポーラノードでドライバ１０４をトリガするために必要な電圧とほぼ同じである。スイッチング回路３０２の別の実装を以下に説明する。

図３Ｃを参照すると、本発明の別の代替実施形態によるブロック図３００の概略的な回路図が示されている。上述のように、スイッチング回路３０２は好ましくはＳＣＲクランプ３０４および、この例ではＮＭＯＳ３０６であるトリガデバイス３０６を含み、どちらもドライバ１０４に並列に接続されている。特に、図３Ｃに示すようにトリガＮＭＯＳ３０６のベースがトランジスタ１０４の追加接合１０８に接続されている。トランジスタ１０４は、トランジスタの動作を使用して回路の他の素子を起動することができることから、本発明ではドライバとも呼ばれることを理解されたい。追加接合１０８の電位はドライバＮＭＯＳ１０４のソース１０４ｃでの電位と等しいと仮定されることを理解することが重要である。このことは好ましい実施形態では追加接合１０８およびソース１０４ｃがプロセスにおいて可能な限り近くに置かれることによって支援される。

図３Ｃの回路の動作原理を以下に説明する。まず、ＥＳＤイベントが出力パッド（ノードＥ）に発生すると、ドライバ１０４のドレインの電圧が上昇し、ドレイン−ソース接合でのアバランシェを引き起こす。このアバランシェ電流によってトランジスタ・ドライバ１０４のウェル電位が上昇する。この値が閾値電圧に達するとすぐに、このトリガＮＭＯＳ３０６のＶｔｈが「オン」状態へと切り替わり、ＥＳＤ電流が流れる。このＥＳＤ電流によってＳＣＲクランプ３０４がトリガされる。閾値電圧は、トランジスタ（ＮＭＯＳまたはＰＭＯＳ）が導電状態になる場合のゲートソース間の最小電圧である。このクランプ３０４がトリガされると、ＥＳＤ電流が分流される。トリガＮＭＯＳ３０６の閾値電圧が０．７ボルト未満の場合、この切り替えはドライバ１０４がバイポーラモードになる前にも起きることを理解されたい。電位がトリガＮＭＯＳ３０６の閾値電圧より低い値まで降下した場合でも、ＳＣＲ３０４は「オン」状態のままであり、ＥＳＤ電流が流れ続けることを理解されたい。トリガＮＭＯＳ３０６の閾値電圧Ｖｔｈが０．７ボルトを超えた場合、ドライバ１０４はバイポーラモードになる。その場合、ドライバはドレインバラストなど既知の技術を使用してトリガに対して頑強に作製しなければならない。したがって、ドライバ１０４が故障する前に保護回路がトリガできるように、閾値電圧は十分に低くしなければならない。

図４Ａは本発明による図３Ａに示すＥＳＤ保護スキーム３００を、好ましくは図に示すようにドライバ１０４とスイッチング回路３０２の間に並列に配置された追加の電位転送回路４０２とともに使用するブロック図４００である。電位転送回路４０２は好ましくはドライバ１０４の電位をスイッチング回路３０２に転送する。電位転送回路４０２のトランジスタ回路４０２は多くの様々な機能を提供することができる。機能の１つはドライバ１０４の基板１０２のノイズによって通常動作中にＥＳＤ保護がトリガされる可能性を低減することである。この場合の実装は、抵抗器の追加（後で図４Ｂを参照して説明する）、追加接合と電源の間のキャパシタンスの追加、あるいは１つまたは複数のインバータ段の追加を含む。電位転送回路４０２の他の機能は、トリガ回路３０６のトリガを助けるためにドライバ１０４の電位を増幅することである。この場合、電位転送回路４０２は好ましくはトリガ回路３０６に転送される電位を制御する（電位を増加または低減する）ことができるように設計することができる増幅器回路を含む。この場合の実装は、以下で図６を参照して説明するようにインバータ段の追加を含む。電位転送回路４０２の出力における電圧は、入力における電圧と異なるようにすることができることを理解されたい。

図４Ａでは、ノードＡ、ＣおよびＥは別個または共通とすることができることを理解されたい。同様に、ノードＢ、ＤおよびＦも別個または共通とすることができる。多くの実装では、ノードＥは出力であり、ノードＢ、ＤおよびＦはアースであり、ノードＡ、ＣおよびＥは出力またはＶｄｄのいずれかである。別の実装では、トランジスタ１０４がＰＭＯＳであるとき、ノードＡ、ＣおよびＥはＶｄｄであり、ノードＦは出力であり、ノードＢおよびＤは出力またはアースのいずれかである。

本発明の図４Ｂを参照すると、本発明の１つの代替実施形態によるブロック図４００の概略的な回路図が示されている。この実施形態では、電位転送回路４０２は好ましくは抵抗器４０４を含む。特に、トリガ回路３０６のゲートが抵抗器４０４に接続されており、４０４はドライバ１０４の追加接合１０８に接続されている。この抵抗器４０４はドライバ１０４のアース接続の基板抵抗と並列であり、したがってトリガＮＭＯＳ３０６をトリガするために必要なドライバ１０４におけるアバランシェ電流の大きさを計算することができる。図４に示す電位転送回路４０２は好ましくは抵抗器４０４を含むが、本発明は、ダイオード、ＭＯＳデバイス、ウェル抵抗、キャパシタ、ＳＣＲ、インダクタ、短絡等、能動または受動の特定の種類のインピーダンス素子に限定されないことを理解されたい。

図５Ａは本発明による図４Ａに示すＥＳＤ保護スキーム３００を、図に示すように好ましくはトランジスタ・ドライバ１０４と直列に配置された追加の電圧シフタ５０２とともに使用するブロック図５００を示す。電圧シフタ５０２は好ましくは、トランジスタ・ドライバ１０４をバイポーラモードにトリガするためにウェル／基板１０２とソース１０４ｂ間で必要な電圧を制御するように機能する、任意の回路またはレイアウト変更を意味する。上述のように、ノードＡ、ＣおよびＥは別個または共通とすることができる。同様に、ノードＢ、ＤおよびＦも別個または共通とすることができる。多くの実装では、ノードＥは出力であり、ノードＢ、ＤおよびＦはアースであり、ノードＡ、ＣおよびＥは出力またはＶｄｄのいずれかである。別の実装では、トランジスタ１０４がＰＭＯＳであるとき、ノードＡ、ＣおよびＥはＶｄｄであり、ノードＦは出力であり、ノードＢおよびＤは出力またはアースのいずれかである。

図５Ｂを参照すると、本発明の１つの代替実施形態によるブロック図５００の概略的な回路図が示されている。この実施形態では、電圧シフタ５０２の例示的な実装はダイオード５０４であり、ダイオード５０４のアノードはドライバ１０４のソース１０４ｂに結合され、ダイオード５０４のカソードはバルク１０６およびアースに結合されている。他の実装では、このダイオード５０４をトランジスタに置き換えることができ、以下で図６を参照しながらより詳細に説明するが、通常動作時に専用の機能を提供することができる。

図６を参照すると、ブロック図５００の概略的な回路図６００が、本発明の別の代替実施形態による追加の素子とともに示されている。この実施形態では、電圧シフタ５０２の例示的な実装はトランジスタＭＮ４ ５０６であり、電位転送回路４０２は図に示すように電圧Ｖｄｄ２ ６１０に接続されたキャパシタＣ１ ４１０と直列の抵抗器Ｒ１ ４０８と組み合わせたインバータ段回路４０６である。回路６００はまた、ドライバ１０４のドレインＮＭＯＳトランジスタ ＭＮ１に接続されたＰＭＯＳトランジスタ６０２ ＭＰ１も含む。回路６００はさらに、図６に示すようにＭＰ１ ６０２に並列に接続され、さらに電圧Ｖｄｄ１ ６０６に接続されたダイオードアップ６０４を含む。Ｖｄｄ１ ６０６およびＶｄｄ２ ６１０は通常動作時に一定の電位を有する任意のノードであることを理解されたい。回路６００に示すようにＶｓｓ ６０７は好ましくはアースである。さらに、回路６００の出力６０８はＰＭＯＳトランジスタＭＰ１ ６０２およびＮＭＯＳトランジスタＭＮ１ １０４からなる。回路６００はより複雑な接続を示し、本発明をどのようにも制限するものではない。上述のように、回路６００の目的は、電位転送回路４０２がインバータ段を含むように設計することによってトリガ回路３０６をトリガすることを助けるようにドライバ１０４の電位を増幅することであり、トリガ回路３０６に転送される電位を制御する（電位を増加または低減する）ことができるようになっている。これによりトリガ回路３０６にマージンが形成され、したがってトリガＮＭＯＳ ３０６の閾値電圧をより高くすることが可能になる。この実施形態の動作原理を以下に説明する。

まず、出力６０８における電圧がＥＳＤによって上昇すると、Ｖｄｄ１ ６０６の電圧もダイオードアップ ６０８のビルトイン電圧である０．７Ｖ以下まで上昇する。ＭＮ１ １０４の電圧が上昇すると、ＭＮ１ １０４のウェル／基板１０２における電位も上昇する。ある時点で、インバータ段回路６０４のＭＮ２の閾値電圧に到達する。電圧シフタを起動するＭＮ４ ５０６の電位によって、ＭＮ２の閾値電圧は０．７Ｖより高い電圧に達することができる。ＭＮ４ ５０６は回路の通常条件下で専用の機能を有することができ、すなわち切り替えることができることを理解されたい。これは当業者にはよく知られているようにカスケード設計と呼ばれている。ＭＮ２が「オン」に切り替わると、ＭＮ１ １０４のウェル電位がＭＰ２の閾値電圧より大きくなるため、ＭＰ２が「オフ」に切り替わる。このＭＰ２およびＭＮ２の切り替えによって、ＭＰ３が「オン」に切り替わる。したがって、電流がＶｄｄ２ライン６１０から、ＭＰ２およびＲ１ ４０８を通って流れ、トリガ３０６のＭＮ５のゲートに電圧を蓄積する。この時点でＭＮ３は「オフ」状態であることを理解されたい。ＭＮ５ ３０６はオンになると、ＳＣＲクランプ３０４をトリガする。ここでＥＳＤ電流をダイオードアップ６０４およびＳＣＲクランプ３０４を通して安全に分流することができる。このクランプ３０４はまた、専用のトリガスキームが追加される場合、好ましくはパワークランプ（すなわちＶｄｄ−Ｖｓｓ間保護）として使用することもできることを理解されたい。またクランプ３０４およびトリガ３０６は、複数の出力パッド（図示せず）で容易に共有することもできる。さらに、電位転送回路６０４の一部または全部を複数の出力パッドで共有することもできる。キャパシタンスＣ１ ４１０は好ましくは、ＭＮ１ １０４のウェルにおける基板電流による誤ったトリガを避けるために、通常動作時にＭＮ５ ３０４のゲートを安定させるように機能する。
本発明の教示を組み込んだ様々な実施形態を上記で詳細に示し説明したが、当業者であれば、本発明の精神および範囲から逸脱せずにこれらの教示を組み込んだ他の多くの変形実施形態を容易に想起することが可能である。

Ａは本発明の一実施形態によるＥＳＤ保護回路の断面図であり、Ｂは、図１Ａのトランジスタの概略的な回路図である。 Ａは、マルチフィンガー・デバイスで図１Ａおよび１Ｂの接合を測定するウェル電位を使用するＥＳＤ保護回路の様々な実装を示す図であり、Ｂはマルチフィンガー・デバイスで図１Ａおよび１Ｂの接合を測定するウェル電位を使用するＥＳＤ保護回路の様々な実装を示す図であり、Ｃは、マルチフィンガー・デバイスで図１Ａおよび１Ｂの接合を測定するウェル電位を使用するＥＳＤ保護回路の様々な実装を示す図である。 本発明の別の実施形態による図１Ａおよび１ＢのＥＳＤ保護回路を追加のスイッチング回路とともに使用するブロック図である。 本発明の代替実施形態による図３Ａのブロック図の概略的な回路図である。 本発明の代替実施形態による図３Ａのブロック図の概略的な回路図である。 本発明の別の実施形態による図３ＡのＥＳＤ保護回路を追加の電位転送回路とともに使用するブロック図である。 本発明の代替実施形態による図４Ａのブロック図の概略的な回路図である。 本発明の別の実施形態による図４ＡのＥＳＤ保護回路を追加の電圧シフタとともに使用するブロック図である。 本発明の代替実施形態による図５Ａのブロック図の概略的な回路図である。 本発明の代替実施形態による図５Ａのブロック図の回路図を追加の素子とともに示す概略図である。

Claims (25)

1. 静電気放電（ＥＳＤ）保護回路であって、
   第１の導電型の低濃度ドープ領域を含む基板領域と、
   ほぼ前記基板領域上に形成され、第２の導電型の少なくとも１つのソース領域、第２の導電型の少なくとも１つのドレイン領域および前記ソース領域と前記ドレイン領域の間に配設されたチャネル領域上に形成された少なくとも１つのゲート領域を含む、少なくとも１つのインターリーブされたフィンガーと、
   少なくとも１つの前記インターリーブされたフィンガーの前記ソース領域にほぼ隣接して形成された第１の導電型の少なくとも１つの高濃度ドープ接合とを含み、前記少なくとも１つの高濃度ドープ接合は前記基板領域の電位を測定するように動作可能であるＥＳＤ保護回路。
2. 前記第１の導電型の高濃度ドープ接合は少なくとも１つのソース領域から電気的に分離されている、請求項１に記載のＥＳＤ保護回路。
3. 前記インターリーブされたフィンガーの前記ソース領域に配置されたバルク接続をさらに含み、前記バルク接続が前記第１の導電型の高濃度ドープ接合から電気的に分離されている、請求項１に記載のＥＳＤ保護回路。
4. 前記電気的な分離が、トレンチ絶縁、フィールド酸化、ポリゲート、サリサイド・ブロックまたはシリサイド・ブロックの１つを使用して形成される、請求項３に記載のＥＳＤ保護回路。
5. 前記第１の導電型がｎまたはｐ導電型の一方を含む、請求項１に記載のＥＳＤ保護回路。
6. 前記第２の導電型がｎまたはｐ導電型の他方を含む、請求項４に記載のＥＳＤ保護回路。
7. ＥＳＤ保護を提供するための集積回路であって、
   第１の導電型の低濃度ドープ領域を有する基板領域を含み、ほぼ前記基板領域上に少なくとも１つのインターリーブされたフィンガーが形成されており、前記少なくとも１つのインターリーブされたフィンガーが第２の導電型の少なくとも１つのソース領域、第２の導電型の少なくとも１つのドレイン領域および前記ソース領域と前記ドレイン領域の間に配設されたチャネル領域上に形成された少なくとも１つのゲート領域、ならびに前記基板領域の電位を測定するための第１の導電型の少なくとも１つの高濃度ドープ接合を含み、前記少なくとも１つの高濃度ドープ接合が前記少なくとも１つのインターリーブされたフィンガーのソース領域にほぼ隣接して形成されており、前記少なくとも１つの高濃度ドープ接合が前記基板領域の電位を測定する機能を有する、ＭＯＳトランジスタと、
   トリガするための電位を受ける少なくとも１つの高濃度ドープ接合に接続されたスイッチング回路とを含む集積回路。
8. 前記第１の導電型の高濃度ドープ接合は前記少なくとも１つのソース領域から電気的に分離されている、請求項７に記載の集積回路。
9. 前記電気的な分離が、トレンチ絶縁、フィールド酸化、ポリゲート、サリサイド・ブロックまたはシリサイド・ブロックの１つを使用して形成される、請求項８に記載の集積回路。
10. 前記インターリーブされたフィンガーの前記ソース領域に配置されたバルク接続をさらに含み、前記バルク接続が前記第１の導電型の高濃度ドープ接合から電気的に分離されている、請求項７に記載の集積回路。
11. 前記電気的な分離が、トレンチ絶縁、フィールド酸化、ポリゲート、サリサイド・ブロックまたはシリサイド・ブロックの１つを使用して形成される、請求項１０に記載の集積回路。
12. 前記基板領域の電位を制御するために、前記少なくとも１つの高濃度ドープ接合と前記バルク接続の間の距離が制御される、請求項１０に記載の集積回路。
13. 前記電位が前記スイッチング回路の閾値電圧を超えるとき前記スイッチング回路がトリガされる、請求項７に記載の集積回路。
14. 前記スイッチング回路がＳＣＲクランプを含む、請求項７に記載の集積回路。
15. 前記スイッチング回路がＳＣＲクランプとトリガ素子の組合せを含み、前記トリガ素子が前記少なくとも１つの高濃度ドープ接合に結合されている、請求項７に記載の集積回路。
16. 前記トリガ素子が少なくとも１つのトランジスタを含み、トランジスタのゲートが前記少なくとも１つの高濃度ドープ接合に結合されている、請求項１５に記載の集積回路。
17. 前記トリガ素子が少なくとも１つのＳＣＲおよびダイオードを含む、請求項１５に記載の集積回路。
18. 前記高濃度ドープ領域と前記スイッチング回路の間に結合された電位転送回路をさらに含む、請求項７に記載の集積回路。
19. 前記電位転送回路が抵抗器、インダクタ、トランジスタ、ＳＣＲまたはキャパシタの少なくとも１つを含む、請求項１８に記載の集積回路。
20. 前記電位転送回路が少なくとも１つのインバータ回路を含む、請求項１８に記載の集積回路。
21. 前記バルク接続および前記ソースに結合された電圧シフタをさらに含む、請求項１０に記載の集積回路。
22. 前記電圧シフタがダイオードを含む、請求項２１に記載の集積回路。
23. 前記電圧シフタがトランジスタを含む、請求項２１に記載の集積回路。
24. 前記第１の導電型がｎまたはｐ導電型の一方を含む、請求項７に記載の集積回路。
25. 前記第２の導電型がｎまたはｐ導電型の他方を含む、請求項７に記載の集積回路。

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