CN102376761B - Ldmos esd结构 - Google Patents
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Abstract
本发明公开了一种LDMOS ESD结构，该LDMOS ESD结构包括栅区、漏区以及源区，所述源区内设置有叉指状的STI结构，使得所述LDMOS ESD的静电泄放电流的流向呈方波形状，从而在不增大实际沟道长度的情况下，使得有效沟道长度增加，有效沟道电阻增大，进一步使得保持电压增大，增强了LDMOS ESD的抗静电能力。
Description
技术领域
本发明涉及集成电路技术领域，尤其涉及一种可有效降低器件尺寸的LDMOS ESD结构。
背景技术
随着集成电路制造工艺水平进入集成电路线宽的深亚微米时代，CMOS工艺特征尺寸不断缩小，晶体管对于高电压和大电流的承受能力不断降低，深亚微米CMOS集成电路更容易遭受到静电冲击而失效，从而造成产品的可靠性下降。
静电在芯片的制造、封装、测试和使用过程中无处不在，积累的静电荷以几安培或几十安培的电流在纳秒到微秒的时间里释放，瞬间功率高达几百千瓦，放电能量可达毫焦耳，对芯片的摧毁强度极大。所以芯片设计中静电保护模块的设计直接关系到芯片的功能稳定性，极为重要。
ESD是指静电放电(Electrostatic Discharge，简称ESD)，因ESD产生的原因及其对集成电路放电的方式不同，表征ESD现象通常有4种模型：人体模型HBM(Human Body Model)、机器模型MM(Machine Model)和带电器件模型CDM(charged Device Model)和电场感应模型FIM(Field Induced Model)。HBM放电过程会在几百纳秒内产生数安培的瞬间放电电流；MM放电的过程更短，在几纳秒到几十纳秒之内会有数安培的瞬间放电电流产生。CDM放电过程更短，对芯片的危害最严重，在几纳秒的时问内电流达到十几安培。
ESD引起的失效原因主要有2种：热失效和电失效。局部电流集中而产生的大量的热，使器件局部金属互连线熔化或芯片出现热斑，从而引起二次击穿，称为热失效，加在栅氧化物上的电压形成的电场强度大于其介电强度，导致介质击穿或表面击穿，称为电失效。ESD引起的失效有3种失效模式，分别是：硬失效、软失效以及潜在失效，所谓硬失效是指物质损伤或毁坏，所谓软失效 是指逻辑功能的临时改变，所谓潜在失效是指时间依赖性失效。
为了防止CMOS集成电路产品因ESD而造成失效，CMOS集成电路产品通常必须使用具有高性能、高耐受力的ESD保护器件。目前已有多种ESD保护器件被提出，如二极管、栅极接地的MOS管、可控硅整流器(SCR：Silicon Controlled Rectifier)及横向双扩散MOS管(LDMOS：Lateral Double Diffused MOSFET)等，其中，LDMOS由于能承受更高的击穿电压而被广泛选用对高压通道进行ESD保护。
请参考图1，图1为现有的LDMOS ESD的结构示意图，如图1所示，现有的LDMOS ESD结构100包括：
P型半导体衬底110；
在所述P型半导体衬底110内形成的高压P阱120以及高压N阱130；
在所述P型半导体衬底110上形成的栅区140；
在所述高压P阱120内形成的源区121以及衬底接触区123，所述源区121与所述衬底接触区123之间设置有浅沟槽隔离(STI，Shallow Trench Isolation)150；以及
在所述高压N阱130内形成的漏区131，所述漏区131与所述栅区140之间设置有STI 150。
其中，所述源区121及所述漏区131为重掺杂的N+区域，所述衬底接触区123为重掺杂的P+区域；所述栅区140上设置有栅电极141，所述漏区131上设置有漏电极132，所述源区121上设置有源电极122，所述衬底接触区123上设置有衬底接触电极124；并且所述栅电极141、源电极122以及衬底接触电极124接地，所述漏电极132作为静电输入端Vin；所述常规LDMOS的沟道长度为L。
当作为ESD保护器件使用时，为了能有效保护电路中的其它器件不被静电破坏，要求LDMOS的保持电压大于其工作电压的1.1倍，即VH＞1.1VOP，其中，VH为LDMOS的保持电压，VOP为LDMOS的工作电压。所谓保持电压是指LDMOS在高电压的作用下导通后，为了维持导通状态，其电流必须大于IH，该IH称为保持电流(holding current)，此时的电压即为保持电压。并且保持电压越高，LDMOS的抗静电能力越强。
为了提高LDMOS的保持电压，现有的方法是通过增大LDMOS的沟道长 度L来实现，这是因为沟道长度L越长，沟道电阻越大，从而能承受的电压也越大。但是增大沟道长度会造成LDMOS的器件尺寸增大，器件尺寸的增加增大了IC设计的成本。
因此，如何获得一种器件面积小、抗静电能力强的LDMOS ESD器件已成为业界亟待解决的技术问题。
发明内容
本发明的目的在于提供一种LDMOS ESD结构，以解决现有的LDMOS ESD通过增大沟道长度L来提高抗静电能力，造成LDMOS ESD的器件尺寸增大，从而增加IC设计成本的问题。
为解决上述问题，本发明提出一种LDMOS ESD结构，该LDMOS ESD结构包括栅区、漏区以及源区，所述源区内设置有叉指状的STI结构，使得所述LDMOS ESD的静电泄放电流的流向呈方波形状。
可选的，所述叉指状的STI结构包括多个第一STI以及多个第二STI，所述第一STI与所述第二STI间隔排列；所述第一STI与所述第二STI分别与所述源区的相对两边缘垂直，所述第一STI与所述源区交叠的长度与所述第二STI与所述源区交叠的长度之和大于所述相对两边缘的距离。。
可选的，所述漏区上设置有漏电极，所述源区上设置有源电极，所述源电极设置在远离所述漏区的源区端。
可选的，该LDMOS ESD结构还包括：
P型半导体衬底；
形成于所述P型半导体衬底内的高压N阱及高压P阱，所述漏区位于所述高压N阱内，所述源区位于所述高压P阱内，所述栅区位于所述P型半导体衬底上，且覆盖部分所述高压N阱及部分所述源区。
可选的，所述高压N阱内设置有第三STI，所述第三STI隔离所述漏区与所述栅区。
可选的，所述高压P阱内设置有衬底接触区及第三STI，所述第三STI隔离所述衬底接触区与所述源区。
可选的，所述衬底接触区上设置有衬底接触电极。
可选的，所述栅电极、源电极以及所述衬底接触电极接地，所述漏电极接静电输入端。
可选的，所述源区及所述漏区为重掺杂的N+区域，所述衬底接触区为重掺杂的P+区域。
与现有技术相比，本发明所提供的LDMOS ESD结构在源区内设置有叉指状的STI结构，使得所述LDMOS ESD的静电泄放电流的流向呈方波形状，从而在不增大实际沟道长度的情况下，使得有效沟道长度增加，有效沟道电阻增大，进一步使得保持电压增大，增强了LDMOS ESD的抗静电能力。
附图说明
图1为现有的常规LDMOS的结构示意图；
图2为本发明实施例提供的LDMOS ESD结构的版图示意图；
图3本发明实施例提供的LDMOS ESD结构的版图沿A-A方向的剖面结构示意图。
具体实施方式
以下结合附图和具体实施例对本发明提出的LDMOS ESD结构作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明的核心思想在于，提供一种LDMOS ESD结构，所述LDMOS ESD结构在源区内设置有叉指状的STI结构，使得所述LDMOS ESD的静电泄放电流的流向呈方波形状，从而在不增大实际沟道长度的情况下，使得有效沟道长度增加，有效沟道电阻增大，进一步使得保持电压增大，增强了LDMOS ESD的抗静电能力。
请参考图2至图3，其中，图2为本发明实施例提供的LDMOS ESD结构的版图示意图，图3本发明实施例提供的LDMOS ESD结构的版图沿A-A方向的剖面结构示意图，如图2至图3所示，本发明实施例提供的LDMOS ESD结构200包括栅区240、漏区231以及源区221，所述源区221内设置有叉指状的STI 结构，使得所述LDMOS ESD的静电泄放电流的流向呈方波形状。
进一步地，所述叉指状的STI结构包括多个第一STI 251(本实施例只示意两个)以及多个第二STI 252(本实施例只示意两个)，所述第一STI 251与所述第二STI 252间隔排列；所述第一STI 251与所述第二STI 252分别与所述源区221的相对两边缘垂直，所述第一STI 251与所述源区221交叠的长度x与所述第二STI 252与所述源区221交叠的长度y之和大于所述相对两边缘的距离w。
进一步地，所述漏区231上设置有漏电极232，所述源区221上设置有源电极222，所述源电极222设置在远离所述漏区231的源区端。
进一步地，该LDMOS ESD结构200还包括：
P型半导体衬底210；
形成于所述P型半导体衬底210内的高压N阱230及高压P阱220，所述漏区231位于所述高压N阱230内，所述源区221位于所述高压P阱220内，所述栅区240位于所述P型半导体衬底210上，且覆盖部分所述高压N阱230及部分所述源区221。
进一步地，所述高压N阱230内设置有第三STI 250，所述第三STI 250隔离所述漏区231与所述栅区240；从而使得所述漏区231与栅区240之间可以承受高电压。
进一步地，所述高压P阱220内设置有衬底接触区223及第三STI 250，所述第三STI 250隔离所述衬底接触区223与所述源区221。
进一步地，所述衬底接触区223上设置有衬底接触电极224。
进一步地，所述栅电极241、源电极222以及所述衬底接触电极224接地，所述漏电极232接静电输入端Vin。
进一步地，所述源区221及所述漏区231为重掺杂的N+区域，所述衬底接触区223为重掺杂的P+区域。
本发明实施例提供的LDMOS ESD结构200的原理为：
当电路处于正常工作条件下时，由于栅电极241与源电极222都接地，该LDMOS ESD结构200处于关闭状态，不影响电路的正常输出；
当电路受到静电影响时，静电电压通过静电输入端Vin输入到LDMOS ESD结构200的漏电极232，当漏电极232积累的静电达到一定程度时，所述高压N 阱230与所述高压P阱220形成的结会发生雪崩击穿，使得由所述高压N阱230、高压P阱220以及所述源区221形成的寄生NPN开启，进行电流泄放。
其中，所述电流泄放的电流方向为从a至b，因此，LDMOS ESD结构200的有效沟道长度Leff为从a至b的长度，所述有效沟道长度Leff远大于所述LDMOS ESD结构200的实际沟道长度L，从而使得有效沟道电阻增大，使得沟道在较小的电流下能承受大的电压，从而使得保持电压增大，增强了LDMOSESD的抗静电能力。
在本发明的一个具体实施例中，所述LDMOS ESD结构为LDNMOS，然而应该认识到，根据实际情况，所述LDMOS ESD结构还可以为LDPMOS。
在本发明的一个具体实施例中，所述半导体衬底为P型半导体衬底，然而应该认识到，根据实际情况，所述半导体衬底还可以为N型半导体衬底。
综上所述，本发明提供了一种LDMOS ESD结构，该LDMOS ESD结构包括栅区、漏区以及源区，所述源区内设置有叉指状的STI结构，使得所述LDMOSESD的静电泄放电流的流向呈方波形状，从而在不增大实际沟道长度的情况下，使得有效沟道长度增加，有效沟道电阻增大，进一步使得保持电压增大，增强了LDMOS ESD的抗静电能力。
显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (8)
1.一种LDMOS ESD结构，包括栅区、漏区以及源区，其特征在于，所述源区内设置有叉指状的STI结构，使得所述LDMOS ESD的静电泄放电流的流向呈方波形状；所述叉指状的STI结构包括多个第一STI以及多个第二STI，所述第一STI与所述第二STI间隔排列；所述第一STI与所述第二STI分别与所述源区的相对两边缘垂直，所述第一STI与所述源区交叠的长度与所述第二STI与所述源区交叠的长度之和大于所述源区的相对两边缘的距离。
2.如权利要求1所述的LDMOS ESD结构，其特征在于，所述栅区上设置有栅电极，所述漏区上设置有漏电极，所述源区上设置有源电极，所述源电极设置在远离所述漏区的源区端。
3.如权利要求2所述的LDMOS ESD结构，其特征在于，还包括：
P型半导体衬底；
形成于所述P型半导体衬底内的高压N阱及高压P阱，所述漏区位于所述高压N阱内，所述源区位于所述高压P阱内，所述栅区位于所述P型半导体衬底上，且覆盖部分所述高压N阱及部分所述源区。
4.如权利要求3所述的LDMOS ESD结构，其特征在于，所述高压N阱内设置有第三STI，所述第三STI隔离所述漏区与所述栅区。
5.如权利要求4所述的LDMOS ESD结构，其特征在于，所述高压P阱内设置有衬底接触区及第三STI，所述第三STI隔离所述衬底接触区与所述源区。
6.如权利要求5所述的LDMOS ESD结构，其特征在于，所述衬底接触区上设置有衬底接触电极。
7.如权利要求6所述的LDMOS ESD结构，其特征在于，所述栅电极、源电极以及所述衬底接触电极接地，所述漏电极接静电输入端。
8.如权利要求5所述的LDMOS ESD结构，其特征在于，所述源区及所述漏区为重掺杂的N+区域，所述衬底接触区为重掺杂的P+区域。
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Legal Events
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Owner name: SEMICONDUCTOR MANUFACTURING INTERNATIONAL (SHANGHA Effective date: 20130614 Owner name: SEMICONDUCTOR MANUFACTURING INTERNATIONAL (BEIJING Free format text: FORMER OWNER: SEMICONDUCTOR MANUFACTURING INTERNATIONAL (SHANGHAI) CORPORATION Effective date: 20130614 |
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Free format text: CORRECT: ADDRESS; FROM: 201203 PUDONG NEW AREA, SHANGHAI TO: 100176 DAXING, BEIJING |
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Effective date of registration: 20130614 Address after: 100176 No. 18 Wenchang Avenue, Beijing economic and Technological Development Zone Applicant after: Semiconductor Manufacturing International (Beijing) Corporation Applicant after: Semiconductor Manufacturing International (Shanghai) Corporation Address before: 201203 No. 18 Zhangjiang Road, Shanghai Applicant before: Semiconductor Manufacturing International (Shanghai) Corporation |
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