CN101916760A

CN101916760A - 一种有效避免闩锁效应的可控硅esd保护结构

Info

Publication number: CN101916760A
Application number: CN2010101873806A
Authority: CN
Inventors: 胡剑
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2010-05-28
Filing date: 2010-05-28
Publication date: 2010-12-15

Abstract

本发明公开了一种有效避免闩锁效应的可控硅ESD保护结构，所述有效避免闩锁效应的可控硅ESD保护结构包括可控硅器件以及与所述可控硅器件相连的控制电路，所述控制电路控制所述可控硅器件的通断，由于所述控制电路的控制作用，使得所述可控硅器件在静电泄放完毕后能及时关闭，有效地避免了可控硅器件的闩锁效应，从而避免了半导体芯片的损坏。

Description

一种有效避免闩锁效应的可控硅ESD保护结构

技术领域

本发明涉及集成电路技术领域，尤其涉及一种可有效避免闩锁效应的ESD保护结构。

背景技术

随着集成电路制造工艺水平进入集成电路线宽的深亚微米时代，CMOS工艺特征尺寸不断缩小，晶体管对于高电压和大电流的承受能力不断降低，深亚微米CMOS集成电路更容易遭受到静电冲击而失效，从而造成产品的可靠性下降。

静电在芯片的制造、封装、测试和使用过程中无处不在，积累的静电荷以几安培或几十安培的电流在纳秒到微秒的时间里释放，瞬间功率高达几百千瓦，放电能量可达毫焦耳，对芯片的摧毁强度极大。所以芯片设计中静电保护模块的设计直接关系到芯片的功能稳定性，极为重要。

ESD是指静电放电(Electrostatic Discharge，简称ESD)，因ESD产生的原因及其对集成电路放电的方式不同，表征ESD现象通常有4种模型：人体模型HBM(Human Body Model)、机器模型MM(Machine Model)和带电器件模型CDM(charged Device Model)和电场感应模型FIM(Field Induced Model)。HBM放电过程会在几百纳秒内产生数安培的瞬间放电电流；MM放电的过程更短，在几纳秒到几十纳秒之内会有数安培的瞬间放电电流产生。CDM放电过程更短，对芯片的危害最严重，在几纳秒的时问内电流达到十几安培。

ESD引起的失效原因主要有2种：热失效和电失效。局部电流集中而产生的大量的热，使器件局部金属互连线熔化或芯片出现热斑，从而引起二次击穿，称为热失效，加在栅氧化物上的电压形成的电场强度大于其介电强度，导致介质击穿或表面击穿，称为电失效。ESD引起的失效有3种失效模式，分别是：硬失效、软失效以及潜在失效，所谓硬失效是指物质损伤或毁坏，所谓软失效是指逻辑功能的临时改变，所谓潜在失效是指时间依赖性失效。

为了防止CMOS集成电路产品因ESD而造成失效，CMOS集成电路产品通常必须使用具有高性能、高耐受力的ESD保护器件。目前已有多种ESD保护器件被提出，如二极管以及栅极接地的MOS管等，其中公认效果比较好的保护器件是可控硅整流器(SCR：Silicon Controlled Rectifier)。

请参考图1，图1为带SCR保护器件的集成电路产品的电路结构，如图1所示，SCR保护器件300的阳极(+)连接在芯片结合垫100与芯片内部电路200之间，即ESD电荷注入端，SCR保护器件的阴极(-)接地，这样，芯片中积累的静电就可以通过SCR保护器件快速泄放到地，从而可避免芯片因静电放电而失效。

请继续参考图2，图2为现有的SCR保护器件的结构示意图，如图2所示，现有的SCR保护器件300的结构包括P型衬底301，所述P型衬底301上包括有N阱302及P阱303；所述N阱302内包括第一N⁺注入区304及第一P⁺注入区305，所述P阱303内包括第二N⁺注入区307及第二P⁺注入区308，其中第一N⁺注入区304设置在远离P阱303的一端，第一P⁺注入区305设置在靠近P阱303的一端；第二P⁺注入区308设置在远离N阱302的一端，第二N⁺注入区307设置在靠近N阱302的一端。所述第一N⁺注入区304与所述第一P⁺注入区305之间以及所述第二N⁺注入区307与所述第二P⁺注入区308之间均用浅沟槽隔离(STI)306进行隔离，并且所述第一P⁺注入区305与所述第二N⁺注入区307之间也用浅沟槽隔离(STI)306进行隔离。并且N阱302中的第一N⁺注入区304及第一P⁺注入区305接电学阳极Anode，P阱303中的第二N⁺注入区307及第二P⁺注入区308接电学阴极Cathode。其中，N阱302内的第一P⁺注入区305，N阱302，P阱303，P阱303内的第二N⁺注入区307组成了P-N-P-N四层半导体结构，这也是导致CMOS集成电路发生闩锁效应问题的结构。

请继续参考图3，图3为现有的SCR保护器件的等效电路图，如图3所示，该等效电路包括一PNP管P1以及一NPN管N1，所述PNP管P1的发射极通过一第一电阻R1接到该PNP管P1的基极，所述PNP管P1的集电极连接到所述NPN管N1的基极，所述PNP管P1的基极还连接到所述NPN管N1的集电极，所述NPN管N1的发射极通过一第二电阻R2连接到该NPN管N1的基极，所述NPN管N1的发射极接地，所述PNP管P1的发射极作为Anode阳极。其中，所述第一电阻R1为N阱302到第一N⁺注入区304之间的电阻，所述第二电阻R2为P阱303到第二P⁺注入区308之间的电阻。

在集成电路的正常操作下，上述的SCR保护器件处于关闭的状态，不会影响集成电路输入输出结合垫上的电位，而在外部的静电灌入集成电路而产生瞬间的高电压的时候，该SCR保护器件会开启导通，迅速地排放掉静电电流。

然而，由于该SCR保护器件的保持电压(holding voltage)比较低，因此极易发生闩锁效应(latch-up)，产生大电流，从而可能对芯片产生永久性的破坏。所谓保持电压是指SCR在高电压的作用下导通后，为了维持导通状态，其电流必须大于I_H，该I_H称为保持电流(holding current)，此时的电压即为保持电压。

因此，如何有效地避免SCR保护器件的闩锁效应已成为业界亟待解决的技术问题。

发明内容

本发明的目的在于提供一种可控硅ESD保护结构，以解决现有的可控硅ESD保护器件的保持电压低，容易发生闩锁效应，从而破坏半导体芯片的问题。

为解决上述问题，本发明提出一种有效避免闩锁效应的可控硅ESD保护结构，该可控硅ESD保护结构包括可控硅器件以及与所述可控硅器件相连的控制电路，所述控制电路控制所述可控硅器件的通断。

可选的，所述可控硅器件包括P型衬底，所述P型衬底上包括N阱及P阱；所述N阱内包括第一N⁺注入区及第一P⁺注入区，所述P阱内包括第二N⁺注入区及第二P⁺注入区，所述第一N⁺注入区设置在远离P阱的一端，所述第一P⁺注入区设置在靠近P阱的一端；所述第二P⁺注入区设置在远离N阱的一端，第二N⁺注入区设置在靠近N阱的一端；所述第一N⁺注入区与所述第一P⁺注入区之间以及所述第二N⁺注入区与所述第二P⁺注入区之间均用浅沟槽隔离进行隔离，所述第一N⁺注入区及第一P⁺注入区接电学阳极，所述第二N⁺注入区及第二P⁺注入区接电学阴极。

可选的，所述控制电路包括一NMOS管、一电阻以及一电容，所述NMOS管的漏极接电学阳极，所述NMOS管的源极接所述N阱，所述NMOS管的栅极接所述电阻的一端，所述电阻的另一端接电学阳极，且所述NMOS管的栅极与所述电容的一端相连，所述电容的另一端接电学阴极。

可选的，所述NMOS管的源极通过一第三N⁺注入区与所述N阱相连，所述第三N⁺注入区设置在靠近P阱的一端。

可选的，所述电阻与所述电容组成的电路的RC延时为第一时间段，所述可控硅器件的静电放电时间为第二时间段，所述第一时间段大于所述第二时间段。

可选的，所述NMOS管的漏极与源极之间的电压小于0.7V。

可选的，所述电学阳极接ESD电荷注入端，所述电学阴极接地。

与现有技术相比，本发明所提供的有效避免闩锁效应的可控硅ESD保护结构包括可控硅器件以及与所述可控硅器件相连的控制电路，所述控制电路控制所述可控硅器件的通断，由于所述控制电路的控制作用，使得所述可控硅器件在静电泄放完毕后能及时关闭，有效地避免了可控硅器件的闩锁效应，从而避免了半导体芯片的损坏。

附图说明

图1为带SCR保护器件的集成电路产品的电路结构；

图2为现有的SCR保护器件的结构示意图；

图3为现有的SCR保护器件的等效电路图；

图4为本发明实施例提供的有效避免闩锁效应的可控硅ESD保护结构的示意图；

图5为本发明实施例提供的有效避免闩锁效应的可控硅ESD保护结构的等效电路图。

具体实施方式

以下结合附图和具体实施例对本发明提出的有效避免闩锁效应的可控硅ESD保护结构作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用以方便、明晰地辅助说明本发明实施例的目的。

本发明的核心思想在于，提供一种有效避免闩锁效应的可控硅ESD保护结构，所述有效避免闩锁效应的可控硅ESD保护结构包括可控硅器件以及与所述可控硅器件相连的控制电路，所述控制电路控制所述可控硅器件的通断，由于所述控制电路的控制作用，使得所述可控硅器件在静电泄放完毕后能及时关闭，有效地避免了可控硅器件的闩锁效应，从而避免了半导体芯片的损坏。

请参考图4至图5，其中，图4为本发明实施例提供的有效避免闩锁效应的可控硅ESD保护结构的示意图，图5为本发明实施例提供的有效避免闩锁效应的可控硅ESD保护结构的等效电路图，如图4至图5所示，所述有效避免闩锁效应的可控硅ESD保护结构包括可控硅器件300以及与所述可控硅器件300相连的控制电路400，所述控制电路400控制所述可控硅器件300的通断。

进一步地，所述可控硅器件300包括P型衬底301，所述P型衬底301上包括有N阱302及P阱303；所述N阱302内包括第一N⁺注入区304及第一P⁺注入区305，所述P阱303内包括第二N⁺注入区307及第二P⁺注入区308，其中，所述第一N⁺注入区304设置在远离P阱303的一端，所述第一P⁺注入区305设置在靠近P阱303的一端；所述第二P⁺注入区308设置在远离N阱302的一端，所述第二N⁺注入区307设置在靠近N阱302的一端。所述第一N⁺注入区304与所述第一P⁺注入区305之间以及所述第二N⁺注入区307与所述第二P⁺注入区308之间均用浅沟槽隔离(STI)306进行隔离，所述第一N⁺注入区304及所述第一P⁺注入区305接电学阳极Anode，所述第二N⁺注入区307及所述第二P⁺注入区308接电学阴极Cathode。

进一步地，所述控制电路400包括一NMOS管M1、一电阻R3以及一电容C，所述NMOS管M1的漏极402接电学阳极，所述NMOS管M1的源极401接所述N阱302，所述NMOS管M1的栅极403接所述电阻R3的一端，所述电阻R3的另一端接电学阳极，且所述NMOS管M1的栅极403与所述电容C的一端相连，所述电容C的另一端接电学阴极。

进一步地，所述NMOS管的源极401通过一第三N⁺注入区404与所述N阱302相连，所述第三N⁺注入区404设置在靠近P阱303的一端。

进一步地，所述电阻R3与所述电容C组成的电路的RC延时为第一时间段，所述可控硅器件300的静电放电时间为第二时间段，所述第一时间段大于所述第二时间段。

进一步地，所述NMOS管M1的漏极402与源极401之间的电压小于0.7V。

进一步地，所述电学阳极接ESD电荷注入端，所述电学阴极接地。

本发明实施例提供的有效避免闩锁效应的可控硅ESD保护结构的原理为：当半导体芯片积累的静电达到一定程度时，所述可控硅器件300导通，开始泄放静电荷；由于所述控制电路400中的NMOS管M1的漏极接ESD电荷注入端，因此为高电位，然而由于所述NMOS管M1的栅极接所述电阻R3与所述电容C，而所述电阻R3与所述电容C组成的电路具有RC延时，设所述RC延时的时间为第一时间段，因此所述NMOS管M1的栅极的电位不会立即上升到高电位，而是经过第一时间段后才上升为高电位，此时，所述NMOS管M1导通，由于所述可控硅器件300中的PNP三极管P1的导通电压V_EB等于所述NMOS管M1的漏极与源极之间的电压V_DS，且所述NMOS管M1的漏极与源极之间的电压V_DS小于0.7V，因此当所述NMOS管M1导通之后，所述PNP三极管P1将关闭。同时，由于所述可控硅器件300的静电放电时间为第二时间段，且所述第一时间段大于所述第二时间段，因此当所述PNP三极管P1关闭时，半导体芯片积累的静电已释放完毕。因此，本发明实施例提供的有效避免闩锁效应的可控硅ESD保护结构在保证静电释放完后关闭，从而避免发生闩锁效应。

综上所述，本发明提供了一种有效避免闩锁效应的可控硅ESD保护结构，所述有效避免闩锁效应的可控硅ESD保护结构包括可控硅器件以及与所述可控硅器件相连的控制电路，所述控制电路控制所述可控硅器件的通断，由于所述控制电路的控制作用，使得所述可控硅器件在静电泄放完毕后能及时关闭，有效地避免了可控硅器件的闩锁效应，从而避免了半导体芯片的损坏。

显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims

1.一种有效避免闩锁效应的可控硅ESD保护结构，其特征在于，包括可控硅器件以及与所述可控硅器件相连的控制电路，所述控制电路控制所述可控硅器件的通断。

2.如权利要求1所述的有效避免闩锁效应的可控硅ESD保护结构，其特征在于，所述可控硅器件包括P型衬底，所述P型衬底上包括N阱及P阱；所述N阱内包括第一N⁺注入区及第一P⁺注入区，所述P阱内包括第二N⁺注入区及第二P⁺注入区，所述第一N⁺注入区设置在远离P阱的一端，所述第一P⁺注入区设置在靠近P阱的一端；所述第二P⁺注入区设置在远离N阱的一端，第二N⁺注入区设置在靠近N阱的一端；所述第一N⁺注入区与所述第一P⁺注入区之间以及所述第二N⁺注入区与所述第二P⁺注入区之间均用浅沟槽隔离进行隔离，所述第一N⁺注入区及第一P⁺注入区接电学阳极，所述第二N⁺注入区及第二P⁺注入区接电学阴极。

3.如权利要求2所述的有效避免闩锁效应的可控硅ESD保护结构，其特征在于，所述控制电路包括一NMOS管、一电阻以及一电容，所述NMOS管的漏极接电学阳极，所述NMOS管的源极接所述N阱，所述NMOS管的栅极接所述电阻的一端，所述电阻的另一端接电学阳极，且所述NMOS管的栅极与所述电容的一端相连，所述电容的另一端接电学阴极。

4.如权利要求3所述的有效避免闩锁效应的可控硅ESD保护结构，其特征在于，所述NMOS管的源极通过一第三N⁺注入区与所述N阱相连，所述第三N⁺注入区设置在靠近P阱的一端。

5.如权利要求3所述的有效避免闩锁效应的可控硅ESD保护结构，其特征在于，所述电阻与所述电容组成的电路的RC延时为第一时间段，所述可控硅器件的静电放电时间为第二时间段，所述第一时间段大于所述第二时间段。

6.如权利要求3所述的有效避免闩锁效应的可控硅ESD保护结构，其特征在于，所述NMOS管的漏极与源极之间的电压小于0.7V。

7.如权利要求3所述的有效避免闩锁效应的可控硅ESD保护结构，其特征在于，所述电学阳极接ESD电荷注入端，所述电学阴极接地。