CN107833884A - 用于静电保护的可控硅电路及其器件结构 - Google Patents
用于静电保护的可控硅电路及其器件结构 Download PDFInfo
- Publication number
- CN107833884A CN107833884A CN201711066999.XA CN201711066999A CN107833884A CN 107833884 A CN107833884 A CN 107833884A CN 201711066999 A CN201711066999 A CN 201711066999A CN 107833884 A CN107833884 A CN 107833884A
- Authority
- CN
- China
- Prior art keywords
- regions
- type trap
- ghyristor circuit
- electrostatic protection
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0288—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using passive elements as protective elements, e.g. resistors, capacitors, inductors, spark-gaps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
- H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0296—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices involving a specific disposition of the protective devices
Abstract
本发明公开了一种用于静电保护的可控硅电路及其器件结构,所述可控硅电路包括:一个PNP型三极管、一个NPN型三极管、一个开关管、第一等效电阻和第二等效电阻,所述PNP型三极管发射极连接所述第一等效电阻第一端,所述PNP型三极管基极连接所述NPN型三极管集电极和所述第一等效电阻第二端,所述PNP型三极管的集电极连接所述NPN型三极管基极、所述第二等效电阻第一端和所述开关管第一端,所述NPN型三极管发射极连接所述第二等效电阻第二端和所述开关管第二端;所述PNP型三极管发射极作为所述可控硅电路阳极,所述NPN型三极管发射极作为所述可控硅电路阴极,所述开关管控制端作为所述可控硅电路控制端。本发明所述的用于静电保护的可控硅电路可以在不削弱静电防护能力的前提下,提高芯片引脚的最大工作电压。
Description
技术领域
本发明涉及半导体制造领域,特别涉及一种用于静电保护的可控硅电路及其器件结构。
背景技术
ESD(静电放电)是一种客观存在的自然现象,伴随着产品的整个周期。芯片的制造、封装、测试到应用阶段,其外部环境和内部结构都会积累一定的电荷,会随时受到静电的威胁。因此,在芯片设计中需要在各个引脚放置ESD防护器件,用于保护芯片断电及上电这两种状态。
如图1所示,示意了现有技术中应用于静电保护的可控硅电路,包括:一个PNP型三极管、一个NPN型三极管、电阻RP阱和电阻RN阱,所述PNP型三极管发射极通过电阻RP阱连接其基极和所述NPN型三极管的集电极,所述NPN型三极管发射极通过电阻RN阱连接其基极和所述PNP型三极管的集电极。所述PNP型三极管发射极作为所述可控硅电路的阳极,即静电输入端,所述NPN型三极管发射极作为所述可控硅电路的阴极,即对地端。如图2所示,示意了图1可控硅电路的器件结构图。
在现有技术中,芯片在断电和上电两种状态下ESD防护器件的触发电压是相同的。芯片上电时,由于芯片受到ESD,需要ESD防护器件先于芯片触发,因此芯片各个引脚的最高工作电压往往被ESD防护器件所限制。
发明内容
本发明的目的是提供一种用于静电保护的可控硅电路及其器件结构,用于解决现有技术存在的芯片各个引脚的最高工作电压被ESD防护器件所限制的问题。
为实现上述目的,本发明提供了一种用于静电保护的可控硅电路,包括:
一个PNP型三极管、一个NPN型三极管、一个开关管、第一等效电阻和第二等效电阻,所述PNP型三极管发射极连接所述第一等效电阻第一端,所述PNP型三极管基极连接所述NPN型三极管集电极和所述第一等效电阻第二端,所述PNP型三极管的集电极连接所述NPN型三极管基极、所述第二等效电阻第一端和所述开关管第一端,所述NPN型三极管发射极连接所述第二等效电阻第二端和所述开关管第二端。
可选的,芯片上电时,所述可控硅电路控制端电压受控制电路控制;芯片断电时,所述可控硅电路控制端浮空。
可选的,芯片上电时,所述开关管导通;芯片断电时,所述开关管断开。
可选的,所述控制电路包括电流镜、输入管和输出管,所述电流镜输入端连接所述输入管,输出端连接所述输出管,所述输入管接收表征所述芯片上电的电压信号,得到所述电流镜的输入电流,所述电流镜输出电流控制所述输出管得到所述可控硅电路控制端电压。
可选的,所述可控硅电路集成在片内,所述可控硅电路的阴极、阳极分别连接芯片的两个引脚。
本发明还提供一种用于静电保护的可控硅器件结构:
衬底上形成高压N型阱、第一P型阱、第二P型阱和N型阱,所述第二P型阱和N型阱位于所述高压N型阱的上部;所述第一P型阱、第二P型阱和N型阱均位于衬底的上部;
所述N型阱和所述第一P型阱上方分别形成有第一多晶硅和第二多晶硅;
通过对所述第一P型阱、第二P型阱和所述N型阱的N+和P+光刻和注入,形成多个N+和P+区域;
所述第一多晶硅作为所述可控硅结构的控制端,通过对N+区域、P+区域域和第二多晶硅的连接,得到所述可控硅结构的阳极和阴极,所述阳极为静电进入端,所述阴极为对地端。
可选的,所述第一P型阱上部从左到右依次形成第一P+区域、第一N+区域和第二N+区域;所述第二P型阱上部从左到右依次形成第二P+区域、第三N+区域和第三P+区域;所述N型阱上部从左到右依次形成第四P+区域和第四N+区域;所述第一N+区域和所述第二N+区域之间的上方形成所述第一多晶硅;所述第三P+区域和所述第四P+区域之间的上方形成第二多晶硅。
可选的,所述第一P+区域一侧形成浅槽隔离区,另一侧至所述第一N+区域之间形成浅槽隔离区;所述第二N+区域至所述第二P+区域之间形成浅槽隔离区;所述第二P+区域至所述第三N+区域之间形成浅槽隔离区;所述第三N+区域至所述第三P+区域之间形成浅槽隔离区;所述N型阱两侧分别形成浅槽隔离区,靠近所述P型阱一侧的浅槽隔离区与所述P型阱之间间隔一段区域,并与所述第二多晶硅有重叠区域;所述第四P+区域至所述第四N+区域一侧形成浅槽隔离区,所述第四N+区域另一侧形成浅槽隔离区。
可选的所述第一P+区域、第一N+区域、第二P+区域、第三N+区域和第二多晶硅相连,其连接端作为所述可控硅结构的阴极;所述第四P+区域和第四N+区域相连,其连接端作为所述可控硅结构的阳极;所述第二N+区域和第三P+区域相连。
可选的,在芯片断电时,所述可控硅结构的控制端浮空;在芯片上电时,所述可控硅结构的控制端电压受控制电路控制。
可选的,所述N型阱和第二P型阱分别产生所述可控硅电路中的第一等效电阻和第二等效电阻。
与现有技术相比,本发明之技术方案具有以下优点:区分对待芯片断电及上电状态的ESD防护:在断电时,ESD防护器件触发电压低于芯片触发电压,能起到保护作用;在上电时ESD防护器件触发电压高于芯片触发电压,不会限制其最高工作电压。本发明所述的用于静电保护的可控硅电路可以在不削弱静电防护能力的前提下,提高芯片引脚的最大工作电压。
附图说明
图1为现有技术应用于静电保护的可控硅电路示意图;
图2为图1可控硅电路的器件结构示意图;
图3为本发明应用于静电保护的可控硅电路示意图;
图4为图3可控硅电路的器件结构示意图;
图5为控制图3中控制端电压的控制电路图;
图6为可控硅电路的传输线脉冲曲线;
具体实施方式
以下结合附图对本发明的优选实施例进行详细描述,但本发明并不仅仅限于这些实施例。本发明涵盖任何在本发明的精神和范围上做的替代、修改、等效方法以及方案。
为了使公众对本发明有彻底的了解,在以下本发明优选实施例中详细说明了具体的细节,而对本领域技术人员来说没有这些细节的描述也可以完全理解本发明。
在下列段落中参照附图以举例方式更具体地描述本发明。需说明的是,附图均采用较为简化的形式且均使用非精准的比例,仅用以方便、明晰地辅助说明本发明实施例的目的。
如图3所示,示意了本发明应用于静电保护的可控硅电路,包括一个PNP型晶体管、一个NPN型晶体管和两个等效电阻RN阱、RP阱和一个NMOS管。电阻RN阱一端和PNP型晶体管发射极相连,其连接端作为所述等效电路的阳极,电阻RN阱另一端和PNP型晶体管基极和NPN型晶体管集电极相连,PNP型晶体管集电极和NPN型晶体管基极、电阻RP阱一端及NMOS管漏极相连,PNP型晶体管发射极和电阻RP阱另一端及NMOS管源极相连,其连接端作为所述等效电路阴极,NMOS管栅极VA作为所述等效电路控制端。
在芯片断电时,所述可控硅电路控制端VA浮空,所述可控硅电路和传统的用于静电保护的可控硅电路结构一致,所述可控硅电路的触发电压低于芯片触发电压,能起到保护作用;在芯片上电时,所述可控硅电路控制端VA电压受控制电路控制被拉高,所述可控硅电路的触发电压高于所述芯片的工作电压,不会限制芯片的最高工作电压;所述芯片包括所述可控硅电路和受静电防护的电路,所述可控硅电路可以集成在片内,所述可控硅电路的阳极和阴极分别连接芯片的两个引脚,即所述可控硅电路的触发电压不会限制芯片各个引脚的工作电压。
如图4所示,示意了图3可控硅电路的器件结构图,包括:衬底、高压N型阱、第一P型阱、第二P型阱和N型阱,P型衬底上部有高压N型阱和第一P型阱,所述高压N型阱上部两侧有第二P型阱和N型阱;所述第一P型阱中从左到右分别形成有第一P+区域、第一N+区域和第二N+区域;所述第二P型阱中从左到右分别形成有第二P+区域、第三N+区域和第三P+区域;所述N型阱中从左到右分别形成有第四P+区域和第四N+区域;第一多晶硅在所述第一N+区域和所述第二N+区域之间的上方形成第一多晶硅;所述第三P+区域和所述第四P+区域之间的上方形成第二多晶硅。所述第一P+区域一侧形成浅槽隔离区,另一侧至所述第一N+区域之间形成浅槽隔离区;所述第二N+区域至所述第二P+区域之间形成浅槽隔离区;所述第二P+区域至所述第三N+区域之间形成浅槽隔离区;所述第三N+区域至所述第三P+区域之间形成浅槽隔离区;所述N型阱两侧分别形成浅槽隔离区,靠近所述P型阱一侧的浅槽隔离区与所述P型阱之间间隔一段区域,并与所述第二多晶硅有重叠区域;所述第四P+区域至所述第四N+区域一侧形成浅槽隔离区,所述第四N+区域另一侧形成浅槽隔离区。所述第一P+区域、第一N+区域、第二P+区域、第三N+区域和第二多晶硅相连,其连接端作为所述可控硅器件的阴极;所述第四P+区域和第四N+区域相连,其连接端作为所述可控硅器件的阳极;所述第一多晶硅作为所述可控硅器件的控制端,所述第二N+区域和第三P+区域相连。上面所述的从左到右关系仅是根据本发明中的附图来说明,根据所述可控结构的不同视图或者根据所述可控硅器件放置位置,所述左右关系会有所调整。所述N型阱和第二P型阱分别产生图3中的等效电阻RN阱和RP阱。
芯片上电时,如图5所示,示意了一种控制所述可控硅电路控制端VA电压的控制电路,包括:第一电阻R1、第二电阻R2和MOS管M1~M7,M3~M6组成电流镜,M1为输入管,M7为输出管。R1一端接收输入电压Vin,另一端连接M1漏极和M2栅极,M1栅极和M2源极相连及R2一端相连,M1源极和R2另一端接地。M2漏极接M4和M6的栅极及M4的漏极,M4源极连接M3和M5栅极及M3漏极,M3和M5源极接收输入电压Vin,M5漏极连接M6源极,M6漏极连接M7栅极,M7漏极接收输入电压Vin,M7源极连接所述可控硅电路的控制端。
当芯片上电后,Vin被拉高,导致M2栅极电压拉高进而使M2开启,而后R2产生压降导致M1也开启,使得M2栅极电压有所下降,这一负反馈将M2栅极电压维持在1V左右。由于M3、M4是MOS管的二极管接法导致M3、M4处于饱和状态导通,M3、M4、M5、M6构成电流镜,M5、M6上产生镜像电流,使得M7栅极产生电流,导致M7开启,最终将VA端电压拉高。这里,R1及R2的阻值在MΩ数量级,以尽量减小损耗。
如图6所示,示意了所述可控硅电路的控制端VA浮空和上电时,所述可控硅电路的传输线脉冲曲线(TLP),从图中可以看出本发明在芯片断电和上电状态的ESD保护有所区分,上电状态时触发电压明显大于断电状态时的触发电压。
虽然以上将实施例分开说明和阐述,但涉及部分共通之技术,在本领域普通技术人员看来,可以在实施例之间进行替换和整合,涉及其中一个实施例未明确记载的内容,则可参考有记载的另一个实施例。
以上所述的实施方式,并不构成对该技术方案保护范围的限定。任何在上述实施方式的精神和原则之内所作的修改、等同替换和改进等,均应包含在该技术方案的保护范围之内。
Claims (11)
1.一种用于静电保护的可控硅电路,包括:
一个PNP型三极管、一个NPN型三极管、一个开关管、第一等效电阻和第二等效电阻,所述PNP型三极管发射极连接所述第一等效电阻第一端,所述PNP型三极管基极连接所述NPN型三极管集电极和所述第一等效电阻第二端,所述PNP型三极管的集电极连接所述NPN型三极管基极、所述第二等效电阻第一端和所述开关管第一端,所述NPN型三极管发射极连接所述第二等效电阻第二端和所述开关管第二端;所述PNP型三极管发射极作为所述可控硅电路阳极,所述NPN型三极管发射极作为所述可控硅电路阴极,所述开关管控制端作为所述可控硅电路控制端。
2.根据权利要求1所述的用于静电保护的可控硅电路,其特征在于:芯片上电时,所述可控硅电路控制端电压受控制电路控制;芯片断电时,所述可控硅电路控制端浮空。
3.根据权利要求1所述的用于静电保护的可控硅电路,其特征在于:芯片上电时,所述开关管导通;芯片断电时,所述开关管断开。
4.根据权利要求3所述的用于静电保护的可控硅电路,其特征在于:所述控制电路包括电流镜、输入管和输出管,所述电流镜输入端连接所述输入管,输出端连接所述输出管,所述输入管接收表征所述芯片上电的电压信号,得到所述电流镜的输入电流,所述电流镜输出电流控制所述输出管得到所述可控硅电路控制端电压。
5.根据权利要求1、2、3或4所述的用于静电保护的可控硅电路,其特征在于:所述可控硅电路集成在片内,所述可控硅电路的阴极、阳极分别连接芯片的两个引脚。
6.一种用于静电保护的可控硅器件结构:
衬底上形成高压N型阱、第一P型阱、第二P型阱和N型阱,所述第二P型阱和N型阱位于所述高压N型阱的上部;所述第一P型阱、第二P型阱和N型阱均位于衬底的上部;
所述第一P型阱和所述高压N型阱上方分别形成有第一多晶硅和第二多晶硅;
通过对所述第一P型阱、第二P型阱和所述N型阱的N+和P+光刻和注入,形成多个N+区域和P+区域;
所述第一多晶硅作为所述可控硅器件结构的控制端,通过对N+区域、P+区域和第二多晶硅的连接,得到所述可控硅器件结构的阳极和阴极,所述阳极为静电进入端,所述阴极为对地端。
7.根据权利要求6所述的用于静电保护的可控硅器件结构,其特征在于:所述第一P型阱上部从左到右依次形成第一P+区域、第一N+区域和第二N+区域;所述第二P型阱上部从左到右依次形成第二P+区域、第三N+区域和第三P+区域;所述N型阱上部从左到右依次形成第四P+区域和第四N+区域;所述第一N+区域和所述第二N+区域之间的上方形成所述第一多晶硅,所述第三P+区域和所述第四P+区域之间的上方形成所述第二多晶硅。
8.根据权利要求7所述的用于静电保护的可控硅器件结构,其特征在于:所述第一P+区域一侧形成浅槽隔离区,另一侧至所述第一N+区域之间形成浅槽隔离区;所述第二N+区域至所述第二P+区域之间形成浅槽隔离区;所述第二P+区域至所述第三N+区域之间形成浅槽隔离区;所述第三N+区域至所述第三P+区域之间形成浅槽隔离区;所述N型阱两侧分别形成浅槽隔离区,靠近所述P型阱一侧的浅槽隔离区与所述P型阱之间间隔一段区域,并与所述第二多晶硅有重叠区域;所述第四P+区域至所述第四N+区域一侧形成浅槽隔离区。
9.根据权利要求7所述的用于静电保护的可控硅器件结构,其特征在于:所述第一P+区域、第一N+区域、第二P+区域、第三N+区域和第二多晶硅相连,其连接端作为所述可控硅结构的阴极;所述第四P+区域和第四N+区域相连,其连接端作为所述可控硅结构的阳极;所述第二N+区域和第三P+区域相连。
10.根据权利要求6所述的用于静电保护的可控硅器件结构,其特征在于:在芯片断电时,所述可控硅结构的控制端浮空;在芯片上电时,所述可控硅结构的控制端电压受控制电路控制。
11.根据权利要求6所述的用于静电保护的可控硅器件结构,其特征在于:所述N型阱和第二P型阱分别产生所述可控硅电路中的第一等效电阻和第二等效电阻。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201711066999.XA CN107833884B (zh) | 2017-11-02 | 2017-11-02 | 用于静电保护的可控硅电路及其器件结构 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201711066999.XA CN107833884B (zh) | 2017-11-02 | 2017-11-02 | 用于静电保护的可控硅电路及其器件结构 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN107833884A true CN107833884A (zh) | 2018-03-23 |
CN107833884B CN107833884B (zh) | 2023-06-23 |
Family
ID=61650584
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201711066999.XA Active CN107833884B (zh) | 2017-11-02 | 2017-11-02 | 用于静电保护的可控硅电路及其器件结构 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN107833884B (zh) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109119416A (zh) * | 2018-08-24 | 2019-01-01 | 电子科技大学 | 高维持电流esd防护器件 |
CN110190052A (zh) * | 2019-06-04 | 2019-08-30 | 电子科技大学 | 一种用于全芯片esd防护的三端紧凑复合型scr器件 |
CN111192871A (zh) * | 2020-01-06 | 2020-05-22 | 杰华特微电子(杭州)有限公司 | 用于静电防护的晶体管结构及其制造方法 |
CN111968970A (zh) * | 2020-08-28 | 2020-11-20 | 电子科技大学 | 一种esd保护器件 |
Citations (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101236967A (zh) * | 2008-03-05 | 2008-08-06 | 浙江大学 | 一种反相器内嵌的可控硅 |
CN101916760A (zh) * | 2010-05-28 | 2010-12-15 | 上海宏力半导体制造有限公司 | 一种有效避免闩锁效应的可控硅esd保护结构 |
CN102244105A (zh) * | 2011-06-20 | 2011-11-16 | 北京大学 | 具有高维持电压低触发电压esd特性的晶闸管 |
CN102263102A (zh) * | 2011-04-28 | 2011-11-30 | 浙江大学 | 一种用于静电防护的反向二极管触发可控硅 |
CN103515381A (zh) * | 2013-09-17 | 2014-01-15 | 电子科技大学 | 可控硅静电保护器件 |
CN104332467A (zh) * | 2014-09-03 | 2015-02-04 | 上海华虹宏力半导体制造有限公司 | 硅控整流器esd保护结构 |
CN104392983A (zh) * | 2014-11-06 | 2015-03-04 | 北京大学 | 一种维持电压可调的静电放电保护电路 |
CN104465666A (zh) * | 2014-11-28 | 2015-03-25 | 上海华虹宏力半导体制造有限公司 | Soi工艺的静电保护结构及其构成的静电保护电路 |
CN205595331U (zh) * | 2016-03-18 | 2016-09-21 | 江苏艾伦摩尔微电子科技有限公司 | 一种新型的静电放电防护装置 |
CN107017248A (zh) * | 2017-03-14 | 2017-08-04 | 电子科技大学 | 一种基于浮空阱触发的低触发电压scr结构 |
CN207458939U (zh) * | 2017-11-02 | 2018-06-05 | 杰华特微电子(杭州)有限公司 | 用于静电保护的可控硅电路及其器件结构 |
-
2017
- 2017-11-02 CN CN201711066999.XA patent/CN107833884B/zh active Active
Patent Citations (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101236967A (zh) * | 2008-03-05 | 2008-08-06 | 浙江大学 | 一种反相器内嵌的可控硅 |
CN101916760A (zh) * | 2010-05-28 | 2010-12-15 | 上海宏力半导体制造有限公司 | 一种有效避免闩锁效应的可控硅esd保护结构 |
CN102263102A (zh) * | 2011-04-28 | 2011-11-30 | 浙江大学 | 一种用于静电防护的反向二极管触发可控硅 |
CN102244105A (zh) * | 2011-06-20 | 2011-11-16 | 北京大学 | 具有高维持电压低触发电压esd特性的晶闸管 |
CN103515381A (zh) * | 2013-09-17 | 2014-01-15 | 电子科技大学 | 可控硅静电保护器件 |
CN104332467A (zh) * | 2014-09-03 | 2015-02-04 | 上海华虹宏力半导体制造有限公司 | 硅控整流器esd保护结构 |
CN104392983A (zh) * | 2014-11-06 | 2015-03-04 | 北京大学 | 一种维持电压可调的静电放电保护电路 |
CN104465666A (zh) * | 2014-11-28 | 2015-03-25 | 上海华虹宏力半导体制造有限公司 | Soi工艺的静电保护结构及其构成的静电保护电路 |
CN205595331U (zh) * | 2016-03-18 | 2016-09-21 | 江苏艾伦摩尔微电子科技有限公司 | 一种新型的静电放电防护装置 |
CN107017248A (zh) * | 2017-03-14 | 2017-08-04 | 电子科技大学 | 一种基于浮空阱触发的低触发电压scr结构 |
CN207458939U (zh) * | 2017-11-02 | 2018-06-05 | 杰华特微电子(杭州)有限公司 | 用于静电保护的可控硅电路及其器件结构 |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109119416A (zh) * | 2018-08-24 | 2019-01-01 | 电子科技大学 | 高维持电流esd防护器件 |
CN109119416B (zh) * | 2018-08-24 | 2023-03-03 | 电子科技大学 | 高维持电流esd防护器件 |
CN110190052A (zh) * | 2019-06-04 | 2019-08-30 | 电子科技大学 | 一种用于全芯片esd防护的三端紧凑复合型scr器件 |
CN111192871A (zh) * | 2020-01-06 | 2020-05-22 | 杰华特微电子(杭州)有限公司 | 用于静电防护的晶体管结构及其制造方法 |
CN111192871B (zh) * | 2020-01-06 | 2022-04-15 | 杰华特微电子股份有限公司 | 用于静电防护的晶体管结构及其制造方法 |
CN111968970A (zh) * | 2020-08-28 | 2020-11-20 | 电子科技大学 | 一种esd保护器件 |
Also Published As
Publication number | Publication date |
---|---|
CN107833884B (zh) | 2023-06-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN104319275B (zh) | 静电放电保护电路 | |
CN107833884A (zh) | 用于静电保护的可控硅电路及其器件结构 | |
CN104578027B (zh) | 高压可承受电源钳位 | |
US10026712B2 (en) | ESD protection circuit with stacked ESD cells having parallel active shunt | |
CN107528304B (zh) | 瞬态电压保护电路、装置和方法 | |
CN102593122A (zh) | 半导体esd电路和方法 | |
CN103760444B (zh) | 一种esd瞬态检测电路 | |
US20110013325A1 (en) | Electrostatic discharge protection device for high voltage operation | |
US7729096B2 (en) | Semiconductor integrated circuit | |
CN109545782A (zh) | 一种静电保护电路及半导体结构 | |
CN207458939U (zh) | 用于静电保护的可控硅电路及其器件结构 | |
CN109950240A (zh) | 低触发可调控维持电压双向静电释放器件及其制作方法 | |
CN106653736A (zh) | Esd保护电路及其半导体器件 | |
KR20080062575A (ko) | 정전기 보호 장치 | |
CN107894933A (zh) | 支持冷备份应用的cmos输出缓冲电路 | |
CN109449156A (zh) | 一种端口静电释放保护电路 | |
CN104578025B (zh) | 用于高压集成电路的过压保护电路 | |
CN102270658B (zh) | 一种低触发电压低寄生电容的可控硅结构 | |
CN207150552U (zh) | 模拟开关电路 | |
CN107123977B (zh) | 晶体管的驱动电路 | |
JP2013062502A (ja) | 低減したクランプ電圧を有するesd保護デバイス | |
CN104517956B (zh) | 静电放电保护电路及其静电保护方法 | |
CN111737937A (zh) | 半导体器件建模方法 | |
CN102543995B (zh) | 负电源集成电路的静电放电保护电路 | |
CN106847807B (zh) | 用于无内部稳压源集成电路的接反限流结构及方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
CB02 | Change of applicant information | ||
CB02 | Change of applicant information |
Address after: Room 901-23, 9 / F, west 4 building, Xigang development center, 298 Zhenhua Road, Sandun Town, Xihu District, Hangzhou City, Zhejiang Province, 310030 Applicant after: Jiehuate Microelectronics Co.,Ltd. Address before: Room 424, building 1, 1500 Wenyi West Road, Cangqian street, Yuhang District, Hangzhou City, Zhejiang Province Applicant before: JOULWATT TECHNOLOGY Inc.,Ltd. |
|
GR01 | Patent grant | ||
GR01 | Patent grant |